JPH09270423A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09270423A JPH09270423A JP8103754A JP10375496A JPH09270423A JP H09270423 A JPH09270423 A JP H09270423A JP 8103754 A JP8103754 A JP 8103754A JP 10375496 A JP10375496 A JP 10375496A JP H09270423 A JPH09270423 A JP H09270423A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】シリコン酸化膜上に良質のシリコン窒化膜を形
成する。 【解決手段】シリコン酸化膜２１表面に４．５ｅＶ以上
のエネルギーを持つ光を照射してシリコン酸化膜２１表
面に極めて薄いシリコン膜２６を折出させた後、その上
にシリコン窒化膜２３を成膜する。 【効果】キャパシタ下部電極である多結晶シリコン膜２
２とシリコン酸化膜２１との境界部分でもＯＮＯ膜の優
れた特性が維持される。
成する。 【解決手段】シリコン酸化膜２１表面に４．５ｅＶ以上
のエネルギーを持つ光を照射してシリコン酸化膜２１表
面に極めて薄いシリコン膜２６を折出させた後、その上
にシリコン窒化膜２３を成膜する。 【効果】キャパシタ下部電極である多結晶シリコン膜２
２とシリコン酸化膜２１との境界部分でもＯＮＯ膜の優
れた特性が維持される。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン窒化膜形
成工程を含む半導体装置の製造方法に関する。
成工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】例えば、ＤＲＡＭの記憶機能を司るメモ
リキャパシタにはシリコン窒化膜の一部を酸化したいわ
ゆるＯＮＯ膜が用いられているが、このＯＮＯ膜は、膜
厚６０Å以下に薄くすることを求められていながら、極
めて高い信頼性を要求される。この極薄シリコン窒化膜
を形成する場合、下地にシリコン酸化膜が存在すると良
質なシリコン窒化膜を形成できないことが知られてい
る。
リキャパシタにはシリコン窒化膜の一部を酸化したいわ
ゆるＯＮＯ膜が用いられているが、このＯＮＯ膜は、膜
厚６０Å以下に薄くすることを求められていながら、極
めて高い信頼性を要求される。この極薄シリコン窒化膜
を形成する場合、下地にシリコン酸化膜が存在すると良
質なシリコン窒化膜を形成できないことが知られてい
る。
【０００３】図３は従来のＤＲＡＭの製造方法における
ＯＮＯ膜形成の概要を示したものである。図３（ａ）に
示すように、ＯＮＯ膜を形成するに先立ち、不図示のト
ランジスタ構造の上にＬＰＣＶＤ法等により成膜され、
ドライエッチング技術により形状を加工された絶縁用の
層間膜１１の上に多結晶シリコン膜１２をＬＰＣＶＤ法
等で成膜後、この多結晶シリコン膜１２を電極とするた
めに例えばイオン注入法と熱処理の組合せ技術によりそ
の電気抵抗を下げた後に、この多結晶シリコン膜１２を
ドライエッチング技術によりキャパシタの下部電極形状
に加工する。
ＯＮＯ膜形成の概要を示したものである。図３（ａ）に
示すように、ＯＮＯ膜を形成するに先立ち、不図示のト
ランジスタ構造の上にＬＰＣＶＤ法等により成膜され、
ドライエッチング技術により形状を加工された絶縁用の
層間膜１１の上に多結晶シリコン膜１２をＬＰＣＶＤ法
等で成膜後、この多結晶シリコン膜１２を電極とするた
めに例えばイオン注入法と熱処理の組合せ技術によりそ
の電気抵抗を下げた後に、この多結晶シリコン膜１２を
ドライエッチング技術によりキャパシタの下部電極形状
に加工する。
【０００４】次いで、図３（ｂ）に示すように、電極形
状を形成するまでの過程で多結晶シリコン膜１２の上に
成長した自然酸化膜を例えば弗酸を用いて除去し、シリ
コン窒化膜１３を成膜する。次いで、図３（ｃ）に示す
ように、シリコン窒化膜１３の上に熱酸化法によりシリ
コン酸化膜１４を形成し、引き続いて、もう片側の電極
となる多結晶シリコン膜１５をその上にＬＰＣＶＤ法等
により成膜する。その後、図３（ｄ）に示すように、例
えばイオン注入法と熱処理の組合せ技術により多結晶シ
リコン膜１５の電気抵抗を下げた後に、ドライエッチン
グ技術によりその多結晶シリコン膜１５をキャパシタの
上部電極形状に加工する。
状を形成するまでの過程で多結晶シリコン膜１２の上に
成長した自然酸化膜を例えば弗酸を用いて除去し、シリ
コン窒化膜１３を成膜する。次いで、図３（ｃ）に示す
ように、シリコン窒化膜１３の上に熱酸化法によりシリ
コン酸化膜１４を形成し、引き続いて、もう片側の電極
となる多結晶シリコン膜１５をその上にＬＰＣＶＤ法等
により成膜する。その後、図３（ｄ）に示すように、例
えばイオン注入法と熱処理の組合せ技術により多結晶シ
リコン膜１５の電気抵抗を下げた後に、ドライエッチン
グ技術によりその多結晶シリコン膜１５をキャパシタの
上部電極形状に加工する。
【０００５】
【発明が解決しようとする課題】ここで、シリコン窒化
膜１３を成長させる際、多結晶シリコン膜１２の上には
シリコン酸化膜が存在しないため、良質なシリコン窒化
膜１３を形成することが可能であるが、電極形状に加工
された多結晶シリコン膜１２と絶縁用の層間膜１１との
界面部分１６において、絶縁用の層間膜１１の上には良
質なシリコン窒化膜を形成することができなかった。
膜１３を成長させる際、多結晶シリコン膜１２の上には
シリコン酸化膜が存在しないため、良質なシリコン窒化
膜１３を形成することが可能であるが、電極形状に加工
された多結晶シリコン膜１２と絶縁用の層間膜１１との
界面部分１６において、絶縁用の層間膜１１の上には良
質なシリコン窒化膜を形成することができなかった。
【０００６】このため、多結晶シリコン膜１２と絶縁用
の層間膜１１との境界部分１６では、その後のシリコン
酸化膜１４を形成する際の熱酸化工程で異常な酸化を生
じてＯＮＯ膜の電気特性が低下したり、或いは、多結晶
シリコン膜１２、１５を介してＯＮＯ膜に電圧を印加し
た際に異常な電流が流れてＯＮＯ膜の信頼性が低下する
という問題があった。
の層間膜１１との境界部分１６では、その後のシリコン
酸化膜１４を形成する際の熱酸化工程で異常な酸化を生
じてＯＮＯ膜の電気特性が低下したり、或いは、多結晶
シリコン膜１２、１５を介してＯＮＯ膜に電圧を印加し
た際に異常な電流が流れてＯＮＯ膜の信頼性が低下する
という問題があった。
【０００７】そこで、本発明は、信頼性の高いシリコン
窒化膜を形成できる半導体装置の製造方法を提供するこ
とを目的とする。
窒化膜を形成できる半導体装置の製造方法を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にシリコン酸化膜及び前記シリ
コン酸化膜の一部を覆うように多結晶シリコン膜を夫々
形成する第１の工程と、前記シリコン酸化膜に４．５ｅ
Ｖ以上のエネルギーを持つ光を照射して前記シリコン酸
化膜上にシリコン膜を折出させる第２の工程と、前記多
結晶シリコン膜及び前記シリコン膜上にシリコン窒化膜
を形成する第３の工程とを有する。
造方法は、半導体基板上にシリコン酸化膜及び前記シリ
コン酸化膜の一部を覆うように多結晶シリコン膜を夫々
形成する第１の工程と、前記シリコン酸化膜に４．５ｅ
Ｖ以上のエネルギーを持つ光を照射して前記シリコン酸
化膜上にシリコン膜を折出させる第２の工程と、前記多
結晶シリコン膜及び前記シリコン膜上にシリコン窒化膜
を形成する第３の工程とを有する。
【０００９】本発明の一態様では、半導体基板上にシリ
コン酸化膜及び前記シリコン酸化膜の一部を覆うように
キャパシタの下部電極を夫々形成する第１の工程と、前
記シリコン酸化膜に４．５ｅＶ以上のエネルギーを持つ
光を照射して前記シリコン酸化膜上にシリコン膜を折出
させる第２の工程と、前記下部電極及び前記シリコン膜
上にシリコン窒化膜を形成する第３の工程と、前記シリ
コン窒化膜上に層間シリコン酸化膜を形成する第４の工
程と、前記層間シリコン酸化膜上に多結晶シリコン膜を
形成する第５の工程と、前記シリコン膜、前記シリコン
窒化膜、前記層間シリコン酸化膜及び前記多結晶シリコ
ン膜をエッチング加工して、前記多結晶シリコン膜を前
記キャパシタの上部電極の形状に加工する第６の工程と
を有する。
コン酸化膜及び前記シリコン酸化膜の一部を覆うように
キャパシタの下部電極を夫々形成する第１の工程と、前
記シリコン酸化膜に４．５ｅＶ以上のエネルギーを持つ
光を照射して前記シリコン酸化膜上にシリコン膜を折出
させる第２の工程と、前記下部電極及び前記シリコン膜
上にシリコン窒化膜を形成する第３の工程と、前記シリ
コン窒化膜上に層間シリコン酸化膜を形成する第４の工
程と、前記層間シリコン酸化膜上に多結晶シリコン膜を
形成する第５の工程と、前記シリコン膜、前記シリコン
窒化膜、前記層間シリコン酸化膜及び前記多結晶シリコ
ン膜をエッチング加工して、前記多結晶シリコン膜を前
記キャパシタの上部電極の形状に加工する第６の工程と
を有する。
【００１０】本発明の一態様では、半導体基板上にシリ
コン酸化膜及び前記シリコン酸化膜の一部を覆うように
キャパシタの下部電極を夫々形成する第１の工程と、前
記シリコン酸化膜に４．５ｅＶ以上のエネルギーを持つ
光を照射して前記シリコン酸化膜上にシリコン膜を折出
させる第２の工程と、前記シリコン膜を窒化して前記シ
リコン酸化膜上に第１のシリコン窒化膜を形成する第３
の工程と、前記下部電極及び前記第１のシリコン窒化膜
上に第２のシリコン窒化膜を形成する第４の工程と、前
記第２のシリコン窒化膜上に層間シリコン酸化膜を形成
する第５の工程と、前記層間シリコン酸化膜上に多結晶
シリコン膜を形成する第６の工程と、前記多結晶シリコ
ン膜をエッチング加工して前記キャパシタの上部電極の
形状に加工する第７の工程とを有する。
コン酸化膜及び前記シリコン酸化膜の一部を覆うように
キャパシタの下部電極を夫々形成する第１の工程と、前
記シリコン酸化膜に４．５ｅＶ以上のエネルギーを持つ
光を照射して前記シリコン酸化膜上にシリコン膜を折出
させる第２の工程と、前記シリコン膜を窒化して前記シ
リコン酸化膜上に第１のシリコン窒化膜を形成する第３
の工程と、前記下部電極及び前記第１のシリコン窒化膜
上に第２のシリコン窒化膜を形成する第４の工程と、前
記第２のシリコン窒化膜上に層間シリコン酸化膜を形成
する第５の工程と、前記層間シリコン酸化膜上に多結晶
シリコン膜を形成する第６の工程と、前記多結晶シリコ
ン膜をエッチング加工して前記キャパシタの上部電極の
形状に加工する第７の工程とを有する。
【００１１】
【作用】例えば、絶縁用の層間膜には、通常、シリコン
の酸化膜或いは窒化膜が用いられる。即ち、シリコン窒
化膜を形成する直前の段階では、シリコンとその化合物
だけが表面に混在している。そこで、そのような層間膜
表面に４．５ｅＶ以上のエネルギーを持つ光を照射し、
２光子吸収機構を利用してシリコン化合物の表面に極め
て薄いシリコン膜を折出させた後にシリコン窒化膜を成
膜する。このことにより、多結晶シリコン膜と絶縁用の
層間膜との境界部分で窒化膜の膜質が劣化せずに、良質
なシリコン窒化膜を形成することができる。
の酸化膜或いは窒化膜が用いられる。即ち、シリコン窒
化膜を形成する直前の段階では、シリコンとその化合物
だけが表面に混在している。そこで、そのような層間膜
表面に４．５ｅＶ以上のエネルギーを持つ光を照射し、
２光子吸収機構を利用してシリコン化合物の表面に極め
て薄いシリコン膜を折出させた後にシリコン窒化膜を成
膜する。このことにより、多結晶シリコン膜と絶縁用の
層間膜との境界部分で窒化膜の膜質が劣化せずに、良質
なシリコン窒化膜を形成することができる。
【００１２】
【発明の実施の形態】図１は、本発明の第１の実施の形
態による半導体装置の製造方法を示す工程断面図であ
る。
態による半導体装置の製造方法を示す工程断面図であ
る。
【００１３】まず、図１（ａ）に示すように、シリコン
半導体基板１上に形成され、ドライエッチング技術によ
り形状を加工された層間絶縁用のシリコン酸化膜２１の
上に膜厚２０００Å程度の多結晶シリコン膜２２を例え
ばＬＰＣＶＤ法で成膜後、この多結晶シリコン膜２２を
電極とするために例えばリンを１×１０16／ｃｍ2 のド
ーズ量、４０ｋｅＶの加速電圧でイオン注入し、その
後、拡散装置で８５０℃、３０分の活性化熱処理を施し
て、多結晶シリコン膜２２の電気抵抗を下げ、更に、露
光技術とＨＢｒ及びＡｒの混合ガスを用いて多結晶シリ
コン膜２２をドライエッチング技術によりキャパシタの
下部電極形状に加工する。
半導体基板１上に形成され、ドライエッチング技術によ
り形状を加工された層間絶縁用のシリコン酸化膜２１の
上に膜厚２０００Å程度の多結晶シリコン膜２２を例え
ばＬＰＣＶＤ法で成膜後、この多結晶シリコン膜２２を
電極とするために例えばリンを１×１０16／ｃｍ2 のド
ーズ量、４０ｋｅＶの加速電圧でイオン注入し、その
後、拡散装置で８５０℃、３０分の活性化熱処理を施し
て、多結晶シリコン膜２２の電気抵抗を下げ、更に、露
光技術とＨＢｒ及びＡｒの混合ガスを用いて多結晶シリ
コン膜２２をドライエッチング技術によりキャパシタの
下部電極形状に加工する。
【００１４】次いで、図１（ｂ）に示すように、全面
に、例えば、６．４ｅＶのＡｒＦエキシマレーザーを３
００ｍＪ／ｃｍ2 のエネルギー密度で２分間照射する。
すると、このレーザー照射により、シリコン酸化膜２１
の露出表面に膜厚１ｎｍ程度のシリコン膜２６が折出す
る。
に、例えば、６．４ｅＶのＡｒＦエキシマレーザーを３
００ｍＪ／ｃｍ2 のエネルギー密度で２分間照射する。
すると、このレーザー照射により、シリコン酸化膜２１
の露出表面に膜厚１ｎｍ程度のシリコン膜２６が折出す
る。
【００１５】なお、この時、照射する光は、４．５ｅＶ
以上のエネルギーを持ったものであれば、ＡｒＦエキシ
マレーザーに限定されず、例えば、レーザー光線であれ
ば、ＫｒＦ、Ｆ2 、Ｘｅ2 、Ｋｒ2 、Ａｒ2 、Ｎｅ2 等
でも良い。また、照射光のエネルギー密度には或る臨界
値が存在し、あまりに低エネルギー密度とすると、シリ
コンの折出が生じにくくなる。例えば、ＫｒＦ又はＡｒ
Ｆを照射光として用いた場合には、１５０ｍＪ／ｃｍ2
よりも低エネルギー密度では、シリコンの折出が起こり
にくくなることが実験により確かめられている。
以上のエネルギーを持ったものであれば、ＡｒＦエキシ
マレーザーに限定されず、例えば、レーザー光線であれ
ば、ＫｒＦ、Ｆ2 、Ｘｅ2 、Ｋｒ2 、Ａｒ2 、Ｎｅ2 等
でも良い。また、照射光のエネルギー密度には或る臨界
値が存在し、あまりに低エネルギー密度とすると、シリ
コンの折出が生じにくくなる。例えば、ＫｒＦ又はＡｒ
Ｆを照射光として用いた場合には、１５０ｍＪ／ｃｍ2
よりも低エネルギー密度では、シリコンの折出が起こり
にくくなることが実験により確かめられている。
【００１６】次に、図１（ｃ）に示すように、多結晶シ
リコン膜２２表面等に自然酸化膜が付かず且つ折出させ
たシリコン膜２６が除去されないように、例えば、０．
５％の弗酸でシリコン半導体基板１を３０秒間洗浄後、
ＬＰＣＶＤ装置（不図示）により、７５０℃、５分間程
度の時間でシリコン窒化膜２３を成膜する。
リコン膜２２表面等に自然酸化膜が付かず且つ折出させ
たシリコン膜２６が除去されないように、例えば、０．
５％の弗酸でシリコン半導体基板１を３０秒間洗浄後、
ＬＰＣＶＤ装置（不図示）により、７５０℃、５分間程
度の時間でシリコン窒化膜２３を成膜する。
【００１７】次いで、図１（ｄ）に示すように、シリコ
ン窒化膜２３の上に、８５０℃、２０分間の水蒸気酸化
によりシリコン酸化膜２４を形成し、引き続いて、その
上に、キャパシタの上部電極となる多結晶シリコン膜２
５をＬＰＣＶＤ法により膜厚２０００Å程度に成膜す
る。
ン窒化膜２３の上に、８５０℃、２０分間の水蒸気酸化
によりシリコン酸化膜２４を形成し、引き続いて、その
上に、キャパシタの上部電極となる多結晶シリコン膜２
５をＬＰＣＶＤ法により膜厚２０００Å程度に成膜す
る。
【００１８】その後、図１（ｅ）に示すように、シリコ
ン酸化膜２４の上の多結晶シリコン膜２５を電極とする
ために例えばリンを１×１０16／ｃｍ2 のドーズ量、４
０ｋｅＶの加速電圧でイオン注入し、その後、拡散装置
で８５０℃、３０分の活性化熱処理を施して、多結晶シ
リコン膜２５の電気抵抗を下げ、更に、露光技術とＨＢ
ｒ及びＡｒの混合ガスを用いて多結晶シリコン膜２５を
ドライエッチング技術によりキャパシタの上部電極形状
に加工する。なお、このエッチングの際、同時に、ＯＮ
Ｏ膜及び折出したシリコン膜２６もエッチングすること
により、メモリセル同志が短絡することを防ぐことがで
きる。
ン酸化膜２４の上の多結晶シリコン膜２５を電極とする
ために例えばリンを１×１０16／ｃｍ2 のドーズ量、４
０ｋｅＶの加速電圧でイオン注入し、その後、拡散装置
で８５０℃、３０分の活性化熱処理を施して、多結晶シ
リコン膜２５の電気抵抗を下げ、更に、露光技術とＨＢ
ｒ及びＡｒの混合ガスを用いて多結晶シリコン膜２５を
ドライエッチング技術によりキャパシタの上部電極形状
に加工する。なお、このエッチングの際、同時に、ＯＮ
Ｏ膜及び折出したシリコン膜２６もエッチングすること
により、メモリセル同志が短絡することを防ぐことがで
きる。
【００１９】図２は、本発明の第２の実施の形態による
半導体装置の製造方法を示す工程断面図である。
半導体装置の製造方法を示す工程断面図である。
【００２０】まず、図２（ａ）に示すように、シリコン
半導体基板１上に形成され、ドライエッチング技術によ
り形状を加工された層間絶縁用のシリコン酸化膜３１の
上に膜厚２０００Å程度の多結晶シリコン膜３２を例え
ばＬＰＣＶＤ法で成膜後、この多結晶シリコン膜３２を
電極とするために例えばリンを１×１０16／ｃｍ2 のド
ーズ量、４０ｋｅＶの加速電圧でイオン注入し、その
後、拡散装置で８５０℃、３０分の活性化熱処理を施し
て、多結晶シリコン膜３２の電気抵抗を下げ、更に、露
光技術とＨＢｒ及びＡｒの混合ガスを用いて多結晶シリ
コン膜３２をドライエッチング技術によりキャパシタの
下部電極形状に加工する。
半導体基板１上に形成され、ドライエッチング技術によ
り形状を加工された層間絶縁用のシリコン酸化膜３１の
上に膜厚２０００Å程度の多結晶シリコン膜３２を例え
ばＬＰＣＶＤ法で成膜後、この多結晶シリコン膜３２を
電極とするために例えばリンを１×１０16／ｃｍ2 のド
ーズ量、４０ｋｅＶの加速電圧でイオン注入し、その
後、拡散装置で８５０℃、３０分の活性化熱処理を施し
て、多結晶シリコン膜３２の電気抵抗を下げ、更に、露
光技術とＨＢｒ及びＡｒの混合ガスを用いて多結晶シリ
コン膜３２をドライエッチング技術によりキャパシタの
下部電極形状に加工する。
【００２１】次いで、図２（ｂ）に示すように、全面
に、例えば、６．４ｅＶのＡｒＦエキシマレーザーを３
００ｍＪ／ｃｍ2 のエネルギー密度で２分間照射する。
すると、このレーザー照射により、シリコン酸化膜３１
の露出表面に膜厚１ｎｍ程度のシリコン膜３６が折出す
る。
に、例えば、６．４ｅＶのＡｒＦエキシマレーザーを３
００ｍＪ／ｃｍ2 のエネルギー密度で２分間照射する。
すると、このレーザー照射により、シリコン酸化膜３１
の露出表面に膜厚１ｎｍ程度のシリコン膜３６が折出す
る。
【００２２】次に、図２（ｃ）に示すように、多結晶シ
リコン膜３２表面等に自然酸化膜が付かず且つ折出させ
たシリコン膜３６が除去されないように、例えば、０．
５％の弗酸で３０秒間シリコン半導体基板１表面を洗浄
後、ＬＰＣＶＤ装置（不図示）により、７５０℃、９０
分間、アンモニア雰囲気中でシリコン半導体基板１を熱
処理し、その後、７５０℃、５分間程度の時間でシリコ
ン窒化膜３３を全面に成膜する。本実施の形態では、上
述のアンモニア雰囲気中での熱処理により、シリコン膜
３６が実質的に完全に窒化される。
リコン膜３２表面等に自然酸化膜が付かず且つ折出させ
たシリコン膜３６が除去されないように、例えば、０．
５％の弗酸で３０秒間シリコン半導体基板１表面を洗浄
後、ＬＰＣＶＤ装置（不図示）により、７５０℃、９０
分間、アンモニア雰囲気中でシリコン半導体基板１を熱
処理し、その後、７５０℃、５分間程度の時間でシリコ
ン窒化膜３３を全面に成膜する。本実施の形態では、上
述のアンモニア雰囲気中での熱処理により、シリコン膜
３６が実質的に完全に窒化される。
【００２３】次いで、図２（ｄ）に示すように、シリコ
ン窒化膜３３の上に、８５０℃、２０分間の水蒸気酸化
によりシリコン酸化膜３４を形成し、引き続いて、その
上に、キャパシタの上部電極となる多結晶シリコン膜３
５をＬＰＣＶＤ法により膜厚２０００Å程度に成膜す
る。
ン窒化膜３３の上に、８５０℃、２０分間の水蒸気酸化
によりシリコン酸化膜３４を形成し、引き続いて、その
上に、キャパシタの上部電極となる多結晶シリコン膜３
５をＬＰＣＶＤ法により膜厚２０００Å程度に成膜す
る。
【００２４】その後、図２（ｅ）に示すように、シリコ
ン酸化膜３４の上の多結晶シリコン膜３５を電極とする
ために例えばリンを１×１０16／ｃｍ2 のドーズ量、４
０ｋｅＶの加速電圧でイオン注入し、その後、拡散装置
で８５０℃、３０分の活性化熱処理を施して、多結晶シ
リコン膜３５の電気抵抗を下げ、更に、露光技術とＨＢ
ｒ及びＡｒの混合ガスを用いて多結晶シリコン膜３５を
ドライエッチング技術によりキャパシタの上部電極形状
に加工する。
ン酸化膜３４の上の多結晶シリコン膜３５を電極とする
ために例えばリンを１×１０16／ｃｍ2 のドーズ量、４
０ｋｅＶの加速電圧でイオン注入し、その後、拡散装置
で８５０℃、３０分の活性化熱処理を施して、多結晶シ
リコン膜３５の電気抵抗を下げ、更に、露光技術とＨＢ
ｒ及びＡｒの混合ガスを用いて多結晶シリコン膜３５を
ドライエッチング技術によりキャパシタの上部電極形状
に加工する。
【００２５】この第２の実施の形態においては、折出さ
せたシリコン膜３６を、シリコン窒化膜３３の成膜時に
同時に窒化しているため、多結晶シリコン膜３５を上部
電極形状にドライエッチングする際にＯＮＯ膜以下を完
全に除去しなくても、メモリセル同志が短絡することは
ない。
せたシリコン膜３６を、シリコン窒化膜３３の成膜時に
同時に窒化しているため、多結晶シリコン膜３５を上部
電極形状にドライエッチングする際にＯＮＯ膜以下を完
全に除去しなくても、メモリセル同志が短絡することは
ない。
【００２６】
【発明の効果】本発明によれば、シリコン窒化膜を形成
する下地となるシリコン酸化膜表面にシリコンを折出さ
せることにより、信頼性の高いＯＮＯ膜を形成できるの
で、歩留りの向上した高信頼性の半導体装置の製造方法
を実現することができる。
する下地となるシリコン酸化膜表面にシリコンを折出さ
せることにより、信頼性の高いＯＮＯ膜を形成できるの
で、歩留りの向上した高信頼性の半導体装置の製造方法
を実現することができる。
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図２】本発明の第２の実施の形態による半導体装置の
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図３】従来の半導体装置の製造方法を示す工程断面図
である。
である。
１ シリコン半導体基板 ２１、３１ シリコン酸化膜 ２２、３２ 多結晶シリコン膜 ２３、３３ シリコン窒化膜 ２４、３４ シリコン酸化膜 ２５、３５ 多結晶シリコン膜 ２６、３６ シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242
Claims (3)
- 【請求項１】 半導体基板上にシリコン酸化膜及び前記
シリコン酸化膜の一部を覆うように多結晶シリコン膜を
夫々形成する第１の工程と、 前記シリコン酸化膜に４．５ｅＶ以上のエネルギーを持
つ光を照射して前記シリコン酸化膜上にシリコン膜を折
出させる第２の工程と、 前記多結晶シリコン膜及び前記シリコン膜上にシリコン
窒化膜を形成する第３の工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 半導体基板上にシリコン酸化膜及び前記
シリコン酸化膜の一部を覆うようにキャパシタの下部電
極を夫々形成する第１の工程と、 前記シリコン酸化膜に４．５ｅＶ以上のエネルギーを持
つ光を照射して前記シリコン酸化膜上にシリコン膜を折
出させる第２の工程と、 前記下部電極及び前記シリコン膜上にシリコン窒化膜を
形成する第３の工程と、 前記シリコン窒化膜上に層間シリコン酸化膜を形成する
第４の工程と、 前記層間シリコン酸化膜上に多結晶シリコン膜を形成す
る第５の工程と、 前記シリコン膜、前記シリコン窒化膜、前記層間シリコ
ン酸化膜及び前記多結晶シリコン膜をエッチング加工し
て、前記多結晶シリコン膜を前記キャパシタの上部電極
の形状に加工する第６の工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 半導体基板上にシリコン酸化膜及び前記
シリコン酸化膜の一部を覆うようにキャパシタの下部電
極を夫々形成する第１の工程と、 前記シリコン酸化膜に４．５ｅＶ以上のエネルギーを持
つ光を照射して前記シリコン酸化膜上にシリコン膜を折
出させる第２の工程と、 前記シリコン膜を窒化して前記シリコン酸化膜上に第１
のシリコン窒化膜を形成する第３の工程と、 前記下部電極及び前記第１のシリコン窒化膜上に第２の
シリコン窒化膜を形成する第４の工程と、 前記第２のシリコン窒化膜上に層間シリコン酸化膜を形
成する第５の工程と、 前記層間シリコン酸化膜上に多結晶シリコン膜を形成す
る第６の工程と、 前記多結晶シリコン膜をエッチング加工して前記キャパ
シタの上部電極の形状に加工する第７の工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8103754A JPH09270423A (ja) | 1996-03-29 | 1996-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8103754A JPH09270423A (ja) | 1996-03-29 | 1996-03-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270423A true JPH09270423A (ja) | 1997-10-14 |
Family
ID=14362349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8103754A Withdrawn JPH09270423A (ja) | 1996-03-29 | 1996-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09270423A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004336000A (ja) * | 2003-04-30 | 2004-11-25 | Hynix Semiconductor Inc | 誘電膜の形成方法 |
-
1996
- 1996-03-29 JP JP8103754A patent/JPH09270423A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004336000A (ja) * | 2003-04-30 | 2004-11-25 | Hynix Semiconductor Inc | 誘電膜の形成方法 |
| JP4566555B2 (ja) * | 2003-04-30 | 2010-10-20 | 株式会社ハイニックスセミコンダクター | 誘電膜の形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |