JPH09266474A - ２重化処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２重化された高速伝送路上で或いはＳＤＨか
らセルへの変換時に発生する現用系と予備系のＡＴＭセ
ルの位相差とセル揺らぎを吸収可能な２重化処理装置を
得る。 【解決手段】 高速伝送路上の現用系と予備系のＳＤＨ
フレームはＳＤＨ処理部１２１でそれぞれセル流へ変換
され、この変換の際に発生したＳＤＨの速度とセルの速
度のずれを重畳して４セル分になったら４つの速度調整
用セルを上記セル流に挿入する。次に、２重化処理装置
１２２に入力され、速度調整用セルずれ吸収回路は両系
セル流の速度調整用セルの位相を合せ込む。次に、ＭＵ
Ｘ３１は両系セル流をそれぞれ４分割し、セル流選択回
路３３は両系セル流の選択系の順位の正常を確かめ、両
系の同期をとった上で両系の位相差を速度調整用セルの
挿入／削除により吸収する。切替回路３４は外部からの
切替指令により、現用系と予備系の切替を行う。切替後
の出力はＭＵＸ３５が多重する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＴＭ網の２重化
された伝送路において、２重化切替を行う２重化処理装
置に関するものである。

【０００２】

【従来の技術】ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔ
ｒａｎｓｆｅｒ Ｍｏｄｅ）網の２重化された伝送路に
おいて、２重化切替を行った場合、無瞬断で切り替わる
ことが要求されている。このような要求に応えるものと
して、例えば、１９９２年電子情報通信学会技術研究報
告ＣＳ９２―４８、同じく１９８８年ＣＳ８８―５５に
記載されている方式が提案されている。これらの方式を
従来例として以下に説明する。

【０００３】従来方式において２重化切替を実現するた
めには、現用系セル流及び予備系セル流の同期を確立さ
せること、同期を維持すること、そして同期外れの検出
を確実に行うこと、が必要となる。図１は従来の２重化
切替装置を含むシステム全体の構成を示すシステム構成
図である。図１において、１１は送信または受信を行う
対向装置、１２は対向装置１１から信号を受信する受信
装置、１２１は受信装置１２に設けられたＳＤＨ（Ｓｙ
ｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃ
ｈｙ）処理部、１２２は受信装置１２内かつＳＤＨ処理
部１２１の後段に設けられた従来の２重化切替装置であ
る。なお、ＳＤＨ処理部１２１は現用系ＳＤＨ処理部１
２１ａと予備系ＳＤＨ処理部１２１ｂとから構成され
る。また、１０１は対向装置１１から受信装置１２へ送
られる現用系ＳＤＨフレーム、１０２は対向装置１１か
ら受信装置１２へ送られる予備系ＳＤＨフレーム、１０
３は現用系ＳＤＨ処理部１２１ａから２重化切替装置１
２２へ送られる現用系セル流、１０４は予備系ＳＤＨ処
理部１２１ｂから２重化切替装置１２２へ送られる予備
系セル流、１０５は２重化切替装置１２２から出力され
る切替え後の出力セル流である。

【０００４】また、図２４は図１に示した従来方式のＳ
ＤＨ処理部１２１の構成を示した構成図である。図２４
において、図１と同符号は同一または相当部分を示す。
２４０１ａは現用系ＳＤＨフレームからセル流を作成す
る現用系ＳＤＨ／セル変換回路、２４０１ｂは予備系Ｓ
ＤＨフレームからセル流を作成する予備系ＳＤＨ／セル
変換回路、２４０２ａは現用系セル流を格納する現用系
バッファ、２４０２ｂは予備系セル流を格納する予備系
バッファ、２４０３ａは現用系の速度調整用アイドルセ
ル挿入回路、２４０３ｂは予備系の速度調整用アイドル
セル挿入回路である。

【０００５】また、図２５は図１または図２４に示した
従来方式の２重化切替装置の構成を示す構成図である。
図２５において、図１と同符号は同一または相当部分を
示す。２５０１は現用系セル流と予備系セル流の位相差
（遅延差）を測定する位相測定回路、２５０２ａは現用
系セル流を遅延させる可変遅延回路、２５０２ｂは予備
系セル流を遅延させる可変遅延回路、２５０３は現用系
セル流と予備系セル流のいずれかを選択する現用系／予
備系選択回路、２５０４は位相測定回路２５０１、可変
遅延回路２５０２ａ、ｂ及び現用系／予備系選択回路２
５０３を制御する制御部である。

【０００６】また、図２６は図２５に示した従来の２重
化切替装置の動作を示したフローチャートである。

【０００７】次に、従来の２重化切替装置の動作を図
１、図２４〜図２６を用いて説明する。まず、図１に示
す対向装置１１から、オーバーヘッド部とセル情報を収
容したペイロード情報から成る現用系ＳＤＨフレーム１
０１が伝送され、現用系ＳＤＨ処理部１２１ａに入力さ
れる。また、図１に示す対向装置１１から、オーバーヘ
ッド部とセル情報を収容しペイロード情報から成る予備
系ＳＤＨフレーム１０２が伝送され、予備系ＳＤＨ処理
部１２１ｂに入力される。ＳＤＨ処理部１２１ａでは、
現用系ＳＤＨ／セル変換回路２４０１ａが現用系ＳＤＨ
フレームのペイロード情報をセル単位に取り出して現用
系セル流を作成し、予備系ＳＤＨ／セル変換回路２４０
１ｂが予備系ＳＤＨフレームのペイロード情報をセル単
位に取り出して予備系セル流を作成する。また、ＳＤＨ
フレームからセル流を作成する際に発生するＳＤＨフレ
ームとセル流との同期ずれを吸収するためにペイロード
情報から取り出した現用系セル流を現用系バッファ２４
０２ａに、予備系セル流を予備系バッファ２４０２ｂに
一旦格納する。

【０００８】この場合、入力されたＳＤＨフレームのオ
ーバーヘッド情報を除いたペイロード情報の伝送速度よ
りも、２重化切替装置１２２に入力されるセルの伝送速
度の方が若干速い（ただし、速度誤差は１セル分以内で
ある）ため、バッファ２４０２への書込み速度がバッフ
ァ２４０２からの読出し速度に追いつかず、バッファ２
４０２のアンダーフローが発生する可能性がある。そこ
で、セルを受信する毎に上記速度誤差を累積し、この累
積された速度誤差が１セル分に達すると、バッファ２４
０２からの読出しを止めて、速度調整用アイドルセル挿
入回路２４０３は伝送速度を調整するために上記セル流
に対して速度調整用のアイドルセルを１セル分挿入す
る。

【０００９】これにより、バッファ２４０２におけるア
ンダーフロー発生を防ぐことができる。次に、この速度
調整用のアイドルセルが挿入された現用系セル流１０３
と予備系セル流１０４は２重化切替装置１２２に入力さ
れる。２重化切替装置１２２では、これらのセル流１０
３、１０４は図２５に示す位相測定回路２５０１に入力
される。

【００１０】図２５において、位相測定回路２５０１は
現用系セル流１０３と予備系セル流１０４との位相差を
検出する。この位相差をｎｄとする。次に、位相測定回
路２５０１は偶然に一致したセルによる誤同期を防ぐた
めに、図２６に示すように測定した位相差ｎｄと同じ間
隔で（すなわちｎｄセルおきに）所定の回数（これを
（Ｌ―１）回とする）連続してセルを比較し（ステップ
Ｓ２６０１）、比較した結果を判定し（ステップＳ２６
０２）、（Ｌ―１）回連続して比較結果が一致した場
合、現用系セル流と予備系セル流との位相差ｎｄで同期
が確立したとみなし、その値ｎｄを制御部２５０４に通
知する。また、連続した（Ｌ―１）回の内、１回でも比
較結果が一致しない場合には、ステップＳ２６０１へ戻
り、再び現用系セル流１０３と予備系セル流１０４との
位相差検出からやり直す。以上の動作が同期探索過程と
なる。なお、ユーザ情報を含まない無効セル（アイドル
セル）は比較対象としない。

【００１１】同期探索過程で現用系セル流と予備系セル
流との位相差ｎｄが確立した後、現用系セル流１０３が
予備系セル流１０４よりｎｄセル分位相が進んでいる場
合、可変遅延回路２５０２ａは制御部２５０４からの指
令により、遅延（例えばアイドルセル）を挿入し、逆
に、予備系セル流１０４が現用系セル流１０３よりｎｄ
セル分位相が進んでいる場合には、可変遅延回路２５０
２ｂがｎｄ個の遅延をセル流の先頭側に挿入する。

【００１２】次に、このようにして同期させた現用系セ
ル流と予備系セル流とを所定の回数（Ｍ回とする）比較
する（ステップＳ２６０３）。同期した現用系セル流と
予備系セル流を比較した結果、Ｍ回連続してセルが一致
するかどうかを判定する（ステップＳ２６０４）。これ
は、偶然に一致したセルによる誤同期を防ぐために行
う。Ｍ回連続して比較結果が一致した場合、同期が確立
したとみなす。また、連続したＭ回の内、１回でも一致
しない場合があれば、ステップＳ２６０１へ戻り、再び
現用系セル流１０３と予備系セル流１０４との位相差検
出からやり直す。以上の動作が同期確認過程となる。な
お、無効セルは比較対象としない。

【００１３】次に、現用系セル流と予備系セル流との同
期が確立した後も、同期が外れないことを検索するため
に、現用系セル流と予備系セル流とを比較する（ステッ
プＳ２６０５）。同期した現用系セル流と予備系セル流
とを比較した結果、所定の回数（Ｎ回とする）連続して
不一致となるかどうかを判定する（ステップＳ２６０
６）。これは、ビットエラー等により偶然に不一致とな
るセルによる誤同期外れを防ぐために行う。この場合、
Ｎ回連続して不一致となる場合は同期外れとみなし、ス
テップＳ２６０１へ戻り、再び現用系セル流１０３と予
備系セル流１０４との位相差検出からやり直す。連続し
たＮ回の内、１回でも双方のセルが一致する場合があれ
ば、ビットエラー等により一時的に不一致となっただけ
であり、まだ同期を維持しているとみなす。なお、無効
セルは比較対象としない。

【００１４】次に、同期が確立している状態で、制御部
２５０４から現用系／予備系選択回路２５０３に対し
て、外部より切替指示信号が出力された場合、現用系／
予備系選択回路２５０３は現用系セル流を予備系セル流
へ切替える。この切替えの際に、現用系において、セル
抜け及びセル重複等が発生せず、無瞬断切替が実現す
る。

【００１５】

【発明が解決しようとする課題】従来の２重化切替装置
はこのように構成されており、伝送路上で発生した現用
系セル流と予備系セル流との位相差を吸収するために、
対向装置から送られてくるアイドルセルと同一のアイド
ルセルを用いており、可変遅延回路は対向装置からのア
イドルセルと位相差吸収用のアイドルセルとを区別しな
いで削除／挿入を行うので、この可変遅延回路から出力
されたセル流において有効セルが連続的に出現する確率
が高く、この有効セルを処理する過程で後段回路におい
てオーバフローが発生して処理不可能な事態に陥る場合
があるという問題点があった。

【００１６】また、現用系セル流及び予備系セル流をそ
のまま入力するため、伝送路セル流がより高速になった
場合、処理時間が厳しくなるという問題点があった。ま
た、複数の伝送路セル流が存在する場合、各々の伝送路
セル流毎に２重化切替装置を必要とするため装置が膨大
になるという問題点があった。

【００１７】さらに、ＳＤＨ伝送フレームのペイロード
情報を用いてセルを伝送する場合、現用系セル流と予備
系セル流とが各々独立して動作するのでＳＤＨ処理部１
２１がペイロード情報の伝送速度と生成されるセルの伝
送速度とを調整するために挿入する速度調整用アイドル
セルの挿入位置が、現用系と予備系で非同期となるた
め、位相測定回路が検出した位相差と、可変遅延回路に
おける処理の位相差が異なり、正常な動作が保証されな
いという問題点があった。

【００１８】例えば、図２７に示すように、速度調整用
アイドルセルを挿入したセル流の構成がセル流２７０１
であったと仮定すると、現用系セル流が予備系セル流よ
りも１セル進んでいるので、位相測定回路が検出した位
相差は１セルとなる。しかし、このセル流２７０１は
「セルＣ」以降の同期がまだ確立していない。そこで、
同期を確立するために、可変遅延回路が現用系の「セル
Ｃ」と「セルＤ」との間に速度調整用アイドルセルを１
セル挿入してセル流２７０２を作成してもこのセル流の
「セルＤ」以降の同期がまだ確立できない。そこで、同
期を確立するために、可変遅延回路がさらに「セルＤ」
と「セルＥ」との間に速度調整用アイドルセルを１セル
挿入してセル流２７０３を作成してもこのセル流の「セ
ルＧ」以降の同期がまだ確立できない。このように、同
期を確立するために、可変遅延回路が速度調整用アイド
ルセルの挿入を何回も繰り返すことになり、セル流の構
成によってはいつまでたっても同期が確立しない場合が
あるという問題があった。

【００１９】この発明は、これらの問題点を解決するた
めになされたもので、伝送路セル流の速度が高速或いは
低速に関わらず処理可能な２重化処理装置を小規模な装
置で得ることを目的とする。

【００２０】また、現用系と予備系に挿入される速度調
整用セルの位相が非同期の場合でも、現用系セル流と予
備系セル流の位相探索、位相差の吸収、同期の確立等の
処理が正常に動作できる２重化処理装置を得ることを目
的とする。これについて、以下に述べる。セル流が図２
８に示すように、セル流２７０１と同じセル流２８０１
であった場合、遅延を挿入する前に基準の系（ここでは
現用系）に、基準でない系（ここでは予備系）の速度調
整用セルの位置を合わせ込んでセル流２８０２を作成し
て、位相測定回路が速度調整用セルをカウントしないよ
うにすれば、位相測定回路の位相差が１セルとなり、可
変遅延調整回路も１セル遅延を挿入することにより、現
用系と予備系の同期が確立できる。このような２重化処
理装置を得ることを目的とする。

【００２１】

【課題を解決するための手段】第１の発明に係る２重化
処理装置は対向装置から同一の２重化されたＳＤＨフレ
ームを受信すると該ＳＤＨ伝送フレームのオーバーヘッ
ド部を除いたペイロード情報をセル単位に取り出して同
一の現用系と予備系のセル流を生成するＳＤＨ処理部
と、この現用系と予備系のセル流の位相差を探索し、位
相同期をとった後、セル抜け・セル重複等を起こさずに
現用系から予備系へ無瞬断で切り替わる２重化切替装置
とを備え、２重化切替装置は、上記入力された伝送路セ
ル流が高速の場合はセル単位で複数の低速なセル流に分
割し、或は入力された伝送路セル流が低速の場合はセル
流を透過するセル流分割制御手段と、該分割制御手段に
より分割されたセル流の数だけ設けられ、分割制御手段
により複数に分割されたセル流の内から１つのセル流を
選択するセル流選択回路と、上記分割制御手段により分
割されたセル流の数だけ設けられ、現用系と予備系のセ
ル流を比較することにより、両系の位相差を探索し、該
位相差を吸収して同期をとった後で、伝送路を現用系か
ら予備系へ無瞬断に切り替える切替回路と、複数の上記
セル流選択回路及び上記切替回路が互いに協調動作する
ための制御信号と、入力された伝送路セル流が高速の場
合は上記切替回路より出力されたセル流を再び多重し、
入力された伝送路セル流が低速の場合は上記切替回路よ
り出力されたセル流を透過することにより元のセル系列
へ戻す多重制御手段とを備え、上記セル流選択回路は予
め異なる現用系セル流を選択し、予備系セル流との位相
差を探索する際に、現用系セル流と予備系セル流が一致
しない場合には、上記セル流選択回路が、該予備系セル
流の選択系を変更し、再度比較を行い、位相差を探索す
るまで選択系の変更を繰返し、該現用系セル流と該予備
系セル流が一致した場合には、上記分割制御手段により
分割されたセル流毎に設けられた上記セル流選択回路の
間で、該予備系セル流の選択系の値が重複せず、かつ該
現用系セル流と同じ系列であることを確認した上で、複
数の上記切替回路を協調動作させながら、探索した位相
差を吸収し、位相同期をとり、同期を確立した後に現用
系から予備系へ伝送路の系を切り替えものである。

【００２２】また、第２の発明に係る２重化処理装置
は、入力された伝送路セル流が低速の場合、該セル流を
複数入力すると共に該複数のセル流をそのまま透過する
分割制御手段と、複数の入力セル流をそのまま透過して
出力する多重制御手段とを備えたものである。

【００２３】また、第３の発明に係る２重化処理装置
は、ＳＤＨ処理部は、ＳＤＨ伝送フレームからセル流を
生成する際に発生する該ペイロード情報の速度と、２重
化切替装置に入力されるセルの速度との位相のずれを重
畳させ、受信した該ＳＤＨ伝送フレームのオーバーヘッ
ド部がこの位相のずれが所定のセル数分に達した時点
で、速度調整用セルを挿入する速度調整用セル挿入手段
を備え、切替回路は、速度調整用セルを検出する速度調
整用セル検出手段と、速度調整用セルとアイドルセルと
を明確に識別する手段と、現用系と予備系の内で位相が
進んでいる系へ上記速度調整用セルを用いて遅延を挿入
する遅延挿入手段とを備えたものである。

【００２４】また、第４の発明に係る２重化処理装置
は、ＳＤＨ処理部は、ＳＤＨ伝送フレームからセル流を
生成する際に発生する該ペイロード情報の速度と、２重
化切替装置に入力されるセルの速度との位相のずれを重
畳させ、受信した該ＳＤＨ伝送フレームのオーバーヘッ
ド部がこの位相のずれが所定のセル数分に達した時点
で、速度調整用セルを挿入する速度調整用セル挿入手段
を備え、切替回路は、速度調整用セルを検出する速度調
整用セル検出手段と、速度調整用セルとアイドルセルと
を明確に識別する手段と、現用系と予備系の内で位相が
遅れている系から速度調整用セルを用いて遅延を削除す
る遅延削除手段とを備えたものである。

【００２５】また、第５の発明に係る２重化処理装置
は、上記速度調整用セルまたはアイドルセルを用いて、
遅延を削除する遅延削除手段を備えたものである。

【００２６】また、第６の発明に係る２重化処理装置
は、現用系から予備系へ切替を行う際に、現用系と予備
系が同期が確立していない場合でも、予備系のセル流選
択回路の選択系を現用系のセル流選択回路の選択系に合
わせ込むセル流れ選択手段を備えたものである。

【００２７】また、第７の発明に係る２重化処理装置
は、分割制御手段が伝送路セル流を複数に分割して処理
を行う場合、ＳＤＨ処理部は受信した伝送フレームのオ
ーバーヘッド領域が、切替回路の個数に相当するセル数
分に達した場合、該切替回路の個数分の速度調整用セル
を連続して挿入する速度調整用セル挿入回路を備えたも
のである。

【００２８】また、第８の発明に係る２重化処理装置
は、対向装置から同一の２重化されたＳＤＨフレームを
受信すると該ＳＤＨ伝送フレームのオーバーヘッド部を
除いたペイロード情報をセル単位に取り出して同一の現
用系と予備系のセル流を生成するＳＤＨ処理部と、ペイ
ロード情報からセル流を作成する際に、該ペイロード情
報の速度と、生成したセルの速度のずれを重畳して、こ
のずれが所定のセル数に達した時点で、両系のセル流に
速度調整用セルを挿入する速度調整用セルを挿入手段
と、現用系セル流と予備系セル流の位相差を速度調整用
セルにより吸収し同期を確立する可変遅延回路と、可変
遅延回路とは別に、現用系と予備系の位相探索時に発生
するセルのゆらぎを抑制するために可変遅延回路で吸収
する位相差を事前に探索する位相測定回路を設け、セル
重複等を起こさずに現用系から予備系へ無瞬断で切り替
わる２重化切替装置と、を備え、該２重化切替装置は速
度調整用セルを検出する速度調整用セル検出手段と、速
度調整用セルとアイドルセルとを明確に識別する手段
と、現用系と予備系のどちらか一方を基準の系とし、基
準の系に挿入されている該速度調整用セルに、もう一方
の系の速度調整用セルの位置を合わせ込む速度調整用セ
ルずれ吸収手段と、を備え、該速度調整用セルずれ吸収
手段は速度調整用セルの位置を合わせ込む系に、合わせ
込む際にセルを待たせるためのメモリを備え、速度調整
用セル検出手段が基準となる系に速度調整用セルを検出
した場合に、基準とならない他方の系のメモリからの読
み出しを行わず、基準となる系の速度調整用セルの位置
に合わせて、基準とならない系に速度調整用セルを挿入
し、基準となる系に速度調整用セル以外のセルが検出さ
れた場合、該メモリからの読み出しを行い、基準としな
い系に速度調整用セルが検出された場合、上記メモリへ
該速度調整用セルを書き込まず、基準としない系に速度
調整用セル以外のセルが挿入されている場合、該メモリ
への書き込みを行う制御手段を備えたものである。

【００２９】また、第９の発明に係る２重化処理装置
は、速度調整用セル制御手段は、基準としない系に挿入
される速度調整用セルの頻度が異常に高く、かつ基準と
なる系に挿入される速度調整用セルの頻度が異常に低い
場合、基準としない系の速度調整用セルをアイドルセル
に変換する変換制御手段と、該メモリへ変換されたアイ
ドルセルの書き込みを行う書き込み制御手段とを備えた
ものである。

【００３０】また、第１０の発明に係る２重化処理装置
は、速度調整用セル制御手段は、基準となる系に挿入さ
れる速度調整用セルの頻度が異常に高く、かつ基準とし
ない系に挿入される速度調整用セルの頻度が異常に低い
場合、該メモリからの読み出しを行う読み出し制御手段
と、基準となる系に挿入される速度調整用セルをアイド
ルセルへ変換する変換制御手段とを備えたものである。

【００３１】

【発明の実施の形態】

実施の形態１．図１はこの発明に係る２重化切替装置を
含むシステム全体の構成を示すシステム構成図である。
図１において、１１は送信または受信を行う対向装置、
１２は対向装置１１から信号を受信する受信装置、１２
１は受信装置１２に設けられたＳＤＨ処理部、１２２は
受信装置１２内に、かつＳＤＨ処理部１２１の後段に設
けられたこの発明に係る２重化切替装置である。なお、
ＳＤＨ処理部１２１は現用系ＳＤＨ処理部１２１ａと予
備系ＳＤＨ処理部１２１ｂとから構成される。また、１
０１は対向装置１１から受信装置１２へ送られる現用系
ＳＤＨフレーム、１０２は対向装置１１から受信装置１
２へ送られる予備系ＳＤＨフレーム、１０３は現用系Ｓ
ＤＨ処理部１２１ａから２重化切替装置１２２へ送られ
る現用系セル流、１０４は予備系ＳＤＨ処理部１２１ｂ
から２重化切替装置１２２へ送られる予備系セル流、１
０５は２重化切替装置１２２から出力される切替え後の
出力セル流である。

【００３２】また、図２は伝送速度が６００Ｍbpsの場
合のＳＤＨ処理部１２１の構成を示した構成図である。
図２において、図１と同符号は同一または相当部分を示
す。２１ａは現用系ＳＤＨフレームのペイロード情報を
セル単位に取り出すＳＤＨ／セル変換回路、２１ｂは予
備系ＳＤＨフレームのペイロード情報をセル単位に取り
出すＳＤＨ／セル変換回路、２２ａは現用系のセル流を
格納するバッファ、２２ｂは予備系のセル流を格納する
するバッファ、２３ａは現用系のセル流の伝送速度を調
整するために速度調整用セルを４セル連続して挿入する
現用系速度調整用セル挿入回路、２３ｂは予備系のセル
流の伝送速度を調整するための速度調整用セルを４セル
連続して挿入する予備系速度調整用セル挿入回路であ
る。

【００３３】また、図３はこの発明に係る２重化切替装
置の一実施の形態を示す構成図である。図３において、
図１と同符号は同一又は相当部分を示す。３１は前段の
現用系ＳＤＨ処理部１２１ａ（図示せず）から到来した
高速（６００Ｍｂｐｓ）な現用系セル流１０３を入力し
て低速（１５０Ｍｂｐｓ）な現用系セル流１０６〜１０
９に分割して出力すると共に、予備系ＳＤＨ処理部１２
１ｂから到来した高速（６００Ｍｂｐｓ）な予備系セル
流１０４を入力して低速（１５０Ｍｂｐｓ）な予備系セ
ル流１１０〜１１３に分割して出力するＤＭＵＸ回路、
３２ａ〜ｄは切替制御部である。

【００３４】また、３３ａは切替制御部３２ａに設けら
れ、分割された現用系セル流１０６〜１０９の内の１つ
を選択して１３２を出力するセル流選択回路、３３ｂは
切替制御部３２ａに設けられ、分割された予備系セル流
１１０〜１１３の内の１つを選択して予備系セル流１３
３を出力するセル流選択回路、３３ｃは切替制御部３２
ｂに設けられ、分割された現用系セル流１０６〜１０９
の内の１つを選択して１３４を出力するセル流選択回
路、３３ｄは切替制御部３２ｂに設けられ、分割された
予備系セル流１１０〜１１３の内の１つを選択して予備
系セル流１３５を出力するセル流選択回路、３３ｅは切
替制御部３２ｃに設けられ、分割された現用系セル流１
０６〜１０９の内の１つを選択して１３６を出力するセ
ル流選択回路、３３ｆは切替制御部３２ｃに設けられ、
分割された予備系セル流１１０〜１１３の内の１つを選
択して予備系セル流１３７を出力するセル流選択回路、
３３ｇは切替制御部３２ｄに設けられ、分割された現用
系セル流１０６〜１０９の内の１つを選択して１３８を
出力するセル流選択回路、３３ｈは切替制御部３２ｄに
設けられ、分割された予備系セル流１１０〜１１３の内
の１つを選択して予備系セル流１３９を出力するセル流
選択回路である。

【００３５】また、３４ａは切替制御部３２ａに設けら
れ、セル同期確立後に外部からの切替指令信号１１８に
従って現用系セル流１３２から予備系セル流１３３へ切
り替え、セル流１４１を出力する切替回路、３４ｂは切
替制御部３２ｂに設けられ、セル同期確立後に外部から
の切替指令信号１１８に従って現用系セル流１３４から
予備系セル流１３５へ切り替え、セル流１４２を出力す
る切替回路、３４ｃは切替制御部３２ｃに設けられ、セ
ル同期確立後に外部からの切替指令信号１１８に従って
現用系セル流１３６から予備系セル流１３７へ切り替
え、セル流１４３を出力する切替回路、３４ｄは切替制
御部３２ｄに設けられ、セル同期確立後に外部からの切
替指令信号１１８に従って現用系セル流１３８から予備
系セル流１３９へ切り替え、セル流１４４を出力する切
替回路である。

【００３６】また、３５は切替回路３４ａ〜ｄから出力
された切替え後のセル流１４１〜１４４を多重化して出
力セル流１０５を出力するＭＵＸである。

【００３７】また、１０６、１０７、１０８、１０９は
ＤＭＵＸ回路３１によって現用系セル流１０３に基づき
分割された現用系セル流、１１０、１１１、１１２、１
１３はＤＭＵＸ回路３１により現用系セル流１０４に基
づき分割された予備系セル流、１１４〜１１７は制御信
号、１１８は外部からの切替指令信号、１３２〜１３９
はセル流選択回路２３ａ〜ｈの出力信号、１４１〜１４
４は切替回路３４ａ〜ｄからの出力信号である。

【００３８】また、図４は、図３に示すＤＭＵＸ３１及
びＭＵＸ３５で扱うセル流の遷移状況を示したセル遷移
図である。図４において、４２１は６００Ｍｂｐｓのセ
ル流で図３に示すセル流１０３または１０４または１０
５に対応するものである。また、４２２は６００ｂｐｓ
セル流を４つに分割した１５０Ｍｂｐｓセル流で、図３
に示すセル流１０６〜１０９あるいは１１０〜１１３に
対応するものである。また、４０１ａ、ｂ、４０２ａ、
ｂ、４０３ａ、ｂ、４０４ａ、ｂ、４０５ａ、ｂ、４０
６ａ、ｂ、４０７ａ、ｂ、４０８ａ、ｂ、４０９ａ、
ｂ、４１０ａ、ｂ、４１１ａ、４１２ａは速度調整用セ
ル以外のセル、４１３ａ〜ｈは速度調整用セルである。

【００３９】また、図５は図３に示した切替回路３４ａ
の構成を示す構成図である。切替回路３４ｂ、ｃ、ｄの
構成も同じである。図５において、５１はＳＤＨ処理部
１２１ａによって現用系セル流１３２に挿入された速度
調整用セルの位相と、ＳＤＨ処理部１２１ｂによって予
備系セル流１３３に挿入された速度調整用セルの位相
と、を合わせ込ん予備系セル流１５１を出力する速度調
整用セルずれ吸収回路、５２は現用系セル流１３２と予
備系セル流１５１の位相差（遅延差）を測定する位相測
定回路、５３ａは現用系セル流１３２の（有効セルの）
位相が予備系セル流１５１の（有効セルの）位相よりも
進んでいる場合に位相を合わせる為に現用系セル流に速
度調整用セルを挿入して現用系セル流１５２を出力する
可変遅延回路、５３ｂは予備系セル流１５１の（有効セ
ルの）位相が現用系セル流１３２の（有効セルの）位相
よりも進んでいる場合に予備系セル流１５１に速度調整
用セルを挿入して予備系セル流１５３を出力する可変遅
延回路、５４は現用系セル流１５２と予備系セル流１５
３のいずれかを選択して出力セル流１４１を出力する現
用系／予備系選択回路、５５は位相測定回路５２、可変
遅延回路５３ａ、５３ｂ及び現用系／予備系選択回路５
４を制御する制御部である。また、１１９は外部からの
切替指令信号に基づいて制御部５５が出力する切替指令
信号である。

【００４０】また、図６は切替回路３４ａにおける図５
に示した速度調整用セルずれ吸収回路５１の構成を示し
た構成図である。切替回路３４ｂ、ｃ、ｄの各々に設け
られた速度調整用セルずれ吸収回路の構成も同様であ
る。図６において、６１ａは現用系セル流１３２に含ま
れている速度調整用セルを検出する速度調整用セル検出
部、６１ｂは予備系セル流１３３に含まれている速度調
整用セルを検出する速度調整用セル検出部、６２は予備
系セル流を格納するメモリ、６３は現用系セル流との位
相合わせを行うために予備系セル流に新たな速度調整用
セルを挿入する速度調整用セル挿入回路、６４は速度調
整用セル検出部６１ａ、ｂ、メモリ６２及び速度調整用
セル挿入回路６３を制御する制御部である。なお、メモ
リ６２はアンダーフロー防止用に２セル分、オーバフロ
ー防止用に２セル分設けられている。

【００４１】また、図７は図６に示した速度調整用セル
の構成におけるセル流の遷移状況を示した動作説明図で
ある。図７において、７８ａ〜７８ｈは速度調整用セ
ル、７１ａ〜ｄ（セルＡ）、７２ａ〜ｄ（セルＢ）、７
３ａ〜ｄ（セルＣ）、７４ａ〜ｄ（セルＤ）、７５ａ〜
ｄ（セルＥ）、７６ａ〜ｃ（セルＦ）、７７ａ〜ｃ（セ
ルＧ）、７９（セルＹ）、７０（セルＺ）は速度調整用
セル以外のセル（有効セル及びアイドルセル）、１３２
及び１３３は速度調整用セルの位相を合わせ込む前の現
用系セル流及び予備系セル流、１５１及び１５２は速度
調整用セルの位相を合わせ込みを行った後の現用系セル
流及び予備系セル流である。なお、予備系セル流１５２
の速度調整用セル以外の位相は現用系セル流１５１の位
相よりも２セル分遅れているが、これはメモリ４２を介
しているからである。

【００４２】また、図８は有効セル、アイドルセル及び
速度調整用セルの構成を示した各種セル構成図である。

【００４３】また、図９は図２に示す２重化切替装置の
動作を示すフローチャートである。

【００４４】次に、この発明に係る２重化切替装置の動
作を図１〜図９を用いて説明する。まず、図１に示す対
向装置１１から、オーバーヘッド部とセル情報を収容し
たペイロード情報から成る現用系ＳＤＨフレーム１０１
が伝送され、現用系ＳＤＨ処理部１２１ａに入力され
る。また対向装置１１から、オーバーヘッド部とセル情
報を収容しペイロード情報から成る予備系ＳＤＨフレー
ム１０２が伝送され、予備系ＳＤＨ処理部１２１ｂに入
力される。ＳＤＨ処理部１２１ａでは、現用系ＳＤＨ／
セル変換回路２４０１ａが現用系ＳＤＨフレームのペイ
ロード情報をセル単位に取り出して現用系セル流を作成
し、予備系ＳＤＨ／セル変換回路２４０１ｂが予備系Ｓ
ＤＨフレームのペイロード情報をセル単位に取り出して
予備系セル流を作成する。また、ＳＤＨフレームからセ
ル流を作成する際に発生するＳＤＨフレームとセル流と
の同期ずれを吸収するためにペイロード情報から取り出
した現用系セル流を現用系バッファ２２ａに、予備系セ
ル流を予備系バッファ２２ｂに一旦格納する。

【００４５】この場合、入力されたＳＤＨフレームのオ
ーバーヘッド情報を除いたペイロード情報の伝送速度よ
りも、２重化切替装置１２２に入力されるセルの伝送速
度の方が若干速い（ただし、速度誤差は１セル分以内で
ある）ため、バッファ２２への書込み速度がバッファ２
２からの読出し速度に追いつかず、バッファ２２のアン
ダーフローが発生する可能性がある。そこで、セルを受
信する毎に上記速度誤差を累積し、この累積された速度
誤差が４セル分に達すると、バッファ２２からの読出し
を止めて、速度調整用セル挿入回路２３は伝送速度を調
整するために上記セル流に対して速度調整用セルを４セ
ル分連続して挿入する。

【００４６】速度調整用セルを１セル分ではなく、４セ
ル分連続して挿入する理由は、伝送速度が６００Ｍｂｐ
ｓの場合、２重化切替装置１２２では、ＤＭＵＸ回路３
１が入力したセル流を４つのセル流に分割し、分割され
たセル流を用いて、図３に示す各切替制御部３２ａ、
ｂ、ｃ、ｄ毎に各々動作するため、速度調整用セルを１
セル分のみ挿入した場合には、１つの切替制御部には速
度調整用セルが入力されるが、他の３つの切替制御部に
はその時の速度調整用セルが入力されない。そのため、
現用系と予備系の速度調整用セルの位相を合わせ込む際
に、４つの切替制御部が協調して動作せず、セルの順序
が乱れる場合があるからである。このような事態の発生
を回避するため、４セル分連続して速度調整用セルを挿
入するのである。

【００４７】例えば、現用系セル流１０３及び予備系セ
ル流１０４が、図４のセル流４２１に示すように「ＡＢ
ＣＤＥＦＧＨ速速速速ＩＪ・・・・」から構成されてい
るならば、２重化切替装置１２２では、ＤＭＵＸ回路３
１（図示せず）が、４つの１５０Ｍbpsセル流＃１「Ａ
Ｅ速Ｉ・・・・」と、＃２「ＢＦ速Ｊ・・・・」と、＃
３「ＣＧ速Ｋ・・・・」と、＃４「ＤＨ速Ｌ・・・・」
に分割し、＃１〜＃４の各セル流の同じ位相に速度調整
用セル４１３ｅ、ｆ、ｇ、ｈが１つずつ挿入されること
になり、４つの切替制御部３２ａ、ｂ、ｃ、ｄが協調し
て位相を吸収する。なお、上記「Ａ」、「Ｂ」・・・
「Ｌ」は速度調整用セル以外のセルを、「速」は速度調
整用セルを意味する。

【００４８】これにより、高速（６００Ｍｂｐｓ）なセ
ル流を複数の低速（１５０Ｍｂｐｓ）なセル流に分割し
て制御するような２重化切替装置においても、セル順序
が乱れることなくアンダーフローの発生を防ぐことが可
能となる。

【００４９】２重化切替装置１２２では図３に示すＤＭ
ＵＸ回路３１がＳＤＨ処理部１２１から出力された速度
調整用セルと対向装置１１から送られたアイドルセルを
含む有効セルとが混在したセル流を入力する。なお、従
来例では、ＳＤＨ処理部１２１がＳＤＨフレームからＡ
ＴＭセルを取り出す際の現用系セル流と予備系セル流と
の位相のずれをアイドルセルを用いて吸収するので、セ
ル流には速度調整用セルは含まれず、２重化切替装置１
２２に入力されるセル流はアイドルセルと有効セルのみ
が混在した構成となる点がこの発明と異なる。

【００５０】ＤＭＵＸ３１は入力した現用系セル流１０
３を４つの１５０Ｍｂｐｓの現用系セル流１０６〜１０
９に分割し、予備系セル流１０４を４つの１５０Ｍｂｐ
ｓの予備系セル流１１０〜１１３に分割する。この場
合、ＤＭＵＸ回路３１は入力した現用系セル流１０３を
各現用系セル流１０６〜１０９に等分する。予備系セル
流についても同様である。

【００５１】たとえば、最初に入力した現用系の入力セ
ル１０３を１０６へ、予備系の入力セル１０４を１１０
へ出力し、次の現用系の入力セル１０３を１０７へ、予
備系の入力セル１０４を１１１へ出力し、次の現用系の
入力セル１０３を１０８へ、予備系の入力セル１０４を
１１２へ出力し、次の現用系の入力セル１０３を１０９
へ、予備系の入力セル１０４を１１３へ出力し、次の現
用系の入力セル１０３を１０６へ、予備系の入力セル１
０４を１１０へ出力し、次の現用系の入力セル１０３を
１０７へ、予備系の入力セル１０４を１１１へ出力し、
次の現用系の入力セル１０３を１０８へ、予備系の入力
セル１０４を１１２へ出力し、次の現用系の入力セル１
０３を１０９へ、予備系の入力セル１０４を１１３へ出
力し、次の現用系の入力セル１０３を１０６へ、予備系
の入力セル１０４を１１０へ出力し、・・・・という具
合に４等分に順番に配分して出力する。

【００５２】次に、ＤＭＵＸ回路３１によって分割され
た１５０Ｍｂｐｓの現用系セル流１０６〜１０９は切替
制御部３２ａのセル流選択回路３３ａ、切替制御部３２
ｂのセル流選択回路３３ｃ、切替制御部３２ｃのセル流
選択回路３３ｅ及び切替制御部３２ｄのセル流選択回路
３３ｇに入力され、予備系セル流１１０〜１１３は切替
制御部３２ａのセル流選択回路３３ｂ、切替制御部３２
ｂのセル流選択回路３３ｄ、切替制御部３２ｃのセル流
選択回路３３ｆ及び切替制御部３２ｄのセル流選択回路
３３ｈに入力される。

【００５３】次に、切替制御部３２ａでは、セル流選択
回路３３ａが現用系セル流１０６〜１０９の内から１つ
の現用系セル流を選択して現用系セル流１３２として出
力すると共に、セル流選択回路３３ｂが予備系セル流１
１０〜１１３の内から１つの予備系セル流を選択して予
備系セル流１３３として出力する。また、切替制御部３
２ｂでは、セル流選択回路３３ｃが現用系セル流１０６
〜１０９の内から１つの現用系セル流を選択して現用系
セル流１３４として出力すると共に、セル流選択回路３
３ｄが予備系セル流１１０〜１１３の内から１つの予備
系セル流を選択して予備系セル流１３５として出力す
る。また、切替制御部３２ｃでは、セル流選択回路３３
ｅが現用系セル流１０６〜１０９の内から１つの現用系
セル流を選択して現用系セル流１３６として出力すると
共に、セル流選択回路３３ｆが予備系セル流１１０〜１
１３の内から１つの予備系セル流を選択して予備系セル
流１３７として出力する。また、切替制御部３２ｄで
は、セル流選択回路３３ｇが現用系セル流１０６〜１０
９の内から１つの現用系セル流を選択して現用系セル流
１３８として出力すると共に、セル流選択回路３３ｈが
予備系セル流１１０〜１１３の内から１つの予備系セル
流を選択して予備系セル流１３９として出力する。この
際、現用系セル流選択回路３３ａ、ｃ、ｅ、ｇは４つの
現用系セル流１０６〜１０９が各々重複しないように選
択する。また、予備系セル流選択回路３３ｂ、ｄ、ｆ、
ｈも４つの予備系セル流１１０〜１１３が各々重複しな
いように選択する。

【００５４】例えば、現用系セル流については切替制御
部３２ａのセル流選択回路３３ａが現用系セル流１０６
を選択した場合、切替制御部３２ｂのセル流選択回路３
３ｃは現用系セル流１０７を選択し、切替制御部３２ｃ
のセル流選択回路３３ｅは現用系セル流１０８を選択
し、切替制御部３２ｄのセル流選択回路３３ｇは現用系
セル流１０９を選択する。また、切替制御部３２ａのセ
ル流選択回路３３ａが現用系セル流１０７を選択した場
合、切替制御部３２ｂのセル流選択回路３３ｃは現用系
セル流１０８を選択し、切替制御部３２ｃのセル流選択
回路３３ｅは現用系セル流１０９を選択し、切替制御部
３２ｄのセル流選択回路３３ｇは現用系セル流１０６を
選択する。また、切替制御部３２ａのセル流選択回路３
３ａが現用系セル流１０８を選択した場合、切替制御部
３２ｂのセル流選択回路３３ｃは現用系セル流１０９を
選択し、切替制御部３２ｃのセル流選択回路３３ｅは現
用系セル流１０６を選択し、切替制御部３２ｄのセル流
選択回路３３ｇは現用系セル流１０７を選択する。ま
た、切替制御部３２ａのセル流選択回路３３ａが現用系
セル流１０９を選択した場合、切替制御部３２ｂのセル
流選択回路３３ｃは現用系セル流１０６を選択し、切替
制御部３２ｃのセル流選択回路３３ｅは現用系セル流１
０７を選択し、切替制御部３２ｄのセル流選択回路３３
ｇは現用系セル流１０８を選択する。

【００５５】予備系の場合も同様である。すなわち、切
替制御部３２ａのセル流選択回路３３ｂが予備系セル流
１１０を選択した場合、切替制御部３２ｂのセル流選択
回路３３ｄは予備系セル流１１１を選択し、切替制御部
３２ｃのセル流選択回路３３ｆは予備系セル流１１２を
選択し、切替制御部３２ｄのセル流選択回路３３ｈは予
備系セル流１１３を選択する。また、切替制御部３２ａ
のセル流選択回路３３ｂが予備系セル流１１１を選択し
た場合、切替制御部３２ｂのセル流選択回路３３ｄは予
備系セル流１１２を選択し、切替制御部３２ｃのセル流
選択回路３３ｆは予備系セル流１１３を選択し、切替制
御部３２ｄのセル流選択回路３３ｈは予備系セル流１１
０を選択する。また、切替制御部３２ａのセル流選択回
路３３ｂが予備系セル流１１２を選択した場合、切替制
御部３２ｂのセル流選択回路３３ｄは予備系セル流１１
３を選択し、切替制御部３２ｃのセル流選択回路３３ｆ
は予備系セル流１１０を選択し、切替制御部３２ｄのセ
ル流選択回路３３ｈは予備系セル流１１１を選択する。
また、切替制御部３２ａのセル流選択回路３３ｂが予備
系セル流１１３を選択した場合、切替制御部３２ｂのセ
ル流選択回路３３ｄは予備系セル流１１０を選択し、切
替制御部３２ｃのセル流選択回路３３ｆは予備系セル流
１１１を選択し、切替制御部３２ｄのセル流選択回路３
３ｈは予備系セル流１１２を選択する。

【００５６】次に、セル流選択回路３３ａが選択した現
用系セル流１３２及びセル流選択回路３３ｂが選択した
現用系セル流１３３は切替回路３４ａに入力される。ま
た、セル流選択回路３３ｃが選択した現用系セル流１３
４及びセル流選択回路３３ｄが選択した現用系セル流１
３５は切替回路３４ｂに入力される。また、セル流選択
回路３３ｅが選択した現用系セル流１３６及びセル流選
択回路３３ｆが選択した現用系セル流１３７は切替回路
３４ｃに入力される。また、セル流選択回路３３ｇが選
択した現用系セル流１３８及びセル流選択回路３３ｈが
選択した現用系セル流１３９は切替回路３４ｄに入力さ
れる。

【００５７】次に、切替回路３４ａ〜ｄの動作を説明す
る。切替回路３４ａ〜ｄの動作はいずれも同じであるた
め、ここでは切替回路２４ａの動作について説明する。
切替回路３４ａにおいて、入力された現用系セル流１３
２の速度調整用セルの位相と予備系セル流１３３の速度
調整用セルの位相は非同期であるため、図５に示すよう
に、速度調整用セルずれ吸収回路５１がセル流選択回路
３３から入力した現用系セル流１３２と予備系セル流１
３３に含まれている速度調整用セルの位相を合せ込む。
この場合、速度調整用セルずれ吸収回路５１は、現用系
を基準の系とし、現用系に挿入されている速度調整用セ
ルの位相に、予備系の速度調整用セルの位相を合わせ込
む。

【００５８】次に、この速度調整用セルずれ吸収回路５
１動作を図６、図７を用いて説明する。まず、図７に示
す現用系セル流１３２ａが図６に示す速度調整用セル検
出部６１ａに入力され、図７に示す予備系セル流１３３
が図６に示す速度調整用セル検出部６１ｂに入力され
る。この速度調整用セル検出部６１ａが図７に示す現用
系セル流１３２ａの速度調整用セル７８ａを検出した場
合、検出した旨を制御部６４へ通知する。これにより、
制御部６４はメモリ６２に対してデータの読出しを禁止
する。このメモリ６２は予備系セル流１３３に速度調整
用セルを挿入する際に、有効セルを一時格納しておくた
めのメモリとなる。このとき、メモリ６２にはすでに
「セルＡ」、「セルＢ」が格納されている。

【００５９】また、速度調整用セルと通常のアイドルセ
ルは、図８に示すスイッチングヘッダのフラグにより明
確に識別される。

【００６０】従って、予備系セル流１３３の有効セルＡ
の読出しが遅延される。また、このとき現用系セル流１
３２ｂの速度調整用セル７８ｅの位相に合わせ込むよう
にして速度調整用セル挿入回路６３が速度調整用セル７
８ｇを新たに挿入する。従って予備系セル流１５１の有
効セル７１ｄ（セルＡ）は速度調整用セル７８ｇの後に
出力される。また、予備系の速度調整用セル検出部６１
ｂが予備系セル流１３３の速度調整用セル７８ｃを検出
した場合には、この速度調整用セル７８ｃをメモリ６２
へ書き込まない。

【００６１】この結果、現用系セル流１３２ｂの速度調
整用セル７８ｅの位相（現用系セル流１３２の速度調整
用セル７８ａの位相と同じ）と速度調整用セル７８ｇの
位相とが合わせ込まれる。さらに、予備系の速度調整用
セル検出部６１ｂが予備系セル流１３３の速度調整用セ
ル７８ｄを検出した場合にも、この速度調整用セル７８
ｄをメモリ６２へ書き込まず、現用系の速度調整用セル
検出部６１ａが現用系セル流１３２ａの速度調整用セル
７８ｂを検出した場合、この速度調整用セル７８ｂの位
相に合わせ込むようにして、速度調整用セル７８ｈを挿
入する。この結果、現用系セル流１３２ａの速度調整用
セル７８ｆの位相（現用系セル流１３２の速度調整用セ
ル７８ｂの位相と同じ）と予備系セル流１５１の速度調
整用セル７８ｈの位相とが合わせ込まれる。

【００６２】従って、ＳＤＨフレームからセル流を作成
する際に、現用系セル流と予備系セル流に挿入される速
度調整用セルの位相が非同期の場合でも、同期をとるこ
とにより位相の探索、位相の吸収及び同期確立等の正常
動作を保証することが可能となる。

【００６３】なお、ここでは現用系を基準系としたが、
予備系を基準系としてよいのはいうまでもない。以上が
速度調整用セルずれ吸収回路５１の動作説明である。

【００６４】次に、現用系セル流１３２と、速度調整用
セルずれ吸収回路５１から出力された予備系セル流１５
１は図５に示す位相測定回路５２と可変遅延回路５３
ａ、ｂに入力される。位相測定回路５２は現用系セル流
１３２の位相と予備系セル流１５１の位相を比較すると
共にカウンタｎｄに初期値０を設定する（図９のステッ
プｓ９０１）。この比較の結果、両系のセルが一致した
か否かを調べ（図９のステップｓ９０２）、両系のセル
が一致しない場合は、ステップｓ９０７へ飛び、ここ
で、カウンタｎｄが最大値より大きいか否かをチェック
し（図９のステップｓ９０７）、カウンタｎｄが最大値
より大きくなければ、ｎｄを１つカウントアップして
（図９のステップｓ９１０）、次のセルに対して再度比
較するためにステップｓ９０２へ戻る。ステップｓ９０
７において、カウンタｎｄが最大値よりも大きくなった
ら、すべてのセルと比較しても一致しなかったことを意
味するので、ステップｓ９０８へ飛び、ここで伝送路セ
ル流が６００Ｍｂｐｓか否かをチェックした後（ここで
は６００Ｍｂｐｓを前提としているのでＹＥＳ）、予備
系のセル流選択回路３３ｂ、ｄ、ｆ、ｈが予備系セル流
の選択系を他の系列に切り替えた（ステップｓ９０９）
上で、上記現用系セル流と切り替えた後の予備系セル流
を比較するためにステップｓ９０１へ戻る。

【００６５】例えば、予備系のセル流選択回路３３ｂは
現用系セル流１０６と予備系セル流１１０との比較を行
った場合に比較結果が不一致となると、予備系セル流１
１０から予備系セル流１１１へ切替えた（ステップｓ９
０９）上で、現用系セル流１０６と予備系セル流１１１
とを再度比較する（ステップｓ９０１）。さらに比較結
果が不一致となった場合には、予備系のセル流選択回路
３３ｂは予備系セル流をセル流１１１からセル流１１２
へ切替えた（ステップｓ９０９）上で現用系セル流１０
６と予備系セル流１１２とを再度比較する（ステップｓ
９０１）。このように、現用系セル流１０６と予備系セ
ル流とが一致するまで、予備系セル流の系列を次々と切
替えながら現用系セル流１０６と切替えた予備系セル流
との比較を繰り返す。

【００６６】ステップｓ９０２における比較の結果、現
用系セル流１５１と予備系セル流１５２とが一致した
ら、その時点のカウンタｎｄ（カウンタｎｄは結局現用
系セル流と予備系セル流との位相差を表すことになる）
に基づいて現用系セル流と予備系セル流との位相差確定
のために（Ｎー１）回ｎｄセル間隔で双方のセルを比較
して（ステップｓ９０３）、双方が（Ｎー１）回連続し
て一致するか否かを調べる（ステップｓ９０４）。この
比較の結果、１回でもセルが一致しなかったら、双方の
セルが偶然一致しただけで位相差がまだ確定していない
ことを意味するので、再びステップｓ９０７へ飛び、カ
ウンタ（位相差）ｎｄが最大値を超えていなければ、カ
ウンタｎｄをカウントアップした上で次のセルに対して
再度双方のセルを比較し直し、ｎｄが最大値を超えてい
れば、予備系セル流の切替え（ステッップｓ７０９）を
行った上で、ステップｓ９０１へ飛んで現用系セル流と
予備系セル流の位相差の検索を始めからやり直す。

【００６７】ステップｓ９０４における比較の結果（Ｎ
ー１）回連続してセルが一致したら、位相差が確定した
と判断できるので、次に、切替制御部３２ａの制御部３
５は入力セル流の伝送速度が６００Ｍｂｐｓ（高速）で
あるか否かを調べる（ステップｓ９０５）。この場合、
入力セル流の伝送速度は６００Ｍｂｐｓを前提としてい
るのでｙｅｓであるから、ステップｓ９０６へ飛んで、
ここでセル流選択回路３３が選択したセル流選択系の順
序が正常か否かをチェックする。この場合、現用系及び
予備系のセル流選択回路２３が選択した現用系及び予備
系のセル流の選択系が相互に重複せず、従って制御部３
５は現用系セル流の系列と予備系セル流の系列とが順序
よく対応しているか否かをチェックする。

【００６８】例えば、現用系セル流選択回路３３ａが現
用系セル流１０６を選択する現用系選択系をＳＬ１、現
用系セル流選択回路３３ｃが現用系セル流１０７を選択
する現用系選択系をＳＬ２、現用系セル流選択回路３３
ｅが現用系セル流１０８を選択する現用系選択系をＳＬ
３、現用系セル流選択回路３３ｇが現用系セル流１０９
を選択する現用系選択系をＳＬ４、予備系セル流選択回
路３３ｂが予備系セル流１１０を選択する予備系選択系
をＳＬ１、予備系セル流選択回路３３ｄが予備系セル流
１１１を選択する予備系選択系をＳＬ２、予備系セル流
選択回路３３ｆが予備系セル流１１２を選択する予備系
選択系をＳＬ３、予備系セル流選択回路３３ｈが予備系
セル流１１３を選択する予備系選択系をＳＬ４とする
と、例えば、４つに分割された現用系セル流に対して各
現用系セル流選択回路３３ａ、３３ｃ、３３ｅ、３３ｇ
がそれぞれ現用系選択系ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ
４を選択した場合、４つに分割された予備系セル流に対
して各予備系セル流選択回路３３ｂ、３３ｄ、３３ｆ、
３３ｈがそれぞれ予備系選択系ＳＬ１、ＳＬ２、ＳＬ
３、ＳＬ４を選択するか、或いは予備系セル流選択回路
３３ｂ、３３ｄ、３３ｆ、３３ｈがそれぞれ予備系選択
系ＳＬ２、ＳＬ３、ＳＬ４、ＳＬ１を選択するか、或い
は予備系セル流選択回路３３ｂ、３３ｄ、３３ｆ、３３
ｈがそれぞれ予備系選択系ＳＬ３、ＳＬ４、ＳＬ１、Ｓ
Ｌ２を選択するか、或いは予備系セル流選択回路３３
ｂ、３３ｄ、３３ｆ、３３ｈがそれぞれ予備系選択系Ｓ
Ｌ４、ＳＬ１、ＳＬ２、ＳＬ３を選択するかの４通りの
内のいずれか１つが満足されているならば、現用系セル
流の系列と予備系セル流の系列とが順序よく対応してい
るとみなされる。

【００６９】ステップｓ９０６における上記チェックの
結果、セル流選択回路３３が選択したセル流系列の順序
が正常すなわち現用系セル流の系列と予備系セル流の系
列とが順序よく対応していれば、同期確認過程へ進む。
チェックの結果、セル流選択回路３３が選択したセル流
系列の順序が正常でなければ、予備系のセル流選択回路
の系列を切替えた（ステップｓ９０９）上で、再び現用
系セル流の位相と予備系セル流の位相との位相差測定か
らやり直すためにステップｓ９０１へ戻る。

【００７０】以上のように、現用系及び予備系における
選択回路の選択系が全て正常の場合にのみ、４つの切替
制御部３２が同時に同期探索過程を終了し、同期確認過
程へ移行する。同期確認過程では、図５に示す可変遅延
回路５３ａ、ｂが速度調整セルを用いて遅延の挿入或い
は削除を行うが、この場合も、４つの切替制御部３２ａ
〜ｄが互いにリンクしながら遅延の挿入或い削除を行
う。さらに、同期確認過程において同期が確立した後、
外部から切替指令があると、各切替回路３４ａ〜ｄの選
択回路５４が同時に現用系セル流から予備系セル流へ無
瞬断切替を実施する。切り替えられたセル流はＭＵＸ回
路２５によって再び多重され、出力セル流１０５として
出力される。

【００７１】上記動作より伝送路セル流が高速の場合で
も、無瞬断切替を実現できる。

【００７２】この実施の形態によれば、ＳＤＨフレーム
からセル流を作成する際に、現用系セル流と予備系セル
流に挿入される速度調整用セルの位相が非同期の場合で
も、同期をとることにより位相の探索、位相の吸収及び
同期確立等の正常動作を保証することが可能となるとい
う効果を奏する。また、伝送路セル流が高速の場合で
も、無瞬断切替を実現できるという効果を奏する。

【００７３】実施の形態２．次に、伝送路セル流が６０
０Ｍｂｐｓ（高速）ではなく、１５０Ｍｂｐｓ（低速）
の場合について説明する。伝送路セル流が１５０Ｍｂｐ
ｓ（低速）の場合にも、図１、図２、図３を用いること
ができる。この場合、ＤＭＵＸ回路３１は入力した伝送
路セル流を分割しないで透過してそのまま用い、さらに
セル流選択回路３３には切り替え機能を持たせず１５０
Ｍｂｐｓの現用系セル流と１５０Ｍｂｐｓの予備系セル
流を常に選択するようにする。例えば、セル流選択回路
３３ａは現用系セル流１０６を常に選択し、セル流選択
回路３３ｂは予備系セル流１１０を常に選択し、セル流
選択回路３３ｃは現用系セル流１０７を常に選択し、セ
ル流選択回路３３ｄは予備系セル流１１１を常に選択
し、セル流選択回路３３ｅは現用系セル流１０８を常に
選択し、セル流選択回路３３ｆは予備系セル流１１２を
常に選択し、セル流選択回路３３ｇは現用系セル流１０
９を常に選択し、セル流選択回路３３ｈは予備系セル流
１１３を常に選択する。これにより伝送路セル流が６０
０Ｍｂｐｓ（高速）の場合の処理と同様に処理すること
ができる。

【００７４】しかし、この場合、図３において、４つの
切替制御部３２ａ〜ｄのうち１つだけを使用する構成に
なるため、実装上無駄が生じてしまう。そこで、このよ
うな無駄を排除する必要がある。図１０はこのような無
駄を排除するために構成された構成図である。図１０に
おいて、図３と同符号は同一または相当部分を示す。１
００１は入力した４つの現用系セル流１０３ａ〜ｄを分
割しないで透過してそのまま現用系セル流１０６〜１０
９として出力すると共に、入力した４つの予備系セル流
１０４ａ〜ｄを分割しないで透過してそのまま予備系セ
ル流１１０〜１１３として出力するＤＭＵＸ回路、１０
０２は切替回路３４ａ〜ｄからのセル流１４１〜１４４
を透過してそのまま出力セル流１０５ａ〜ｄとして出力
するＭＸ回路である。また、１０３ａ〜ｄは現用系セル
流＃１〜＃４、１０４ａ〜ｄは予備系セル流＃１〜＃
４、１０５ａ〜ｄは出力セル流＃１〜＃４である。

【００７５】次に、図１０に示した２重化切替装置の動
作を説明する。ＤＭＵＸ回路１００１がＳＤＨ処理部１
２１から送られた４つの１５０Ｍｂｐｓの現用系セル流
１０３ａ〜ｄ及び予備系セル流１０４ａ〜ｄを入力する
と、このＤＭＵＸ回路１００１は上記セル流をそのまま
透過し、各々現用系セル流１０６〜１０９及び予備系セ
ル流１１０〜１１３として出力する。ＤＭＵＸ回路１０
０１から出力されたセル流１０６〜１１３は切替制御部
３２ａ〜ｄへ入力される。切替制御部３２ａ〜ｄに設け
られたセル流選択回路３３ａ〜ｈは切替制御部３２毎に
使用する現用系セル流及び予備系セル流を各々固定的に
選択する。その後、上記と同様に動作して、切替制御部
３２ａ〜ｄから出力されるセル流がＭＵＸ回路１００２
に入力される。ＭＵＸ回路１００２は切替制御部３２ａ
〜ｄから入力されたセル流をそのまま透過し、出力セル
流１０５ａ〜ｄとして出力する。

【００７６】以上の動作より、伝送路セル流が１５０Ｍ
bpsの場合、４回線の１５０Ｍbpsセル流の無瞬断切替を
実現できる。

【００７７】この実施の形態によれば、低速伝送路セル
流の無瞬断切替を実現できると共に、実装上の効率が向
上するという効果を奏する。

【００７８】なお、上記の実施の形態では入力セル流が
４つの場合について記述したが、４つに限らないのはい
うまでもない。

【００７９】実施の形態３．図１、図２、図３はこの実
施の形態でも用いられる。また、図１１は現用系セル流
と予備系セル流との位相差を吸収する際に速度調整用セ
ルを用いて遅延を挿入する遅延挿入手段の構成を示した
構成図であり、この遅延挿入手段は図５に示す速度調整
用セルずれ吸収回路５１の後段かつ選択回路５４の前段
に設けられ、位相測定回路５２と可変遅延回路５３ａ、
ｂと制御部５５とから構成される部分に相当するもので
ある。また、図１２は図１１に示した遅延挿入手段の動
作を示す動作説明図である。また、図１３はこの実施の
形態の動作を説明する上でのこの発明に係る速度調整用
セルを用いて遅延を挿入する場合のセル流の遷移状況を
示すセル流遷移図、図１４は従来のアイドルセルを用い
て遅延を挿入する場合のセル流の遷移状況を示すセル流
遷移図である。

【００８０】また、図１１において、図５と同符号は同
一または相当部分を示す。１１０１は現用系セル流１３
２及び速度調整用セルずれ吸収回路５１から出力された
予備系セル流１５１に含まれている速度調整用セルを検
出する速度調整用セル検出回路、１１１１０、１１１１
は切替回路３４に設けられ、図５に示す可変遅延回路５
３ａと可変遅延回路ｂと制御回路５５とを合成した回路
に相当する遅延挿入制御部、１１０２は速度調整用セル
をアイドルセルへ変換するアイドルセル変換回路、１１
０３はメモリ、１１０４はメモリ１１０３へのセル書き
込みを制御する書き込み制御回路、１１０５はメモリ１
１０３からのセル読み出しを制御する読み出し制御回
路、１１０６は速度調整用セルを用いて遅延を挿入する
速度調整用セル挿入回路、１１０７は位相が進んでいる
予備系セル流１５１或いは速度調整用セル挿入回路から
の出力のいずれかを選択するセレクタ、１１０８はアイ
ドルセル変換回路１１０２、メモリ１１０３書き込み制
御回１１０４、読み出し制御回路１１０５及び速度調整
用セル挿入回路１１０６を制御する制御部である。この
構成は他のセル流選択回路３３ｂ、ｃ、ｄついても同様
である。

【００８１】また、図１２において、１２０７ａ〜ｅは
速度調整用セル、１２０８ａ、ｂは速度調整用セルから
変換されたアイドルセル、１２０１ａ〜ｃ（セルＡ）、
１２０２ａ〜ｆ（セルＢ）、２１０３ａ〜ｆ（セル
Ｃ）、１２０４ａ〜ｆ（セルＤ）、１２０５ａ〜ｆ（セ
ルＥ）、１２０６ａ、ｂは速度調整用セル以外かつアイ
ドルセル以外の有効セル、１３２ａは位相が遅れている
現用系入力セル流、１５１は位相が進んでいる現用系入
力セル流、１３２ｂは可変遅延挿入制御部１１１０にお
ける位相が遅れている現用系セル流、１１００１はメモ
リ１１０３に格納され遅延挿入前の位相が進んでいる予
備系セル流、１５２は可変遅延挿入制御部１１１０から
出力され位相が遅れている現用系セル流、１５３は遅延
挿入制御部１１１１の速度調整用セル挿入回路１１０６
からセレクタ１１０７を介して出力された遅延挿入後の
予備系セル流である。

【００８２】次に、図１１に示した速度調整用セル挿入
手段の動作を図１２を用いて説明する。対向装置１１か
ら伝送された現用系セル流と予備系セル流は実施の形態
１と同様に処理され、図１１に示すように、セル流選択
回路３３から出力されたセル流１３２と、速度調整用セ
ルずれ吸収回路５１から出力されたセル流１５１とは共
に遅延挿入制御部１１１０、１１１１に入力される。ま
た、セル流１３２、１５１は速度調整用セル検出回路１
１０１にも入力され、この速度調整用セル検出回路１１
０１はセル流１３２とセル流１５１との位相比較を行
う。ここで、セル流１５１はセル流１３２より位相が進
んでいると仮定する。同期確認過程において、速度調整
用セル検出回路１１０１は位相が進んでいる系のセル流
１５１に挿入されている速度調整用セルをまず検出す
る。

【００８３】速度調整用セル検出回路１１０１が速度調
整用セルを検出すると、遅延挿入制御部１１１１に設け
られたアイドルセル変換回路１１０２は速度調整用セル
をアイドルセルへ変換し、速度調整用セルと認識させな
いようにする。変換されたアイドルセルは、書き込み制
御回路１１０４からの制御により、位相吸収用のメモリ
１１０３へ書き込まれる。さらに、速度調整用セル検出
回路１１０１は位相が遅れている系のセル流１３２に挿
入されている速度調整用セルを検出すると、検出した旨
を制御部１１０８に通知し、通知を受けた制御部１１０
８は読み出し制御回路１１０５に対して、読み出し禁止
を指令する。

【００８４】これにより、メモリ１１０３は位相が進ん
でいるセル流１５１内の速度調整用セルの読み出しを行
わず、速度調整用セル挿入回路１１０６を用いてセル流
１３２で検出した速度調整用セルと同じ位相に、新たに
速度調整用セルを挿入する。上記アイドルセルへの変換
１２０８ｂと速度調整用セル１２０７ｅの挿入との両方
の処理により、位相が進んでいる系のセル流１５１に１
セル分の遅延を挿入して位相差を吸収することができ
る。なお、図１１に示す遅延挿入制御部１１１０と１１
１１とは同一構成であり、セル流１３２がセル流１５１
より進んでいる場合には遅延挿入制御部１１１０におい
て上記と同様の遅延挿入をセル流１３２に対して行う。

【００８５】また、図１２は図１、図２、図３、図１１
に示すセル流の動作を示す動作説明図である。図１２に
おいて、１２０７ａ〜ｅは速度調整用セル、１２０８
ａ、ｂは速度調整セルから変換されたアイドルセル、１
２０１ａ〜ｃ（セルＡ）、１２０２ａ〜ｆ（セルＢ）、
１２０３ａ〜ｆ（セルＣ）、１２０４ａ〜ｆ（セル
Ｄ）、１２０５ａ〜ｆ（セルＥ）、１２０６ａ〜ｂ（セ
ルＦ）は速度調整用セル以外かつアイドルセル以外の有
効セルである。

【００８６】次に、図１２に示すセル流を例にして上記
の動作を具体的に説明する。セル流１５１はセル流１３
２ａより位相が１セル分だけ進んでいると仮定する。速
度調整用セル検出回路１１０１がセル流１５１において
速度調整用セル１２０７ｂを検出すると、アイドルセル
変換回路１１０２は当該速度調整用セル１２０７ｂをア
イドルセル１２０８ａへ変換する。変換されたアイドル
セル１２０８ａはメモリ１１０３へ書き込まれる。さら
に、速度調整用セル検出回路１１０１がセル流１３２ａ
において、速度調整用セル１２０７ａを検出すると、速
度調整用セル挿入回路１２０６は速度調整用セル１２０
７ｄの位置に合わせ込むように、メモリ１１０３から読
み出したセル流１１００１へ速度調整用セル１２０７ｅ
を新たに挿入する。

【００８７】これにより、セル流１５１に対して１セル
分の遅延を挿入することができる。セル流１５３は１セ
ル分の遅延を挿入した結果を示したものである。これに
よりセル１２０４ｅ（セルＤ）と１２０４ｆ（セルＤ）
以降の同期が確立する。図１１の例は遅延差が１セルの
場合を示しているが、遅延差が１セル以上になる場合は
挿入する遅延差分の速度調整用セルが受信されるまで繰
返し上記処理を行うことになる。

【００８８】次に、速度調整用セルを設けた理由につい
て説明する。図１３は速度調整用セルとアイドルセルを
区別し、速度調整用セルを用いて現用系セル流に２セル
分の遅延を挿入する場合のセル流の処理過程におけるセ
ル流の遷移状況を示したセル流遷移図であり、図１４は
速度調整用セルとアイドルセルを区別しないで、速度調
整用セルの代りにアイドルセルを用いて現用系セル流に
２セル分の遅延を挿入する従来例の方法によってセル流
を処理した場合のセル流の遷移状況を示したセル流遷移
図である。

【００８９】図１３において、１３０１は対向装置１１
から伝送されてくるセル流、１３０２は速度調整用セル
ずれ吸収回路５１から出力されるセル流、１３０３はア
イドルセル変換回路１１０２から出力されるセル流、１
３０４は速度調整用セル挿入回路１１０６から出力され
るセル流である。また、図１４において、１４０１は対
向装置１１から伝送されてくるセル流であり、ここでは
図１３のセル流と比較しながら説明するために、セル流
１３０１と同じセル構成とする。１４０２は可変遅延回
路２５０２へ入力されるセル流、１４０３は可変遅延回
路２５０２から出力されるセル流である。

【００９０】次に、図１３、図１４に示したセル流を比
較しながら説明する。図１３に示すように、対向装置１
１からセル流１３０１が入力されるとＳＤＨ処理部１２
１は現用系及び予備系共に速度調整用セルを付加し、次
に速度調整用セルずれ吸収回路５１が現用系セル流の速
度調整用セルの位置と予備系セル流の速度調整用セルの
位置とを合わせ込んでセル流１３０２を作成する。この
例では、セル流１３０２において現用系セル流の「ＡＢ
空空ＣＤ」の直後（図中の△印の位置）と現用系セル流
の「Ｅ空ＦＧＨ空ＩＪ」の直後（図中の△印の位置）に
現用系セル流予備系セル流の双方に速度調整用セルを挿
入する。次に、この速度調整用セルを含んだセル流１３
０２は切替回路３４の遅延挿入制御部１１１１のアイド
ルセル変換回路１１０２に入力され、アイドルセル変換
回路１１０２は位相が進んでいる系のセル流（この例で
は現用系セル流）の速度調整用セルをアイドルセルへ変
換してセル流１３０３を出力する。次に、速度調整用セ
ル挿入回路８０６は予備系セル流の速度調整用セルの位
置に合わせ込むようにして現用系セル流に速度調整セル
を挿入してセル流１３０４を作成する。

【００９１】一方、図１４に示すように従来例では、対
向装置１１から速度調整用アイドルセル流１３０１と同
じセル流１４０１が入力されるとＳＤＨ処理部１２１は
現用系及び予備系共に速度調整用のアイドルセルを付加
して（この例では図中の△印の位置に付加している）セ
ル流１４０２を作成する。このセル流１４０２と図１３
に示すセル流１３０２とは速度調整用セルがアイドルセ
ルに代わっているだけである。この速度調整用のアイド
ルセルを挿入されたセル流１４０２は可変遅延回路２５
０２に入力される。可変遅延回路２５０２は、予備系セ
ル流のアイドルセルを検出したらその位置に合わせ込む
ようにしてＳＤＨ処理部１２１で挿入した速度調整用の
アイドルセルの数と同じ数の速度調整用のアイドルセル
を連続的に挿入してセル流１４０３を作成する。従っ
て、この例ではセル流１４０３では予備系セル流の始め
のアイドルセルの位置（図中、△印の位置）に対応する
現用系セル流の位置に速度調整用のアイドルセルを連続
して２セル分挿入する。

【００９２】従来の速度調整用アイドルセル挿入方式で
は、速度調整用のアイドルセルを先頭のアイドルセルの
位置で連続的に挿入するので、この先頭のアイドルセル
以降に位置するセル流はこの分速度調整用のアイドルセ
ルが削除されることになるから、有効セルが連続的に出
現する度合（バースト性）はその分高くなる（これをセ
ル揺らぎが大きいという）。この有効セルのバースト性
はＳＤＨ処理部１２１での速度調整用のアイドルセルの
挿入数が多ければ多い程高くなるので、後段回路（図示
せず）が有効セルを処理する場合、オーバフローが発生
して処理不可能になる場合が生じる。一方、この発明に
係る速度調整用セル挿入方式によれば、速度調整用セル
挿入回路１１０６が速度調整用セルを有効セルの間に分
散して挿入するので、有効セルが連続的に出現する度合
（バースト性）はその分抑えられる（これをセル揺らぎ
が小さいという）。従って、後段回路（図示せず）が有
効セルを処理する場合、その分オーバフローが発生し難
くなるので正常動作を保証できるという効果を奏する。
なお、セル揺らぎとはこのように速度調整用セルあるい
は速度調整用アイドルセルを挿入する前と挿入した後の
有効セルのずれのことをいう。

【００９３】この実施の形態によれば、両系のセル流に
おける位相差を吸収することが可能である。また、速度
調整用セルを用いることにより、従来よりもセル揺らぎ
を抑制することが可能であるという効果を奏する。

【００９４】実施の形態４．図１５は、上記実施の形態
１において、現用系と予備系の位相差を吸収する際に、
速度調整用セルを用いて遅延を削除する遅延削除手段の
構成を示した構成図である。また、図１６は図１５に示
す遅延削除手段の動作を示す動作説明図である。図１５
において、図１１と同符号は同一または相当部分を示
す。１５１０、１５１１は遅延を削除する制御を行う遅
延削除制御部である。また、図１６において、１６０６
ａ〜ｃは速度調整用セル、１６０１ａ〜ｄ（セルＡ）、
１６０２ａ〜ｄ（セルＢ）、１６０３ａ〜ｄ（セル
Ｃ）、１６０４ａ〜ｄ（セルＤ）、１６０５ａ〜ｃ（セ
ルＥ）、１６０７ａ〜ｂ（セルＺ）は速度調整用セル以
外のセル、１３２、１５２は位相が進んでいるセル流、
１５１は遅延削除前の位相が遅れているセル流、１４３
は遅延削除後のセル流である。

【００９５】次に、図１５に示す遅延削除手段の動作を
説明する。実施の形態３と同様にしてセル流１３２とセ
ル流１５１は遅延削除手段に入力されるが、セル流１５
１はセル流１３２より位相が遅れていると仮定する。同
期確認過程において、速度調整用セル検出回路が位相が
遅れているセル流に挿入されている速度調整用セルを検
出すると、速度調整用セル検出回路１１０１は速度調整
用セルを検出した旨を制御部へ通知し、制御部１１０８
から書き込み制御回路１１０４に対して、メモリへの速
度調整用セルの書き込み禁止を指令する。メモリ１１０
３はこの書き込み禁止指令を入力すると、速度調整用セ
ルの書き込みを行わない。これにより、位相が遅れてい
る系のセル流１５１から遅延を削除することができる。
なお、図１２に示す遅延削除制御部１５１０と１５１１
は同一構成となり、例えば、セル流１３２がセル流１５
１より位相が遅れている場合にはセル流１３２に対して
上記遅延削除を行う。

【００９６】次に、図１６に示すセル流を例にして上記
の動作を具体的に説明する。図１６において、セル流１
５１はセル流１３２より位相が１セル分だけ遅れている
と仮定する。速度調整用セル検出回路１１０１がセル流
１５１において、速度調整用セル１６０６ｂを検出する
と、この速度調整用セル１６０６ｂをメモリ１１０３に
書き込まないことによりセル流１５１の位相が、セル１
６０２ｄ（セルＢ）以降１セル分進むことになる（セル
流１５３）。これによりセル流１５３のセル１６０３ｃ
（セルＣ）とセル１６０３ｄ（セルＣ）以降の同期が確
立する。図１６の例では遅延差が１セルの場合を示して
いるが、遅延差が１セル以上になる場合は削除する遅延
差分の速度調整用セルが受信されるまで繰返し上記処理
を行う。これにより、両系の位相差を吸収することがで
きる。

【００９７】また、速度調整用セルを用いることで、セ
ルの揺らぎを抑制することが可能になる。この理由につ
いて以下に説明する。

【００９８】図１７は速度調整用セルとアイドルセルと
を区別して速度調整用セルを用いて予備系のセル流から
２セル分の遅延を削除する場合の例を示した説明図であ
る。また、図１８は速度調整用セルとアイドルセルとを
区別しないで、速度調整用セルの代わりにアイドルセル
を用いて予備系のセル流から２セル分の遅延を削除する
場合の例を示した説明図である。

【００９９】図１７において、１７０１は対向装置から
のセル流、１７０２は速度調整用セルずれ吸収回路５１
から遅延削除手段に入力される入力セル流、１７０３は
遅延削除手段からの出力セル流である。また、図１８に
おいて、１８０１は対向装置からのセル流でセル流１７
０１と同じものである。また、１８０２はＳＤＨ処理部
１２１で速度調整用のアイドルセルを付加された上で遅
延削除手段に入力される入力セル流、１８０３は遅延削
除手段からの出力セル流である。

【０１００】次に、図１７、図１８に示したセル流を比
較しながら説明する。図１７に示すように、対向装置１
１からセル流１７０１が入力されるとＳＤＨ処理部１２
１は現用系及び予備系共に速度調整用セルを付加し、次
に速度調整用セルずれ吸収回路５１が現用系セル流の速
度調整用セルの位相と予備系セル流の速度調整用セルの
位相とを合わせ込んでセル流１７０２を作成する。この
例では、セル流１７０２において現用系セル流の「ＡＢ
空空ＣＤ」の直後（図中の△印の位置）と現用系セル流
の「Ｅ空ＦＧＨ空ＩＪ」の直後（図中の△印の位置）に
現用系セル流と予備系セル流の双方に速度調整用セルを
挿入する。次に、この速度調整用セルを含んだセル流１
７０２は切替回路３４の遅延削除制御部１５１１メモリ
１１０３と速度調整用セル検出回路１１０１に入力され
る。速度調整用セル検出回路１１０１が位相が遅れてい
る予備系の速度調整用セルを検出すると、この旨を制御
部１１０８に通知し、制御部１１０８からの指令により
予備系セル流の速度調整用セルを削除してセル流１７０
４を作成する。

【０１０１】一方、図１８に示すように従来例では、対
向装置１１から速度調整用アイドルセル流１７０１と同
じセル流１８０１が入力されるとＳＤＨ処理部１２１は
現用系及び予備系共に速度調整用のアイドルセルを付加
して（この例では図中の△印の位置に付加している）セ
ル流１８０２を作成する。なお、このセル流１８０２と
図１７に示すセル流１７０２とは速度調整用セルがアイ
ドルセルに代わっているだけである。予備系のセルが
「ＹＺＡＢ空空空・・・」となっているがこれは説明を
簡単にするためセル流１７０２と合わせているのであ
り、常にこのようになるわけではない。この速度調整用
のアイドルセルを挿入されたセル流１８０２は可変遅延
回路２５０２に入力される。可変遅延回路２５０２は、
予備系セル流のアイドルセルを検出したらその位置に合
わせ込むようにしてＳＤＨ処理部１２１で挿入した速度
調整用のアイドルセルの数と同じ数の速度調整用のアイ
ドルセルを連続的に削除してセル流１８０３を作成す
る。従って、この例ではセル流１８０３では予備系セル
流の先頭のアイドルセルの位置（図中、△印の位置）に
対応する現用系セル流の位置に速度調整用のアイドルセ
ルを連続して２セル分削除する。従って、セル流１８０
３の予備系のセル流は「ＹＺＡＢ空ＣＤＥ空ＦＧＨ空空
ＩＪＫＬ空・・・」となる．これをセル流１８０２の予
備系と比較すると、「ＹＺＡＢ空空空」以降の「ＣＤＥ
空ＦＧＨ空空ＩＪＫＬ空・・・」が２セル分揺らぎが派
生したことになる。

【０１０２】従来の速度調整用アイドルセル削除方式で
は、速度調整用のアイドルセルを先頭のアイドルセルの
位置で連続的に削除するので、有効セルが連続的に出現
する度合（バースト性）はその分高くなる（これをセル
揺らぎが大きいという）。この有効セルのバースト性は
ＳＤＨ処理部１２１での速度調整用のアイドルセルの挿
入数が多ければ多い程高くなるので、後段回路（図示せ
ず）が有効セルを処理する場合、オーバフローが発生し
て処理不可能になる場合が生じる。一方、この発明に係
る速度調整用セル削除方式によれば、遅延削除制御部１
１１１が有効セルの間に分散した速度調整用セルのみを
削除するので、アイドルセルは削除されず有効セルが連
続的に出現する度合（バースト性）はその分抑えられる
（これをセル揺らぎが小さいという）。従って、後段回
路（図示せず）が有効セルを処理する場合、その分オー
バフローが発生し難くなるので正常動作を保証できると
いう効果を奏する。

【０１０３】この実施の形態によれば、両系のセル流に
おける位相差を吸収することが可能である。また、速度
調整用セルを用いることにより、従来よりもセル揺らぎ
を抑制することが可能であるという効果を奏する。

【０１０４】実施の形態５．図１９は、上記実施の形態
４において、遅延削除手段が速度調整用セル及びアイド
ルセルを用いて遅延を削除する場合の構成を示した構成
図である。また、図２０は図１９に示した遅延削除手段
の動作を示す動作説明図である。図１９において、図１
５と同符号は同一または相当部分を示す。１９０１はア
イドルセル検出回路である。

【０１０５】また、図２０において、２００８ａ〜ｃは
アイドルセル、２００９ａ〜ｃは速度調整用セル、２０
０１ａ〜ｄ（セルＡ）、２００２ａ〜ｄ（セルＢ）、２
００３ａ〜ｄ（セルＣ）、２００４ａ〜ｄ（セルＤ）、
２００５ａ〜ｄ（セルＥ）、２００６ａ〜ｃ（セル
Ｆ）、２００７ａ〜ｃ（セルＧ）、２０１０ａ〜ｂ（セ
ルＹ）、２０１１ａ〜ｂ（セルＺ）は速度調整用セル以
外のセル、１３２は位相が進んでいる入力セル流、１５
１は遅延削除前の位相が遅れている入力セル流、１５２
は位相が進んでいる出力セル流、１５３は遅延削除後の
出力セル流である。

【０１０６】次に、図１９に示した遅延削除手段の動作
を説明する。同期探索過程において、セル流１３２とセ
ル流１５１との位相比較を行い、セル流１５１はセル流
１３２より位相が遅れていると仮定する。その後、同期
確認過程において、速度調整用セル検出回路１１０１は
位相が遅れている系のセル流１５１に挿入されている速
度調整用セルを検出すると、検出した旨を制御部１１０
８へ通知する。アイドルセル検出回路１９０１は同じく
セル流１５１に挿入されているアイドルセルを検出する
と、アイドルセルを検出した旨を制御部１１０８へ通知
する。制御部１１０８は速度調整用セルを検出した旨ま
たはアイドルセルを検出した旨を通知されると、書き込
み制御回路１１０４に対して、メモリ１１０３への上記
速度調整用セル或いは上記アイドルセルの書き込み禁止
を指令する。メモリ１１０３はこの書き込み禁止指令に
従い速度調整用セル或いはアイドルセルの書き込みを行
わない。

【０１０７】これにより、位相が遅れている系のセル流
１５１の遅延を上記実施の形態４よりも迅速に削除する
ことができる。なお、図１９に示した遅延挿入制御部１
５１０と１５１１は同一構成となり、例えば、セル流１
５１がセル流１３２より位相が遅れている場合には遅延
挿入制御部１５１０がセル流１３２に対して上記遅延削
除を行う。

【０１０８】次に、上記迅速に削除することができる理
由について図２０に示すセル流を例にして説明する。セ
ル流１５１はセル流１３２より位相が２セル分だけ遅れ
ていると仮定する。セル流１５１において、アイドルセ
ル検出回路１９０１がアイドルセル２００８ｂを検出す
ると、アイドルセル２００８ｂをメモリ１１０３に書き
込まないことにより、セル１５１２ｂから１セル分位相
が進む。また、速度調整用セル検出回路１１０１が速度
調整用セル２００９ｂを検出した場合も同様に、速度調
整用セル２００９ｂをメモリ１１０３へ書き込まないこ
とによりセル２００３ｄ（セルＣ）から、さらに１セル
分位相が進み、セル流１５２のセル２００４ｃ（セル
Ｄ）及びセル流１５３のセル２００４ｄ（セルＤ）以降
同期が確立する。なお、図２０の例は遅延差が２セルの
場合を示しているが、複数セル分の遅延を削除する場合
は、削除するセル分の速度調整用セル或いはアイドルセ
ルが検出されるまで繰返し上記処理を行う。

【０１０９】この実施の形態によれば、アイドルセルを
用いて遅延を削除した際にセルの揺らぎは発生するが、
実施の形態３の場合よりも速く両系の位相差を吸収する
ことができる。

【０１１０】実施の形態６．図２１は、実施の形態１に
おいて、同期が確立していない場合の２重系切替装置の
強制切替に関する処理フローを示したフローチャートで
ある。以下に２重系切替装置の動作を図２１に示すフロ
ーチャートを用いて説明する。このフローチャートは装
置が自ら故障した場合などに実行される強制的な切替え
処理のフローを示したものである。まず、外部からの切
替指令が有意（外部から切替指令がきていることを示
す）であるか否かを判定する（ステップＳ２１０１）。
切替指示が有意でなければ、有意になるまで繰返し判定
する。切替指示が有意になると、現用系セル流と予備系
セル流の同期が確立しているか否かを判定する（ステッ
プＳ２１０２）。同期が確立していれば、切替え可能だ
から切替指令に従い現用系から予備系へ切替える（ステ
ップＳ２１０３）。また、同期が確立していなければ、
このままでは切替できないから図３に示す予備系のセル
流選択回路３３ｂ、ｄ、ｆ、ｈが選択するセル流の系列
の値を現用系のセル流選択回路３３ａ、ｃ、ｅ、ｇが選
択しているセル流の系列の値と同じ値に揃えた後、現用
系から予備系へ切り替える（ステップＳ２１０４）。

【０１１１】こうする理由は、同期探索過程では、４つ
の切替制御部３２が各々独立して動作するため、同期探
索過程での比較で不一致が発生した場合に、探索対象の
セル流の系列を切替えるため、このままだと選択される
４つの予備系セル流の系列において同一のセル流の系列
が重複して発生し、その代わりに元のセル流の一部の系
列が喪失することになり、このような状態で現用系から
予備系への切替を行うと、多重した後の現用系セル流の
データが誤ったデータとなるからである。

【０１１２】例えば、図３に示す切替制御部３３ａ、３
３ｃ、３３ｅ、３３ｇが選択している現用系セル流がそ
れぞれ１０６、１０７、１０８、１０９で、切替制御部
３３ｂ、３３ｄ、３３ｆ、３３ｈが選択している予備系
セル流が１１０、１１１、１１２、１１３の場合、各系
列の比較の結果、現用系セル流１０６と予備系セル流１
１０が不一致、現用系セル流１０７と予備系セル流１１
１が一致、現用系セル流１０８と予備系セル流１１２が
一致、現用系セル流１０９と予備系セル流１１３が一致
となった場合に、不一致となった系列の予備系セル流１
１０から別の系列例えば１１１への切替えが行われ、再
び、現用系セル流１０６と予備系セル流１１１との比較
が行われる。

【０１１３】このように現用系と予備系の系列比較にお
ける不一致発生後、各々がまだ同期を確立していない状
態で、外部からの切替指示が有意になると、切替制御部
３２ａは現用系セル流１０６から予備系セル流１１１へ
切替え、切替制御部３２ｂは現用系セル流１０７から予
備系セル流１１１へ切替え、切替制御部３２ｃは現用系
セル流１０８から予備系セル流１１２へ切替え、切替制
御部３２ｄは現用系セル流１０９から予備系セル流１１
３へ切替えることになる。この場合、切替制御部３２
ａ、３２ｂの現用系セル流が共にセル流１１となって重
複してしまうため、これらのセル流を多重した後のセル
流には１１０がなく、重複した１１１が残ることにな
り、元のセル流とは全く異なった異常なデータとなる。
すなわち、セル流のデータの正常性が保証できなくな
る。ステップＳ２１０４における処理はこのような不具
合の発生を防止するために行う。

【０１１４】この実施の形態によれば、同期が確立して
いない場合における切替においても、セル流選択回路３
３の正常な動作を保証することができる。

【０１１５】実施の形態７．図２２は、実施の形態７に
おいて、基準としない系にて異常に到着する速度調整用
セルの位相を合わせ込む場合の構成を示した構成図であ
る。図２２において、図６と同一符号のものは同一また
は相当部分を示す。２２０１はアイドルセル変換回路で
ある。

【０１１６】速度調整用セルの位相のずれは、速度調整
用セルを挿入する速度調整用セル挿入回路で発生するず
れに依存しているため、通常の動作をしている分には、
実施の形態１における速度調整用セルずれ吸収回路で吸
収できる。これは、非同期に入力される速度調整用セル
のすれに対応できるだけの容量を持つメモリを実装する
ことで可能となる。しかし、メモリ領域は有限であるた
め、現用系と予備系の速度調整用セルの位相のずれが異
常に大きい場合にはセルの正常性が保証されない場合が
ある。例えば、現用系を基準の系とすると、予備系にお
いて故障等により有効セルが全く到着せず、速度調整用
セルだけが異常に多く到着し、かつ現用系では有効セル
のみが到着し、速度調整用セルが全く到着しない場合が
ある。この場合には、メモリ６２にセルを全く格納でき
ず、かつ現用系セル流のセルの到達の都度、メモリ６２
に格納されているセルの読み出しのみが続いてしまうた
め、メモリ６２においてアンダーフローが発生する可能
性がある。

【０１１７】このような事態の発生を未然に防止するた
めの回路構成を、図２２を用いて説明する。アンダーフ
ローが起こる可能性がある状態で、予備系側が速度調整
用セルを検出した場合、検出された速度調整用セルを、
アイドルセル変換回路２３０１によってアイドルセルへ
変換する。変換されたアイドルセルはメモリ６２に書き
込まれる。よって、あたかもメモリ６２にアイドルセル
が到着したように動作するので、予備系に速度調整用セ
ルが異常に多く到着してもその都度メモリ６２からアイ
ドルセルとして読み出すことができ、従って現用系アン
ダーフローの発生を回避できる。なお、速度調整用セル
とアイドルセルは、セルの情報としては同一であるた
め、後段回路（図示せず）の処理には全く影響がない。

【０１１８】この実施の形態によれば、予備系において
故障等により有効セルが全く到着せず、速度調整用セル
だけが異常に多く到着し、かつ現用系では有効セルのみ
が到着し、速度調整用セルが全く到着しない場合メモリ
６２でのアンダーフローを防止することが可能となる。

【０１１９】実施の形態８．図２３は、実施の形態７に
おいて、基準とする系にて異常に到着する速度調整用セ
ルの位相を合わせ込む場合の構成を示した構成図であ
る。図２３において、図２３と同一符号のものは同一ま
たは相当部分を示す。２３０１はアイドルセル変換回路
である。

【０１２０】速度調整用セルの位相のずれは、速度調整
用セルを挿入する速度調整用セル挿入回路で発生するず
れに依存しているため、通常の動作をしている分には、
実施の形態１における速度調整用セルずれ吸収回路で吸
収できる。これは、非同期に入力される速度調整用セル
のすれに対応できるだけの容量を持つメモリを実装する
ことで可能となる。しかし、メモリ領域は有限であるた
め、現用系と予備系の速度調整用セルの位相のずれが異
常に大きい場合にはセルが保証されないことが考えられ
る。例えば、現用系を基準の系とすると現用系において
故障等により有効なセルが全く到着せず、速度調整用セ
ルのみが異常に多く到着し、かつ予備系において有効セ
ルのみが到着し、速度調整用セルが全く到着しないよう
な場合、現用系セル流の速度調整用セルを検出する都
度、速度調整用セルをメモリ６２へ書き込むので、メモ
リ６２においてオーバーフローが発生する可能性があ
る。

【０１２１】このような事態の発生を未然に防止するた
めの回路構成を、図２３を用いて説明する。オーバーフ
ローが起こる可能性がある状態で、現用系側が速度調整
用セルを検出した場合、このアイドルセル変換回路２３
０１が検出された速度調整用セルを、すべてアイドルセ
ルへ変換するので、現用系に速度調整用セルが異常に多
く到着してもその都度メモリ６２からアイドルセルとし
て読み出すことができ、従って現用系オーバーフローの
発生を回避できる。なお、速度調整用セルとアイドルセ
ルは、セルの情報としては同一であるため、後段回路
（図示せず）の処理には全く影響がない。

【０１２２】この実施の形態によれば、メモリ６２での
オーバーフローを防止することが可能となる。

【０１２３】ところで上記説明では、伝送路セル流とし
て１５０Ｍｂｐｓ及び６００Ｍｂｐｓを例に挙げている
が、それ以上の速度を持つ伝送路に利用できることはい
うまでもない。

【０１２４】

【発明の効果】第１の発明によれば、入力された伝送路
セル流が高速の場合はセル単位で複数の低速なセル流に
分割し、或は入力された伝送路セル流が低速の場合はセ
ル流を透過するセル流分割制御手段と、該分割制御手段
により分割されたセル流の数だけ設けられ、分割制御手
段により複数に分割されたセル流の内から１つのセル流
を選択するセル流選択回路と、上記分割制御手段により
分割されたセル流の数だけ設けられ、現用系と予備系の
セル流を比較することにより、両系の位相差を探索し、
該位相差を吸収して同期をとった後で、伝送路を現用系
から予備系へ無瞬断に切り替える切替回路と、複数の上
記セル流選択回路及び上記切替回路が互いに協調動作す
るための制御信号と、入力された伝送路セル流が高速の
場合は上記切替回路より出力されたセル流を再び多重
し、入力された伝送路セル流が低速の場合は上記切替回
路より出力されたセル流を透過することにより元のセル
系列へ戻す多重制御手段とを備えたので、伝送路セル流
が低速の場合のみでなく高速の場合でも、無瞬断切替を
実現できるという効果を奏する。

【０１２５】また、第２の発明によれば、分割制御手段
は入力された伝送路セル流が低速の場合、該セル流を複
数入力すると共に該複数のセル流をそのまま透過し、多
重制御手段は複数の入力セル流をそのまま透過して出力
するので、低速伝送路セル流の無瞬断切替を実現できる
と共に、実装上の効率が向上するという効果を奏する。

【０１２６】また、第３の発明によれば、ＳＤＨ処理部
は、ＳＤＨ伝送フレームからセル流を生成する際に発生
する該ペイロード情報の速度と、２重化切替装置に入力
されるセルの速度との位相のずれを重畳させ、、受信し
た該ＳＤＨ伝送フレームのオーバーヘッド部がこの位相
のずれが所定のセル数分に達した時点で、速度調整用セ
ルを挿入する速度調整用セル挿入手段を備え、切替回路
は、速度調整用セルを検出する速度調整用セル検出手段
と、速度調整用セルとアイドルセルとを明確に識別する
手段と、現用系と予備系の内で位相が進んでいる系へ上
記速度調整用セルを用いて遅延を挿入する遅延挿入手段
とを備えたので、現用系セル流と予備系セル流の位相を
吸収し、速度調整用セルを挿入することによりセルの揺
らぎを抑制することができるという効果を奏する。

【０１２７】また、第４の発明によれば、速度調整用セ
ルを検出する速度調整用セル検出手段と、速度調整用セ
ルとアイドルセルとを明確に識別する手段と、現用系と
予備系の内で位相が遅れている系から速度調整用セルを
用いて遅延を削除する遅延削除手段とを備えたので、現
用系セル流と予備系セル流の位相を吸収し、速度調整用
セルのみを削除することにより、セルの揺らぎを抑制す
ることができるという効果を奏する。

【０１２８】また、第５の発明によれば、遅延削除手段
は上記速度調整用セルまたはアイドルセルを用いて遅延
を削除するので、現用系セル流と予備系セル流の位相を
より早く吸収できるという効果を奏する。

【０１２９】また、第６の発明によれば、セル流れ選択
手段は現用系から予備系へ切替を行う際に、現用系と予
備系が同期が確立していない場合でも、予備系のセル流
選択回路の選択系を現用系のセル流選択回路の選択系に
合わせ込むので、上記手段により、同期が確立していな
い際の切替においても、セル流選択回路の誤動作を無く
すという効果を奏する。

【０１３０】また、第７の発明によれば、分割制御手段
が伝送路セル流を複数に分割して処理を行う場合、ＳＤ
Ｈ処理部は受信した伝送フレームのオーバーヘッド領域
が、切替回路の個数に相当するセル数分に達した場合、
該切替回路の個数分の速度調整用セルを連続して挿入す
る速度調整用セル挿入回路を備えたので、速度調整用セ
ルを用いた遅延差の吸収を行う際のセル順序の乱れを防
ぐという効果を奏する。

【０１３１】また、第８の発明によれば、現用系セル流
と予備系セル流に挿入されている速度調整用セルの位相
にずれが生じる場合でも、位相測定回路及び可変遅延回
路の前段にて現用系セル流と予備系セル流の速度調整用
セルの位相を合わせ込むことにより、位相探索、位相吸
収及び同期確立等の正常動作を保証することが可能とな
るという効果を奏する。

【０１３２】また、第９の発明によれば、速度調整用セ
ル制御手段は、基準としない系に挿入される速度調整用
セルの頻度が異常に高く、かつ基準となる系に挿入され
る速度調整用セルの頻度が異常に低い場合、基準としな
い系の速度調整用セルをアイドルセルに変換する変換制
御手段と、該メモリへ変換されたアイドルセルの書き込
みを行う書き込み制御手段とを備えたので、該メモリで
のアンダーフローを防止するという効果を奏する。

【０１３３】また、第１０の発明によれば、速度調整用
セル制御手段は、基準となる系に挿入される速度調整用
セルの頻度が異常に高く、かつ基準としない系に挿入さ
れる速度調整用セルの頻度が異常に低い場合、該メモリ
からの読み出しを行う読み出し制御手段と、基準となる
系に挿入される速度調整用セルをアイドルセルへ変換す
る変換制御手段とを備えたので、該メモリでのオーバー
フローを防止するという効果を奏する。

【図面の簡単な説明】

【図１】 この発明に係る２重化切替装置を含むシステ
ム全体の構成を示すシステム構成図である。

【図２】 伝送速度が６００Ｍｂｐｓの場合のＳＤＨ処
理部１２１の構成を示した構成図である。

【図３】 この発明に係る２重化切替装置の一実施の形
態を示す構成図である。

【図４】 図３に示すＤＭＵＸ３１及びＭＵＸ３５で扱
うセル流の遷移状況を示したセル遷移図である。

【図５】 図３に示した切替回路３４ａの構成を示す構
成図である。

【図６】 切替回路３４ａにおける図５に示した速度調
整用セルずれ吸収回路５１の構成を示した構成図であ
る。

【図７】 図６に示した速度調整用セルの構成における
セル流の遷移状況を示した動作説明図である。

【図８】 有効セル、アイドルセル及び速度調整用セル
の構成を示した各種セル構成図である。

【図９】 図２に示す２重化切替装置の動作を示すフロ
ーチャートである。

【図１０】 伝送速度が低速な場合の実装の無駄を排除
するために構成された構成図である。

【図１１】 は現用系セル流と予備系セル流との位相差
を吸収する際に速度調整用セルを用いて遅延を挿入する
遅延挿入手段の構成を示した構成図である。

【図１２】 図１１に示した遅延挿入手段の動作を示す
動作説明図である。

【図１３】 図１３はこの実施の形態の動作を説明する
上でのこの発明に係る速度調整用セルを用いて遅延を挿
入する場合のセル流の遷移状況を示すセル流遷移図であ
る。

【図１４】 従来のアイドルセルを用いて遅延を挿入す
る場合のセル流の遷移状況を示すセル流遷移図である。

【図１５】 現用系と予備系の位相差を吸収する際に、
速度調整用セルを用いて遅延を削除する遅延削除手段の
構成を示した構成図である。

【図１６】 図１５に示す遅延削除手段の動作を示す動
作説明図である。

【図１７】 速度調整用セルとアイドルセルとを区別し
て速度調整用セルを用いて予備系のセル流から２セル分
の遅延を削除する場合の例を示した説明図である。

【図１８】 速度調整用セルとアイドルセルとを区別し
ないで、速度調整用セルの代わりにアイドルセルを用い
て予備系のセル流から２セル分の遅延を削除する場合の
例を示した説明図である。

【図１９】 遅延削除手段が速度調整用セル及びアイド
ルセルを用いて遅延を削除する場合の構成を示した構成
図である。

【図２０】 図１９に示した遅延削除手段の動作を示す
動作説明図である。

【図２１】 同期が確立していない場合の２重系切替装
置の強制切替に関する処理フローを示したフローチャー
トである。

【図２２】 基準としない系にて異常に到着する速度調
整用セルの位相を合わせ込む場合の構成を示した構成図
である。

【図２３】 基準とする系にて異常に到着する速度調整
用セルの位相を合わせ込む場合の構成を示した構成図で
ある。

【図２４】 図１に示した従来方式のＳＤＨ処理部１２
１の構成を示した構成図である。

【図２５】 図１または図２４に示した従来方式の２重
化切替装置の構成を示す構成図である。

【図２６】 図２５に示した従来の２重化切替装置の動
作を示したフローチャートである。

【図２７】 ペイロード情報の伝送速度と生成されるセ
ルの伝送速度とを調整するための速度調整用アイドルセ
ルの挿入位置が、現用系と予備系で非同期となるため、
発生する問題点を説明する図である。

【図２８】 図２７における問題点を解決するための手
段を得ることを目的とすることを説明する図である。

【符号の説明】

１１ 対向装置 １２ 受信装置 ２１ ＳＤＨ／セル変換回路 ２２ バッファ ２３ 速度調整用セル挿入回路 ３１ ＤＭＵＸ回路 ３２ 切替制御部 ３３ セル流選択回路 ３４ 切替回路 ３５ ＭＵＸ回路 ５１ 速度調整用セルずれ吸収回路 ５２ 位相測定回路 ５３ 可変遅延回路 ５４ 選択回路 ５５ 制御部 ６１ 速度調整用セル検出部 ６２ メモリ ６３ 速度調整用セル挿入回路 ６４ 制御部 １２１ ＳＤＨ処理部 １２２ ２重化切替装置 １１０１ 速度調整用セル検出回路 １１０２ アイドルセル変換回路 １１０３ メモリ １１０４ 書き込み制御回路 １１０５ 読み出し制御回路 １１０６ 速度調整用セル挿入回路 １１０７ セレクタ １１０８ 制御部 １１１０ 遅延挿入制御部 １１１１ 遅延挿入制御部 １５１０ 遅延削除制御部 １５１１ 遅延削除制御部 １９０１ アイドルセル検出回路 ２２０１ アイドルセル検出回路 ２３０１ アイドルセル検出回路 ２４０１ ＳＤＨ／セル変換回路 ２４０２ バッファ ２４０３ 速度調整用アイドルセル挿入回路 ２５０１ 位相測定回路 ２５０２ 可変遅延回路 ２５０３ 現用系／予備系選択回路 ２５０４ 制御部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/00 9466−5Ｋ Ｈ０４Ｌ 11/20 Ｄ (72)発明者 佐藤 浩之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 鈴木 孝昌 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大島 一能 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 対向装置から同一の２重化されたＳＤＨ
   フレームを受信すると該ＳＤＨ伝送フレームのオーバー
   ヘッド部を除いたペイロード情報をセル単位に取り出し
   て同一の現用系と予備系のセル流を生成するＳＤＨ処理
   部と、この現用系と予備系のセル流の位相差を探索し、
   位相同期をとった後、セル抜け・セル重複等を起こさず
   に現用系から予備系へ無瞬断で切り替わる２重化切替装
   置とを備え、２重化切替装置は、上記入力された伝送路
   セル流が高速の場合はセル単位で複数の低速なセル流に
   分割し、或は入力された伝送路セル流が低速の場合はセ
   ル流を透過するセル流分割制御手段と、該分割制御手段
   により分割されたセル流の数だけ設けられ、分割制御手
   段により複数に分割されたセル流の内から１つのセル流
   を選択するセル流選択回路と、上記分割制御手段により
   分割されたセル流の数だけ設けられ、現用系と予備系の
   セル流を比較することにより、両系の位相差を探索し、
   該位相差を吸収して同期をとった後で、伝送路を現用系
   から予備系へ無瞬断に切り替える切替回路と、複数の上
   記セル流選択回路及び上記切替回路が互いに協調動作す
   るための制御信号と、入力された伝送路セル流が高速の
   場合は上記切替回路より出力されたセル流を再び多重
   し、入力された伝送路セル流が低速の場合は上記切替回
   路より出力されたセル流を透過することにより元のセル
   系列へ戻す多重制御手段とを備え、上記セル流選択回路
   は予め異なる現用系セル流を選択し、予備系セル流との
   位相差を探索する際に、現用系セル流と予備系セル流が
   一致しない場合には、上記セル流選択回路が、該予備系
   セル流の選択系を変更し、再度比較を行い、位相差を探
   索するまで選択系の変更を繰返し、該現用系セル流と該
   予備系セル流が一致した場合には、上記分割制御手段に
   より分割されたセル流毎に設けられた上記セル流選択回
   路の間で、該予備系セル流の選択系の値が重複せず、か
   つ該現用系セル流と同じ系列であることを確認した上
   で、複数の上記切替回路を協調動作させながら、探索し
   た位相差を吸収し、位相同期をとり、同期を確立した後
   に現用系から予備系へ伝送路の系を切り替えることを特
   徴とする２重化処理装置。
2. 【請求項２】 分割制御手段は入力された伝送路セル流
   が低速の場合、該セル流を複数入力すると共に該複数の
   セル流をそのまま透過し、多重制御手段は複数の入力セ
   ル流をそのまま透過して出力することを特徴とする請求
   項１記載の２重化処理装置。
3. 【請求項３】 ＳＤＨ処理部は、ＳＤＨ伝送フレームか
   らセル流を生成する際に発生する該ペイロード情報の速
   度と、２重化切替装置に入力されるセルの速度との位相
   のずれを重畳させ、受信した該ＳＤＨ伝送フレームのオ
   ーバーヘッド部がこの位相のずれが所定のセル数分に達
   した時点で、速度調整用セルを挿入する速度調整用セル
   挿入手段を備え、切替回路は、速度調整用セルを検出す
   る速度調整用セル検出手段と、速度調整用セルとアイド
   ルセルとを明確に識別する手段と、現用系と予備系の内
   で位相が進んでいる系へ上記速度調整用セルを用いて遅
   延を挿入する遅延挿入手段とを備えたことを特徴とする
   請求項１記載の２重化処理装置。
4. 【請求項４】 ＳＤＨ処理部は、ＳＤＨ伝送フレームか
   らセル流を生成する際に発生する該ペイロード情報の速
   度と、２重化切替装置に入力されるセルの速度との位相
   のずれを重畳させ、受信した該ＳＤＨ伝送フレームのオ
   ーバーヘッド部がこの位相のずれが所定のセル数分に達
   した時点で、速度調整用セルを挿入する速度調整用セル
   挿入手段を備え、切替回路は、速度調整用セルを検出す
   る速度調整用セル検出手段と、速度調整用セルとアイド
   ルセルとを明確に識別する手段と、現用系と予備系の内
   で位相が遅れている系から速度調整用セルを用いて遅延
   を削除する遅延削除手段とを備えたことを特徴とする請
   求項１記載の２重化処理装置。
5. 【請求項５】 遅延削除手段は、上記速度調整用セルま
   たはアイドルセルを用いて、遅延を削除することを特徴
   とする請求項４記載の２重化処理装置。
6. 【請求項６】 セル流れ選択手段は現用系から予備系へ
   切替を行う際に、現用系と予備系が同期が確立していな
   い場合でも、予備系のセル流選択回路の選択系を現用系
   のセル流選択回路の選択系に合わせ込むことを特徴とす
   る請求項１記載の２重化処理装置。
7. 【請求項７】 分割制御手段が伝送路セル流を複数に分
   割して処理を行う場合、ＳＤＨ処理部は受信した伝送フ
   レームのオーバーヘッド領域が、切替回路の個数に相当
   するセル数分に達した場合、該切替回路の個数分の速度
   調整用セルを連続して挿入する速度調整用セル挿入回路
   を備えたことを特徴とする請求項１記載の２重化処理装
   置。
8. 【請求項８】 対向装置から同一の２重化されたＳＤＨ
   フレームを受信すると該ＳＤＨ伝送フレームのオーバー
   ヘッド部を除いたペイロード情報をセル単位に取り出し
   て同一の現用系と予備系のセル流を生成するＳＤＨ処理
   部と、ペイロード情報からセル流を作成する際に、該ペ
   イロード情報の速度と、生成したセルの速度のずれを重
   畳して、このずれが所定のセル数に達した時点で、両系
   のセル流に速度調整用セルを挿入する速度調整用セルを
   挿入手段と、現用系セル流と予備系セル流の位相差を速
   度調整用セルにより吸収し同期を確立する可変遅延回路
   と、可変遅延回路とは別に、現用系と予備系の位相探索
   時に発生するセルのゆらぎを抑制するために可変遅延回
   路で吸収する位相差を事前に探索する位相測定回路を設
   け、セル重複等を起こさずに現用系から予備系へ無瞬断
   で切り替わる２重化切替装置と、を備え、該２重化切替
   装置は速度調整用セルを検出する速度調整用セル検出手
   段と、速度調整用セルとアイドルセルとを明確に識別す
   る手段と、現用系と予備系のどちらか一方を基準の系と
   し、基準の系に挿入されている該速度調整用セルに、も
   う一方の系の速度調整用セルの位置を合わせ込む速度調
   整用セルずれ吸収手段と、を備え、該速度調整用セルず
   れ吸収手段は速度調整用セルの位置を合わせ込む系に、
   合わせ込む際にセルを待たせるためのメモリを備え、速
   度調整用セル検出手段が基準となる系に速度調整用セル
   を検出した場合に、基準とならない他方の系のメモリか
   らの読み出しを行わず、基準となる系の速度調整用セル
   の位置に合わせて、基準とならない系に速度調整用セル
   を挿入し、基準となる系に速度調整用セル以外のセルが
   検出された場合、該メモリからの読み出しを行い、基準
   としない系に速度調整用セルが検出された場合、上記メ
   モリへ該速度調整用セルを書き込まず、基準としない系
   に速度調整用セル以外のセルが挿入されている場合、該
   メモリへの書き込みを行う制御手段を備えたことを特徴
   とする２重化処理装置。
9. 【請求項９】 速度調整用セル制御手段は、基準としな
   い系に挿入される速度調整用セルの頻度が異常に高く、
   かつ基準となる系に挿入される速度調整用セルの頻度が
   異常に低い場合、基準としない系の速度調整用セルをア
   イドルセルに変換する変換制御手段と、該メモリへ変換
   されたアイドルセルの書き込みを行う書き込み制御手段
   とを備えたことを特徴とする請求項８記載の２重化処理
   装置。
10. 【請求項１０】 速度調整用セル制御手段は、基準とな
    る系に挿入される速度調整用セルの頻度が異常に高く、
    かつ基準としない系に挿入される速度調整用セルの頻度
    が異常に低い場合、該メモリからの読み出しを行う読み
    出し制御手段と、基準となる系に挿入される速度調整用
    セルをアイドルセルへ変換する変換制御手段とを備えた
    ことを特徴とする請求項８記載の２重化処理装置。