JPH09261271A

JPH09261271A - 多重化方式

Info

Publication number: JPH09261271A
Application number: JP6243996A
Authority: JP
Inventors: Kohei Ueno; 耕平植野; Masaru Katakura; 賢片倉; Osamu Sakatsuji; 修阪辻; Yonejiro Hiramatsu; 米治郎平松; Takeshi Kimura; 武史木村; Naoki Kawai; 直樹河合; Hiroshi Osaki; 公士大崎
Original assignee: Nippon Hoso Kyokai NHK; Sharp Corp; Japan Broadcasting Corp
Current assignee: Sharp Corp; Japan Broadcasting Corp
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】複数のパケット化されたディジタル信号が、
異なったビットレートと異なったクロックで入力されて
も、定まったクロックとタイミングで入力順序を乱すこ
となく優先順位に応じた多重が実現できる。【解決手段】複数のパケット化されたディジタル信号
を、異なったビットレートと異なったクロックで入力
し、その複数のディジタル信号を多重化し、同一クロッ
クで出力する。優先度制御部１３は、同一クロックで出
力するためのバッファメモリ１１ａ〜１１ｄと入力され
る複数のパケットに優先順位を設定する。出力制御部１
４は、優先順位に基づきパケット毎多重化し、入力パケ
ットの送出順序の逆転を防止するように出力する。メモ
リ制御部１２ａ〜１２ｄは、出力伝送路の混み具合に応
じ、バッファメモリ１１ａ〜１１ｄがオーバフローを起
こさないよう入力パケットの伝送にブレーキングをか
け、パケットを優先度に応じ出力するように動作させ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パケット化された
ディジタル信号を定まった規則に基づき、パケット毎に
多重することが必要な、例えば、ディジタル放送システ
ムの多重化方式に関するものである。

【０００２】

【従来の技術】多重化方式は、種々提案がなされている
が、従来の多重化方式は、唯一のクロックレート、入力
タイミング、ビットレートを持ったデータを決まった構
成に並べ替える機能を有するものが主である。図１０
は、従来の多重化方式の一例を説明するための図で、ブ
ロック構成図、図１１は、図１０の各部の信号波形を示
す図で、図１０における複数のディジタル入力信号ａ₁
〜ａ₄は、図１１にａ₁〜ａ₄にて示すように、唯一のク
ロックレートと唯一のタイミングを有し、これらが、図
１０に示すように速度変換用メモリ１〜４に入力され、
これが、図１１にｂ₁〜ｂ₄にて示すようなディジタルデ
ータに変換され、さらに、これら速度変換用メモリ１〜
４から出力されたディジタルデータｂ₁〜ｂ₄は各チャネ
ル毎予め決まった構成に多重するため、各チャネルのデ
ィジタルデータが多重部５において選択され、図１１に
ｃ₁にて示すようなデータ系列に多重化される。この
時、メモリ１〜４のリードタイミングとライトタイミン
グは、図１１のタイミングチャートｂ₁〜ｂ₄のように制
御する必要があり、入力のデータが継続的に投入される
とメモリに格納されたデータを読み出す前に更新されて
しまい、以前のデータは消失してしまう。

【０００３】図１０，図１１に示した多重化方式におい
ては、任意のクロックレートとタイミングを有した複数
のディジタルデータが入力されると、メモリのリードと
ライトのタイミングが破綻し、所望の構成に多重するこ
とはできない。このように、図１０，図１１に示した構
成例では、異なったクロックレートと異なったタイミン
グで入力される複数のディジタルデータを取り扱うこと
はできない。さらに、決まった構成に多重するのではな
く、複数のディジタルデータが異なったビットレートを
有して入力された場合、データの到着順序と任意の優先
度を組み合わせた応変の制御をすることはできない。ま
た、間断なく投入されたディジタルデータを決まったレ
ートで多重するためには、入力装置と多重器の間でハン
ドシェイクする必要がある。すなわち、多重器から、入
力のバッファメモリのデータ格納状況や、多重伝送路の
混み具合に応じ、入力装置のデータ送出を制御する必要
がある。上述のように、例えば、ディジタル放送のよう
に複数のパケット化された任意のディジタルデータを取
り扱う場合、上記の問題点を解消する必要がある。本発
明は、このような点を鑑みてなされたものである。

【０００４】

【発明が解決しようとする課題】上述のように、前記従
来技術では、異なったクロックレート、異なった入力タ
イミング、異なったビットレートで入力された複数のパ
ケットデータを外部から自由に設定された優先度テーブ
ルに応じ、また、入力パケットの順を乱すことなく多重
することはできない。本発明は、上述のごとき問題点を
解決することを目的としてなされたものであり、将来、
パケット化されたディジタル信号を定まった規則に基づ
き、パケットを多重するディジタル放送システムの多重
化方式に適するようにしたものである。ディジタル放送
システムにおける多重化装置では、映像、音声、種々デ
ータなどディジタル化されたデータが各々独自のタイミ
ングやクロックレートでパケット毎複数入力され、その
パケットを任意の優先度に応じ多重する必要が生じる。
さらに、あるパケットを何度も繰り返し多重すること
や、多重の際必ず生じる送出準備期間には意味を持たな
いダミーパケットが伝送されることなど、伝送効率が低
下するなどの現象もある。この繰り返し何度も多重する
ことを内蔵のメモリを利用し提供することや、他の有効
なパケットデータには何の影響も及ぼすことなく送出準
備期間を利用し、伝送路試験信号や局間連絡信号や現在
の伝送路の利用状態、すなわち、伝送効率をモニタする
システムなどを簡単な回路により供給することを目的と
している。

【０００５】本発明は、固定レートで送出するためレー
ト変換をするバッファメモリとバッファメモリのオーバ
フローを禁止するため入力装置のデータ送出にブレーキ
をかけたり、外部から任意に設定することを可能にした
優先度制御回路の優先度テーブルに応じ多重するよう機
能させるメモリ制御部及び入力パケットの順を乱すこと
なく多重タイミングを発生させる出力制御部などを具備
させ、異なったクロックレート、異なった入力タイミン
グ、異なったビットレートで入力された複数のパケット
データを外部から自由に設定された優先度テーブルに応
じ、また、入力パケットの順を乱すことなく多重するこ
とを可能にしたものである。さらに、あるパケットを連
送するときには、そのパケットデータとともに入力され
る連送フラグを検出するフラグ検出部を具備させ、当該
パケットが連送要求パケットであることを検知した後、
内蔵のバッファメモリを利用し、外部より設定した設定
回数だけ連続的に読み出すように機能させることにより
連送を可能にしたものである。また、伝送のパケット送
出準備期間を上記目的で使用するためにパケット送出準
備期間（スタンバイ期間）を検出するための回路を具備
させ、パケット送出準備期間を他の有効パケットデータ
に影響を及ぼすことなく効果的に運用することを可能に
したものである。

【０００６】

【課題を解決するための手段】請求項１の発明は、複数
のパケット化されたディジタル信号を、異なったビット
レートと異なったクロックで入力し、その複数のディジ
タル信号を多重化し、同一クロックで出力する多重化装
置において、同一クロックで出力するためのバッファメ
モリと入力される複数のパケットに優先順位を設定し、
その優先順位に基づきパケット毎に多重化し、また、入
力パケットの送出順序の逆転を防止するように出力する
ための優先度制御手段及び出力制御手段と、出力伝送路
の混み具合に応じ、上記バッファメモリがオーバーフロ
ーを起こさないよう入力パケットの伝送にブレーキング
をかけ、さらに、パケットを優先度に応じ出力するよう
に動作させるためのメモリ制御手段を具備することを特
徴としたものである。

【０００７】請求項２の発明は、請求項１の多重化方式
において、あるパケットを連送する場合、当該パケット
に連送要求信号を付加し、また、連送回数を設定するこ
とにより連送したいパケットを定めた回数連送するよう
に動作させるための連送制御手段を有することを特徴と
したものである。

【０００８】請求項３の発明は、請求項１の多重化方式
において、複数のパケットを多重化する際、パケット多
重のスタンバイ期間に、伝送路の品質試験信号や局間連
絡信号などを他の伝送パケットに影響を及ぼすことなく
伝送できるように、また、単位時間当たりのスタンバイ
状態の頻度を計数することにより伝送効率のモニタを行
えるように、パケットのスタンバイ期間を検出するスタ
ンバイ期間検出回路を有することを特徴としたものであ
る。

【０００９】

【発明の実施の形態】本発明における多重化方式におい
ては、異なったクロックレート、異なった入力タイミン
グで入力された複数のパケットデータは、まず各々のク
ロックレートでバッファメモリに格納され、その複数の
パケットデータを一定のクロックとタイミングで読み出
して多重していく。そのとき外部よりマスタクロックと
タイミング信号を入力し、さらに複数のパケットの多重
順位を決める優先度テーブルデータを設定し、そのクロ
ックやタイミングやテーブルデータを参照しながら多重
する。さらに、バッファメモリのデータが消失しないよ
うメモリのライトとリードのアドレスを監視しながら入
力装置のデータ送出の管理を行う。また、多重出力の出
力順位を示すスロット番号毎優先順位に応じ、出力パケ
ットを選択し、スロット番号順に多重出力することによ
り入力パケットの順位を乱すことなくパケット多重が可
能となり、所期機能を満たす。一方、あるパケットを連
送するときは、その連送フラグを検出することにより当
該パケットが連送対象パケットであることを検知し、外
部から設定した連送回数だけ連送する。そのとき、当該
パケットを一回だけ入力し、バッファメモリに格納した
のち優先度テーブルと連送フラグ、連送回数を参照した
うえ入力を禁止し、連続にバッファメモリに格納された
データを読み出すことにより機能を満たす。また、多重
する際、必ず生じるパケット多重の空白期間、すなわ
ち、複数のパケットすべてが送出される準備が整わない
期間を利用し、伝送路の伝送状態（例えば、衛星の場
合、Ｃ／Ｎ比が劣化しビットの誤りが多数生じるなど）
を送受信間で検知するための試験信号を送ったり、その
無効期間の単位時間あたりの頻度を検出し、表示させる
ことにより、その伝送路の伝送効率を知ることができ、
利便である上、効率的な運用の補助手段となる。

【００１０】図１は、本発明の一実施例を説明するため
の全体ブロック図で、本実施例は、パケットＡ〜Ｄの４
種類の異なったデータの多重例を示す。外部パケット生
成装置より、パケットデータをそれぞれのメモリ１１ａ
〜１１ｄに入力し、パケットの開始タイミングを示すパ
ケットスタート信号及びパケットデータの送出クロック
を各メモリ制御部１２ａ〜１２ｄに入力する。一方、多
重装置より、入力のメモリの状態から、メモリがオーバ
フローを起こさないようにパケット生成装置のデータ出
力にブレーキをかけるＢＵＳＹ信号を出力し、パケット
データの送受の管理を行う。また、多重出力を定まった
タイミングとクロックで出力するため、多重出力用のク
ロックと多重出力のパケット開始タイミングを示す多重
出力用スタート信号を入力する。

【００１１】本多重装置は、このクロックとスタート信
号に基づき入力されたパケットを入力順序を乱すことな
く定まった送出手順により出力する。さらに多重の規則
を示す各パケットの優先順位のテーブルを外部より任意
に設定するため、優先度テーブルデータとそのデータを
内部のメモりに書き込むための書き込み制御信号を入力
し多重規則を定める。４種類のパケットＡ〜Ｄは異なっ
た内容のデータであり、異なったビットレートとビット
クロックを有する。このパケットをどのような優先順位
を設定し多重するかを決めるため、優先度制御ブロック
１３に優先度書き込み制御信号と優先度テーブルデータ
を入力し、内部のメモリに多重規則を決定する優先度テ
ーブルデータを転送する。まず、４種類のパケットデー
タＡ〜Ｄはメモリ部１１ａ〜１１ｄに入力される。この
メモリ部は緩衝用メモリで構成され、それぞれの異なっ
た入力クロック周波数で入力されたデータを一定のタイ
ミングとクロックに変換し出力するように動作させる。

【００１２】メモリ制御部１２ａ〜１２ｄは、入力パケ
ットデータを入力スタート信号と入力クロックに応じパ
ケット毎メモリ部１１ａ〜１１ｄのメモリに書き込み、
多重出力用スタート信号とクロックに基づき優先度に応
じて読み出すようにメモリのリード／ライトを制御す
る。その際、優先度によりメモリのリードが待機状態に
なった時、メモリがオーバフローになり、入力データが
失われることを防ぐようパケット生成装置とハンドシェ
イクを行うため、入力パケットデータの送出にブレーキ
ングをかけるＢＵＳＹ信号を出力し、パケット生成装置
と多重装置のデータ送受の管理を行う。このように、メ
モリ制御部１２ａ〜１２ｄはメモリのリード／ライトの
それぞれのアドレスアクセスの状態を常に管理する機能
を有する。

【００１３】一方、出力制御部１４は、多重出力用クロ
ックと多重出力用スタート信号が入力された後、このマ
スタクロックを各回路ブロックに分配し、多重出力構成
／順序を制御するタイミング信号を生成し優先度制御ブ
ロック１３及び出力変換部１５に供給する。優先度制御
ブロック１３では、この出力制御部１４より供給された
多重出力順序を示すスロット番号毎入力パケットのどの
パケットデータを出力するかを優先度テーブルを参照し
多重していく。その際の、メモリ制御部１２ａ〜１２ｄ
と優先度制御ブロック１３の概略の動作は以下のとおり
である。まず、メモリ制御部１２ａ〜１２ｄよりメモリ
部１１ａ〜１１ｄの緩衝メモリにパケットデータが１パ
ケット長格納されたことを示すＲＥＡＤＹ信号を優先度
制御ブロック１３に供給する。この時、メモリ制御部１
２ａ〜１２ｄは格納したパケットデータが読み出される
前に失われることを防ぐため当該緩衝メモリに新たにパ
ケットデータを書き込むことを禁止する。優先度制御ブ
ロック１３は、そのＲＥＡＤＹ信号により、メモリ部１
１ａ〜１１ｄが出力準備完了状態になったことを検知す
る。

【００１４】優先度制御ブロック１３では、出力制御部
１４より供給された多重出力順序を示すスロット番号毎
優先度テーブルを参照し、出力準備完了状態になった緩
衝メモリに格納されているパケットデータを出力するか
否かを判定する。出力する場合は、優先度制御ブロック
１３よりメモリ制御部１２ａ〜１２ｄへ出力が可能であ
ることを示す出力許可信号を供給し、その信号によりメ
モリ制御部１２ａ〜１２ｄはメモリ部１１ａ〜１１ｄの
緩衝メモリのパケットデータの読み出しを開始するよう
に制御信号を出力する。さらに、優先度制御ブロック１
３はメモリ部１１ａ〜１１ｄの緩衝メモリから１パケッ
ト分のデータが読み出されたことを検知し、ＲＥＡＤＹ
信号解除信号をメモリ制御部１２ａ〜１２ｄへ出力す
る。メモリ制御部１２ａ〜１２ｄでは、そのＲＥＡＤＹ
信号解除信号により、パケットデータが失われないよう
新たにパケットデータの書き込みを禁止していた回路の
凍結を解除し、新規のパケットデータの書き込みを開始
する。このように、制御されたパケットデータは、多重
出力構成／順序を示すスロット番号毎必要なパケットが
出力され出力変換部１５に供給される。出力変換部１５
では、出力制御部１４より供給された多重出力構成用タ
イミング信号により、スロット番号毎供給されたパケッ
トデータを１列の多重出力信号に変換して出力する。

【００１５】図２は、本発明のさらに詳細の実施例を説
明するための図で、同図は、入力パケットデータが１系
統の場合を示す。まず、図１と図２の各ブロックの対応
を示す。図１のメモリ部１１ａ（１１ｂ〜１１ｄも同
じ）は、図２のバッファメモリＡ（１６）、バッファメ
モリＢ（１７）で構成され、図２においては、１１で示
されている。図１のメモリ制御部１２ａ（１２ｂ〜１２
ｄも同じ）は、図２のバッファメモリＡ／Ｂ，Ｒ／Ｗ制
御＆ＢＵＳＹ信号発生部１８、バッファメモリＡオーバ
フロー検出部１９及びバッファメモリＢオーバフロー検
出部２０で構成され、図２においては、１２で示されて
いる。図１の優先度制御ブロック１３は、優先度テーブ
ル書換制御＆連送回数設定部２１、連送フラグ検出部２
２、優先度制御部２３及び多重化レジスタ部２４で構成
される。図１の出力制御部１４は、図２の出力タイミン
グ＆出力構成信号発生部２５及びクロック分配部２６で
構成される。パケットデータは、バッファメモリＡ（１
６）とバッファメモリＢ（１７）及び連送フラグ検出部
２２に入力される。バッファメモリを２系統用意するの
は、メモリのリード／ライトを排他的に行い、データを
間断なく出力するためである。

【００１６】図２のバッファメモリＡ／Ｂ，Ｒ／Ｗ制御
＆ＢＵＳＹ信号発生部１８へパケットデータの開始タイ
ミングを示すパケットスタートとパケットデータの送出
クロックを示すパケットクロックを入力する。この信号
を基にバッファメモリＡ／Ｂ，Ｒ／Ｗ制御＆ＢＵＳＹ信
号発生部１８は、バッファメモリへライト開始信号とラ
イトクロック及び、リード開始信号とリードクロックを
供給する。今、優先度により、このパケットデータのリ
ードが禁止されている場合の各信号の動作タイミングを
図３に示す。

【００１７】図３において、１パケットデータ分のデー
タ容量をＮとするとバッファメモリに入力されるデータ
は、パケットスタートにより初めの１パケット分のデー
タＮ個を、例えば、バッファメモリＡ（１６）へ、次の
１パケット分のデータＮ個をバッファメモリＢ（１７）
へ書き込むよう書き込みクロックが排他的に供給され
る。一方、リードは禁止されているため、いずれのメモ
リもデータを出力しない。次に、バッファメモリＡ（１
６），Ｂ（１７）ともそれぞれ１パケット分のデータが
格納され、かつ格納されたパケットデータが読み出され
ることなく待機している場合は、新規パケットデータの
書き込みを許可すると、データは上書きされて以前のパ
ケットデータは読み出されることなく消滅してしまう。
そのため、書き込み動作を両方のメモリの格納状態を検
知し、禁止しなければならない。よって、図３に示すよ
うに、書き込みクロックは両メモリへ供給されない。

【００１８】また、メモリに書こ込みを禁止してもパケ
ットデータが次々に入力されると、パケットデータが次
々に捨てられることになり、新規の入力パケットを制限
してやることが必要になる。この信号がＢＵＳＹ信号
で、パケット生成装置のパケット出力にブレーキングを
かけるトリガ信号となり、そのタイミングと期間により
送出制限をかける。図３よりＢＵＳＹ信号は、２つのバ
ッファメモリがそれぞれ１パケットデータ分の格納が終
了した直後に出力される。また、バッファメモリから多
重化レジスタにデータを出力する時の各信号の関係を図
４を用いて説明する。

【００１９】図４において、まずバッファメモリＡ（１
６）へ１パケット分のデータＮ個を格納するため、バッ
ファメモリＡ／Ｂ，Ｒ／Ｗ制御＆ＢＵＳＹ信号発生部１
８は入力されたパケットスタート及びパケットクロック
によりライトスタート及びライトクロックを、図４に示
すように、バッファメモリＡ（１６）に供給する。この
メモリライト動作の状態をバッファメモリＡオーバフロ
ー検出部１９によりバッファメモリＡ（１６）に１パケ
ット分のデータが格納されたことを検知し、このメモリ
リード準備完了を示すＲＥＡＤＹ信号を優先度制御部２
３に供給する。

【００２０】優先度制御部２３では、出力タイミング＆
出力構成信号発生部２５より入力されるタイミング信号
により多重出力順位を示すスロット毎優先度テーブルを
参照し、出力するか否かを判断する。もし出力する場合
は、そのタイミングに応じ出力許可信号をバッファメモ
リＡ／Ｂ，Ｒ／Ｗ制御＆ＢＵＳＹ信号発生部１８に出力
し、その信号により、バッファメモリＡ（１６）のリー
ド動作が開始される。さらに、優先度制御部２３では、
パケットデータが１パケット分読み出されたことを検出
し、バッファメモリＡ／Ｂ，Ｒ／Ｗ制御＆ＢＵＳＹ信号
発生部１８にＲＥＡＤＹ信号解除信号を出力する。バッ
ファメモリＡ／Ｂ，Ｒ／Ｗ制御＆ＢＵＳＹ信号発生部１
８はこの信号により、ＲＥＡＤＹ信号を解除するととも
にバッファメモリＡ（１６）の新規パケットデータの書
き込みを再度開始する。

【００２１】次に、あるパケットを連送する場合につい
て説明する。パケットデータとともに送られてくる連送
フラグを連送フラグ検出部２２で検出し、当該パケット
が連送対象パケットであることを検知し、その信号を優
先度制御部２３に供給する。一方、その連送回数を優先
度テーブル書換＆連送回数設定部２１を介して外部より
設定する。優先度制御部２３は連送フラグを受け、バッ
ファメモリＡ／Ｂ，Ｒ／Ｗ制御＆ＢＵＳＹ信号発生部１
８へ連送対象パケットをメモリに書き込むよう制御信号
を供給する。さらに、その後、優先度テーブルを参照
し、スロットにパケットデータを出力するため出力許可
信号を供給するが、その際、連送回数だけパケットを出
力するまでＲＥＡＤＹ信号解除信号は出力しない。この
ような作用により、図５に示すように、バッファメモリ
Ａ（１６）には１パケットデータが書き込まれた後、そ
のデータを連送回数だけ連続で読みだし、読み出される
まで新規のパケットデータはバッファメモリＡ（１６）
には書き込まれない。以上により、当該パケットを定め
た回数だけ連送することができる。

【００２２】次に、パケットデータが連続に入力され、
スロット毎優先度テーブルに基づき連続に読み出すシー
ケンスについて、図６を参照し説明する。パケットデー
タが連続的に入力された場合、バッファメモリＡ（１
６）にパケットスタートを参照し、１パケット分（例え
ば、Ｎ個のデータ）のデータが格納される。このとき、
バッファメモリＡ（１６）に１パケット分のデータが格
納されたことを示すＲＥＡＤＹ信号が出力される。引き
続き入力されたパケットデータは、次の１パケット分が
バッファメモリＡ（１６）がリード待機状態であること
により、バッファメモリＢ（１７）に格納される。この
とき、優先度テーブルを参照し、バッファメモリに格納
されたデータがリード待機状態の場合、図６のようにＢ
ＵＳＹ信号が出力され、パケットデータの入力にブレー
キングをかける。

【００２３】次に、リード待機状態が解除された時、出
力許可信号が出力され、バッファメモリＡ（１６）のデ
ータの出力が開始される。バッファメモリＡ（１６）の
データが１パケット分読み出された後、バッファメモリ
Ａ（１６）は、次のパケットデータの受付が可能とな
り、ＢＵＳＹ信号は解除される。一方、出力許可信号に
基づき引き続きバッファメモリＢ（１７）より次の１パ
ケット分のデータが出力される。バッファメモリＢ（１
７）の１パケット分のデータが読み出された後、優先度
テーブルにより出力許可信号が解除された場合、図６に
示すように、バッファメモリＡ（１６）及びバッファメ
モリＢ（１７）はまだ１パケット分のデータが格納され
ていないため、ＲＥＡＤＹ信号解除信号によりＲＥＡＤ
Ｙ信号は解除される。このような作用を連続的に繰り返
すことによりパケットデータが多重される。

【００２４】次に、優先度テーブル例について説明す
る。多重の出力順位を示すスロットを８スロットに入力
パケットを４種類に限定したときについて説明する。表
１は多重順位を示すスロット／コードの変換表である。
スロット０をコード０に割り当て以下、同様に割り当て
る。

【００２５】

【表１】

【００２６】表２はＲＥＡＤＹ信号ビット割り当てで、
パケットデータＡをＤ０（ＬＳＢ）に割り当て、以下、
表２のとおりである。

【００２７】

【表２】

【００２８】表３は、出力コードの割り当てで、多重出
力にどのパケットデータを出力するかを設定するもので
ある。

【００２９】

【表３】

【００３０】最後に表４は、優先度テーブル（例）であ
る。

【００３１】

【表４】

【００３２】表４を用いて設定の方法を説明する。表４
中、縦はスロットコードを表し、横はＲＥＡＤＹコード
を示す。ＲＥＡＤＹコード０の場合はパケットデータＡ
〜ＤのいずれもＲＥＡＤＹ状態でないことを示し、１の
場合はパケットデータＡのみＲＥＡＤＹ状態であること
を示し、２の場合はパケットデータＢのみＲＥＡＤＹ状
態であることを示し、７の場合はパケットデータＡ〜Ｃ
まですべてＲＥＡＤＹ状態であることを示す。

【００３３】次に、表４のａの場合について説明する。
スロットコード０／ＲＥＡＤＹコード７のとき、パケッ
トデータＡ〜ＣがＲＥＡＤＹ状態であり、スロット０に
は、パケットデータＣを出力する（出力コードは４であ
るから、表３よりパケットデータＣを出力する）。次
に、表４のｂの場合について説明する。スロットコード
２／ＲＥＡＤＹコードＦのとき、パケットデータＡ〜Ｄ
がＲＥＡＤＹ状態であり、スロット２には、パケットデ
ータＡを出力する（出力コードは１であるから、表３よ
りパケットデータＡを出力する）。ｂの場合は、出力コ
ードはすべて１のため、スロット２へパケットデータＡ
のみを出力する場合を示す。

【００３４】次に、実際の多重例について、表５と図７
を用いて説明する。表５は、スロット０〜７まですべて
にパケットデータＡのみを出力するように設定されてい
る。

【００３５】

【表５】

【００３６】図７は、図２のバッファメモリから多重化
レジスタ２４、出力制御部１５を経て出力されるデータ
を示す。パケットデータＡが図７に示すように間欠的に
１〜９まで順に入力された場合、各スロットには優先度
テーブルを参照した結果、パケットデータＡのみを出力
しなければならない。各スロット出力は優先度制御部２
３、バッファメモリＡ／Ｂ，Ｒ／Ｗ制御＆ＢＵＳＹ信号
発生部１８、バッファメモリＡオーバーフロー検出部１
９及びバッファメモリＢオーバフロー検出部２０が前述
の作用により、図７に示すように並列に出力される。た
だし、スロット６，７は、メモリがＲＥＡＤＹ状態でな
くスタンバイ状態のためパケットデータＡは出力されな
い。この並列に出力された各スロットのデータは、図２
の出力制御部１５により、図７のような直列のデータに
並び替え出力される。斜線の部分はパケットデータＡが
出力されないダミーデータ（無意味なデータ）の部分で
ある。

【００３７】次に、もう一つの例について表６及び図８
を用いて説明する。表６は、各スロットともパケットデ
ータの優先順位がパケットデータＤ＞パケットデータＣ
＞パケットデータＢ＞パケットデータＡであることを示
す。

【００３８】

【表６】

【００３９】すなわち、各スロットには、各パケットの
ＲＥＡＤＹ信号の状態により優先度テーブルの優先順位
に則ったパケットデータを出力することになる。

【００４０】その作用を図８を用いて説明する。各パケ
ットが異なった周波数とタイミングで１パケット長のデ
ータが図８のように入力されるときの例について考え
る。図８よりスロット０を出力する際、パケットデータ
ＤのＤ−１及びＤ−２を格納したメモリがＲＥＡＤＹ状
態となっている。スロット０には、入力順序に応じたＤ
−１のデータが出力される。スロット１を出力するとき
はパケットデータＤとパケットデータＣを格納している
メモリがＲＥＡＤＹ状態であるが、優先度テーブルによ
りパケットデータＤの方が優先度が高いため、スロット
１にはＤ−２のデータが出力される。スロット２を出力
するときはパケットデータＣを格納しているメモリのみ
がＲＥＡＤＹ状態であるため、スロット２にはＣ−１の
データが出力される。スロット３を出力するときは、パ
ケットデータＢ及びパケットデータＡを格納しているメ
モリがＲＥＡＤＹ状態であるが優先度テーブルによりパ
ケットデータＢの方が優先度が高いためスロット３には
Ｂ−１のデータが出力される。スロット４を出力すると
きはパケットデータＤ及びパケットデータＡを格納して
いるメモリがＲＥＡＤＹ状態であるが優先度テーブルに
よりパケットデータＤの方が優先度が高いためスロット
４にはＤ−３のデータが出力される。スロット５を出力
するときはパケットデータＡを格納しているメモリのみ
がＲＥＡＤＹ状態であるためスロット４にはＡ−１のデ
ータが出力される。スロット６，７を出力するときはす
べてのメモリがＲＥＡＤＹ状態にはないため、パケット
データは出力されず、ダミーパケットデータが出力され
る。このように各スロット毎並列に出力されたパケット
データは出力制御部で直列に変換され、Ｄ−１，Ｄ−
２，Ｃ−１，Ｂ−１，Ｄ−３，Ａ−１のような配列とな
り、優先度に応じかつ各パケットデータの入力順を乱す
ことなく出力される。

【００４１】次に、図９を用いて多重のスタンパ期間を
検出し、スロット毎の伝送効率をモニタする実施例につ
いて説明する。表４に示すとおり、有効なパケットデー
タが出力されない出力コードは０であり、入力の各パケ
ットデータを格納するメモリがＲＥＡＤＹ状態に至らな
いことを示す。まず、図９に示すように、スロットコー
ドをスロット毎の切り替え信号にスロットコード変換部
２８により変換する。一方、多重のスタンバイ期間を示
すコード０を検出する。両者の信号及びスロット指定信
号をスタンバイ計数器３０に入力し、指定されたスロッ
トの期間のみ発生したスタンバイ頻度を計数器により計
数する。また、スロット切り替え信号とスロット指定信
号を単位時間計数器２９に入力し、計数したのち単位時
間を示すタイミング信号を発生させる。この信号により
単位時間に発生したスタンバイ頻度を保持する。例え
ば、あるスロットの単位時間を１０００パケットと設定
するとその間スタンバイ期間が２パケット分発生した場
合の効率は９９.８％となる。この効率を効率変換＆表
示変換部３１を介し外部に表示することにより、常に伝
送効率の管理が可能となる。

【００４２】

【発明の効果】以上の説明から明らかなように、本発明
によると、以下のような効果がある。（１）バッファメモリ、メモリ制御回路、優先度制御回
路、出力制御回路及び出力変換回路等を本実施例に基づ
くように構成、機能させることによって、複数のパケッ
ト化されたディジタル信号が、異なったビットレートと
異なったクロックで入力されても、定まったクロックと
タイミングで入力順序を乱すことなく優先順位に応じた
多重が実現できる。つまり、クロックレート、タイミン
グ等多種多様な汎用パケットデータを、設定した優先順
位に基づき、円滑かつ容易に多重化ができる。（２）バッファメモリとメモリ制御回路を具備した上記
のような多重装置において、パケットデータを決めた回
数だけ連送したい場合、当該パケットが連送の対象パケ
ットであることを検出する回路と外部より連送回数を設
定できるように構成させることにより、内蔵バッファメ
モリを利用し簡易な回路構成により連送を実現すること
が可能となる。（３）パケットを多重する際、パケット送出手続きの中
にパケット送出スタンバイ期間が必ず生じることに着目
し、そのパケット送出スタンバイ期間を検出する回路を
設けることにより、その期間に伝送路試験信号、局間連
絡信号の伝送や伝送路の効率のモニタなど有効なパケッ
トデータの多重には何の影響も及ぼすことなく、種々使
用方法が簡易な回路で提供できるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するための全体ブロッ
ク図である。

【図２】図１に示した実施例の詳細ブロック図である。

【図３】実施例におけるメモリとメモリ制御部のタイミ
ングチャートである。

【図４】実施例における優先度制御を加味したメモリ制
御部等の各入出力信号のタイミングチャートである。

【図５】実施例における連送する場合が生じたときのメ
モリ制御部等の各入出力信号のタイミングチャートであ
る。

【図６】複数パケットを投入した場合の優先度を加味し
たメモリ制御部等の各入出力信号のタイミングチャート
である。

【図７】パケットデータが連続的に入力された場合の多
重化レジスタ、出力制御部等の関係を示すタイミングチ
ャートである。

【図８】複数のパケットが異なったタイミング、異なっ
た周波数で入力された場合の優先度に基づく全体の作用
を示すタイミングチャートである。

【図９】本発明において伝送効率をモニタする場合の機
能ブロック図である。

【図１０】従来技術における機能ブロック図である。

【図１１】図１０に示した従来技術の動作説明をするた
めのタイミングチャート図である。

【符号の説明】

１１ａ〜１１ｄ…メモリ部、１２ａ〜１２ｄ…メモリ制
御部、１３…優先度制御ブロック、１４…出力制御部、
１５…出力変換部、１６…バッファメモリＡ、１７…バ
ッファメモリＢ、１８…バッファメモリＡ／Ｂ，Ｒ／Ｗ
制御＆ＢＵＳＹ信号発生部、１９…バッフアメモリＡオ
ーバフロー検出部、２０…バッファメモリＢオーバフロ
ー検出部、２１…優先度テーブル書換制御及び連送回数
設定部、２２…連送フラグ検出部、２３…優先度制御
部、２４…多重化レジスタ、２５…出力タイミング及び
出力構成信号発生部、２６…クロック分配部、２８…ス
ロットコード変換部、２９…単位時間計数器、３０…ス
タンバイ計数器、３１…効率変換及び表示変換部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者阪辻修大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者平松米治郎大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者木村武史東京都世田谷区砧１丁目10番11号日本放送協会放送技術研究所内 (72)発明者河合直樹東京都世田谷区砧１丁目10番11号日本放送協会放送技術研究所内 (72)発明者大崎公士東京都渋谷区神南２丁目２番１号日本放送協会放送センター内

Claims

【特許請求の範囲】

【請求項１】複数のパケット化されたディジタル信号
を、異なったビットレートと異なったクロックで入力
し、その複数のディジタル信号を多重化し、同一クロッ
クで出力する多重化装置において、同一クロックで出力
するためのバッファメモリと入力される複数のパケット
に優先順位を設定し、その優先順位に基づきパケット毎
に多重化し、また、入力パケットの送出順序の逆転を防
止するように出力するための優先度制御手段及び出力制
御手段と、出力伝送路の混み具合に応じ、上記バッファ
メモリがオーバーフローを起こさないよう入力パケット
の伝送にブレーキングをかけ、さらに、パケットを優先
度に応じ出力するように動作させるためのメモリ制御手
段を具備することを特徴とする多重化方式。
【請求項２】請求項１の多重化方式において、あるパ
ケットを連送する場合、当該パケットに連送要求信号を
付加し、また、連送回数を設定することにより連送した
いパケットを定めた回数連送するように動作させるため
の連送制御手段を有する多重化方式。
【請求項３】請求項１の多重化方式において、複数の
パケットを多重化する際、パケット多重のスタンバイ期
間に、伝送路の品質試験信号や局間連絡信号などを他の
伝送パケットに影響を及ぼすことなく伝送できるよう
に、また、単位時間当たりのスタンバイ状態の頻度を計
数することにより伝送効率のモニタを行えるように、パ
ケットのスタンバイ期間を検出するスタンバイ期間検出
回路を有する多重化方式。