JPH09261213A

JPH09261213A - デジタル通信用ｐｌｌシステムおよびデジタル通信用ｐｌｌ方法

Info

Publication number: JPH09261213A
Application number: JP8066804A
Authority: JP
Inventors: Toshiaki Hayakawa; 俊昭早川
Original assignee: Fujifilm Microdevices Co Ltd; Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp; Fujifilm Microdevices Co Ltd
Priority date: 1996-03-22
Filing date: 1996-03-22
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】デジタル通信に用いるＰＬＬ（位相同期化）
の技術に関し、同期化情報を通信せずに、ノード用同期
信号を同期化させることができるデジタル通信用ＰＬＬ
システムを提供することである。【解決手段】通信用クロック信号を分周して、通信用
クロック信号の周波数とノード用同期信号の周波数との
いずれをも割り切り得る周波数の位相ロック信号を生成
する分周手段（９）と、位相ロック信号に位相をロック
させたノード用同期信号を出力する位相ロック手段
（４）とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル通信に関
し、特にデジタル通信に用いるＰＬＬ（位相同期ルー
プ）の技術に関する。

【０００２】

【従来の技術】従来、ビデオ機器やオーディオ機器に
は、アナログ信号用の入出力端子が設けられおり、ビデ
オ信号やオーディオ信号は、アナログ形式で機器間の通
信が行われていた。

【０００３】近年、アナログ通信に代わり、デジタル通
信が普及しつつある。デジタル通信の代表的な規格がＩ
ＥＥＥ１３９４で規定されている。図３は、従来技術に
よるデジタル通信システムを示す。

【０００４】オーディオ機器５１と６１は、ネットワー
クを構成する２つのノードである。オーディオ機器５１
と６１は、ＩＥＥＥ１３９４規格のデジタル通信用イン
ターフェース５２と６２をそれぞれ有する。ケーブル７
０は、デジタル通信用インターフェース５２と６２を接
続する。

【０００５】インターフェース５２と６２は、それぞれ
独自のクロック生成回路５８と６８を有する。クロック
生成回路５８と６８は、ＩＥＥＥ１３９４規格に従い、
約２５ＭＨｚ（正確には２４．５７６ＭＨｚ）のクロッ
ク信号を生成する。

【０００６】オーディオ機器５１は、インターフェース
５２の他、基準クロック生成回路５４とＡ／Ｄ変換器５
３と分周回路５５を有する。インターフェース５２は、
クロック生成回路５８の他、タイムスタンプ生成回路５
９を有する。

【０００７】オーディオ機器６１は、インターフェース
６２の他、Ｄ／Ａ変換器６３とＰＬＬ回路６４を有す
る。ＰＬＬ回路６４は、通常のＰＬＬ回路であり、位相
比較回路６５と周波数帯選択ノイズ除去用フィルタ６６
と位相調整用ＶＣＯ（電圧制御発振器）回路６７を有す
る。インターフェース６２は、クロック生成回路６８の
他、タイミング発生回路６９を有する。

【０００８】基準クロック生成回路５４は、オーディオ
機器（ノード）用のクロック信号ＣＬ１を生成する。ク
ロック信号ＣＬ１は、オーディオ機器の規格で決められ
ている固有の周波数であり、例えば４４．１ｋＨｚであ
る。Ａ／Ｄ変換器５３は、例えば４４．１ｋＨｚのクロ
ック信号ＣＬ１に同期してアナログ入力信号ＤＴａをデ
ジタル信号ＤＴｄに変換する。Ｄ／Ａ変換器６３は、Ａ
／Ｄ変換器５３と対をなし、例えば４４．１ｋＨｚのク
ロック信号ＣＬ４に同期して入力デジタル信号ＤＴｄを
アナログ信号ＤＴａに変換する。

【０００９】ここで、デジタル通信の一例として、オー
ディオ機器５１からオーディオ機器６１に向けてオーデ
ィオ信号を送信する場合を説明する。以下、送信側の機
器５１をマスタと呼び、受信側の機器６１をスレーブと
呼ぶことにする。そして、オーディオ信号をデータと呼
ぶ。

【００１０】まず、データ（オーディオ信号）の大まか
な流れを説明する。マスタ５１とスレーブ６１は、通常
アナログ形式でデータＤＴａを処理するものであるとす
る。デジタル通信を行う際には、まず、Ａ／Ｄ変換器５
３がクロック信号ＣＬ１に同期してアナログデータＤＴ
ａをデジタルデータＤＴｄに変換する。変換されたデジ
タルデータＤＴｄは、インターフェース５２に入力され
る。

【００１１】マスタ５１のインターフェース５２は、デ
ジタルデータＤＴｄをケーブル７０を介して送信する。
スレーブ６１のインターフェース６２は、ケーブル７０
を介してデジタルデータＤＴｄを受信する。

【００１２】スレーブ６１において、デジタルデータＤ
Ｔｄはインターフェース６２からＤ／Ａ変換器６３に供
給される。Ｄ／Ａ変換器６３は、クロック信号ＣＬ４に
同期して、デジタルデータＤＴｄをアナログデータＤＴ
ａに変換する。スレーブ６１は、その後、例えばアナロ
グデータＤＴａの記録（録音）等の処理を行う。

【００１３】図４は、ＩＥＥＥ１３９４のアイソクロナ
ス（isochronous ）通信の例を示す。通信は、一定時間
Ｔ（＝１２５μｓ）毎に行われる。サイクルスタートパ
ケットＳＰは、一定時間Ｔのサイクルのスタートを示
す。パケットヘッダＰＨは、マスタ５１とスレーブ６１
との共通の時間情報を示すバスタイム等が記載される。
データＤＴは、オーディオ信号等の通信データの実体で
ある。

【００１４】サイクルスタートパケットＳＰとパケット
ヘッダＰＨは、毎回送信される。データＤＴは、データ
があるときのみ送信される。図において、時刻ｔ１後に
は、サイクルスタートパケットＳＰとパケットヘッダＰ
ＨとデータＤＴが通信される。時刻ｔ２後には、データ
ＤＴがなく、サイクルスタートパケットＳＰとパケット
ヘッダＰＨのみが通信される。時刻ｔ３後には、サイク
ルスタートパケットＳＰとパケットヘッダＰＨとデータ
ＤＴが通信される。データＤＴの大きさは、一定である
必要はない。

【００１５】次に、図３に戻り、送信側（マスタ５１）
のデジタルデータＤＴｄと受信側（スレーブ６１）のデ
ジタルデータＤＴｄとの同期をとる方法を説明する。具
体的には、Ａ／Ｄ変換器５３がデジタル化する際のクロ
ック信号ＣＬ１とＤ／Ａ変換器６３がアナログ化する際
のクロック信号ＣＬ４との同期をとる。

【００１６】Ａ／Ｄ変換器５３は、クロック信号ＣＬ１
に同期して、デジタルデータＤＴｄを生成する。デジタ
ル通信を行う際には、このデジタルデータＤＴｄと共に
クロック信号ＣＬ１を送信すれば、容易にクロックの同
期をとることができる。しかし、ＩＥＥＥ１３９４規格
ではクロック信号ＣＬ１を送信するためのクロック専用
線を有していない。そこで、以下の方法により同期化を
行っている。

【００１７】分周回路５５は、クロック信号ＣＬ１を分
周し、クロック信号ＣＬ２を生成する。クロック信号Ｃ
Ｌ２の周期は、クロック信号ＣＬ１の周期の整数倍であ
る。インターフェース５２は、デジタルデータＤＴｄと
クロック信号ＣＬ２を受け取る。

【００１８】インターフェース５２内のタイムスタンプ
生成回路５９は、クロック信号ＣＬ２が立ち上がる毎に
その時間（タイプスタンプ）をインターフェース６２に
送信する。この立ち上がり時間は、図４のパケットヘッ
ダＰＨ内に含めて送信される。

【００１９】スレーブ６１のインターフェース６２は、
ケーブル７０を介して、デジタルデータＤＴｄとクロッ
ク信号ＣＬ２の立ち上がり時間を受け取る。デジタルデ
ータＤＴｄは、Ｄ／Ａ変換器６３に供給される。

【００２０】インターフェース６２内のタイミングパル
ス発生回路６９は、クロック信号ＣＬ２の立ち上がり時
間を基にクロック信号ＣＬ３を生成し、ＰＬＬ回路６４
に供給する。クロック信号ＣＬ３とクロック信号ＣＬ２
とは、位相が合っている。クロック信号ＣＬ３は、クロ
ック信号ＣＬ１の整数倍の周期を持つ。

【００２１】ＰＬＬ回路６４は、クロック信号ＣＬ３を
位相ロック信号として受け取り、位相ロック信号ＣＬ３
に位相をロックさせたクロック信号ＣＬ４を生成し、Ｄ
／Ａ変換器６３に供給する。クロック信号ＣＬ４は、ク
ロック信号ＣＬ１と同じ周波数であり、例えば４４．１
ｋＨｚである。

【００２２】Ｄ／Ａ変換器６３は、クロック信号ＣＬ４
に同期して、デジタルデータＤＴｄをアナログデータＤ
Ｔａに変換する。Ｄ／Ａ変換器６３の同期信号ＣＬ４と
Ａ／Ｄ変換器５３の同期信号ＣＬ１とは、同期している
ことになる。

【００２３】以上は、Ａ／Ｄ変換器とＤ／Ａ変換器を用
いる場合について説明したが、これらを用いない場合に
ついても同じ方法でクロック信号の同期化が行われてい
る。例えば、ＣＤ−ＲＯＭやＤＡＴ等のデジタルデータ
を通信する場合には、Ａ／Ｄ変換器およびＤ／Ａ変換器
を必要としないが、やはりクロック信号を同期化する必
要がある。

【００２４】

【発明が解決しようとする課題】デジタル通信を行う
際、デジタルデータの他に、クロック信号の立ち上がり
時間を通信することにより、マスタ５１とスレーブ６１
の同期をとっている。しかし、クロック信号の立ち上が
り時間をパケットヘッダＰＨに入れて通信するために、
パケットヘッダＰＨが大きくなり、バンド幅を有効に使
用できない。つまり、単位時間に通信可能なデータＤＴ
の量が少なくなってしまう。

【００２５】また、通信に失敗し、クロック信号の立ち
上がり時間を受け取れなかったときには、インターフェ
ース６２がそのタイミングでクロック信号ＣＬ３の位相
を反転することができないので、その後の処理に悪影響
を与える。

【００２６】本発明の目的は、クロック信号の立ち上が
り時間等の同期化情報を通信せずに、ノード用同期信号
を同期化させることができるデジタル通信用ＰＬＬシス
テムを提供することである。

【００２７】また、本発明の他の目的は、クロック信号
の立ち上がり時間等の同期化情報を通信せずに、ノード
用同期信号を同期化させることができるデジタル通信用
ＰＬＬ方法を提供することである。

【００２８】

【課題を解決するための手段】本発明のデジタル通信用
ＰＬＬシステムは、通信用クロック信号を分周して、通
信用クロック信号の周波数とノード用同期信号の周波数
とのいずれをも割り切り得る周波数の位相ロック信号を
生成する分周手段と、前記位相ロック信号に位相をロッ
クさせたノード用同期信号を出力する位相ロック手段と
を有する。

【００２９】分周手段は、通信用クロック信号を分周し
て位相ロック信号を生成する。当該位相ロック信号の周
波数は、通信用クロック信号の周波数とノード用同期信
号の周波数とのいずれをも割り切り得る値である。位相
ロック手段は、ノード用同期信号を当該位相ロック信号
に位相ロックさせて出力する。位相ロックされたノード
用同期信号は、通信用クロック信号と同期していること
になる。複数のノードをネットワークに接続し、各ノー
ドにこのデジタル通信用ＰＬＬシステムを搭載すれば、
各ノードの通信用クロック信号が同期化されている通信
系においては、各ノードにおけるノード用同期信号を互
いに同期化させることができる。

【００３０】本発明のデジタル通信システムは、上記記
載のデジタル通信用ＰＬＬシステムへデジタルデータを
送信するための第１の通信インターフェースを有する第
１のノードと、上記記載のデジタル通信用ＰＬＬシステ
ムからのデジタルデータを受信するための第２の通信イ
ンターフェースを有する第２のノードと、前記第１およ
び第２の通信インターフェースを結ぶ通信ケーブルとを
有する。

【００３１】第１のノードと第２のノードは、通信ケー
ブルにより結ばれている。第１のノードは、通信ケーブ
ルを介して第２のノードにデジタルデータを送信するこ
とができる。第１および第２のノードは、それぞれに備
えられたデジタル通信用ＰＬＬシステムの働きにより同
期化される。

【００３２】本発明のデジタル通信用ＰＬＬ方法は、通
信用クロック信号を分周して、通信用クロック信号の周
波数とノード用同期信号の周波数とのいずれをも割り切
り得る周波数の位相ロック信号を生成する工程と、前記
位相ロック信号に位相をロックさせたノード用同期信号
を出力する工程とを含む。

【００３３】

【発明の実施の形態】図１は、本発明の実施例によるデ
ジタル通信用ＰＬＬシステムを用いたデジタル通信シス
テムを示す。

【００３４】マスタ１とスレーブ１１は、ネットワーク
を構成する２つのノードであり、ＩＥＥＥ１３９４規格
のデジタル通信用インターフェース２と１２をそれぞれ
有する。通信ケーブル２０は、インターフェース２と１
２を接続する。

【００３５】インターフェース２と１２は、それぞれ独
自のクロック生成回路８と１８を有する。クロック生成
回路８と１８は、ＩＥＥＥ１３９４規格に従い、約２５
ＭＨｚ（正確には２４．５７６ＭＨｚ）のクロック信号
を生成する。

【００３６】マスタ１は、インターフェース２の他、Ａ
／Ｄ変換器３とＰＬＬ回路４を有する。ＰＬＬ回路４
は、通常のＰＬＬ回路であり、位相比較回路５と周波数
帯選択ノイズ除去用フィルタ６と位相調整用ＶＣＯ回路
７を有する。インターフェース２は、クロック生成回路
８の他、バスタイマ分周回路９を有する。

【００３７】スレーブ１１は、Ａ／Ｄ変換器３がＤ／Ａ
変換器１３に置き代わったことを除けば、マスタ１と実
質的に同じである。スレーブ１１は、インターフェース
１２の他、Ｄ／Ａ変換器１３とＰＬＬ回路１４を有す
る。ＰＬＬ回路１４は、位相比較回路１５と周波数帯選
択ノイズ除去用フィルタ１６と位相調整用ＶＣＯ回路１
７を有する。インターフェース１２は、クロック生成回
路１８の他、バスタイマ分周回路１９を有する。

【００３８】Ａ／Ｄ変換器３は、例えば４４．１ｋＨｚ
のオーディオ機器（ノード）用のクロック信号ＣＬ６に
同期してアナログ入力信号ＤＴａをデジタル信号ＤＴｄ
に変換する。Ｄ／Ａ変換器１３は、Ａ／Ｄ変換器３と対
をなし、例えば４４．１ｋＨｚのオーディオ機器（ノー
ド）用のクロック信号ＣＬ６’に同期して入力デジタル
信号ＤＴｄをアナログ信号ＤＴａに変換する。

【００３９】次に、マスタ１からスレーブ１１に向けて
データを送信する場合を説明する。まず、データの大ま
かな流れを説明する。マスタ１とスレーブ１１は、例え
ばオーディオテープ等のように通常アナログ形式でデー
タＤＴａを処理するものであるとする。デジタル通信を
行う際には、まず、Ａ／Ｄ変換器３がクロック信号ＣＬ
６に同期してアナログデータＤＴａをデジタルデータＤ
Ｔｄに変換する。変換されたデジタルデータＤＴｄは、
インターフェース２に入力される。

【００４０】マスタ１のインターフェース２は、デジタ
ルデータＤＴｄをケーブル２０を介して送信する。スレ
ーブ１１のインターフェース１２は、ケーブル２０を介
してデジタルデータＤＴｄを受信する。

【００４１】スレーブ１１において、デジタルデータＤ
Ｔｄはインターフェース１２からＤ／Ａ変換器１３に供
給される。Ｄ／Ａ変換器１３は、クロック信号ＣＬ６’
に同期して、デジタルデータＤＴｄをアナログデータＤ
Ｔａに変換する。スレーブ１１は、その後、例えばアナ
ログデータＤＴａの記録（録音）等の処理を行う。

【００４２】次に、送信側（マスタ１）のデジタルデー
タＤＴｄと受信側（スレーブ１１）のデジタルデータＤ
Ｔｄとの同期をとる方法を説明する。具体的には、Ａ／
Ｄ変換器３がデジタル化する際のクロック信号ＣＬ６と
Ｄ／Ａ変換器１３がアナログ化する際のクロック信号Ｃ
Ｌ６’との同期をとる。

【００４３】インターフェース２と１２は、それぞれ独
自のクロック生成回路８と１８を有する。クロック生成
回路８と１８は、共に約２５ＭＨｚの同じ周波数のクロ
ック信号を生成するが、それらのクロック信号の間の位
相は合っていない。

【００４４】インターフェース２と１２は、ＩＥＥＥ１
３９４規格で規定された共通の時間情報を示すバスタイ
ムを有する。インターフェース２では、クロック生成回
路８が基本的にバスタイムを生成し、インターフェース
１２では、クロック生成回路１８が基本的にバスタイム
を生成する。インターフェース２のバスタイムとインタ
ーフェース１２のバスタイムは、図４に示す時間Ｔ（＝
１２５μｓ）毎に通信により同期化される。バスタイム
の周波数は、クロック生成回路８および１８のものと同
じく、約２５ＭＨｚである。これらの処理は、インター
フェース２および１２における規格化された処理であ
る。本実施例では、このバスタイムを用いてマスタ１と
スレーブ１１の同期化を行う。

【００４５】バスタイマ分周回路９は、バスタイムを分
周し、クロック信号ＣＬ５を生成する。分周率は、以下
のようにして決める。バスタイムの周波数は、約２５Ｍ
Ｈｚである。Ａ／Ｄ変換器３の同期信号ＣＬ６の周波数
は、４４．１ｋＨｚである。それぞれの周波数は、以下
のように表すことができる。

【００４６】２４．５７６ＭＨｚ＝２¹⁶×３ ×５³Ｈｚ４４．１ｋＨｚ＝２²×３²×５²×７²Ｈｚこの２つの周波数の最大公約数は、２²×３×５²Ｈｚ＝３００Ｈｚである。バスタイマ分周回路９は、この最大公約数を正
の整数で割った周波数、すなわち３００／ｎ〔Ｈｚ〕の
クロック信号ＣＬ５を生成する。ここで、ｎは正の整数
である。

【００４７】なお、インターフェース２のバスタイムと
インターフェース１２のバスタイムとが完全に同期化さ
れていれば、マスタイマ分周回路９は通常の分周回路で
よい。しかし、バスタイムは、時間Ｔ（＝１２５μｓ）
毎に同期化されているので、バスタイマ分周回路９はカ
ウンタを用いて分周を行う必要がある。

【００４８】バスタイマ分周回路９がバスタイム（２
４．５７６ＭＨｚ）を分周してクロック信号ＣＬ５（３
００Ｈｚ）を生成する場合には、８１９２０個（＝２
４．５７６ＭＨｚ／３００Ｈｚ）のバスタイムをカウン
トした所で、クロック信号ＣＬ５のパルスを生成すれば
よい。

【００４９】図２は、クロック信号のタイミングチャー
トを概略的に示す。バスタイムの周波数は約２５〔ＭＨ
ｚ〕であり、クロック信号ＣＬ５の周波数は３００／ｎ
〔Ｈｚ〕であり、クロック信号ＣＬ６の周波数は４４．
１〔ｋＨｚ〕である。ただし、図の簡略化のため、図上
の周波数は大まかに示し、正確に示していない。

【００５０】クロック信号ＣＬ５の周波数は、バスタイ
ムとクロック信号ＣＬ６のそれぞれの周波数の最大公約
数を基に決めているので、これら３つの信号はお互いに
同期化が可能である。

【００５１】図１に戻り、ＰＬＬ回路４は、クロック信
号ＣＬ５（３００Ｈｚ）と位相が合ったクロック信号Ｃ
Ｌ６（４４．１ｋＨｚ）を生成し、Ａ／Ｄ変換器３に供
給する。

【００５２】なお、ＰＬＬ回路４が、デュ−ティ比１：
１の位相ロック信号ＣＬ５を必要とする場合には、デュ
−ティ比が１：１で周波数が１５０Ｈｚのクロック信号
ＣＬ５をＰＬＬ回路４に供給すればよい。

【００５３】ＰＬＬ回路４は、通常のＰＬＬ回路であ
り、位相比較回路５とフィルタ６とＶＣＯ回路７を有す
る。位相比較回路５は、位相ロック信号ＣＬ５とクロッ
ク信号ＣＬ６の位相を比較し、それらの位相差を検出す
る。フィルタ６は、４４．１ｋＨｚ近傍の周波数をフィ
ルタリングし、４４．１ｋＨｚの周波数でクロック信号
ＣＬ６の位相をロックするものである。フィルタ６がな
ければ、４４．１ｋＨｚまたは２２．０５ｋＨｚ等のい
ずれでも位相ロックし得る。ＶＣＯ回路７は、位相比較
回路５が検出する位相差が０になるようにクロック信号
ＣＬ６の位相を調整する。

【００５４】Ａ／Ｄ変換器３は、クロック信号ＣＬ６に
同期して、アナログデータＤＴａをデジタルデータＤＴ
ｄに変換する。クロック信号ＣＬ６は、クロック信号Ｃ
Ｌ５およびバスタイムと同期している。デジタルデータ
ＤＴｄは、インターフェース２に供給される。

【００５５】インターフェース２は、ケーブル２０を介
して、デジタルデータＤＴｄのみをインターフェース１
２に送信し、クロック信号ＣＬ６の立ち上がり時間等の
同期させるための特別な情報は送信する必要がない。

【００５６】送信は、図４に示すように、デジタルデー
タＤＴｄをデータＤＴとして送信する。パケットヘッダ
ＰＨには同期化を行うための情報を記載しないので、パ
ケットヘッダＰＨのサイズを小さくすることができ、バ
ンド幅を有効に使用することができる。

【００５７】また、クロック信号ＣＬ６の立ち上がり時
間等の同期化情報を通信せずに同期化させるので、通信
に失敗したとしても、正常な同期化を行うことができ
る。スレーブ１１のインターフェース１２は、ケーブル
２０を介して、デジタルデータＤＴｄを受け取る。デジ
タルデータＤＴｄは、Ｄ／Ａ変換器１３に供給される。

【００５８】インターフェース１２内のバスタイマ分周
回路１９は、マスタ１のバスタイマ分周回路９と同様
に、バスタイムを分周し、クロック信号ＣＬ５’を生成
する。バスタイムが２５ＭＨｚであり、クロック信号Ｃ
Ｌ６’が４４．１ｋＨｚであるときには、クロック信号
ＣＬ５’は３００／ｎ〔Ｈｚ〕である。

【００５９】ＰＬＬ回路１４は、マスタ１のＰＬＬ回路
４と同様に、位相ロック信号ＣＬ５’（３００Ｈｚ）に
位相をロックさせたクロック信号ＣＬ６’（４４．１ｋ
Ｈｚ）を生成し、Ｄ／Ａ変換器１３に供給する。

【００６０】Ｄ／Ａ変換器１３は、クロック信号ＣＬ
６’に同期して、デジタルデータＤＴｄをアナログデー
タＤＴａに変換する。クロック信号ＣＬ６’は、クロッ
ク信号ＣＬ５’およびバスタイムと同期している。バス
タイムはマスタ１とスレーブ１１の間で同期化されてい
るので、Ｄ／Ａ変換器１３の同期信号ＣＬ６’は、Ａ／
Ｄ変換器３の同期信号ＣＬ６に同期していることにな
る。

【００６１】ここで、同期信号ＣＬ６’と同期信号ＣＬ
６が同期しているとは相対的に同期をしていることを示
す。すなわち、データと同期信号との関係において相対
的に同期していればよく、マスタ１からスレーブ１１に
データが遅れて供給されたときには、スレーブ１１の同
期信号ＣＬ６’の位相もマスタ１の同期信号ＣＬ６の位
相に対して同じだけ遅れてもよい。

【００６２】本実施例のＰＬＬシステムは、バスタイム
の周波数とノード用同期信号ＣＬ６（ＣＬ６’）の周波
数との最大公約数を求め、この最大公約数の１／ｎのク
ロック信号ＣＬ５（ＣＬ５’）を位相ロック信号として
位相ロックを行う。

【００６３】なお、最大公約数の用語を使ったが、バス
タイムの周波数と同期信号ＣＬ６（ＣＬ６’）の周波数
は整数に限らず、小数でもよい。バスタイマ分周回路９
及び１９は、バスタイム（通信用クロック信号）を分周
して、バスタイムの周波数とノード用同期信号ＣＬ６
（ＣＬ６’）の周波数とのいずれをも割り切り得る周波
数の位相ロック信号ＣＬ５（ＣＬ５’）を生成すればよ
い。

【００６４】バスタイマ分周回路９及び１９は、それぞ
れインターフェース２及び１２の中に設けても外に設け
てもよい。本実施例によれば、特別な信号のやりとりを
行うことなくマスタ１とスレーブ１１を同期化させるこ
とができるので、通信のバンド幅を有効に使用すること
ができる。

【００６５】また、特別な信号をやりとりせずに同期化
させるので、通信に失敗（通信エラー）したとしても、
確実に同期化させることができる。なお、Ａ／Ｄ変換器
とＤ／Ａ変換器を用いる場合に限らず、これらを用いな
い場合についても同じ方法でクロック信号の同期をとる
ことができる。例えば、ＣＤ−ＲＯＭやＤＡＴ等のデジ
タルデータを通信する場合には、Ａ／Ｄ変換器およびＤ
／Ａ変換器を用いずにデジタルデータを通信することが
できるが、その場合であってもデジタルデータを記録等
する際にはモータを駆動等するためノード用クロック信
号を同期化する必要がある。

【００６６】また、本実施例によるＰＬＬシステムは、
オーディオ機器に限らず、例えばＤＶＣＲ等のビデオ機
器等にも適用することができる。その場合、垂直同期信
号や水平同期信号がノード用同期信号となる。

【００６７】さらに、ネットワークのノードが、マスタ
１とスレーブ１１の２つの場合を説明したが、３つ以上
接続することもできる。ネットワークを構成するには、
通信ケーブルで各ノードを接続する場合に限らず、無線
により各ノード間の通信を行ってもよい。

【００６８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
通信用クロック信号が同期化されている通信系において
は、同期化情報を通信することなく同期が可能となる。
複数のノードをネットワークに接続し、各ノードにこの
デジタル通信用ＰＬＬシステムを搭載すれば、各ノード
におけるノード用同期信号を互いに同期化させることが
できる。同期化情報を通信しなくてよいので、通信のバ
ンド幅を有効に使用することができる。また、通信に失
敗しても、確実に同期化を行うことができる。

【図面の簡単な説明】

【図１】本発明の実施例によるデジタル通信用ＰＬＬシ
ステムを用いたデジタル通信システムを示すブロック図
である。

【図２】クロック信号のタイミングチャートである。

【図３】従来技術によるデジタル通信システムを示すブ
ロック図である。

【図４】ＩＥＥＥ１３９４規格のアイソクロナス（isoc
hronous ）通信の例を示す図である。

【符号の説明】

１マスタ（オーディオ機器）１１スレーブ（オーディオ機器）２，１２通信インターフェース３Ａ／Ｄ変換器１３Ｄ／Ａ変換器４，１４ＰＬＬ回路５，１５位相比較回路６，１６フィルタ７，１７ＶＣＯ回路８，１８クロック生成回路９，１９バスタイマ分周回路２０通信ケーブル５１マスタ（オーディオ機器）６１スレーブ（オーディオ機器）５２，６２通信インターフェース５３Ａ／Ｄ変換器６３Ｄ／Ａ変換器５４基準クロック生成回路５５分周回路５８クロック生成回路５９タイムスタンプ生成回路６４ＰＬＬ回路６５位相比較回路６６フィルタ６７ＶＣＯ回路６８クロック生成回路６９タイミングパルス発生回路７０通信ケーブルＳＰサイクルスタートパケットＰＨパケットヘッダＤＴデータ

Claims

【特許請求の範囲】

【請求項１】通信用クロック信号を分周して、通信用
クロック信号の周波数とノード用同期信号の周波数との
いずれをも割り切り得る周波数の位相ロック信号を生成
する分周手段（９）と、前記位相ロック信号に位相をロックさせたノード用同期
信号を出力する位相ロック手段（４）とを有するデジタ
ル通信用ＰＬＬシステム。
【請求項２】請求項１記載のデジタル通信用ＰＬＬシ
ステムへデジタルデータを送信するための第１の通信イ
ンターフェース（２）を有する第１のノード（１）と、請求項１記載のデジタル通信用ＰＬＬシステムからのデ
ジタルデータを受信するための第２の通信インターフェ
ース（１２）を有する第２のノード（１１）と、前記第１および第２の通信インターフェースを結ぶ通信
ケーブル（２０）とを有するデジタル通信システム。
【請求項３】通信用クロック信号を分周して、通信用
クロック信号の周波数とノード用同期信号の周波数との
いずれをも割り切り得る周波数の位相ロック信号を生成
する工程と、前記位相ロック信号に位相をロックさせたノード用同期
信号を出力する工程とを含むデジタル通信用ＰＬＬ方
法。