JPH09260425A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH09260425A JPH09260425A JP7259596A JP7259596A JPH09260425A JP H09260425 A JPH09260425 A JP H09260425A JP 7259596 A JP7259596 A JP 7259596A JP 7259596 A JP7259596 A JP 7259596A JP H09260425 A JPH09260425 A JP H09260425A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 パッケージの小型化が可能で、プリンと基板
への接続にボンディングワイヤ形成の必要がなく、電気
特性・熱特性に優れ、かつ、信頼性の高く集積度の高い
多層の半導体パッケージを提供する。 【解決手段】 半導体チップ２が搭載されるパッケージ
基板１の同じ面に半導体チップのパッド９と対応したク
リップチップパッド４を有し、かつパッケージ基板１の
反対面にはプリント基板１０への実装のためのランド６
が設けられており、上記クリップチップパッド４とはバ
イア８で接続されているチップと同等サイズのいわゆる
キャビティアップ構造のＢＧＡパッケージにする。ま
た、該パッケージのプリント基板１０への接続に半田ボ
ール５を使用した。さらに、セラミック材料として窒化
アルミニウムを使用した半導体パッケージである。
への接続にボンディングワイヤ形成の必要がなく、電気
特性・熱特性に優れ、かつ、信頼性の高く集積度の高い
多層の半導体パッケージを提供する。 【解決手段】 半導体チップ２が搭載されるパッケージ
基板１の同じ面に半導体チップのパッド９と対応したク
リップチップパッド４を有し、かつパッケージ基板１の
反対面にはプリント基板１０への実装のためのランド６
が設けられており、上記クリップチップパッド４とはバ
イア８で接続されているチップと同等サイズのいわゆる
キャビティアップ構造のＢＧＡパッケージにする。ま
た、該パッケージのプリント基板１０への接続に半田ボ
ール５を使用した。さらに、セラミック材料として窒化
アルミニウムを使用した半導体パッケージである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップが搭
載されるパッケージ基板およびこれを用いた半導体パッ
ケージに関するものである。
載されるパッケージ基板およびこれを用いた半導体パッ
ケージに関するものである。
【０００２】
【従来の技術】現在、ＬＳＩはパソコン等のコンピュー
タ機器、電話機等の携帯用機器、プリンタ、コピー、テ
レビ、ビデオ等の電子機器間で多くの範囲で用いられて
いる。従って、半導体パッケージは、高集積化、高速
化、大消費電力化、大型チップ化等の傾向にあるＬＳＩ
に対応した性能が要求される。さらに、ＬＳＩの高速化
により半導体パッケージも高速信号を扱う必要があるた
めに高周波に対応できるような電気特性が要求される。
タ機器、電話機等の携帯用機器、プリンタ、コピー、テ
レビ、ビデオ等の電子機器間で多くの範囲で用いられて
いる。従って、半導体パッケージは、高集積化、高速
化、大消費電力化、大型チップ化等の傾向にあるＬＳＩ
に対応した性能が要求される。さらに、ＬＳＩの高速化
により半導体パッケージも高速信号を扱う必要があるた
めに高周波に対応できるような電気特性が要求される。
【０００３】パッケージ方法の一つであるＢＧＡパッケ
ージは、配線接続の入出力部分にバンプを使用する方法
である。ＢＧＡパッケージは、従来の他の方法に比較し
て短距離の接続に加えて、狭ピッチ、多ピン化が容易と
なり、さらにインダクタンスの増加を抑えることが可能
になり高速信号の反射、遅延等の改善を図ることが可能
になるなど、多くの利点がある。
ージは、配線接続の入出力部分にバンプを使用する方法
である。ＢＧＡパッケージは、従来の他の方法に比較し
て短距離の接続に加えて、狭ピッチ、多ピン化が容易と
なり、さらにインダクタンスの増加を抑えることが可能
になり高速信号の反射、遅延等の改善を図ることが可能
になるなど、多くの利点がある。
【０００４】
【発明が解決しようとする課題】しかし、ＢＧＡパッケ
ージとしては、図２に示すようにキャビティダウン構造
が使用されている。プリント基板１０の上面に接合板１
２に接合した半導体チップ２とパッケージ基板１が同一
面に搭載されている。半導体チップ２とパッケージ基板
１はボンディングワイヤ１１により接続されている。配
線パターン１３とプリント基板１０は半田ボール５によ
り接続されている。半導体チップ２が搭載される面と同
じ側の面にプリント基板１０への実装のためのランドを
設けた構造を有している。
ージとしては、図２に示すようにキャビティダウン構造
が使用されている。プリント基板１０の上面に接合板１
２に接合した半導体チップ２とパッケージ基板１が同一
面に搭載されている。半導体チップ２とパッケージ基板
１はボンディングワイヤ１１により接続されている。配
線パターン１３とプリント基板１０は半田ボール５によ
り接続されている。半導体チップ２が搭載される面と同
じ側の面にプリント基板１０への実装のためのランドを
設けた構造を有している。
【０００５】集積化の面から見ると、この構造でもさら
にピン数が増えるとボンディングワイヤ１１のためにパ
ッケージサイズが大きくなってしまい小型化要請に反す
る。また、電気特性の面から見ると、ボンディングワイ
ヤ１１の総長が長くなることから配線抵抗・インダクタ
ンスが増大する等の問題が生ずる。一方、熱的な面から
見ると、この構造は半導体チップ２が接合板１２により
上部が塞がれているために放熱が困難であり、またプリ
ント基板１０への伝熱が接合板１２−パッケージ基板１
−プリント基板１０を経由するために熱抵抗が大きい等
の問題がある。
にピン数が増えるとボンディングワイヤ１１のためにパ
ッケージサイズが大きくなってしまい小型化要請に反す
る。また、電気特性の面から見ると、ボンディングワイ
ヤ１１の総長が長くなることから配線抵抗・インダクタ
ンスが増大する等の問題が生ずる。一方、熱的な面から
見ると、この構造は半導体チップ２が接合板１２により
上部が塞がれているために放熱が困難であり、またプリ
ント基板１０への伝熱が接合板１２−パッケージ基板１
−プリント基板１０を経由するために熱抵抗が大きい等
の問題がある。
【０００６】そこで、本発明は、上述の問題点に鑑み
て、ＢＧＡ型の利点を生かしつつ更に半導体パッケージ
を小型化し、実装した場合の電気特性に優れ、かつ、放
熱性が高く半導体チップの温度上昇を抑えることができ
るパッケージ基板又はこれを用いた半導体パッケージを
提供することを課題としている。
て、ＢＧＡ型の利点を生かしつつ更に半導体パッケージ
を小型化し、実装した場合の電気特性に優れ、かつ、放
熱性が高く半導体チップの温度上昇を抑えることができ
るパッケージ基板又はこれを用いた半導体パッケージを
提供することを課題としている。
【０００７】
【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、基板の半導体チップが搭
載される面に、半導体チップのパッドと対応したバンプ
により接続するためのフリップチップパッドを有し、こ
れらのパッドを用いてバンプにより半導体チップを接続
してなることを特徴とする。
めに、請求項１記載の発明は、基板の半導体チップが搭
載される面に、半導体チップのパッドと対応したバンプ
により接続するためのフリップチップパッドを有し、こ
れらのパッドを用いてバンプにより半導体チップを接続
してなることを特徴とする。
【０００８】ここで、本発明の半導体パッケージは半導
体チップとパッケージ基板とはバンプ（突起電極）と呼
ばれる金属性の突起を用いて接続するが、半導体チップ
のパッドと対応したバンプ接続用のフリップチップパッ
ドが形成され、バイアにて下面のランドと接続される。
パッドとランドはバイアのみで接続されために配線部の
形成が不要である。従来のワイヤボンディング法では半
導体チップが搭載される領域の外側にボンディングパッ
ドを形成するための領域が必要になる。このために、バ
ンプを使用する本発明は、半導体パッケージの集積化・
高密度化を容易に図ることができる。
体チップとパッケージ基板とはバンプ（突起電極）と呼
ばれる金属性の突起を用いて接続するが、半導体チップ
のパッドと対応したバンプ接続用のフリップチップパッ
ドが形成され、バイアにて下面のランドと接続される。
パッドとランドはバイアのみで接続されために配線部の
形成が不要である。従来のワイヤボンディング法では半
導体チップが搭載される領域の外側にボンディングパッ
ドを形成するための領域が必要になる。このために、バ
ンプを使用する本発明は、半導体パッケージの集積化・
高密度化を容易に図ることができる。
【０００９】電気的特性の観点からは、ボンディングワ
イヤによる電気抵抗、インダクタンス、キャパシタンス
等が増加するために電力消費量が増加し、また、高周波
数の信号の場合信号の遅延による誤動作の原因となる。
この点バンプによる場合は電気抵抗の増加等を抑えるこ
とができるため誤動作の発生を抑えることができる。さ
らに、熱的な面から見ると、半導体チップで発生した熱
は、フリップチップからパッケージ、半田ボールを介し
てプリント基板へ放熱されるために、従来のキャビティ
ダウン構造のＢＧＡ型でのワイヤボンディング法による
熱伝達と比較すると熱抵抗が小さく放熱フィンを使用し
なくとも温度上昇を抑えることができる。
イヤによる電気抵抗、インダクタンス、キャパシタンス
等が増加するために電力消費量が増加し、また、高周波
数の信号の場合信号の遅延による誤動作の原因となる。
この点バンプによる場合は電気抵抗の増加等を抑えるこ
とができるため誤動作の発生を抑えることができる。さ
らに、熱的な面から見ると、半導体チップで発生した熱
は、フリップチップからパッケージ、半田ボールを介し
てプリント基板へ放熱されるために、従来のキャビティ
ダウン構造のＢＧＡ型でのワイヤボンディング法による
熱伝達と比較すると熱抵抗が小さく放熱フィンを使用し
なくとも温度上昇を抑えることができる。
【００１０】また、半導体チップとパッケージ基板の間
を封止する。封止材料により半導体チップを覆う必要が
ないために大気中に解放されているため、放熱が良好で
あり半導体の温度上昇を抑えることができる。半導体チ
ップ搭載後は、該チップを保護するため樹脂等により封
止される。封止材料は特に樹脂に限定するものではな
い。バンプは、電極間を接続するために用いる金属性の
突起であり、Ａｕ，Ｐｂ−Ｓｎ合金等から適宜選択する
ことができる。また、半導体チップは、ＭＰＵ、メモリ
ー用ＬＳＩ等適宜選択して使用することができる。
を封止する。封止材料により半導体チップを覆う必要が
ないために大気中に解放されているため、放熱が良好で
あり半導体の温度上昇を抑えることができる。半導体チ
ップ搭載後は、該チップを保護するため樹脂等により封
止される。封止材料は特に樹脂に限定するものではな
い。バンプは、電極間を接続するために用いる金属性の
突起であり、Ａｕ，Ｐｂ−Ｓｎ合金等から適宜選択する
ことができる。また、半導体チップは、ＭＰＵ、メモリ
ー用ＬＳＩ等適宜選択して使用することができる。
【００１１】また、請求項２記載の発明は、半導体チッ
プを搭載する面と反対の面に、フリップチップパッドと
バイアにより接続されているプリント基板への実装のた
めのランドを有する構造のパッケージ基板である。本発
明のパッケージ基板はプリント基板に実装するためにバ
イアを設けた。このため、従来のＰＧＡ法のようなピン
が必要がない分だけ電気特性に優れ、また、スペースを
小さくすることができる。さらに、バイアは一般には、
Ｃｕ，Ｗを含むペーストにより充填されるために熱伝達
性も高いため半導体チップで発生した熱はプリント基板
に放熱し半導体チップの温度上昇が抑えることが可能に
なった。バイアは、Ｃｕ，Ｗペーストを用いて充填する
ことができる。
プを搭載する面と反対の面に、フリップチップパッドと
バイアにより接続されているプリント基板への実装のた
めのランドを有する構造のパッケージ基板である。本発
明のパッケージ基板はプリント基板に実装するためにバ
イアを設けた。このため、従来のＰＧＡ法のようなピン
が必要がない分だけ電気特性に優れ、また、スペースを
小さくすることができる。さらに、バイアは一般には、
Ｃｕ，Ｗを含むペーストにより充填されるために熱伝達
性も高いため半導体チップで発生した熱はプリント基板
に放熱し半導体チップの温度上昇が抑えることが可能に
なった。バイアは、Ｃｕ，Ｗペーストを用いて充填する
ことができる。
【００１２】請求項３記載のパッケージ基板が窒化アル
ミニウムとしたＢＧＡ型半導体パッケージである。ここ
で、窒化アルミニウムは熱伝達係数が高く、かつ熱膨張
率が半導体チップに用いられるシリコンに近い性質を有
する。本発明の半導体パッケージは、高熱伝導性の窒化
アルミニウムを使用するために、半田ボール等を介して
プリント基板に放熱される熱量が増えて半導体チップの
温度上昇を抑えることができる。パッケージ基板の温度
の偏在することが少なく空気中への放熱が大くなり、放
熱フィンとしての機能を合わせて有する。熱伝導率は、
150 〜250 Ｗ／ｍ・Ｋで、半導体チップに一般的に使用
されるアルミナ（Ａｌ2 Ｏ3 ）の約１０倍である。ま
た、熱膨張係数は4.5 ×10-6／Ｋで、アルミナの6 〜7
×10-6／Ｋに対してシリコンに近い値を示すため、温度
の上昇による膨脹による差が小さくバンプの接続面のず
れが生じにくく破断することがない高信頼性を併せて得
ることができた。
ミニウムとしたＢＧＡ型半導体パッケージである。ここ
で、窒化アルミニウムは熱伝達係数が高く、かつ熱膨張
率が半導体チップに用いられるシリコンに近い性質を有
する。本発明の半導体パッケージは、高熱伝導性の窒化
アルミニウムを使用するために、半田ボール等を介して
プリント基板に放熱される熱量が増えて半導体チップの
温度上昇を抑えることができる。パッケージ基板の温度
の偏在することが少なく空気中への放熱が大くなり、放
熱フィンとしての機能を合わせて有する。熱伝導率は、
150 〜250 Ｗ／ｍ・Ｋで、半導体チップに一般的に使用
されるアルミナ（Ａｌ2 Ｏ3 ）の約１０倍である。ま
た、熱膨張係数は4.5 ×10-6／Ｋで、アルミナの6 〜7
×10-6／Ｋに対してシリコンに近い値を示すため、温度
の上昇による膨脹による差が小さくバンプの接続面のず
れが生じにくく破断することがない高信頼性を併せて得
ることができた。
【００１３】請求項４記載の発明は、パッケージ基板が
半導体チップと同等の大きさであることを特徴とする半
導体パッケージである。これにより集積度の向上を図る
ことができる。パッケージ基板は半導体チップ固定のた
めに一般的に樹脂で封止される。樹脂の熱伝導率は１０
−４オーダーで１００倍もセラミックスより小さい。従
って、パッケージ基板が大きくとも半導体チップは樹脂
で覆われてしまうために空中に対する放熱が少ない。ま
た逆に、小さい場合は樹脂封止は樹脂の粘度が大きくな
いと流れ落ちてしまうために製造が困難であり、実用的
ではない。そこで、本発明の半導体パッケージはその利
点を最大に生かし、できるだけ小型化の要請のためには
半導体チップと同等の大きさにするのが良い。
半導体チップと同等の大きさであることを特徴とする半
導体パッケージである。これにより集積度の向上を図る
ことができる。パッケージ基板は半導体チップ固定のた
めに一般的に樹脂で封止される。樹脂の熱伝導率は１０
−４オーダーで１００倍もセラミックスより小さい。従
って、パッケージ基板が大きくとも半導体チップは樹脂
で覆われてしまうために空中に対する放熱が少ない。ま
た逆に、小さい場合は樹脂封止は樹脂の粘度が大きくな
いと流れ落ちてしまうために製造が困難であり、実用的
ではない。そこで、本発明の半導体パッケージはその利
点を最大に生かし、できるだけ小型化の要請のためには
半導体チップと同等の大きさにするのが良い。
【００１４】請求項５記載のパッケージ基板の内部に電
源、接地線、信号等の配線を有する多層基板とした半導
体パッケージである。本発明の半導体パッケージは、窒
化アルミニウムの半導体パッケージ基板は他の酸化物と
同様に絶縁性が高いために多層にすることが可能であ
る。更に、熱伝導率が大きいためにパッケージ基板内で
熱が発生してもその層内、または配線内に止まること無
く伝達されるために局部的な熱による電気信号の障害の
発生の可能性は少ない。従って、窒素化アルミニウムを
使用するパッケージ基板を多層にすることにより集積度
が向上し、高密度の半導体パッケージを達成することが
できる。
源、接地線、信号等の配線を有する多層基板とした半導
体パッケージである。本発明の半導体パッケージは、窒
化アルミニウムの半導体パッケージ基板は他の酸化物と
同様に絶縁性が高いために多層にすることが可能であ
る。更に、熱伝導率が大きいためにパッケージ基板内で
熱が発生してもその層内、または配線内に止まること無
く伝達されるために局部的な熱による電気信号の障害の
発生の可能性は少ない。従って、窒素化アルミニウムを
使用するパッケージ基板を多層にすることにより集積度
が向上し、高密度の半導体パッケージを達成することが
できる。
【００１５】
【発明の実施の形態】本発明の半導体パッケージの一実
施例を、図１に基づいて具体的に説明する。半導体チッ
プ２はバンプ３を通じてパッケージ基板１のフリップチ
ップパッド４により接続されている。パッケージ基板１
内は、フリップチップパッド４に対応したバイア８が設
けられている。バイア８内はタングステンペースト等に
より充填されていて電気伝導性を有している。パッケー
ジ基板１には半田ボール５を接続するためのランド６が
設けられている。プリント基板９は半田ボール５によっ
て接続することによって、半導体チップ２と連続的に接
続することになる。バンプとしては、材質は高融点半
田、Ａｕ，Ｉｎ合金等を適宜選択して使用することがで
きる。半田ボールは、Ｐｂ−Ｓｎ，Ｐｂ−Ｓｎ−Ａｇ合
金等を適宜使用することができる。
施例を、図１に基づいて具体的に説明する。半導体チッ
プ２はバンプ３を通じてパッケージ基板１のフリップチ
ップパッド４により接続されている。パッケージ基板１
内は、フリップチップパッド４に対応したバイア８が設
けられている。バイア８内はタングステンペースト等に
より充填されていて電気伝導性を有している。パッケー
ジ基板１には半田ボール５を接続するためのランド６が
設けられている。プリント基板９は半田ボール５によっ
て接続することによって、半導体チップ２と連続的に接
続することになる。バンプとしては、材質は高融点半
田、Ａｕ，Ｉｎ合金等を適宜選択して使用することがで
きる。半田ボールは、Ｐｂ−Ｓｎ，Ｐｂ−Ｓｎ−Ａｇ合
金等を適宜使用することができる。
【００１６】（実施例１）パッケージ基板に窒化アルミ
ニウム粉末により未焼成のシート（グリーンシート）を
作成して、不活性雰囲気中で１９００℃で焼成した。大
きさは、１５ｍｍ□で、厚さは０．６ｍｍであった。ピ
ン数は６７６ピンである。同じ材料で作製した従来のＢ
ＧＡキャビティダウン構造半導体パッケージと比較し
た。この場合、６７６ピンではパッケージサイズは４５
ｍｍ□必要であり、本発明によれば、実装面積を従来の
約１２％にすることができた。また本発明によれば、熱
抵抗を約２０％低減することができた。また、繰り返し
使用の信頼性は約９倍に延ばすことができた。
ニウム粉末により未焼成のシート（グリーンシート）を
作成して、不活性雰囲気中で１９００℃で焼成した。大
きさは、１５ｍｍ□で、厚さは０．６ｍｍであった。ピ
ン数は６７６ピンである。同じ材料で作製した従来のＢ
ＧＡキャビティダウン構造半導体パッケージと比較し
た。この場合、６７６ピンではパッケージサイズは４５
ｍｍ□必要であり、本発明によれば、実装面積を従来の
約１２％にすることができた。また本発明によれば、熱
抵抗を約２０％低減することができた。また、繰り返し
使用の信頼性は約９倍に延ばすことができた。
【００１７】
【発明の効果】以上のように、本発明のパッケージ基板
により集積度を上げ、高密度のパッケージ基板を得るこ
とができた。さらに、本発明のパッケージ基板により高
出力または高周波信号の半導体チップを用いた場合でも
半導体チップの温度上昇を抑えるとともに、誤動作の発
生を減少させ信頼性を向上することができた。
により集積度を上げ、高密度のパッケージ基板を得るこ
とができた。さらに、本発明のパッケージ基板により高
出力または高周波信号の半導体チップを用いた場合でも
半導体チップの温度上昇を抑えるとともに、誤動作の発
生を減少させ信頼性を向上することができた。
【図１】本発明の一実施例を示す概略図である。
【図２】従来の半導体パッケージのＢＧＡ法のキャビテ
ィダウン構造の例を示す概略図である。
ィダウン構造の例を示す概略図である。
１ パッケージ基板 ２ 半導体チップ ３ バンプ ４ フリップチップパッド ５ 半田ボール ６ ランド ７ 封止樹脂 ８ バイア ９ 半導体チップパッド １０ プリント基板 １１ ボンディングワイヤ １２ 接合板 １３ 配線パターン
Claims (5)
- 【請求項１】 基板の半導体チップを搭載する面に、半
導体チップのパッドと対応しかつバンプにより接続する
ためのフリップチップパッドを有し、該バンプにより半
導体チップを接続してなることを特徴とする半導体パッ
ケージ。 - 【請求項２】 半導体チップを搭載する面と反対の面に
プリント基板への実装のためのランドを有し、該ランド
と前記フリップチップパッドとはパッケージ基板を貫通
するバイアにより接続されていることを特徴とする請求
項１記載の半導体パッケージ。 - 【請求項３】 請求項１又は２記載のパッケージ基板が
窒化アルミニウムであることを特徴とする半導体パッケ
ージ。 - 【請求項４】 パッケージ基板が半導体チップと同等の
大きさであることを特徴とする請求項３記載の半導体パ
ッケージ。 - 【請求項５】 パッケージ基板の内部に配線を形成し多
層基板としたことを特徴とする請求項３又は４記載の半
導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7259596A JPH09260425A (ja) | 1996-03-27 | 1996-03-27 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7259596A JPH09260425A (ja) | 1996-03-27 | 1996-03-27 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260425A true JPH09260425A (ja) | 1997-10-03 |
Family
ID=13493921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7259596A Pending JPH09260425A (ja) | 1996-03-27 | 1996-03-27 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103839899A (zh) * | 2012-11-20 | 2014-06-04 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
-
1996
- 1996-03-27 JP JP7259596A patent/JPH09260425A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103839899A (zh) * | 2012-11-20 | 2014-06-04 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
| CN103839899B (zh) * | 2012-11-20 | 2017-04-12 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
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