JPH09260247A - パタン転写方法及びパタン転写用データの作成方法 - Google Patents
パタン転写方法及びパタン転写用データの作成方法Info
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- JPH09260247A JPH09260247A JP6576896A JP6576896A JPH09260247A JP H09260247 A JPH09260247 A JP H09260247A JP 6576896 A JP6576896 A JP 6576896A JP 6576896 A JP6576896 A JP 6576896A JP H09260247 A JPH09260247 A JP H09260247A
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Abstract
(57)【要約】
【課題】電子線露光法を用いたパタン形成方法におい
て、必要重ね合わせ精度を達成しつつスループットを向
上する。 【解決手段】転写パタンを許容重ね合わせ誤差範囲に応
じて複数の領域に分割する工程と、電子線がビームドリ
フト現象により所望の描画位置からずれるずれ量の最大
変化率を求める工程と、上記分割した領域毎に上記最大
変化率及び許容重ね合わせ誤差範囲から電子線の照射位
置を校正するビームドリフト補正を行う時間間隔を決定
する工程と、上記領域毎に決定された時間間隔毎にビー
ムドリフト補正を行いながら上記領域内のパタンを描画
する工程を含む。
て、必要重ね合わせ精度を達成しつつスループットを向
上する。 【解決手段】転写パタンを許容重ね合わせ誤差範囲に応
じて複数の領域に分割する工程と、電子線がビームドリ
フト現象により所望の描画位置からずれるずれ量の最大
変化率を求める工程と、上記分割した領域毎に上記最大
変化率及び許容重ね合わせ誤差範囲から電子線の照射位
置を校正するビームドリフト補正を行う時間間隔を決定
する工程と、上記領域毎に決定された時間間隔毎にビー
ムドリフト補正を行いながら上記領域内のパタンを描画
する工程を含む。
Description
【０００１】
【発明の属する技術分野】本発明は各種固体素子を製造
する際に用いるパタン形成方法，パタンデータ作成方
法、及びこれを用いて製造した固体素子に関する。
する際に用いるパタン形成方法，パタンデータ作成方
法、及びこれを用いて製造した固体素子に関する。
【０００２】
【従来の技術】微細加工技術のひとつに電子線を用いて
パタンを描画あるいは転写する電子線露光法がある。電
子線露光法の方式としては、矩形状に成形した電子線を
用いて基板上にパタンを直接描く可変矩形型電子線描画
法や、ある所定の図形状に成形したパタン状の電子線を
繰り返し転写するセルプロジェクション方式電子線露光
法など、いくつかの露光方式が開発されてきた。
パタンを描画あるいは転写する電子線露光法がある。電
子線露光法の方式としては、矩形状に成形した電子線を
用いて基板上にパタンを直接描く可変矩形型電子線描画
法や、ある所定の図形状に成形したパタン状の電子線を
繰り返し転写するセルプロジェクション方式電子線露光
法など、いくつかの露光方式が開発されてきた。
【０００３】電子線露光法を用いて基板上にパタンを転
写する際、パタン描画位置（あるいはパタン転写位置）
が描画時間とともに所望の位置からシフトしてしまう電
子線のビームドリフト現象が生じる。このビームドリフ
ト現象によるパタン描画（転写）位置の所望の位置から
のずれは、重ね合わせ露光時の重ね合わせ精度の劣化を
生じさせてしまう。そこで、所定の時間毎に基板ステー
ジ上の基準マークパタン位置を検出して電子線ビームの
位置を校正する、ビームドリフト補正が行われている。
写する際、パタン描画位置（あるいはパタン転写位置）
が描画時間とともに所望の位置からシフトしてしまう電
子線のビームドリフト現象が生じる。このビームドリフ
ト現象によるパタン描画（転写）位置の所望の位置から
のずれは、重ね合わせ露光時の重ね合わせ精度の劣化を
生じさせてしまう。そこで、所定の時間毎に基板ステー
ジ上の基準マークパタン位置を検出して電子線ビームの
位置を校正する、ビームドリフト補正が行われている。
【０００４】
【発明が解決しようとする課題】上記方法では、ビーム
ドリフト補正直後に描画したパタンの位置は所望の位置
に対するずれが最も小さくなるのに対して、ビームドリ
フト補正直前のパタンの位置は最もずれ量が大きくなっ
てしまうおそれがある。このため、特にビームドリフト
補正直前に描画したパタン領域での重ね合わせ精度の劣
化という問題があった。また、重ね合わせ精度の劣化を
抑えるためにビームドリフト補正の時間間隔を短くする
とマスクパタン露光の所要時間の増大によるスループッ
トの低下，生産コストの上昇という問題もあった。
ドリフト補正直後に描画したパタンの位置は所望の位置
に対するずれが最も小さくなるのに対して、ビームドリ
フト補正直前のパタンの位置は最もずれ量が大きくなっ
てしまうおそれがある。このため、特にビームドリフト
補正直前に描画したパタン領域での重ね合わせ精度の劣
化という問題があった。また、重ね合わせ精度の劣化を
抑えるためにビームドリフト補正の時間間隔を短くする
とマスクパタン露光の所要時間の増大によるスループッ
トの低下，生産コストの上昇という問題もあった。
【０００５】
【課題を解決するための手段】上記問題は、基板上に電
子線を照射することにより基板上に形成されたパタンに
対して位置決めしてパタンを重ね合わせ転写するパタン
転写方法において、転写パタンを許容重ね合わせ誤差範
囲に応じて複数の領域に分割する工程と、電子線がビー
ムドリフト現象により所望の描画位置からずれるずれ量
の最大変化率を求める工程と、上記分割した領域毎に上
記最大変化率及び許容重ね合わせ誤差範囲から電子線の
照射位置を校正するビームドリフト補正を行う時間間隔
を決定する工程と、上記領域毎に決定された時間間隔毎
にビームドリフト補正を行いながら上記領域内のパタン
を描画する工程を含むパタン形成方法により解決され
る。
子線を照射することにより基板上に形成されたパタンに
対して位置決めしてパタンを重ね合わせ転写するパタン
転写方法において、転写パタンを許容重ね合わせ誤差範
囲に応じて複数の領域に分割する工程と、電子線がビー
ムドリフト現象により所望の描画位置からずれるずれ量
の最大変化率を求める工程と、上記分割した領域毎に上
記最大変化率及び許容重ね合わせ誤差範囲から電子線の
照射位置を校正するビームドリフト補正を行う時間間隔
を決定する工程と、上記領域毎に決定された時間間隔毎
にビームドリフト補正を行いながら上記領域内のパタン
を描画する工程を含むパタン形成方法により解決され
る。
【０００６】また、上記問題は、転写パタンを許容重ね
合わせ誤差範囲に応じて複数の領域に分割する工程と、
電子線がビームドリフト現象により所望の描画位置から
ずれるずれ量の最大変化率を求める工程と、上記分割し
た領域毎に上記最大変化率及び許容重ね合わせ誤差範囲
から電子線の照射位置を校正するビームドリフト補正を
行う時間間隔を決定する工程と、電子線を用いてパタン
を描画する際のビームドリフト補正の時間間隔を決定す
る工程と、上記ビームドリフト補正の時間間隔内を上記
領域毎に決定したビームドリフト補正の時間間隔を用い
て複数の時間区分に分割する工程と、上記時間区分毎に
上記分割した領域内のパタンを描画する工程を含むパタ
ン形成方法によっても解決される。
合わせ誤差範囲に応じて複数の領域に分割する工程と、
電子線がビームドリフト現象により所望の描画位置から
ずれるずれ量の最大変化率を求める工程と、上記分割し
た領域毎に上記最大変化率及び許容重ね合わせ誤差範囲
から電子線の照射位置を校正するビームドリフト補正を
行う時間間隔を決定する工程と、電子線を用いてパタン
を描画する際のビームドリフト補正の時間間隔を決定す
る工程と、上記ビームドリフト補正の時間間隔内を上記
領域毎に決定したビームドリフト補正の時間間隔を用い
て複数の時間区分に分割する工程と、上記時間区分毎に
上記分割した領域内のパタンを描画する工程を含むパタ
ン形成方法によっても解決される。
【０００７】また、上記問題は、基板上に電子線を照射
することにより基板上に形成されたパタンに対して位置
決めしてパタンを重ね合わせ転写するパタン転写方法で
用いる描画用パタンデータの作成方法において、設計パ
タンデータを許容重ね合わせ誤差範囲に応じて複数の領
域に分割する工程と、上記分割した領域毎に描画用パタ
ンデータを作成する、描画用パタンデータの作成方法と
これにより作成した描画用パタンデータにより解決され
る。
することにより基板上に形成されたパタンに対して位置
決めしてパタンを重ね合わせ転写するパタン転写方法で
用いる描画用パタンデータの作成方法において、設計パ
タンデータを許容重ね合わせ誤差範囲に応じて複数の領
域に分割する工程と、上記分割した領域毎に描画用パタ
ンデータを作成する、描画用パタンデータの作成方法と
これにより作成した描画用パタンデータにより解決され
る。
【０００８】
【発明の実施の形態】以下、本発明の第１の実施例を説
明する。本実施例では、１ギガビットDRAM級の最小加工
寸法１８０ｎｍを有する半導体集積回路素子を製造し
た。
明する。本実施例では、１ギガビットDRAM級の最小加工
寸法１８０ｎｍを有する半導体集積回路素子を製造し
た。
【０００９】本実施例で用いた電子線露光装置の構成概
略を図３に示す。電子銃４０１より放出された電子４０
２は複数の電子レンズ４０３，４０４により集束され偏
向レンズ４０５，４０６により偏向されて基板ステージ
４０７上のウエハ４０８に照射される。この時電子線の
形状は２つのアパーチャ４０９と４１０によって決定さ
れる。第２のアパーチャ４１０の支持台に、例えば図４
に示したようなアパーチャ４２７を搭載し電子線成形レ
ンズ４１１及び４１２により第２アパーチャ支持台４１
０上の任意のアパーチャパタンを選択して使用する。同
時にアパーチャ支持台４０１の中心部には矩形のアパー
チャパタンが形成されているので可変矩形型電子線描画
装置としても使用することができる。
略を図３に示す。電子銃４０１より放出された電子４０
２は複数の電子レンズ４０３，４０４により集束され偏
向レンズ４０５，４０６により偏向されて基板ステージ
４０７上のウエハ４０８に照射される。この時電子線の
形状は２つのアパーチャ４０９と４１０によって決定さ
れる。第２のアパーチャ４１０の支持台に、例えば図４
に示したようなアパーチャ４２７を搭載し電子線成形レ
ンズ４１１及び４１２により第２アパーチャ支持台４１
０上の任意のアパーチャパタンを選択して使用する。同
時にアパーチャ支持台４０１の中心部には矩形のアパー
チャパタンが形成されているので可変矩形型電子線描画
装置としても使用することができる。
【００１０】ウエハ４０８が載置されている基板ステー
ジ４０７の位置はレーザ干渉系によりモニタされてい
て、制御装置４２２により制御，駆動される。基板ステ
ージ４０７上には電子銃，電子レンズ，偏向レンズ，ア
パーチャ位置，電子線の電流値等を調整するための基準
マークパタン４２６，ファラデーカップセンサが設けら
れている。基準マークパタン４２６の中にはビームドリ
フト補正用の基準マークパタンも含まれている。
ジ４０７の位置はレーザ干渉系によりモニタされてい
て、制御装置４２２により制御，駆動される。基板ステ
ージ４０７上には電子銃，電子レンズ，偏向レンズ，ア
パーチャ位置，電子線の電流値等を調整するための基準
マークパタン４２６，ファラデーカップセンサが設けら
れている。基準マークパタン４２６の中にはビームドリ
フト補正用の基準マークパタンも含まれている。
【００１１】ウエハ４０８は試料交換室４１５を介して
試料室４１３の高真空雰囲気を破らずに露光装置外部と
の出し入れが可能である。さらに、試料室４１３内にウ
エハが存在している間に試料交換室４１５内と露光装置
外部とでウエハ交換して試料交換室４１５を真空引きし
ておくことにより、ウエハロード，アンロード時間を短
縮し、スループットを向上することができる。
試料室４１３の高真空雰囲気を破らずに露光装置外部と
の出し入れが可能である。さらに、試料室４１３内にウ
エハが存在している間に試料交換室４１５内と露光装置
外部とでウエハ交換して試料交換室４１５を真空引きし
ておくことにより、ウエハロード，アンロード時間を短
縮し、スループットを向上することができる。
【００１２】露光装置全体のシステムは主制御装置４２
３により制御され、描画用パタンデータ，露光装置設定
データ等を記憶する記憶装置４２４が接続されている。
さらに、主制御装置４２３はネットワーク装置４２５に
接続され、他の露光装置やプロセス装置とデータ通信可
能なように接続されている。また、描画用パタンデータ
もネットワーク装置４２５を介して描画用パタンデータ
作成装置から転送される。なお、描画用パタンデータ作
成装置で作成された描画用パタンデータは磁気テープ等
のデータ記憶手段を介して主制御装置４２３に読み込ま
れ、記憶装置４２４に記憶される場合もある。
３により制御され、描画用パタンデータ，露光装置設定
データ等を記憶する記憶装置４２４が接続されている。
さらに、主制御装置４２３はネットワーク装置４２５に
接続され、他の露光装置やプロセス装置とデータ通信可
能なように接続されている。また、描画用パタンデータ
もネットワーク装置４２５を介して描画用パタンデータ
作成装置から転送される。なお、描画用パタンデータ作
成装置で作成された描画用パタンデータは磁気テープ等
のデータ記憶手段を介して主制御装置４２３に読み込ま
れ、記憶装置４２４に記憶される場合もある。
【００１３】図５は、本実施例で製造した半導体集積回
路素子の製造工程を示す断面図である。図５（ａ）に示
すように、Ｐ型のＳｉ半導体７１を基板に用い。その表
面に公知の素子分離技術を用い素子分離領域７２を形成
する。次に、例えば厚さ150ｎｍの多結晶シリコンと厚
さ２００ｎｍの酸化シリコンを積層した構造のワード線
７３を形成し、さらに化学気相成長法を用いて例えば厚
さ１５０ｎｍの酸化シリコンを被着し、異方的に加工し
てワード線の側壁に酸化シリコンのサイドスペーサ７４
を形成する。次に、通常の方法でｎ拡散層７５を形成す
る。
路素子の製造工程を示す断面図である。図５（ａ）に示
すように、Ｐ型のＳｉ半導体７１を基板に用い。その表
面に公知の素子分離技術を用い素子分離領域７２を形成
する。次に、例えば厚さ150ｎｍの多結晶シリコンと厚
さ２００ｎｍの酸化シリコンを積層した構造のワード線
７３を形成し、さらに化学気相成長法を用いて例えば厚
さ１５０ｎｍの酸化シリコンを被着し、異方的に加工し
てワード線の側壁に酸化シリコンのサイドスペーサ７４
を形成する。次に、通常の方法でｎ拡散層７５を形成す
る。
【００１４】次に図５（ｂ）に示すように、通常の工程
を経て多結晶シリコン又は高融点金属シリサイド、ある
いはこれらの積層膜などからなるデータ線７６を形成す
る。
を経て多結晶シリコン又は高融点金属シリサイド、ある
いはこれらの積層膜などからなるデータ線７６を形成す
る。
【００１５】次に図５（ｃ）に示すように、通常の工程
を経て多結晶シリコンからなる蓄積電極７８を形成す
る。その後、五酸化タンタル，窒化シリコン，酸化シリ
コン，強誘電体、あるいはこれらの複合膜などを被着
し、キャパシタ用絶縁膜７９を形成する。ひきつづき多
結晶シリコン，高融点金属，高融点金属シリサイド、あ
るいはＡｌ，Ｃｕ等の低抵抗な導体を被着しプレート電
極８０を形成する。
を経て多結晶シリコンからなる蓄積電極７８を形成す
る。その後、五酸化タンタル，窒化シリコン，酸化シリ
コン，強誘電体、あるいはこれらの複合膜などを被着
し、キャパシタ用絶縁膜７９を形成する。ひきつづき多
結晶シリコン，高融点金属，高融点金属シリサイド、あ
るいはＡｌ，Ｃｕ等の低抵抗な導体を被着しプレート電
極８０を形成する。
【００１６】次に図５（ｄ）に示すように、通常の工程
を経て配線８１を形成する。次に通常の配線層形成工程
やパッシベーション工程を経て半導体集積回路素子を作
製した。なお、ここでは、代表的な製造工程のみを説明
したが、これ以外は通常の素子製造工程を用いた。
を経て配線８１を形成する。次に通常の配線層形成工程
やパッシベーション工程を経て半導体集積回路素子を作
製した。なお、ここでは、代表的な製造工程のみを説明
したが、これ以外は通常の素子製造工程を用いた。
【００１７】次に、上述の半導体集積回路素子を製造す
るためのリソグラフィ工程で形成したパタンについて説
明する。図６は製造したメモリ素子を構成する代表的な
パタンのメモリ部のパタン配置を示す。
るためのリソグラフィ工程で形成したパタンについて説
明する。図６は製造したメモリ素子を構成する代表的な
パタンのメモリ部のパタン配置を示す。
【００１８】図６（ａ）は作製した第１の素子のパタン
の一例を示す。８２がワード線、８３がデータ線、８４
がアクティブ領域、８５が蓄積電極、８６が電極取り出
し孔のパタンである。
の一例を示す。８２がワード線、８３がデータ線、８４
がアクティブ領域、８５が蓄積電極、８６が電極取り出
し孔のパタンである。
【００１９】図６（ｂ）は作製した第２の素子のパタン
の一例を示したものである。８７がワード線、８８がデ
ータ線、８９がアクティブ領域、９０が蓄積電極、９１
が電極取り出し孔のパタンである。リソグラフィ工程の
中から特に微細パタンの解像が必要な工程に電子線露光
法を用いた。
の一例を示したものである。８７がワード線、８８がデ
ータ線、８９がアクティブ領域、９０が蓄積電極、９１
が電極取り出し孔のパタンである。リソグラフィ工程の
中から特に微細パタンの解像が必要な工程に電子線露光
法を用いた。
【００２０】本実施例では、例えば図６に示したパタン
では電極取り出し孔８６，９１のパタンの形成に電子線
露光法を用いた。
では電極取り出し孔８６，９１のパタンの形成に電子線
露光法を用いた。
【００２１】以下、電極取り出し孔パタンの転写工程を
例に、本発明による電子線露光法を用いたリソグラフィ
工程を図１，図２を用いてさらに説明する。
例に、本発明による電子線露光法を用いたリソグラフィ
工程を図１，図２を用いてさらに説明する。
【００２２】まず、転写パタンを許容重ね合わせ誤差範
囲に応じて複数の領域に分割する。例えば、ダイナミッ
クランダムアクセスメモリ素子では、データを記憶する
メモリ素子パタン領域が最も高い重ね合わせ精度が要求
される。また、メモリ素子からデータを入出力する周辺
回路パタン領域の許容重ね合わせ誤差はメモリ素子部分
よりも大きくなる。
囲に応じて複数の領域に分割する。例えば、ダイナミッ
クランダムアクセスメモリ素子では、データを記憶する
メモリ素子パタン領域が最も高い重ね合わせ精度が要求
される。また、メモリ素子からデータを入出力する周辺
回路パタン領域の許容重ね合わせ誤差はメモリ素子部分
よりも大きくなる。
【００２３】本実施例で製造した半導体集積回路素子の
露光チップ内のパタン配置を図７に模式的に示す。チッ
プ内に最小加工寸法を用いて設計された微細パタンが配
置された第１の領域２２がある。本実施例ではメモリ素
子領域に対応する。第１の領域２２の周辺部には最小加
工寸法より大きな設計ルール寸法で設計されたパタンが
配置された第２の領域２１がある。本実施例では、メモ
リ素子に記憶されたデータを入出力するための回路パタ
ン領域に対応する。第１の領域２２内の許容重ね合わせ
誤差は０±８０ｎｍ以内，第２の領域２１内の許容重ね
合わせ誤差は０±１２０ｎｍであった。
露光チップ内のパタン配置を図７に模式的に示す。チッ
プ内に最小加工寸法を用いて設計された微細パタンが配
置された第１の領域２２がある。本実施例ではメモリ素
子領域に対応する。第１の領域２２の周辺部には最小加
工寸法より大きな設計ルール寸法で設計されたパタンが
配置された第２の領域２１がある。本実施例では、メモ
リ素子に記憶されたデータを入出力するための回路パタ
ン領域に対応する。第１の領域２２内の許容重ね合わせ
誤差は０±８０ｎｍ以内，第２の領域２１内の許容重ね
合わせ誤差は０±１２０ｎｍであった。
【００２４】本実施例で作成したマスクパタン描画用デ
ータのデータ構成を図９に示す。マスクパタンデータは
第１の領域２２を描画するためのデータ３３，第２の領
域２１を描画するためのデータ３５に分けられている。
各データの前にはそれぞれデータ３３，データ３５の内
容に関する情報からなるヘッダーデータ３２，３４が配
置されている。ヘッダーデータ３２，３４は、領域番
号，パタンデータ量，パタン領域サイズ等の情報から構
成されている。さらに、描画パタンデータ全体の内容に
関する情報からなるファイルヘッダーデータ３１及びフ
ァイル終端データ３６から構成されている。ヘッダーデ
ータ３１はデータ作成日時，チップサイズ，チップ内の
分割領域数，分割領域サイズ，分割領域の配置，各領域
の許容重ね合わせ誤差，パタンデータ量、等の情報から
構成されている。
ータのデータ構成を図９に示す。マスクパタンデータは
第１の領域２２を描画するためのデータ３３，第２の領
域２１を描画するためのデータ３５に分けられている。
各データの前にはそれぞれデータ３３，データ３５の内
容に関する情報からなるヘッダーデータ３２，３４が配
置されている。ヘッダーデータ３２，３４は、領域番
号，パタンデータ量，パタン領域サイズ等の情報から構
成されている。さらに、描画パタンデータ全体の内容に
関する情報からなるファイルヘッダーデータ３１及びフ
ァイル終端データ３６から構成されている。ヘッダーデ
ータ３１はデータ作成日時，チップサイズ，チップ内の
分割領域数，分割領域サイズ，分割領域の配置，各領域
の許容重ね合わせ誤差，パタンデータ量、等の情報から
構成されている。
【００２５】次に、電子線がビームドリフト現象により
所望の描画位置からずれるずれ量の最大変化率を求め
る。この最大変化率は、露光装置の機差，設置環境等に
より、露光装置毎に異なった値となる。最大変化率とパ
タン領域に対応した許容重ね合わせ誤差から、各パタン
領域に対してビームドリフト補正が必要な最大時間間隔
が求まる。
所望の描画位置からずれるずれ量の最大変化率を求め
る。この最大変化率は、露光装置の機差，設置環境等に
より、露光装置毎に異なった値となる。最大変化率とパ
タン領域に対応した許容重ね合わせ誤差から、各パタン
領域に対してビームドリフト補正が必要な最大時間間隔
が求まる。
【００２６】本実施例で用いた電子線露光装置では、ビ
ームドリフト量は最大で０.１μｍ／３０分であった。
第１の領域２２では許容重ね合わせ誤差が０±８０ｎｍ
であったので、ビームドリフト分だけを考慮すると描画
時間２４分でビームドリフト量８０ｎｍとなる恐れがあ
ることになる。そこで、本実施例では重ね合わせ誤差の
うち、ビームドリフト分を半分の４０ｎｍ以下を許容範
囲として、第１の領域２２の描画はビームドリフト補正
後１２分以内までで描画することとした。また、第２の
領域２１では許容重ね合わせ誤差から第１の領域２２で
のビームドリフト分以外の成分４０ｎｍを引いた８０ｎ
ｍをビームドリフト分とした。そこで、本実施例では描
画時間２４分以内毎にビームドリフト補正を行うことと
した。
ームドリフト量は最大で０.１μｍ／３０分であった。
第１の領域２２では許容重ね合わせ誤差が０±８０ｎｍ
であったので、ビームドリフト分だけを考慮すると描画
時間２４分でビームドリフト量８０ｎｍとなる恐れがあ
ることになる。そこで、本実施例では重ね合わせ誤差の
うち、ビームドリフト分を半分の４０ｎｍ以下を許容範
囲として、第１の領域２２の描画はビームドリフト補正
後１２分以内までで描画することとした。また、第２の
領域２１では許容重ね合わせ誤差から第１の領域２２で
のビームドリフト分以外の成分４０ｎｍを引いた８０ｎ
ｍをビームドリフト分とした。そこで、本実施例では描
画時間２４分以内毎にビームドリフト補正を行うことと
した。
【００２７】次に、上記領域毎に決定された時間間隔を
もとに、ビームドリフト補正を行いながら上記領域内の
パタンを描画した。
もとに、ビームドリフト補正を行いながら上記領域内の
パタンを描画した。
【００２８】基板上にパタンを描画する前に所定の装置
調整工程を行う。ここでは電子レンズ系のディストーシ
ョン補正，電子線の電流量補正等を行い、パタン描画直
前にビームドリフト補正を行った。
調整工程を行う。ここでは電子レンズ系のディストーシ
ョン補正，電子線の電流量補正等を行い、パタン描画直
前にビームドリフト補正を行った。
【００２９】次に基板上にパタンを描画した。本実施例
では露光装置のビームドリフト量と描画用パタンデータ
を読み込んで得た許容重ね合わせ誤差値から、上述のよ
うに２４分以内毎にビームドリフト補正するとともに、
ビームドリフト補正直後から１２分後までは第１の領域
２２内のパタンをデータ３３を用いて順に露光した。ま
た、１２分後から２４分後までは第２の領域２１内のパ
タンをデータ３５を用いて順に露光した。このとき、ビ
ームドリフト補正後１２分の前後で描画する第１の領域
２２内のパタン位置と第２の領域２１内のパタン位置と
の距離が最小となるように描画することが、スループッ
ト低下を防止するうえで好ましい。ビームドリフト補正
直後から２４分後に再度ビームドリフト補正し、上述の
ようにしてパタン描画を継続した。
では露光装置のビームドリフト量と描画用パタンデータ
を読み込んで得た許容重ね合わせ誤差値から、上述のよ
うに２４分以内毎にビームドリフト補正するとともに、
ビームドリフト補正直後から１２分後までは第１の領域
２２内のパタンをデータ３３を用いて順に露光した。ま
た、１２分後から２４分後までは第２の領域２１内のパ
タンをデータ３５を用いて順に露光した。このとき、ビ
ームドリフト補正後１２分の前後で描画する第１の領域
２２内のパタン位置と第２の領域２１内のパタン位置と
の距離が最小となるように描画することが、スループッ
ト低下を防止するうえで好ましい。ビームドリフト補正
直後から２４分後に再度ビームドリフト補正し、上述の
ようにしてパタン描画を継続した。
【００３０】以上で述べたようにしてチップ内のパタン
を順次描画した。ここで、第１の領域２２内のパタンを
すべて描画する描画時間の方が第２の領域２１内のパタ
ンをすべて描画する描画時間よりも長くなったため、第
２の領域２１内のパタンをすべて描画した後はビームド
リフト補正を１２分毎に行いながら第１の領域２２内の
パタンを描画した。
を順次描画した。ここで、第１の領域２２内のパタンを
すべて描画する描画時間の方が第２の領域２１内のパタ
ンをすべて描画する描画時間よりも長くなったため、第
２の領域２１内のパタンをすべて描画した後はビームド
リフト補正を１２分毎に行いながら第１の領域２２内の
パタンを描画した。
【００３１】以上で述べたようにして大規模集積回路素
子を製造することにより、所望の重ね合わせ精度で所望
のパタンを高精度に転写することができ、高性能の素子
を製造することができる。これにより、重ね合わせずれ
に起因して生じる歩留まりの低下や再生処理工程での所
要時間の増大によるコストの上昇を抑えることが可能と
なる。
子を製造することにより、所望の重ね合わせ精度で所望
のパタンを高精度に転写することができ、高性能の素子
を製造することができる。これにより、重ね合わせずれ
に起因して生じる歩留まりの低下や再生処理工程での所
要時間の増大によるコストの上昇を抑えることが可能と
なる。
【００３２】次に、第２の実施例について説明する。本
実施例では、第１の実施例と同様の１ギガビットＤＲＡ
Ｍ級の最小加工寸法を有する半導体集積回路素子を製造
した。
実施例では、第１の実施例と同様の１ギガビットＤＲＡ
Ｍ級の最小加工寸法を有する半導体集積回路素子を製造
した。
【００３３】第１の実施例と同様にして半導体集積回路
素子を製造した。本実施例では図７に示した第１の領域
２２内のパタンをビームドリフト補正を１２分毎に行い
ながら描画した。次に第２の領域２１内のパタンをビー
ムドリフト補正を２４分毎に行いながら描画した。従来
法ではビームドリフト補正はチップ内のパタンを描画す
る間、一定時間毎にビームドリフト補正していた。例え
ば本実施例の半導体集積回路素子に従来方法を実施した
場合、ビームドリフト補正を双方の領域で１２分毎に行
うことが必要である。これに対して本実施例のようにパ
タン領域毎にビームドリフト補正の時間間隔を変化させ
ることにより、所望の重ね合わせ精度を達成しつつ、描
画時間の短縮を図ることができるので、スループットの
向上に有効である。
素子を製造した。本実施例では図７に示した第１の領域
２２内のパタンをビームドリフト補正を１２分毎に行い
ながら描画した。次に第２の領域２１内のパタンをビー
ムドリフト補正を２４分毎に行いながら描画した。従来
法ではビームドリフト補正はチップ内のパタンを描画す
る間、一定時間毎にビームドリフト補正していた。例え
ば本実施例の半導体集積回路素子に従来方法を実施した
場合、ビームドリフト補正を双方の領域で１２分毎に行
うことが必要である。これに対して本実施例のようにパ
タン領域毎にビームドリフト補正の時間間隔を変化させ
ることにより、所望の重ね合わせ精度を達成しつつ、描
画時間の短縮を図ることができるので、スループットの
向上に有効である。
【００３４】さらに、重ね合わせ誤差に起因した素子特
性の劣化を抑えることができるので、高性能の素子を製
造することも可能となる。
性の劣化を抑えることができるので、高性能の素子を製
造することも可能となる。
【００３５】第３の実施例でも第１の実施例と同様に１
ギガビットＤＲＡＭ級の最小加工寸法を有する半導体集
積回路素子を製造した。図８に露光チップ内のパタン配
置を模式的に示す。
ギガビットＤＲＡＭ級の最小加工寸法を有する半導体集
積回路素子を製造した。図８に露光チップ内のパタン配
置を模式的に示す。
【００３６】チップ内に最小加工寸法を用いて設計され
た微細パタンが配置された第１の領域２２がある。第１
の領域２２の周辺部には最小加工寸法より大きな設計ル
ール寸法で設計されたパタンが配置された第２の領域２
１がある。第３の領域２３は回路動作をチェックするた
めのテスト素子パタンが配置されたパタン領域である。
第１の領域２２内の許容重ね合わせ誤差は０±８０ｎｍ
以内，第２の領域２１内の許容重ね合わせ誤差は０±１
２０ｎｍ，第３の領域２３内の許容重ね合わせ誤差は０
±１００ｎｍであった。
た微細パタンが配置された第１の領域２２がある。第１
の領域２２の周辺部には最小加工寸法より大きな設計ル
ール寸法で設計されたパタンが配置された第２の領域２
１がある。第３の領域２３は回路動作をチェックするた
めのテスト素子パタンが配置されたパタン領域である。
第１の領域２２内の許容重ね合わせ誤差は０±８０ｎｍ
以内，第２の領域２１内の許容重ね合わせ誤差は０±１
２０ｎｍ，第３の領域２３内の許容重ね合わせ誤差は０
±１００ｎｍであった。
【００３７】本実施例におけるパタン描画の工程を図１
０に示す。
０に示す。
【００３８】本実施例では、許容重ね合わせ誤差の小さ
い領域の順、すなわち第１の領域２２，第２の領域２
１，第３の領域２３の順にパタンを描画した。これは、
パタン描画前の装置調整工程で調整した露光装置状態の
経時変化によるパタン描画精度の劣化の影響を抑えるた
めである。ビームドリフト補正の時間間隔は、第１の領
域を描画する際は１２分毎，第２の領域を描画する際は
２４分毎，第３の領域を描画する際は１８分毎とした。
い領域の順、すなわち第１の領域２２，第２の領域２
１，第３の領域２３の順にパタンを描画した。これは、
パタン描画前の装置調整工程で調整した露光装置状態の
経時変化によるパタン描画精度の劣化の影響を抑えるた
めである。ビームドリフト補正の時間間隔は、第１の領
域を描画する際は１２分毎，第２の領域を描画する際は
２４分毎，第３の領域を描画する際は１８分毎とした。
【００３９】以上で述べたようにしてパタンを描画する
ことにより、所望の重ね合わせ精度を達成しつつスルー
プットを従来よりも向上できる。
ことにより、所望の重ね合わせ精度を達成しつつスルー
プットを従来よりも向上できる。
【００４０】第４の実施例では描画用パタンデータを図
１１に示したような構成で作成した。露光装置の単位描
画図形あたりの描画時間と電子線偏向所要時間，基板ス
テージ移動所要時間からパタン描画所要時間を見積も
り、第１の領域２２内のパタン描画用データは描画時間
１２分毎になるように分割し、各分割データ間にビーム
ドリフト補正を行うためのデータ３７を配置した。同様
に、第２の領域２１内のパタン描画用データは描画時間
２４分毎，第３の領域２３内のパタン描画用データは描
画時間１８分毎になるように分割した。
１１に示したような構成で作成した。露光装置の単位描
画図形あたりの描画時間と電子線偏向所要時間，基板ス
テージ移動所要時間からパタン描画所要時間を見積も
り、第１の領域２２内のパタン描画用データは描画時間
１２分毎になるように分割し、各分割データ間にビーム
ドリフト補正を行うためのデータ３７を配置した。同様
に、第２の領域２１内のパタン描画用データは描画時間
２４分毎，第３の領域２３内のパタン描画用データは描
画時間１８分毎になるように分割した。
【００４１】
【発明の効果】以上本発明によれば、電子線露光法を用
いたパタン形成方法においてスループットを向上でき
る。
いたパタン形成方法においてスループットを向上でき
る。
【図１】本発明の一実施例の工程を示した流れ図。
【図２】本発明の一実施例の工程を示した流れ図。
【図３】本発明の一実施例である露光装置構成を示した
模式図。
模式図。
【図４】実施例で用いたアパーチャを示した模式図。
【図５】実施例で製造した半導体装置の製造工程におけ
る素子の一部分を示した断面図。
る素子の一部分を示した断面図。
【図６】実施例で製造した半導体装置の製造工程におけ
る素子パタン配置の一部分を示した平面図。
る素子パタン配置の一部分を示した平面図。
【図７】本発明の一実施例であるチップ内のパタン配置
構成を示した模式図。
構成を示した模式図。
【図８】本発明の一実施例であるチップ内のパタン配置
構成を示した模式図。
構成を示した模式図。
【図９】本発明によるパタンデータの構成例を示した説
明図。
明図。
【図１０】本発明の一実施例の工程を示した流れ図。
【図１１】本発明によるパタンデータの構成例を示した
説明図。
説明図。
２０…露光チップ、２１…第２のパタン領域、２２…第
２のパタン領域、２３…第３のパタン領域、３１…ファ
イルヘッダーデータ、３２…ヘッダーデータ、３３…デ
ータ、３４…ヘッダーデータ、３５…データ、３６…フ
ァイル終端データ、３７…ビームドリフト補正を行うた
めのデータ、３８…ヘッダーデータ、３９…データ、７
１…Ｓｉ半導体基板、７２…素子分離領域、７３，８
２，８７…ワード線、７４…サイドスペーサ、７５…ｎ
拡散層、７６，８３，８８…データ線、７９…キャパシ
タ用絶縁膜、８０…プレート電極、８１…配線、７８，
８５、９０…蓄積電極、８４，８９…アクティブ領域、
８６，９１…電極取り出し孔のパタン、４０１…電子
銃、４０２…電子線、４０３…電子レンズ（電磁）、４
０４…電子レンズ（静電）、４０５…偏向レンズ（電
磁）、４０６…偏向レンズ（静電）、４０７…可動ステ
ージ、４０８…ウエハ、４０９…第１アパーチャ、４１
０…第２アパーチャ支持台、４１１，４１２…電子成形
レンズ、４１３…試料室、４１４…ゲートバルブ、４１
５…試料交換室、４２０,４２１,４２２…制御装置、４
２３…主制御装置、４２４…記憶装置、４２５…ネット
ワーク装置、４２６…基準マークパタン、４２７…アパ
ーチャ。
２のパタン領域、２３…第３のパタン領域、３１…ファ
イルヘッダーデータ、３２…ヘッダーデータ、３３…デ
ータ、３４…ヘッダーデータ、３５…データ、３６…フ
ァイル終端データ、３７…ビームドリフト補正を行うた
めのデータ、３８…ヘッダーデータ、３９…データ、７
１…Ｓｉ半導体基板、７２…素子分離領域、７３，８
２，８７…ワード線、７４…サイドスペーサ、７５…ｎ
拡散層、７６，８３，８８…データ線、７９…キャパシ
タ用絶縁膜、８０…プレート電極、８１…配線、７８，
８５、９０…蓄積電極、８４，８９…アクティブ領域、
８６，９１…電極取り出し孔のパタン、４０１…電子
銃、４０２…電子線、４０３…電子レンズ（電磁）、４
０４…電子レンズ（静電）、４０５…偏向レンズ（電
磁）、４０６…偏向レンズ（静電）、４０７…可動ステ
ージ、４０８…ウエハ、４０９…第１アパーチャ、４１
０…第２アパーチャ支持台、４１１，４１２…電子成形
レンズ、４１３…試料室、４１４…ゲートバルブ、４１
５…試料交換室、４２０,４２１,４２２…制御装置、４
２３…主制御装置、４２４…記憶装置、４２５…ネット
ワーク装置、４２６…基準マークパタン、４２７…アパ
ーチャ。
Claims (7)
- 【請求項１】基板上に電子線を照射することにより基板
上に形成されたパタンに対して位置決めしてパタンを重
ね合わせ転写するパタン転写方法において、転写パタン
を許容重ね合わせ誤差範囲に応じて複数の領域に分割す
る工程と、電子線がビームドリフト現象により所望の描
画位置からずれるずれ量の最大変化率を求める工程と、
上記分割した領域毎に上記最大変化率及び許容重ね合わ
せ誤差範囲から電子線の照射位置を更正するビームドリ
フト補正を行う時間間隔を決定する工程と、上記領域毎
に決定された時間間隔毎にビームドリフト補正を行いな
がら上記領域内のパタンを描画する工程を含むことを特
徴とするパタン転写方法。 - 【請求項２】基板上に電子線を照射することにより基板
上に形成されたパタンに対して位置決めしてパタンを重
ね合わせ転写するパタン転写方法において、転写パタン
を許容重ね合わせ誤差範囲に応じて複数の領域に分割す
る工程と、電子線がビームドリフト現象により所望の描
画位置からずれるずれ量の最大変化率を求める工程と、
上記分割した領域毎に上記最大変化率及び許容重ね合わ
せ誤差範囲から電子線の照射位置を更正するビームドリ
フト補正を行う時間間隔を決定する工程と、電子線を用
いてパタンを描画する際のビームドリフト補正の時間間
隔を決定する工程と、上記ビームドリフト補正の時間間
隔内を上記領域毎に決定したビームドリフト補正の時間
間隔を用いて複数の時間区分に分割する工程と、上記時
間区分毎に上記分割した領域内パタンを描画する工程を
含むことを特徴とするパタン転写方法。 - 【請求項３】請求項１又は請求項２記載のパタン転写方
法において、許容重ね合わせ誤差範囲の小さな領域内の
パタンから描画することを特徴とするパタン転写方法。 - 【請求項４】基板上に電子線を照射することにより基板
上に形成されたパタンに対して位置決めしてパタンを重
ね合わせ転写するパタン転写方法で用いる描画用パタン
データの作成方法において、設計パタンデータを許容重
ね合わせ誤差範囲に応じて複数の領域に分割する工程
と、上記分割した領域毎に描画用パタンデータを作成す
ることを特徴とするパタン転写用データの作成方法。 - 【請求項５】請求項４記載のパタン転写用データの作成
方法を用いて作成したことを特徴とするパタン転写用デ
ータ。 - 【請求項６】請求項５記載のパタン転写用データを用い
て製造したことを特徴とする固体素子。 - 【請求項７】請求項１、又は請求項２、又は請求項３記
載のパタン転写方法を用いて製造したことを特徴とする
固体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06576896A JP3504059B2 (ja) | 1996-03-22 | 1996-03-22 | 固体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06576896A JP3504059B2 (ja) | 1996-03-22 | 1996-03-22 | 固体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260247A true JPH09260247A (ja) | 1997-10-03 |
| JP3504059B2 JP3504059B2 (ja) | 2004-03-08 |
Family
ID=13296542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06576896A Expired - Fee Related JP3504059B2 (ja) | 1996-03-22 | 1996-03-22 | 固体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3504059B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0848700A (ja) * | 1985-03-29 | 1996-02-20 | Cetus Oncology Corp | 組換えリシン毒素フラグメント |
| EP0996142A2 (en) * | 1998-10-23 | 2000-04-26 | Advantest Corporation | Electron-beam lithography method and electron-beam lithography system |
| JP2005221367A (ja) * | 2004-02-05 | 2005-08-18 | Yamato Scale Co Ltd | 零点計測方法及び計量装置 |
| US20070023689A1 (en) * | 2005-07-04 | 2007-02-01 | Nuflare Technology, Inc. | Electron beam drift correction method and electron beam writing method |
| JP2010192666A (ja) * | 2009-02-18 | 2010-09-02 | Nuflare Technology Inc | 荷電粒子ビーム描画方法および荷電粒子ビーム描画装置 |
| JP2012043988A (ja) * | 2010-08-19 | 2012-03-01 | Nuflare Technology Inc | 荷電粒子ビーム描画装置及び荷電粒子ビーム描画方法 |
| JP2012204723A (ja) * | 2011-03-28 | 2012-10-22 | Canon Inc | 荷電粒子線描画方法、およびそれを用いた物品の製造方法 |
| JP2013143441A (ja) * | 2012-01-10 | 2013-07-22 | Nuflare Technology Inc | 荷電粒子ビーム描画方法、描画粒子ビーム描画プログラムおよび荷電粒子ビーム描画装置 |
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| JP2014123613A (ja) * | 2012-12-20 | 2014-07-03 | Nuflare Technology Inc | ドリフト補正方法および描画データの作成方法 |
| JP2014165202A (ja) * | 2013-02-21 | 2014-09-08 | Nuflare Technology Inc | 電子線描画装置の故障診断方法、電子線描画装置 |
-
1996
- 1996-03-22 JP JP06576896A patent/JP3504059B2/ja not_active Expired - Fee Related
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0996142A3 (en) * | 1998-10-23 | 2005-06-15 | Advantest Corporation | Electron-beam lithography method and electron-beam lithography system |
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| JP2007043083A (ja) * | 2005-07-04 | 2007-02-15 | Nuflare Technology Inc | 電子ビームのビームドリフト補正方法及び電子ビームの描画方法 |
| DE102006030555B4 (de) * | 2005-07-04 | 2010-03-18 | NuFlare Technology, Inc., Numazu | Driftkorrigiertes Verfahren zum Schreiben auf einem Werkstück unter Verwendung eines Elektronenstrahls |
| US8362450B2 (en) | 2005-07-04 | 2013-01-29 | Nuflare Technology, Inc. | Electron beam drift correction method and electron beam writing method |
| US8461555B2 (en) | 2009-02-18 | 2013-06-11 | Nuflare Technology, Inc. | Charged particle beam writing method and charged particle beam writing apparatus |
| JP2010192666A (ja) * | 2009-02-18 | 2010-09-02 | Nuflare Technology Inc | 荷電粒子ビーム描画方法および荷電粒子ビーム描画装置 |
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| KR101442080B1 (ko) * | 2012-01-10 | 2014-09-18 | 가부시키가이샤 뉴플레어 테크놀로지 | 하전 입자빔 묘화 방법, 하전 입자빔 묘화 프로그램을 저장한 기억 매체 및 하전 입자빔 묘화 장치 |
| US9236154B2 (en) | 2012-01-10 | 2016-01-12 | Nuflare Technology, Inc. | Charged-particle beam drawing method, computer-readable recording media, and charged-particle beam drawing apparatus |
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|---|---|
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