JPH09238166A - 受信回路 - Google Patents
受信回路Info
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- JPH09238166A JPH09238166A JP4320396A JP4320396A JPH09238166A JP H09238166 A JPH09238166 A JP H09238166A JP 4320396 A JP4320396 A JP 4320396A JP 4320396 A JP4320396 A JP 4320396A JP H09238166 A JPH09238166 A JP H09238166A
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- signal
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
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Abstract
(57)【要約】
【課題】制御用マイコンがデータ受信をする必要がない
ときにはデータ受信処理以外の他の処理を行うことがで
き、かつ、完全にランダムノイズを除去でき、正常デー
タの破壊を防止できる受信回路を実現する。 【解決手段】シンク部と主データ部とからなる無線デー
タ信号を受信して復調する復調回路１２と、復調データ
Ｓ１２を所定の周期でサンプリングして所定のタイミン
グで順次に遅らせた複数のデータ信号を出力するシフト
レジスタ１４と、シフトレジスタ１４の複数の出力デー
タ信号パターンとシンク部と同じパターンとを比較し一
致した場合に一致信号を出力するコンパレータ１５と、
コンパレータ１５の一致信号の出力がない場合には受信
処理以外の処理を行い、一致信号が出力された場合には
シフトレジスタ１４の複数の出力データ信号に基づき受
信データの判読処理を行うマイコン１７とを設ける。
ときにはデータ受信処理以外の他の処理を行うことがで
き、かつ、完全にランダムノイズを除去でき、正常デー
タの破壊を防止できる受信回路を実現する。 【解決手段】シンク部と主データ部とからなる無線デー
タ信号を受信して復調する復調回路１２と、復調データ
Ｓ１２を所定の周期でサンプリングして所定のタイミン
グで順次に遅らせた複数のデータ信号を出力するシフト
レジスタ１４と、シフトレジスタ１４の複数の出力デー
タ信号パターンとシンク部と同じパターンとを比較し一
致した場合に一致信号を出力するコンパレータ１５と、
コンパレータ１５の一致信号の出力がない場合には受信
処理以外の処理を行い、一致信号が出力された場合には
シフトレジスタ１４の複数の出力データ信号に基づき受
信データの判読処理を行うマイコン１７とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえばディジタ
ルデータ送受信用無線機の受信機等に用いられる受信回
路に関するものである。
ルデータ送受信用無線機の受信機等に用いられる受信回
路に関するものである。
【０００２】
【従来の技術】図４は、この種の一般的な受信回路にお
ける復調回路の構成例を示すブロック図である。この復
調回路では、図示しない送信回路から送出された送信信
号ｓｓｄは、アンテナ１を介してバンドパスフィルタ２
で所定の周波数帯域成分が抽出され、アンプ３を介して
超再生検波器４に入力される。そして、超再生検波器４
で検波された後、コンパレータ５でディジタル信号に変
換させて、復調データＳ５が得られる。
ける復調回路の構成例を示すブロック図である。この復
調回路では、図示しない送信回路から送出された送信信
号ｓｓｄは、アンテナ１を介してバンドパスフィルタ２
で所定の周波数帯域成分が抽出され、アンプ３を介して
超再生検波器４に入力される。そして、超再生検波器４
で検波された後、コンパレータ５でディジタル信号に変
換させて、復調データＳ５が得られる。
【０００３】ところで、上述したいわゆる超再生方式の
復調回路により電波信号を受信すると、検波器の特性等
により図５に示す復調データＳ５のようにランダムノイ
ズＮＳが発生する。したがって、従来の受信回路では、
このランダムノイズＮＳを除去するため、キャパシタＣ
および抵抗素子Ｒによるローパスフィルタを設けたり、
マイクロコンピュータ（以下、マイコンという）で高速
サンプリングを実施し、ソフトウェア的なフィルタリン
グを実施している。
復調回路により電波信号を受信すると、検波器の特性等
により図５に示す復調データＳ５のようにランダムノイ
ズＮＳが発生する。したがって、従来の受信回路では、
このランダムノイズＮＳを除去するため、キャパシタＣ
および抵抗素子Ｒによるローパスフィルタを設けたり、
マイクロコンピュータ（以下、マイコンという）で高速
サンプリングを実施し、ソフトウェア的なフィルタリン
グを実施している。
【０００４】
【発明が解決しようとする課題】しかしながら、ＣＲに
よるローパスフィルタでは、完全にランダムノイズを除
去しきれない場合や正常データを破壊する場合がある。
また、マイコンによる高速サンプリングを実施するため
には、サンプリング用のハードタイマー内蔵タイプの高
価なマイコンが必要になり、また、データ受信にマイコ
ンが専有され、データ受信以外の他の処理ができない。
よるローパスフィルタでは、完全にランダムノイズを除
去しきれない場合や正常データを破壊する場合がある。
また、マイコンによる高速サンプリングを実施するため
には、サンプリング用のハードタイマー内蔵タイプの高
価なマイコンが必要になり、また、データ受信にマイコ
ンが専有され、データ受信以外の他の処理ができない。
【０００５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、高価な制御用マイコンを用いる
ことなく、制御用マイコンがデータ受信をする必要がな
いときにはデータ受信処理以外の他の処理を行うことが
でき、かつ、完全にランダムノイズを除去でき、正常デ
ータの破壊を防止できる受信回路を提供することにあ
る。
のであり、その目的は、高価な制御用マイコンを用いる
ことなく、制御用マイコンがデータ受信をする必要がな
いときにはデータ受信処理以外の他の処理を行うことが
でき、かつ、完全にランダムノイズを除去でき、正常デ
ータの破壊を防止できる受信回路を提供することにあ
る。
【０００６】
【発明が解決しようとする課題】上記目的を達成するた
め、本発明は、主データと異なるあらかじめ決められた
パターンを有する識別部と主データ部とからなる無線デ
ータ信号を受信して復調する復調手段と、上記復調手段
による復調データを所定の周期でサンプリングして所定
のタイミングで順次に遅らせた複数のデータ信号を出力
するデータ信号生成手段と、上記データ信号生成手段の
複数の出力データ信号パターンと、あらかじめ設定され
た上記識別部と同じパターンとを比較し、一致した場合
に一致信号を出力する比較手段と、上記比較手段の一致
信号の出力がない場合にはデータ受信処理以外の処理を
行い、上記一致信号が出力された場合には上記データ信
号生成手段の複数の出力データ信号に基づき受信データ
の判読処理を行う制御手段とを有する。
め、本発明は、主データと異なるあらかじめ決められた
パターンを有する識別部と主データ部とからなる無線デ
ータ信号を受信して復調する復調手段と、上記復調手段
による復調データを所定の周期でサンプリングして所定
のタイミングで順次に遅らせた複数のデータ信号を出力
するデータ信号生成手段と、上記データ信号生成手段の
複数の出力データ信号パターンと、あらかじめ設定され
た上記識別部と同じパターンとを比較し、一致した場合
に一致信号を出力する比較手段と、上記比較手段の一致
信号の出力がない場合にはデータ受信処理以外の処理を
行い、上記一致信号が出力された場合には上記データ信
号生成手段の複数の出力データ信号に基づき受信データ
の判読処理を行う制御手段とを有する。
【０００７】また、上記制御手段は、一致信号が入力さ
れると当該一致信号の入力を停止させて、上記データ信
号生成手段の複数の出力データ信号があらかじめ設定さ
れたデータパターンの場合にはデータ判読を行い、当該
設定パターン以外の場合は上記一致信号の入力停止を解
除して受信処理を停止する。
れると当該一致信号の入力を停止させて、上記データ信
号生成手段の複数の出力データ信号があらかじめ設定さ
れたデータパターンの場合にはデータ判読を行い、当該
設定パターン以外の場合は上記一致信号の入力停止を解
除して受信処理を停止する。
【０００８】本発明によれば、送信回路から送出された
主データと異なるあらかじめ決められたパターンを有す
る識別部と主データ部とからなる無線データ信号が復調
手段で受信され、所定の復調処理を受けてデータ信号生
成手段に入力される。データ信号生成手段では、入力し
た復調データが所定の周期でサンプリングされ、これに
より所定のタイミングで順次に遅らせた複数のデータ信
号が出力される。そして、比較手段において、データ信
号生成手段の複数の出力データ信号パターンと、あらか
じめ設定された無線データ信号の識別部と同じパターン
とが比較される。比較の結果、一致した場合に一致信号
が制御手段に出力される。制御手段においては、比較手
段から一致信号の出力がない場合にはデータ受信処理以
外の処理を行う。これに対して、一致信号が出力された
場合には、たとえばその後の一致信号の入力が停止され
て、データ信号生成手段の複数の出力データ信号に基づ
き受信データの判読処理が行われる。この場合、データ
信号生成手段の複数の出力データ信号があらかじめ設定
されたデータパターンの場合にはデータ判読が行れ、設
定パターン以外の場合は一致信号の入力停止が解除され
て受信処理が停止され、他の処理が行われる。
主データと異なるあらかじめ決められたパターンを有す
る識別部と主データ部とからなる無線データ信号が復調
手段で受信され、所定の復調処理を受けてデータ信号生
成手段に入力される。データ信号生成手段では、入力し
た復調データが所定の周期でサンプリングされ、これに
より所定のタイミングで順次に遅らせた複数のデータ信
号が出力される。そして、比較手段において、データ信
号生成手段の複数の出力データ信号パターンと、あらか
じめ設定された無線データ信号の識別部と同じパターン
とが比較される。比較の結果、一致した場合に一致信号
が制御手段に出力される。制御手段においては、比較手
段から一致信号の出力がない場合にはデータ受信処理以
外の処理を行う。これに対して、一致信号が出力された
場合には、たとえばその後の一致信号の入力が停止され
て、データ信号生成手段の複数の出力データ信号に基づ
き受信データの判読処理が行われる。この場合、データ
信号生成手段の複数の出力データ信号があらかじめ設定
されたデータパターンの場合にはデータ判読が行れ、設
定パターン以外の場合は一致信号の入力停止が解除され
て受信処理が停止され、他の処理が行われる。
【０００９】
【発明の実施の形態】図１は本発明に係る無線信号受信
回路の一実施形態を示すブロック図、図２は図１の回路
のタイミングチャートである。この受信回路１０は、図
１に示すように、アンテナ１１、復調回路１２、発振器
（ＯＳＣ）１３、データ信号生成手段としてのシリアル
イン／パラレルアウト型シフトレジスタ１４、ディジタ
ルコンパレータ１５、２入力ナンドゲート１６、および
マイクロコンピュータ（マイコン）１７により構成され
ている。
回路の一実施形態を示すブロック図、図２は図１の回路
のタイミングチャートである。この受信回路１０は、図
１に示すように、アンテナ１１、復調回路１２、発振器
（ＯＳＣ）１３、データ信号生成手段としてのシリアル
イン／パラレルアウト型シフトレジスタ１４、ディジタ
ルコンパレータ１５、２入力ナンドゲート１６、および
マイクロコンピュータ（マイコン）１７により構成され
ている。
【００１０】図示しない送信回路から送出される本実施
形態に係る送信データＳＳＤは、図２（ａ）に示すよう
に、データパターンと異なる主パターンを有する送信デ
ータの識別部としてのシンク部ＳＹＮＣと、これに続く
主データ部ＤＴにより構成される。この例では、シンク
部ＳＹＮＣは通常の１ビットデータの２倍の周波数を有
する「１、０」のパターンで構成されており、主データ
部ＤＴは８ビットで構成される。この送信データＳＳＤ
は、たとえば同じデータが複数回送信される。
形態に係る送信データＳＳＤは、図２（ａ）に示すよう
に、データパターンと異なる主パターンを有する送信デ
ータの識別部としてのシンク部ＳＹＮＣと、これに続く
主データ部ＤＴにより構成される。この例では、シンク
部ＳＹＮＣは通常の１ビットデータの２倍の周波数を有
する「１、０」のパターンで構成されており、主データ
部ＤＴは８ビットで構成される。この送信データＳＳＤ
は、たとえば同じデータが複数回送信される。
【００１１】復調回路１２は、アンテナ１１にて受信し
た送信データＳＳＤを受け、所定の復調処理を行って復
調データＳ１２を生成し、シフトレジスタ１４に出力す
る。
た送信データＳＳＤを受け、所定の復調処理を行って復
調データＳ１２を生成し、シフトレジスタ１４に出力す
る。
【００１２】発振器１３は、１ビットデータの４倍の周
波数のクロック信号Ｓ１３を生成して、シフトレジスタ
１４、ナンドゲート１６およびマイコン１７に供給す
る。
波数のクロック信号Ｓ１３を生成して、シフトレジスタ
１４、ナンドゲート１６およびマイコン１７に供給す
る。
【００１３】シフトレジスタ１４は、入力端子ＳＩに復
調データＳ１２を入力し、入力端子ＣＫに発振器１３に
よるクロック信号Ｓ１３を受けて、４つの出力端子
ＱA ，Ｑ B ，ＱC ，ＱD から、クロック信号Ｓ１３の立
上がりのタイミングで復調データＳ１２をサンプリング
したデータを、クロック信号Ｓ１３の１周期分ずつ遅ら
せたタイミングで順次に出力する。なお、サンプリング
は、たとえばシンク部ＳＹＮＣにおいては「１、０」部
でそれぞれ２回ずつ行われ、主データ部ＤＴでは１ビッ
トで４回行われる。
調データＳ１２を入力し、入力端子ＣＫに発振器１３に
よるクロック信号Ｓ１３を受けて、４つの出力端子
ＱA ，Ｑ B ，ＱC ，ＱD から、クロック信号Ｓ１３の立
上がりのタイミングで復調データＳ１２をサンプリング
したデータを、クロック信号Ｓ１３の１周期分ずつ遅ら
せたタイミングで順次に出力する。なお、サンプリング
は、たとえばシンク部ＳＹＮＣにおいては「１、０」部
でそれぞれ２回ずつ行われ、主データ部ＤＴでは１ビッ
トで４回行われる。
【００１４】コンパレータ１５は、入力端子Ａ1 〜Ａ4
がシフトレジスタ１４の出力端子Ｑ A 〜ＱD にそれぞれ
接続されている。具体的には、入力端子Ａ1 が出力端子
ＱAに接続され、入力端子Ａ2 が出力端子ＱB に接続さ
れ、入力端子Ａ3 が出力端子ＱC に接続され、入力端子
Ａ4 が出力端子ＱD に接続されている。さらに、４つの
入力端子Ｂ1 〜Ｂ4 を有し、入力端子Ｂ1 ，Ｂ2 が接地
ラインに接続され、入力端子Ｂ3 ，Ｂ4 が電源電圧
ＶCC、たとえば５Ｖの供給ラインに接続されている。す
なわち、入力端子Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ4 への入力デー
タは「０、０、１、１」に固定されている。そして、コ
ンパレータ１５は、入力端子ＱA ，ＱB ，ＱC ，ＱD へ
の入力データが「０、０、１、１」となり、入力端子Ｂ
1 ，Ｂ2 ，Ｂ3 ，Ｂ4 への入力データ「０、０、１、
１」と等しくなったときに、出力端子ＱX からハイレベ
ル（Ｖ CCレベル）の信号Ｓ１５をナンドゲート１６に出
力する。
がシフトレジスタ１４の出力端子Ｑ A 〜ＱD にそれぞれ
接続されている。具体的には、入力端子Ａ1 が出力端子
ＱAに接続され、入力端子Ａ2 が出力端子ＱB に接続さ
れ、入力端子Ａ3 が出力端子ＱC に接続され、入力端子
Ａ4 が出力端子ＱD に接続されている。さらに、４つの
入力端子Ｂ1 〜Ｂ4 を有し、入力端子Ｂ1 ，Ｂ2 が接地
ラインに接続され、入力端子Ｂ3 ，Ｂ4 が電源電圧
ＶCC、たとえば５Ｖの供給ラインに接続されている。す
なわち、入力端子Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ4 への入力デー
タは「０、０、１、１」に固定されている。そして、コ
ンパレータ１５は、入力端子ＱA ，ＱB ，ＱC ，ＱD へ
の入力データが「０、０、１、１」となり、入力端子Ｂ
1 ，Ｂ2 ，Ｂ3 ，Ｂ4 への入力データ「０、０、１、
１」と等しくなったときに、出力端子ＱX からハイレベ
ル（Ｖ CCレベル）の信号Ｓ１５をナンドゲート１６に出
力する。
【００１５】ナンドゲート１６は、コンパレータの出力
信号Ｓ１５とクロック信号Ｓ１３との否定的論理積を行
い、その結果に応じたレベルの信号Ｓ１６をマイコン１
７に出力する。
信号Ｓ１５とクロック信号Ｓ１３との否定的論理積を行
い、その結果に応じたレベルの信号Ｓ１６をマイコン１
７に出力する。
【００１６】マイコン１７は、入力端子ＩＮ1 〜ＩＮ4
がシフトレジスタ１４の出力端子Ｑ A 〜ＱD にそれぞれ
接続されている。具体的には、入力端子ＩＮ1 が出力端
子Ｑ A に接続され、入力端子ＩＮ2 が出力端子ＱB に接
続され、入力端子ＩＮ3 が出力端子ＱC に接続され、入
力端子ＩＮ4 が出力端子ＱD に接続されている。さら
に、入力端子ＩＮＴ１がナンドゲート１６の出力端子に
接続され、入力端子ＩＮ５にクロック信号Ｓ１３が供給
される。マイコン１７は、ナンドゲート１６の出力信号
Ｓ１６がハイレベルで入力しているときはデータ受信の
処理を行わず他の処理を行い、ナンドゲート１６の出力
信号Ｓ１６がローレベルで入力すると、割り込み入力が
あっとものとして判断し、入力端子ＩＮＴ１への入力に
マスクをかけ、入力端子ＩＮ５に入力するクロックパル
ス信号Ｓ１３を４回カウントし、４パルス目の立ち下が
りのタイミングで、入力端子ＩＮ1 〜ＩＮ4 に入力する
データを判読する。そして、入力端子ＩＮ 1 〜ＩＮ4 へ
の入力データが全てハイレベルならばデータ「１」、全
てローレベルならばデータ「０」と判定し、その他の場
合はデータ判読不可として、入力端子ＩＮＴ１のマスク
を解除して割り込み許可として受信を終了し、入力端子
ＩＮＴ１にローレベルの信号Ｓ１６が入力した時点で、
割り込みが発生したものとして再度上述した受信処理を
実行する。
がシフトレジスタ１４の出力端子Ｑ A 〜ＱD にそれぞれ
接続されている。具体的には、入力端子ＩＮ1 が出力端
子Ｑ A に接続され、入力端子ＩＮ2 が出力端子ＱB に接
続され、入力端子ＩＮ3 が出力端子ＱC に接続され、入
力端子ＩＮ4 が出力端子ＱD に接続されている。さら
に、入力端子ＩＮＴ１がナンドゲート１６の出力端子に
接続され、入力端子ＩＮ５にクロック信号Ｓ１３が供給
される。マイコン１７は、ナンドゲート１６の出力信号
Ｓ１６がハイレベルで入力しているときはデータ受信の
処理を行わず他の処理を行い、ナンドゲート１６の出力
信号Ｓ１６がローレベルで入力すると、割り込み入力が
あっとものとして判断し、入力端子ＩＮＴ１への入力に
マスクをかけ、入力端子ＩＮ５に入力するクロックパル
ス信号Ｓ１３を４回カウントし、４パルス目の立ち下が
りのタイミングで、入力端子ＩＮ1 〜ＩＮ4 に入力する
データを判読する。そして、入力端子ＩＮ 1 〜ＩＮ4 へ
の入力データが全てハイレベルならばデータ「１」、全
てローレベルならばデータ「０」と判定し、その他の場
合はデータ判読不可として、入力端子ＩＮＴ１のマスク
を解除して割り込み許可として受信を終了し、入力端子
ＩＮＴ１にローレベルの信号Ｓ１６が入力した時点で、
割り込みが発生したものとして再度上述した受信処理を
実行する。
【００１７】次に、上記構成による動作を図３のフロー
チャートを参照しつつ説明する。なお、図３は、マイコ
ン１７の具体的な制御動作を示している。送信データＳ
ＳＤの受信が行われていないときは、ノイズやデータパ
ターンと異なるシンク部ＳＹＮＣに応じたパターンであ
る「１、１、０、０」がシフトレジスタから出力されな
いことから、コンパレータ１５の出力信号はローレベル
に保持される。しががって、ナンドゲート１６の出力信
号はハイレベルに保持されることから、マイコン１７で
は、割り込みが発生していないものとしてデータ受信処
理以外のプログラム動作が行われる（Ｓ１）。
チャートを参照しつつ説明する。なお、図３は、マイコ
ン１７の具体的な制御動作を示している。送信データＳ
ＳＤの受信が行われていないときは、ノイズやデータパ
ターンと異なるシンク部ＳＹＮＣに応じたパターンであ
る「１、１、０、０」がシフトレジスタから出力されな
いことから、コンパレータ１５の出力信号はローレベル
に保持される。しががって、ナンドゲート１６の出力信
号はハイレベルに保持されることから、マイコン１７で
は、割り込みが発生していないものとしてデータ受信処
理以外のプログラム動作が行われる（Ｓ１）。
【００１８】このような状態において、図示しない送信
回路から主データパターンと異なるパターンを有するシ
ンク部ＳＹＮＣと、これに続く主データ部ＤＴにより構
成される送信データＳＳＤが、たとえば複数回送信され
る。
回路から主データパターンと異なるパターンを有するシ
ンク部ＳＹＮＣと、これに続く主データ部ＤＴにより構
成される送信データＳＳＤが、たとえば複数回送信され
る。
【００１９】この送信データＳＳＤは、アンテナ１１を
介して復調回路１２に入力され、所定の復調処理を受け
て復調データＳ１２としてシフトレジスタ１４に出力さ
れる。シフトレジスタ１４では、入力端子ＳＩに復調デ
ータＳ１２を入力し、発振器１３によるクロック信号Ｓ
１３の立上がりのタイミングで入力される復調データＳ
１２がサンプリングされて、４つの出力端子ＱA ，
ＱB ，ＱC ，ＱD からクロック信号Ｓ１３の１周期分ず
つ遅らせたタイミングで順次に、コンパレータ１５およ
びマイコン１７に出力される。
介して復調回路１２に入力され、所定の復調処理を受け
て復調データＳ１２としてシフトレジスタ１４に出力さ
れる。シフトレジスタ１４では、入力端子ＳＩに復調デ
ータＳ１２を入力し、発振器１３によるクロック信号Ｓ
１３の立上がりのタイミングで入力される復調データＳ
１２がサンプリングされて、４つの出力端子ＱA ，
ＱB ，ＱC ，ＱD からクロック信号Ｓ１３の１周期分ず
つ遅らせたタイミングで順次に、コンパレータ１５およ
びマイコン１７に出力される。
【００２０】コンパレータ１５では、シフトレジスタ１
４から出力されたデータ信号が「０、０、１、１」のパ
ターンとなり、入力端子Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ4 への入
力データ「０、０、１、１」と等しくなると、出力端子
ＱX からハイレベルの信号Ｓ１５がナンドゲート１６に
出力される。これにより、ナンドゲート１６の出力信号
Ｓ１６がローレベルに切り換わり、マイコン１７の入力
端子ＩＮＴ１に入力される。
４から出力されたデータ信号が「０、０、１、１」のパ
ターンとなり、入力端子Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ4 への入
力データ「０、０、１、１」と等しくなると、出力端子
ＱX からハイレベルの信号Ｓ１５がナンドゲート１６に
出力される。これにより、ナンドゲート１６の出力信号
Ｓ１６がローレベルに切り換わり、マイコン１７の入力
端子ＩＮＴ１に入力される。
【００２１】マイコン１７では、ナンドゲート１６の出
力信号Ｓ１６がローレベルで入力したことに伴い、割り
込み入力があっとものとして判断され、入力端子ＩＮＴ
１への入力にマスクがかけられる（Ｓ２）。そして、入
力端子ＩＮ５に入力するクロックパルス信号Ｓ１３のカ
ウントが行われ、４回カウントし（Ｓ３）、４パルス目
の立ち下がりのタイミングであるか否かの判別が行われ
（Ｓ４）、４パルス目の立ち下がりのタイミングである
と判別した場合には、入力端子ＩＮ1 〜ＩＮ4 に入力す
るシフトレジスタ１４の出力データ信号（本実施形態で
は４ビット）の判読が行われる（Ｓ５）。
力信号Ｓ１６がローレベルで入力したことに伴い、割り
込み入力があっとものとして判断され、入力端子ＩＮＴ
１への入力にマスクがかけられる（Ｓ２）。そして、入
力端子ＩＮ５に入力するクロックパルス信号Ｓ１３のカ
ウントが行われ、４回カウントし（Ｓ３）、４パルス目
の立ち下がりのタイミングであるか否かの判別が行われ
（Ｓ４）、４パルス目の立ち下がりのタイミングである
と判別した場合には、入力端子ＩＮ1 〜ＩＮ4 に入力す
るシフトレジスタ１４の出力データ信号（本実施形態で
は４ビット）の判読が行われる（Ｓ５）。
【００２２】入力端子ＩＮ1 〜ＩＮ4 への入力データが
全てハイレベルならばデータ「１」と判定されてデータ
「１」の書き込みが行われ（Ｓ６，Ｓ７）、全てローレ
ベルならばデータ「０」と判定されてデータ「０」の書
き込みが行われる（Ｓ８，Ｓ９）。そして、８ビットの
読み出しが終了するまで、ステップＳ３からＳ９の動作
が繰り返し行われ、８ビットの読み出しが終了すると、
入力端子ＩＮＴ１のマスクが解除されて割り込み許可と
して受信動作が終了される（Ｓ１１）。
全てハイレベルならばデータ「１」と判定されてデータ
「１」の書き込みが行われ（Ｓ６，Ｓ７）、全てローレ
ベルならばデータ「０」と判定されてデータ「０」の書
き込みが行われる（Ｓ８，Ｓ９）。そして、８ビットの
読み出しが終了するまで、ステップＳ３からＳ９の動作
が繰り返し行われ、８ビットの読み出しが終了すると、
入力端子ＩＮＴ１のマスクが解除されて割り込み許可と
して受信動作が終了される（Ｓ１１）。
【００２３】また、入力端子ＩＮ1 〜ＩＮ4 への入力デ
ータが全てハイレベルまたはローレベルでない場合に
は、データ判読不可として、入力端子ＩＮＴ１のマスク
が解除されて割り込み許可として受信動作が終了され、
ステップＳ１の動作に戻り、他の処理が行われる。そし
て、入力端子ＩＮＴ１にローレベルの信号Ｓ１６が入力
した時点で、割り込みが発生したものとして再度上述し
た受信処理が実行される。
ータが全てハイレベルまたはローレベルでない場合に
は、データ判読不可として、入力端子ＩＮＴ１のマスク
が解除されて割り込み許可として受信動作が終了され、
ステップＳ１の動作に戻り、他の処理が行われる。そし
て、入力端子ＩＮＴ１にローレベルの信号Ｓ１６が入力
した時点で、割り込みが発生したものとして再度上述し
た受信処理が実行される。
【００２４】また、図２（ｆ）に示すように、マイコン
１７の端子ＩＮＴ１への入力信号Ｓ１６がローレベルと
なるＸのタイミングでノイズ等の影響によりシンクデー
タ信号の「０、０、１、１」のパターンが検出できなか
った場合、タイミングＹで割り込みが発生することにな
るが、この場合、データ判読がＺのタイミングで行われ
ることになり、入力端子ＩＮ1 〜ＩＮ4 は「１、１、
０、０」となり、データ不定となるため、次のＩＮＴ１
へのローレベルの信号Ｓ１６の入力、すなわち割り込み
を待つことになる。
１７の端子ＩＮＴ１への入力信号Ｓ１６がローレベルと
なるＸのタイミングでノイズ等の影響によりシンクデー
タ信号の「０、０、１、１」のパターンが検出できなか
った場合、タイミングＹで割り込みが発生することにな
るが、この場合、データ判読がＺのタイミングで行われ
ることになり、入力端子ＩＮ1 〜ＩＮ4 は「１、１、
０、０」となり、データ不定となるため、次のＩＮＴ１
へのローレベルの信号Ｓ１６の入力、すなわち割り込み
を待つことになる。
【００２５】以上説明したように、本実施形態によれ
ば、制御用マイコンがデータ受信する必要のないとき
に、他の処理をすることができる。また、マイコンにシ
リアル入力端子が不要で、高速性の必要なサンプリング
は簡単な外付け回路で実施できることから、マイコンの
処理速度も低速で可能なため、低価格化を実現できる。
ば、制御用マイコンがデータ受信する必要のないとき
に、他の処理をすることができる。また、マイコンにシ
リアル入力端子が不要で、高速性の必要なサンプリング
は簡単な外付け回路で実施できることから、マイコンの
処理速度も低速で可能なため、低価格化を実現できる。
【００２６】なお、本実施形態では、４回のサンプリン
グでデータを判読する構成となっているが、ノイズの影
響が考えられる場合には、たとえば８回サンプリングと
してシフトレジスタを８ビットタイプにすれば良い。ま
た、シンク部を「０、０、１、１」のパターンとした
が、これに限定されるものではなく、他の信号形態でも
勿論良い。さらに、データ判読処理も本実施形態に限定
されるものではなく、たとえばハイレベルが３個以上な
ら「１」、ローレベルが３個以上なら「０」などとする
ことにより、システムのノイズ環境に対応することがで
きる。
グでデータを判読する構成となっているが、ノイズの影
響が考えられる場合には、たとえば８回サンプリングと
してシフトレジスタを８ビットタイプにすれば良い。ま
た、シンク部を「０、０、１、１」のパターンとした
が、これに限定されるものではなく、他の信号形態でも
勿論良い。さらに、データ判読処理も本実施形態に限定
されるものではなく、たとえばハイレベルが３個以上な
ら「１」、ローレベルが３個以上なら「０」などとする
ことにより、システムのノイズ環境に対応することがで
きる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
制御用マイコン（制御手段）がデータ受信する必要のな
いときに、他の処理をすることができ、また、マイコン
にシリアル入力端子が不要で、高速性の必要なサンプリ
ングは簡単な外付け回路で実施できることから、マイコ
ンの処理速度も低速で可能なため、低価格化を実現でき
る。
制御用マイコン（制御手段）がデータ受信する必要のな
いときに、他の処理をすることができ、また、マイコン
にシリアル入力端子が不要で、高速性の必要なサンプリ
ングは簡単な外付け回路で実施できることから、マイコ
ンの処理速度も低速で可能なため、低価格化を実現でき
る。
【図１】本発明に係る無線信号受信回路の一実施形態を
示すブロック図である。
示すブロック図である。
【図２】図１の回路のタイミングチャートである。
【図３】図１に回路のマイコンの動作を説明するための
フローチャートである。
フローチャートである。
【図４】無線信号用受信回路の構成例を示すブロック図
である。
である。
【図５】一般的な無線信号の復調データのパターン例を
示す図である。
示す図である。
１０…無線信号受信回路 １１…アンテナ １２…受信復調部 １３…発振器（ＯＳＣ） １４…シリアルイン／パラレルアウト型シフトレジスタ １５…ディジタルコンパレータ １６…２入力ナンドゲート １７…マイクロコンピュータ（マイコン）
Claims (2)
- 【請求項１】 主データと異なるあらかじめ決められた
パターンを有する識別部と主データ部とからなる無線デ
ータ信号を受信して復調する復調手段と、 上記復調手段による復調データを所定の周期でサンプリ
ングして所定のタイミングで順次に遅らせた複数のデー
タ信号を出力するデータ信号生成手段と、 上記データ信号生成手段の複数の出力データ信号パター
ンと、あらかじめ設定された上記識別部と同じパターン
とを比較し、一致した場合に一致信号を出力する比較手
段と、 上記比較手段の一致信号の出力がない場合にはデータ受
信処理以外の処理を行い、上記一致信号が出力された場
合には上記データ信号生成手段の複数の出力データ信号
に基づき受信データの判読処理を行う制御手段とを有す
る受信回路。 - 【請求項２】 上記制御手段は、一致信号が入力される
と当該一致信号の入力を停止させて、上記データ信号生
成手段の複数の出力データ信号があらかじめ設定された
データパターンの場合にはデータ判読を行い、当該設定
パターン以外の場合は上記一致信号の入力停止を解除し
て受信処理を停止する請求項１記載の受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320396A JPH09238166A (ja) | 1996-02-29 | 1996-02-29 | 受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320396A JPH09238166A (ja) | 1996-02-29 | 1996-02-29 | 受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09238166A true JPH09238166A (ja) | 1997-09-09 |
Family
ID=12657380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4320396A Pending JPH09238166A (ja) | 1996-02-29 | 1996-02-29 | 受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09238166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080638A (ja) * | 2004-09-07 | 2006-03-23 | Sumitomo Electric Ind Ltd | スペクトラム拡散通信装置 |
-
1996
- 1996-02-29 JP JP4320396A patent/JPH09238166A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080638A (ja) * | 2004-09-07 | 2006-03-23 | Sumitomo Electric Ind Ltd | スペクトラム拡散通信装置 |
| JP4513467B2 (ja) * | 2004-09-07 | 2010-07-28 | 住友電気工業株式会社 | スペクトラム拡散通信装置 |
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