JPH09232939A - 導電線を通したデータ伝送中の電力損失を減少させる回路、システム、及び方法 - Google Patents

導電線を通したデータ伝送中の電力損失を減少させる回路、システム、及び方法

Info

Publication number
JPH09232939A
JPH09232939A JP8271222A JP27122296A JPH09232939A JP H09232939 A JPH09232939 A JP H09232939A JP 8271222 A JP8271222 A JP 8271222A JP 27122296 A JP27122296 A JP 27122296A JP H09232939 A JPH09232939 A JP H09232939A
Authority
JP
Japan
Prior art keywords
line
data
channel transistor
voltage level
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8271222A
Other languages
English (en)
Inventor
Michael E Runas
イー． ルナス マイケル
Ronald T Taylor
ティー． テイラー ロナルド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cirrus Logic Inc
Original Assignee
Cirrus Logic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cirrus Logic Inc filed Critical Cirrus Logic Inc
Publication of JPH09232939A publication Critical patent/JPH09232939A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

(57)【要約】 【課題】 データをバスラインを通して高速で伝送する
回路、システム、および方法において、チップ製造プロ
セスの変更やシステム性能の低下をもたらすことなく電
力消費および電力消費に伴う諸問題を抑制する。 【解決手段】 ライン２０１を通して信号を伝送するラ
インドライバ２０２が設けられている。ラインドライバ
２０２は、第１高電圧レベルと第１低電圧レベルとの間
に第１電圧スイングを有する入力信号を受信する。ライ
ンドライバ２０２は、第１低電圧レベルよりも高い第２
低電圧レベルと、第１高電圧レベルよりも低い第２高電
圧レベルとの間に第２電圧スイングを有する出力信号を
ライン２０１に伝送することによって、ライン２０１で
の電力消費を減少させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、電子回路
およびシステム、特に、導電線を通したデータ伝送中の
電力損失を減少させる回路、システム、及び方法に関す
る。
【０００２】
【従来の技術】高性能集積回路の設計においては、バス
を介してアドレスおよびデータをどれほど高速に伝送す
る必要があるかを考慮することが重要である。このこと
は、特に、メモリおよび高性能のステートマシーンが単
一のチップに集積される場合に当てはまる。このような
一例として、ディスプレイコントローラとフレームバッ
ファメモリとの間のバスが挙げられる。この場合、かな
りの量のデータおよび対応するアドレスが、グラフィッ
クスコントローラとフレームバッファとの間を、ディス
プレイのリフレッシュおよび更新、ならびにフィルタリ
ングなどの他の処理動作を支持するのに十分高いレート
で伝送されなければならない。高解像度でビット深さの
深いディスプレイシステムが開発されるに従って、コン
トローラとフレームバッファとの間のデータ伝送に要求
されるレートが増加している。幅の広いバスを用いるこ
とによって、必要なバンド幅のいくつかを達成すること
は可能であるが、個々のバスラインを通してデータが伝
送される速度の向上もやはり必要である。
【０００３】典型的なオンチップバスやＰＣボードバス
のラインは細長い導電体（導電線）であり、絶縁基板の
面に沿って比較的長い距離にわたって形成されている。
絶縁基板は各導電体を接地面および他の信号線から分離
している。このような構成の結果、各ラインはかなりの
容量を有し、この容量はデータ伝送中にバスドライバま
たは同様の回路によって充電または放電されなければな
らない。この結果、特に、ＣＭＯＳまたはＴＴＬバスが
正および負電力供給レール間で駆動されるときに、かな
りの電力が消費されることになる。
【０００４】バスラインの寄生容量から生じる電力消費
は、バスを介したデータ伝送レートと比例して増加す
る。なぜなら、Ｐ＝ＣＶ2ｆであるからである。ここ
で、Ｐは各導電体を通した電力損失、Ｖは印加電圧、Ｃ
は導電体の容量、およびｆは導電体が充電／放電される
周波数である。更に、各バスラインの抵抗によっても小
さな電力が消費される。
【０００５】
【発明が解決しようとする課題】バスライン自体の容量
を減少させることによって、電力消費を減少させること
が可能である。しかし、これを選択すると、チップおよ
び回路基盤の製造プロセスを変更しなければならない。
ライン容量を減少させるために製造プロセスを変更する
ことは、費用がかかり、チップおよびボード上の他の回
路の製造に悪影響を及ぼす場合がある。もう１つの選択
としては、データがバスを通して伝送される周波数を減
少させることがある。バスの幅を増加させないと仮定す
ると、この選択は単に電力減少のためにシステムの性能
を犠牲しているに過ぎず、高性能回路の設計および実装
において実行するのは通常不可能である。
【０００６】従って、バスラインを通してデータおよび
／またはアドレスを高速で伝送するための回路、システ
ムおよび方法を改良することが必要になる。このような
回路、システムおよび方法は、電力消費およびそれに付
随する問題を最小限にするという利点を有していなけれ
ばならない。また、このような回路、システムおよび方
法は、特に、ディスプレイコントローラおよび半導体メ
モリなどの高性能集積回路の応用に適用可能でなければ
ならない。最後に、このような回路、システムおよび方
法は、チップ製造プロセスに対して高価で複雑な変化を
もたらしてはならないし、実施によってシステム性能を
減少させるようなことがあってはならない。
【０００７】本発明は上記事情に鑑みてなされたのもで
あり、その目的とするところは、チップ製造プロセスの
変更やシステム性能の低下をもたらすことなく電力消費
および電力消費に伴う諸問題を抑制できる、データの高
速転送を行う回路、システム、および方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明による回路はデー
タラインを通してデータを転送する回路であり、該デー
タラインを通してデータを伝送するラインドライバと、
該データラインを通して転送される該データを受け取る
レシーバとを備えている。該ラインドライバは、第１の
高電圧レベルと第１の低電圧レベルとの間の第１の電圧
スイングにより入力データ信号を受け取り、該第１の高
電圧レベルより低い第２の高電圧レベルと該第１の低電
圧レベルより高い第２の低電圧レベルとの間の第２の電
圧スイングにより該データラインを駆動する。更に、該
ラインドライバは、低電圧レールに接続するドレイン
と、該データラインに接続するソースと、該入力データ
信号を受け取るゲートとを有するｐチャネルトランジス
タと、供給電圧ＶCCで作動する電源に接続するドレイン
と、該データラインに接続するソースと、該入力データ
信号を受け取るゲートとを有するｎチャネルトランジス
タと、を含んでいる。該レシーバは、該データラインを
通して転送される該データを第２の電圧スイングで受け
取り、該データを実質的に該第１の電圧スイングで出力
する。このような構成により、上記目的が達成される。
【０００９】１つの実施態様において、本発明の回路
は、前記データラインに接続する前記ラインドライバの
出力を不能にするディセーブル回路をさらに備え、該デ
ィセーブル回路は、実質的に前記第１の高電圧レベルを
前記ｐチャネルトランジスタの前記ゲートに印加するこ
とによって該ｐチャネルトランジスタをオフにし、実質
的に前記第１の低電圧レベルを前記ｎチャネルトランジ
スタの前記ゲートに印加することによって該ｎチャネル
トランジスタをオフにする。
【００１０】１つの実施態様において、前記回路は、前
記データラインに接続する第１端末と、前記電源電圧に
接続する第２端末とを有する第１の抵抗器をさらに備え
ている場合がある。
【００１１】もう１つの実施態様において、前記回路
は、前記データラインに接続する第１端末と、前記低電
圧レールに接続する第２端末とを有する第１の抵抗器を
さらに備えている場合がある。
【００１２】また別の実施態様では、前記回路は、前記
データラインに接続する第１端末と、前記電源電圧に接
続する第２端末とを有する第１の抵抗器と、該データラ
インに接続する第１端末と、前記低電圧レールに接続す
る第２端末とを有する第２の抵抗器とをさらに備えてい
る場合がある。
【００１３】１つの実施態様においては、前記回路は、
前記ｐチャネルトランジスタの前記ゲートと前記ｎチャ
ネルトランジスタの前記ゲートとに接続する入力と、前
記データラインに接続する出力とを有する第２のライン
ドライバをさらに備え、該第２のラインドライバは、前
記入力データ信号が前記第１の高電圧レベルに静止した
状態に保持されるとき該データラインを前記第２の高電
圧レベルから該第１の高電圧レベルまで駆動し、また該
入力データ信号が前記第１の低電圧レベルに静止した状
態に保持されるとき該データラインを前記第２の低電圧
レベルから該第１の低電圧レベルまで駆動するように作
動し得る。
【００１４】前記データラインは、バスを形成する複数
のデータラインの１つを備えている場合がある。
【００１５】本発明による集積回路は、該集積回路を形
成する少なくともいくつかの回路構成が予め選択された
供給電圧と低電圧レールとの間で作動する。該集積回路
は、第１の処理回路ブロックと、第２の処理回路ブロッ
クと、該２つの処理回路ブロック間で信号を転送するラ
インを有するバスと、該ラインを通して信号を伝送する
ラインドライバと、該データラインを通して転送される
該信号を受け取るレシーバとを有している。該ラインド
ライバは、該予め選択された供給電圧に実質的に等しい
第１の高電圧レベルと該低電圧レールに実質的に等しい
第１の低電圧レベルとの間の第１の電圧スイングにより
入力信号を受け取り、該第１の高電圧レベルより低い第
２の高電圧レベルと該第１の低電圧レベルより高い第２
の低電圧レベルとの間の第２の電圧スイングにより該デ
ータラインを駆動する。該ラインドライバは、該低電圧
レールに接続するドレインと、該ラインに接続するソー
スと、該入力信号を受け取るゲートとを有するｐチャネ
ルトランジスタと、該予め選択された供給電圧に接続す
るドレインと、該ラインに接続するソースと、該入力デ
ータ信号を受け取るゲートとを有するｎチャネルトラン
ジスタとを含んでいる。該レシーバは、該データライン
を通して転送される該信号を該第２の電圧スイングで受
け取り、該信号を実質的に該第１の電圧スイングで出力
する。このことにより上記目的が達成される。
【００１６】前記集積回路は、前記ラインに接続する前
記ラインドライバの出力を不能にするディセーブル回路
をさらに備えており、該ディセーブル回路は、実質的に
前記第１の高電圧レベルを前記ｐチャネルトランジスタ
の前記ゲートに印加することによって該ｐチャネルトラ
ンジスタをオフにし、実質的に前記第１の低電圧レベル
を前記ｎチャネルトランジスタの前記ゲートに印加する
ことによって該ｎチャネルトランジスタをオフにする場
合がある。
【００１７】１つの実施態様において、前記集積回路
は、前記ラインに接続する第１端末と、前記予め選択さ
れた供給電圧に接続する第２端末とを有する第１の抵抗
器をさらに備えている。
【００１８】もう１つの実施態様において、前記集積回
路は、前記ラインに接続する第１端末と、前記低電圧レ
ールに接続する第２端末とを有する第１の抵抗器をさら
に備えている。
【００１９】また別の実施態様において、前記集積回路
は、前記ラインに接続する第１端末と、前記予め選択さ
れた供給電圧に接続する第２端末とを有する第１の抵抗
器と、該ラインに接続する第１端末と、前記低電圧レー
ルに接続する第２端末とを有する第２の抵抗器とをさら
に備えている。
【００２０】また別の実施態様において、前記集積回路
は、前記ｐチャネルトランジスタのゲートと前記ｎチャ
ネルトランジスタのゲートとに接続する入力と、前記ラ
インに接続する出力とを有する第２のラインドライバを
さらに備えており、該第２のラインドライバは、前記入
力信号が前記第１の高電圧レベルに静止した状態に保持
されるとき該ラインを前記第２の高電圧レベルから該第
１の高電圧レベルまで駆動し、該入力信号が前記第１の
低電圧レベルに静止した状態に保持されるとき該ライン
を前記第２の低電圧レベルから該第１の低電圧レベルま
で駆動するように作動し得る。
【００２１】前記ラインはデータラインを包含し、前記
信号はデータ信号を包含する場合がある。
【００２２】前記ラインはアドレスラインを包含し、前
記信号はアドレス信号を包含する場合がある。
【００２３】本発明によるラインドライバは、ラインを
通して信号を伝送し、電圧出力ＶSSを有する低電圧供給
レールと電圧出力ＶCCを有する高電圧供給レールとの間
で作動する。該ラインドライバは、該低電圧供給レール
に接続するドレインと、該ラインに接続するソースと、
ＶCCに実質的に等しい最大入力論理レベルとＶSSに実質
的に等しい最小入力論理レベルとを有する入力信号を受
け取るゲートと、を有するｐチャネルトランジスタであ
って、ＶSSより高い電圧であるＶTPが該ｐチャネルトラ
ンジスタの閾値電圧であるときに、該ラインの出力電圧
レベルを、ＶTPである最小出力電圧レベルに制限するｐ
チャネルトランジスタと、該高電圧供給レールに接続す
るドレインと、該ラインに接続するソースと、該入力信
号を受け取るゲートとを有するｎチャネルトランジスタ
であって、ＶTNが該ｎチャネルトランジスタの閾値電圧
であるときに、該ラインの出力電圧レベルを、ＶCC−Ｖ
TNである最大出力電圧レベルに制限するｎチャネルトラ
ンジスタと、を備えており、そのことにより上記目的が
達成される。
【００２４】１つの実施態様において、前記ラインドラ
イバは、前記ラインに接続する前記ラインドライバの出
力を不能にするディセーブル回路をさらに備え、該ディ
セーブル回路は、実質的に前記最大入力論理レベルを前
記ｐチャネルトランジスタの前記ゲートに印加すること
によって該ｐチャネルトランジスタをオフにし、実質的
に前記最小入力論理レベルを前記ｎチャネルトランジス
タの前記ゲートに印加することによって該ｎチャネルト
ランジスタをオフにする。
【００２５】前記ラインドライバは、前記ラインに接続
する第１端末と、前記高電圧供給レールに接続する第２
端末とを有する第１の抵抗器をさらに備えていてもよ
い。
【００２６】あるいは、前記ラインドライバは、前記ラ
インに接続する第１端末と、前記低電圧供給レールに接
続する第２端末とを有する第１の抵抗器をさらに備えて
いてもよい。
【００２７】あるいは、前記ラインドライバは、前記ラ
インに接続する第１端末と、前記高電圧供給レールに接
続する第２端末とを有する第１の抵抗器と、該ラインに
接続する第１端末と、前記低電圧供給レールに接続する
第２端末とを有する第２の抵抗器とをさらに備えていて
もよい。
【００２８】１つの実施態様において、前記ラインドラ
イバは、前記ｐチャネルトランジスタの前記ゲートと前
記ｎチャネルトランジスタの前記ゲートとに接続する入
力と、前記ラインに接続する出力とを有する第２のライ
ンドライバをさらに備えており、該第２のラインドライ
バは、前記入力信号が前記最大入力論理レベルに静止し
た状態に保持されるとき該ラインをＶCC−ＶTPから実質
的にＶCCまで駆動し、該入力信号が前記最小入力論理レ
ベルに静止した状態に保持されるとき該ラインをＶTPか
ら実質的にＶSSまで駆動するように作動し得る。
【００２９】本発明による方法は、ラインドライバから
レシーバにデータラインを通してデータを転送する方法
である。該方法は、該ラインドライバの入力においてデ
ータを第１の論理ハイ状態および第１の論理ロー状態で
受け取るステップと、該ラインドライバの出力におい
て、該データラインを該第１の論理ハイ状態より低い第
２の論理ハイ状態でおよび該第１の論理ロー状態より高
い第２の論理ロー状態で駆動するステップとを包含す
る。該駆動するステップは、高電圧レールに接続するド
レインと、該データラインに接続するソースと、電圧が
該受け取られたデータによって制御されるゲートとを有
するｎチャネルトランジスタを用いて該ラインを該第２
の論理ハイ状態で駆動するサブステップと、低電圧レー
ルに接続するドレインと、該データラインに接続するソ
ースと、電圧が該受け取られたデータによって制御され
るゲートとを有するｐチャネルトランジスタを用いて該
ラインを該第２の論理ロー状態で駆動するサブステップ
とを包含しており、そのことにより上記目的が達成され
る。
【００３０】１つの実施態様において、前記方法は、前
記第２の論理ハイ状態および前記第２の論理ロー状態で
データを、前記データラインから前記レシーバの入力に
受け取るステップと、前記第１の論理ハイ状態および前
記第１の論理ロー状態で該データを、該レシーバから出
力するステップとをさらに包含する場合がある。
【００３１】（作用）以下、本発明の作用について説明
する。本発明の原理は、一般に、データ転送のために従
来のバスラインドライバにおいて用いられる電圧スイン
グよりも実質的に小さい電圧スイングを用いて所定の導
電ラインを通して論理データを転送する回路およびシス
テムにおいて具体化される。これにより電力損失等式Ｐ
＝ＣＶ2ｆの電圧成分が減少し、この結果、電力損失が
抑制される。
【００３２】本発明の１つの実施態様によれば、データ
ラインを通してデータを転送する回路が提供される。こ
の回路は、データラインを通してデータを伝送するライ
ンドライバをそなえている。このラインドライバは、第
１の高電圧レベルと第１の低電圧レベルとの間の電圧ス
イングを有する入力データ信号を受け取り、第１の高電
圧レベルより低い第２の高電圧レベルと該第１の低電圧
レベルより高い第２の低電圧レベルとの間の電圧スイン
グによりデータラインを駆動する。また、第２の高電圧
レベルおよび第２の低電圧レベルでデータラインを通し
て伝送されるデータを受け取り、第１の高電圧レベルお
よび第１の低電圧レベルでデータを出力するレシーバも
備えられている。
【００３３】本発明の原理はさらに、予め選択された供
給電圧と接地との間で作動する少なくともいくつかの回
路構成を有する集積回路において具体化される。この集
積回路は、複数の処理回路ブロックと、これらブロック
間でデータを転送するデータラインを有するバスとを備
えている。第１のブロックは、データラインを通してデ
ータを伝送するラインドライバであって、予め選択され
た供給電圧に実質的に等しい第１の高電圧レベルと接地
電位に実質的に等しい第１の低電圧レベルとの間の第１
の電圧スイングにより入力データ信号を受け取るライン
ドライバを備えている。入力信号に反応して、ラインド
ライバは、第１の高電圧レベルより低い第２の高電圧レ
ベルと該第１の低電圧レベルより高い第２の低電圧レベ
ルとの間の第２の電圧スイングによりデータラインを駆
動する。第２のブロックは、第２の電圧スイングでデー
タラインを通して転送されるデータを受け取るレシーバ
を備えている。レシーバは、第１の電圧スイングでデー
タを出力する。
【００３４】本発明のさらに別の実施態様は、データラ
インを通してデータを伝送し、接地電位と電圧出力ＶCC
とを有する電圧供給レール間で作動するラインドライバ
である。ラインドライバは、接地されたドレインと、デ
ータラインに接続するソースと、ＶCCに実質的に等しい
最大入力論理レベルと接地電位に実質的に等しい最小入
力論理レベルとを有する入力データ信号を受け取るゲー
トとを有するｐチャネルトランジスタを備えている。ｐ
チャネルトランジスタは、データラインの出力電圧レベ
ルを、接地電位より高い最小出力電圧レベルＶTPに制限
する。ここで、ＶTPはｐチャネルトランジスタの閾値電
圧に実質的に等しい。ラインドライバはさらに、電源レ
ールに接続するドレインと、データラインに接続するソ
ースと、入力データ信号を受け取るゲートとを有するｎ
チャネルトランジスタを備えている。ｎチャネルトラン
ジスタは、データラインの出力電圧レベルを最大出力電
圧レベルＶCC−ＶTNに制限する。ここで、ＶTNはｎチャ
ネルトランジスタの閾値電圧に実質的に等しい。
【００３５】本発明の原理を具体化する回路、システ
ム、および方法は、データをバスラインを通して高速で
転送する従来の方法により実質的に優れた利点を有す
る。特に、本発明の原理により、チップ製造プロセスの
変更またはシステム性能の低下をもたらすことなく電力
消費および電力消費に伴う問題を抑制することが可能と
なる。特に、これらの回路、システム、および方法は、
相当量のデータおよび対応するアドレスをフレームバッ
ファとコントローラとの間で転送する必要のあるディス
プレイ制御システムに適応すると有利である。
【００３６】以上、本発明の特徴および技術的な利点を
幅広く概略的に述べたが、これにより、後述するライン
ドライバ回路の詳細な説明がより良く理解されるであろ
う。以下に、本発明の請求項の要旨を構成するラインド
ライバ回路のさらなる特徴および利点について述べる。
ここに開示される概念および特定の実施態様は、本発明
の同じ目的を実行するために改変または他の構造を設計
する場合の基礎として容易に利用され得ることは当業者
には理解され得る。このような均等な構成物が請求項に
示した本発明の精神および範囲内に属することもまた当
業者には理解され得る。
【００３７】
【発明の実施の形態】本発明およびその利点をより完全
に理解するために、以下に、添付の図面を用いながら説
明を行う。なお、本願は下記の特許出願に関連してお
り、この特許出願を、本願の開示の参考のために援用す
る。
【００３８】１９９５年４月１０日付けで提出された、
米国特許出願第０８／４１８、６４９号（弁護士登録番
号２８３６−Ｐ０１６ＵＳ）の「導電線を通した高速デ
ータ伝送のための回路、システムおよび方法」。
【００３９】図１から図５に示した実施形態を参照する
ことにより、本発明およびその利点が最も良く理解され
る。これらの図面において、同様の構成要素には同じ番
号が付けられている。説明の便宜上、本発明の原理は、
ディスプレイシステムのフレームバッファにおいて実施
したものとして記載されるが、以下の記載から明らかで
あるように、これらの原理は、多くの異なるデータ処理
回路およびシステムに応用することができる。
【００４０】図１は、グラフィックス、および／または
ビデオデータの表示を制御する処理システム１００の一
部を示すハイレベル機能ブロック図である。システム１
００は、中央処理装置（ＣＰＵ）１０１、システムバス
１０２、ディスプレイコントローラ１０３、フレームバ
ッファ１０４、デジタル／アナログコンバータ（ＤＡ
Ｃ）１０５、およびディスプレイ装置１０６を含む。デ
ィスプレイコントローラ１０３、フレームバッファ１０
４、およびＤＡＣ１０５は、単一のＩＣチップ１０７上
に一体化して製造しても、別々のチップ上に製造しても
良い。ディスプレイコントローラ１０３は、本発明の原
理に従って構成されたアドレスバス１０８および付随の
データバス１０９を介してフレームバッファ１０４に接
続される。
【００４１】ＣＰＵ（「マスタ」）１０１は、システム
１００の操作全般を制御し、ユーザ命令に基づいてディ
スプレイ装置１０６上に表示すべきグラフィックスデー
タの内容を決定し、さらに様々なデータ処理機能を果た
す。ＣＰＵ１０１は、例えば、汎用パーソナルコンピュ
ータに用いられる汎用マイクロプロセッサ等である。Ｃ
ＰＵ１０１は、ローカルバス、ＩＳＡバス、もしくはＰ
ＣＩバス等のＣＰＵバス１０２を介して、システム１０
０のその他の部分と通信を行う。ＤＡＣ１０５は、ディ
スプレイコントローラ１０３からデジタルデータを受け
取り、それに応答して、ディスプレイ１０６を駆動する
のに必要なアナログデータを出力する。システム１００
の特定の用途によって、ＤＡＣ１０５は、例えば、カラ
ーパレット、ＹＵＶ／ＲＧＢフォーマット変換回路、お
よび／または、ｘ方向およびｙ方向ズーミング回路等を
含んでも良い。
【００４２】ディスプレイ１０６は、例えば、ＣＲＴ装
置または液晶ディスプレイ、エレクトロルミネッセント
ディスプレイ（ＥＬＤ）、プラズマディスプレイ（ＰＬ
Ｄ）、あるいは、複数の画素から成る表示画面上に画像
を表示する他の種類のディスプレイ装置である。また、
他の実施形態においては、「ディスプレイ」１０６が、
レーザープリンタ、または同様の文書表示／印刷機器等
の他の種類の出力装置であり得る。
【００４３】図２は、アドレスバス１０８あるいはデー
タバス１０９である任意の伝送ライン２０１等を介して
データを伝送（転送）するバスドライバ／レシーバ回路
２００の模式的な電気回路図を示す。ドライバ／レシー
バ回路２００は、システム１００において、例えば、バ
ス１０２およびディスプレイコントローラ１０３の間、
ディスプレイコントローラ１０３およびＤＡＣ１０５の
間、あるいはＤＡＣ１０５およびディスプレイ１０６の
間におけるデータおよび／またはアドレスの転送に利用
できる。説明の便宜上、図２では、単方向のバスライン
２０１が選択されたものとする。また、説明の便宜上、
図に示したラインドライバ２０２は、ｐチャネルトラン
ジスタ２２４およびｎチャネルトランジスタ２２３から
構成される標準的なＣＭＯＳインバータ２２０によって
表わされる出力負荷を駆動するものとする。しかし、他
の出力負荷を使用しても良いことが理解される。バスラ
イン２０１の容量性負荷は、後に述べるように、寄生容
量ＣPARAによって表わされる。
【００４４】図示されている実施形態においては、ｐチ
ャネルトランジスタ２０４およびｎチャネルトランジス
タ２０３を含む非反転ラインドライバ２０２を用いて、
バスライン２０１を介してデータを伝送する。ラインド
ライバ２０２は、レール電圧間、即ちＶCCからＶSSの間
で作動する。ＣＭＯＳの実施形態においては、ＶCCは、
典型的に＋３．３Ｖから＋５Ｖまでの範囲内であり、Ｖ
SSは、典型的に０Ｖである。なお、以下の開示内容にお
いては、説明の便宜上、ＶCCは３．３Ｖ、ＶSSは０Ｖで
あるものとする。ほとんど全てのＣＭＯＳプロセスにお
いて、ＶCC＝３．３Ｖ＋／−１０％のとき、｜ＶTN｜＝
｜ＶTP｜＝｜ＶCC−ＶSS｜の２０％〜２５％である。ま
た、説明の便宜上、以下の記載において、ＶTNおよびＶ
TPは、約０．７Ｖであるものとする。しかし、これらの
操作パラメータおよび動作パラメータは単に説明のため
のものであり、本発明の精神および範囲から離れること
なく、広い範囲の他のパラメータ値を用い得ることが理
解される。
【００４５】ラインドライバ２０２の動作は、図２と共
に、図３のタイミング図を参照することによって最良に
理解される。インバータ２２０等の標準的なＣＭＯＳゲ
ートにおいては、出力のピーク間電圧スイングは、入力
のピーク間電圧スイングと実質的に同じである。つま
り、典型的に、入力電圧および出力電圧は共に、おおよ
そ両レール電圧間、即ちＶCC＝３．３ＶからＶSS＝０Ｖ
（グラウンド）の間でスイングする。これは、ＣＭＯＳ
の典型的な用途においては、ｎチャネル素子のソースは
ＶSSに接続され、ｐチャネル素子のソースはＶCCに接続
されるためである。
【００４６】しかし、ラインドライバ２０２において
は、ｐチャネル素子のドレインはＶSS（グラウンド）に
接続され、ｎチャネル素子のドレインはＶCCに接続さ
れ、両素子のソースはバスライン２０１に接続される。
ｎチャネルトランジスタ２０３のゲート電圧ＶINがＶCC
に等しい場合、ライン２０１に接続されるｎチャネルト
ランジスタ２０３のソースは、ＶCC−ＶTNよりも大きく
なり得ない。なぜなら、この時、ｎチャネルトランジス
タ２０３のゲート−ソース間電圧ＶGSNは、しきい値電
圧ＶTNよりも低くなり、ｎチャネルトランジスタ２０３
が遮断される（つまり、「ピンチオフ」動作領域に入
る）からである。したがって、ライン電圧ＶLINEは、例
えば、ＶCC−ＶTN＝３．３Ｖ−０．７Ｖ＝２．６Ｖの上
限値でクリップされる。
【００４７】同様に、ＶLINEがＶSGP＝ＶTP＝０．７Ｖ
に達した時に遮断される（つまり、「ピンチオフ」動作
領域に入る）ｐチャネルトランジスタ２０４によって、
ＶLINEが０．７Ｖの下限値でクリップされる。したがっ
て、このＶLINEの上限値および下限値によって、２．６
Ｖ−０．７Ｖ＝１．９Ｖのピーク間電圧スイングＶP-P
が生み出される。
【００４８】インバータ２２０の出力ＶOUTでは、電圧
が、再びレール電圧間、即ちＶCC＝３．３ＶからＶSS＝
０Ｖの間でスイングする。ここで、上限電圧２．６Ｖ
は、ｎチャネルトランジスタ２２３を飽和状態にしてＶ
OUTを０Ｖまで低減するのに十分な電圧である。また、
０．７Ｖの下限電圧は、ｐチャネルトランジスタ２２４
を飽和状態にしてＶOUTをほぼ３．３Ｖまで増大するの
に十分な電圧である。
【００４９】バスライン２０１における電力損失は等式
Ｐ＝ＣＶ2ｆにより与えられ、Ｖ＝ＶLINEであることを
考えれば、本発明の利点が容易に理解できる。図示され
ている実施形態において、トランジスタ２０３および２
０４は、バスライン２０１上の寄生容量ＣPARA（容量２
０５と表記）を駆動する（充電／放電する）。説明の便
宜上、容量ＣPARAの値は約２ＰＦであるものとする。容
量ＣPARAの値は、導体の長さおよび幅、ならびに接地面
からの間隔等の要因によって、物理的実施形態ごとに異
なる。ＣＶ2ｆのＶの値を小さくすれば、バスライン２
０１の寄生容量による電力消費量が低減される。特に、
バスラインドライバ２０２がバスライン２０１およびイ
ンバータ２２０を高速で駆動しているとき、バスライン
ドライバ２０２によって寄生容量２０５に浪費される電
力は、出力が０ＶからＶCC＝３．３Ｖの間でスイングす
る典型的な従来技術によるラインドライバよりも、実質
的に少ない。
【００５０】定常状態におけるインバータ２２０による
電力の浪費を排除した本発明のもう１つの実施形態を、
図４に示す。バスラインドライバ２０２がバスライン２
０１上にデータを伝送していない間、少量の電力がイン
バータ２２０によって浪費され続ける。これは、ｎチャ
ネルトランジスタ２２３およびｐチャネルトランジスタ
２２４のゲート電圧ＶLINEが、レール電圧、即ちＶCC＝
３．３ＶおよびＶSS＝０Ｖには、決してならないからで
ある。その結果、ＶLINE＝ＶCC−ＶTNのときに、ｎチャ
ネルトランジスタ２２３が完全に遮断されず、また、Ｖ
LINE＝ＶTPのときに、ｐチャネルトランジスタ２２４が
完全に遮断されない。したがって、ＶLINEが、ＶTP＝
０．７Ｖ、またはＶCC−ＶTN＝２．６Ｖで一定に保たれ
ている間、少量の電流がインバータ２２０によって浪費
される。
【００５１】図４において、インバータ４０１は、ｐチ
ャネルトランジスタ４０４およびｎチャネルトランジス
タ４０３から成る標準的ＣＭＯＳインバータを駆動す
る。このようにして、インバータ４０１、並びにトラン
ジスタ４０４および４０３は、バスラインドライバ２０
２（トランジスタ２０３および２０４）の入力に接続さ
れた入力（ＶIN）、およびバスラインドライバ２０２の
出力（ＶLINE）に接続された出力を有する「標準」非反
転ラインドライバを形成する。バスラインドライバ２０
２は、この「標準」非反転ドライバと並列に作動する。
しかし、トランジスタ４０４および４０３は、バスライ
ンドライバ２０２のトランジスタ２０３および２０４よ
りも、典型的に２桁から３桁も小さな電流を流すように
設計されている。したがって、バスライン２０１の電圧
はバスラインドライバ２０２によって制御され、ＶLINE
の出力波形は、高速において、依然、図３のようにな
る。
【００５２】しかし、バスラインドライバ２０２がバス
ライン２０１上にデータを伝送しておらず、かつＶLINE
が、ＶTPもしくはＶCC−ＶTNで一定であるとき、「標
準」非反転ラインドライバは、依然「オン」である。し
たがって、バスライン２０１は、「標準」非反転ライン
ドライバによって、（結果的に）、ＶCCもしくは０Ｖと
なり、インバータ２２０における電力損失は零まで低減
する。
【００５３】図５は、本発明のまた別の実施形態を示し
ている。この実施形態は、ＶLINEが一定であるときにバ
スライン２０１の電圧を所定のレベルに保ち、同一のバ
スに２つ以上のドライバ回路を接続することを可能にす
る手段を備えている。図５において、バスラインドライ
バ２０２の出力は、抵抗５０５を介してＶCCに接続さ
れ、抵抗５０６を介してグラウンド（ＶSS）に接続され
る。抵抗５０５および５０６は、典型的に、非常に大き
な抵抗値を有する。インバータ５０１、ＮＡＮＤゲート
５０４、およびＮＯＲゲート５０３のスイッチングによ
って、信号ＶINがラインドライバ２０２に導通される。
出力イネーブル信号ＯＥ*は、（インバータ５０２を介
して）ＮＡＮＤゲート５０４、およびＮＯＲゲート５０
３に付与され、ラインドライバ２０２の出力をイネーブ
ル／ディセーブルにするために使用される。ＮＡＮＤゲ
ート５０４、ＮＯＲゲート５０３、並びにインバータ５
０１および５０２は、インバータ２２０に類似の標準的
ＣＭＯＳゲートであり、その出力電圧は、ほぼＶCCか
ら、ほぼＶSSの間でスイングする。
【００５４】ＯＥ*は、アクティブロー信号であり、こ
れにより、ＯＥ*がローであればいつでも、ＶINが、Ｎ
ＡＮＤゲート５０４およびＮＯＲゲート５０３を通過し
て、トランジスタ２０３および２０４のゲートに到達で
きるようになる。ＯＥ*がハイであるときは、ＮＡＮＤ
ゲート５０４の出力は、ＶCCにほぼ等しくなり、ｐチャ
ネルトランジスタ２０４は遮断される（つまり、「ピン
チオフ」動作領域に入る）。また、ＯＥ*がハイである
ときは、ＮＯＲゲート５０３の出力は、ＶSSにほぼ等し
くなり、ｎチャネルトランジスタ２０３は遮断される
（つまり、「ピンチオフ」動作領域に入る）。ｎチャネ
ルトランジスタ２０３およびｐチャネルトランジスタ２
０４の両方が遮断されると、ラインドライバ２０２の出
力は「フローティング」状態になり、電圧ＶLINEは、抵
抗５０５および５０６間の分圧比によって定まる。抵抗
５０５および５０６の値を適切に選択することによっ
て、バスライン２０１の値を、ＶSSからＶCCの範囲に設
定できる。
【００５５】例えば、抵抗５０５および抵抗５０６の値
が等しい場合、ＯＥ*がハイであればＶLINEはＶCC／２
に等しくなる。これによって、ＯＥ*が零にスイッチさ
れてＶINがデータを伝送し始めたときの、ラインドライ
バ２０２の出力電圧がオンするのに要する時間が短くな
り、有利である。
【００５６】他の実施形態においては、定常状態におけ
る、インバータ２２０による電力浪費を排除するため
に、抵抗５０５、もしくは抵抗５０６のどちらかを省略
しても良い。例えば、図５の抵抗５０５を省略した場
合、ＯＥ*がハイで、そのためにラインドライバ２０２
の出力が防止されていれば、抵抗５０６によって、容量
２０５の電荷が徐々に放電される。このようにして、抵
抗５０６が、ＶLINEをグラウンド電位（ＶTP＝０．７Ｖ
より低い）まで低下させるので、バスライン２０１の定
常状態において、インバータ２２０における電力損失は
ほぼ零である。
【００５７】同様に、図５の抵抗５０６を省略した場
合、ＯＥ*がハイで、そのためにラインドライバ２０２
の出力が防止されていれば、抵抗５０５によって、バス
ライン２０１および容量２０５が、ほぼＶCC＝３．３Ｖ
（ＶCC−ＶTNより高い）まで徐々に増大する。その結
果、バスライン２０１が定常状態にあるときのインバー
タ２２０における電力損失は、ほぼ零となる。
【００５８】本発明およびその利点を詳細に記載した
が、添付のクレームによって規定される本発明の精神お
よび範囲から離れることなく、様々な改変、代替、およ
び変更が可能であることが理解される。
【００５９】
【発明の効果】上述のように、本発明によれば、データ
をバスラインを通して高速で転送する回路、システム、
および方法において、チップ製造プロセスの変更または
システム性能の低下をもたらすことなく電力消費および
電力消費に伴う諸問題を抑制することが可能となる。ま
た、本発明による回路、システム、および方法は、高性
能集積回路、例えば、相当量のデータおよび対応するア
ドレスをフレームバッファとコントローラとの間で転送
する必要のあるディスプレイ制御システム等に対して特
に有効である。
【図面の簡単な説明】
【図１】あるディスプレイ制御システムを示す機能ブロ
ック図である。
【図２】本発明の原理を具現化するバスラインドライバ
／レシーバ回路を示す模式的な電気回路図である。図２
の回路は、図１に示すシステムのディスプレイコントロ
ーラとフレームバッファとを接続するアドレスおよびデ
ータバスを介してデータを伝送する用途に適している。
【図３】図２に示したバスラインドライバ回路の典型的
な入力電圧波形、および典型的なライン電圧波形を示す
図である。
【図４】図２のバスラインドライバ回路の第２の実施形
態を示す模式的な電気回路図である。
【図５】図２のバスラインドライバ回路の第３の実施形
態を示す模式的な電気回路図である。
【符号の説明】 １００ 処理システム １０１ 中央処理装置 １０２ システムバス １０３ ディスプレイコントローラ １０４ フレームバッファ １０５ デジタル／アナログコンバータ １０６ ディスプレイ装置 １０７ ＩＣチップ １０８ アドレスバス １０９ データバス ２００ バスドライバ／レシーバ回路 ２０１ バスライン ２０２ バスラインドライバ ２０３ ｎチャネルトランジスタ ２０４ ｐチャネルトランジスタ ２０５ 寄生容量 ２２０ 標準ＣＭＯＳインバータ ２２３ ｎチャネルトランジスタ ２２４ ｐチャネルトランジスタ ４０１ インバータ ４０３ ｎチャネルトランジスタ ４０４ ｐチャネルトランジスタ ５０１、５０２ インバータ ５０３ ＮＯＲゲート ５０４ ＮＡＮＤゲート ５０５、５０６ 抵抗
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ. (72)発明者 ロナルド ティー． テイラー アメリカ合衆国 テキサス 76051， グ レープバイン， カメロット ドライブ 2025

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 データラインを通してデータを伝送する
    回路であって、該回路は、 該データラインを通してデータを伝送するラインドライ
    バであって、第１の高電圧レベルと第１の低電圧レベル
    との間の第１の電圧スイングにより入力データ信号を受
    け取り、該第１の高電圧レベルより低い第２の高電圧レ
    ベルと該第１の低電圧レベルより高い第２の低電圧レベ
    ルとの間の第２の電圧スイングにより該データラインを
    駆動するラインドライバであり、 低電圧レールに接続するドレインと、該データラインに
    接続するソースと、該入力データ信号を受け取るゲート
    とを有するｐチャネルトランジスタと、 供給電圧ＶCCで作動する電源に接続するドレインと、該
    データラインに接続するソースと、該入力データ信号を
    受け取るゲートとを有するｎチャネルトランジスタと、
    を含むラインドライバと、 該データラインを通して伝送される該データを該第２の
    電圧スイングで受け取り、該データを実質的に該第１の
    電圧スイングで出力するレシーバと、 を備えた回路。
  2. 【請求項２】 前記データラインに接続する前記ライン
    ドライバの出力を不能にするディセーブル回路をさらに
    備え、該ディセーブル回路は、実質的に前記第１の高電
    圧レベルを前記ｐチャネルトランジスタの前記ゲートに
    印加することによって該ｐチャネルトランジスタをオフ
    にし、実質的に前記第１の低電圧レベルを前記ｎチャネ
    ルトランジスタの前記ゲートに印加することによって該
    ｎチャネルトランジスタをオフにする、請求項１に記載
    の回路。
  3. 【請求項３】 前記データラインに接続する第１端末
    と、前記電源電圧に接続する第２端末とを有する第１の
    抵抗器をさらに備えた、請求項２に記載の回路。
  4. 【請求項４】 前記データラインに接続する第１端末
    と、前記低電圧レールに接続する第２端末とを有する第
    １の抵抗器をさらに備えた、請求項２に記載の回路。
  5. 【請求項５】 前記データラインに接続する第１端末
    と、前記電源電圧に接続する第２端末とを有する第１の
    抵抗器と、該データラインに接続する第１端末と、前記
    低電圧レールに接続する第２端末とを有する第２の抵抗
    器とをさらに備えた、請求項２に記載の回路。
  6. 【請求項６】 前記ｐチャネルトランジスタの前記ゲー
    トと前記ｎチャネルトランジスタの前記ゲートとに接続
    する入力と、前記データラインに接続する出力とを有す
    る第２のラインドライバをさらに備え、該第２のライン
    ドライバは、前記入力データ信号が前記第１の高電圧レ
    ベルに静止した状態に保持されるとき該データラインを
    前記第２の高電圧レベルから該第１の高電圧レベルまで
    駆動し、また該入力データ信号が前記第１の低電圧レベ
    ルに静止した状態に保持されるとき該データラインを前
    記第２の低電圧レベルから該第１の低電圧レベルまで駆
    動するように作動し得る、請求項１に記載の回路。
  7. 【請求項７】 前記データラインは、バスを形成する複
    数のデータラインの１つを備えている、請求項１に記載
    の回路。
  8. 【請求項８】 集積回路であって、該集積回路を形成す
    る少なくともいくつかの回路構成が予め選択された供給
    電圧と低電圧レールとの間で作動し、該集積回路は、 第１の処理回路ブロックと、 第２の処理回路ブロックと、 該２つの処理回路ブロック間で信号を伝送するラインを
    有するバスと、 該ラインを通して信号を伝送するラインドライバであっ
    て、該予め選択された供給電圧に実質的に等しい第１の
    高電圧レベルと該低電圧レールに実質的に等しい第１の
    低電圧レベルとの間の第１の電圧スイングにより入力信
    号を受け取り、該第１の高電圧レベルより低い第２の高
    電圧レベルと該第１の低電圧レベルより高い第２の低電
    圧レベルとの間の第２の電圧スイングにより該データラ
    インを駆動するラインドライバであり、 該低電圧レールに接続するドレインと、該ラインに接続
    するソースと、該入力信号を受け取るゲートとを有する
    ｐチャネルトランジスタと、 該予め選択された供給電圧に接続するドレインと、該ラ
    インに接続するソースと、該入力データ信号を受け取る
    ゲートとを有するｎチャネルトランジスタとを含むライ
    ンドライバと、 該データラインを通して伝送される該信号を該第２の電
    圧スイングで受け取り、該信号を実質的に該第１の電圧
    スイングで出力するレシーバと、 を備えた集積回路。
  9. 【請求項９】 前記ラインに接続する前記ラインドライ
    バの出力を不能にするディセーブル回路をさらに備え、
    該ディセーブル回路は、実質的に前記第１の高電圧レベ
    ルを前記ｐチャネルトランジスタの前記ゲートに印加す
    ることによって該ｐチャネルトランジスタをオフにし、
    実質的に前記第１の低電圧レベルを前記ｎチャネルトラ
    ンジスタの前記ゲートに印加することによって該ｎチャ
    ネルトランジスタをオフにする、請求項８に記載の集積
    回路。
  10. 【請求項１０】 前記ラインに接続する第１端末と、前
    記予め選択された供給電圧に接続する第２端末とを有す
    る第１の抵抗器をさらに備えた、請求項９に記載の回
    路。
  11. 【請求項１１】 前記ラインに接続する第１端末と、前
    記低電圧レールに接続する第２端末とを有する第１の抵
    抗器をさらに備えた、請求項９に記載の集積回路。
  12. 【請求項１２】 前記ラインに接続する第１端末と、前
    記予め選択された供給電圧に接続する第２端末とを有す
    る第１の抵抗器と、該ラインに接続する第１端末と、前
    記低電圧レールに接続する第２端末とを有する第２の抵
    抗器とをさらに備えた、請求項９に記載の集積回路。
  13. 【請求項１３】 前記ｐチャネルトランジスタのゲート
    と前記ｎチャネルトランジスタのゲートとに接続する入
    力と、前記ラインに接続する出力とを有する第２のライ
    ンドライバをさらに備え、該第２のラインドライバは、
    前記入力信号が前記第１の高電圧レベルに静止した状態
    に保持されるとき該ラインを前記第２の高電圧レベルか
    ら該第１の高電圧レベルまで駆動し、また該入力信号が
    前記第１の低電圧レベルに静止した状態に保持されると
    き該ラインを前記第２の低電圧レベルから該第１の低電
    圧レベルまで駆動するように作動し得る、請求項８に記
    載の集積回路。
  14. 【請求項１４】 前記ラインはデータラインを包含し、
    前記信号はデータ信号を包含する、請求項８に記載の集
    積回路。
  15. 【請求項１５】 前記ラインはアドレスラインを包含
    し、前記信号はアドレス信号を包含する、請求項８に記
    載の集積回路。
  16. 【請求項１６】 ラインを通して信号を伝送するライン
    ドライバであって、電圧出力ＶSSを有する低電圧供給レ
    ールと電圧出力ＶCCを有する高電圧供給レールとの間で
    作動し、該ラインドライバは、 該低電圧供給レールに接続するドレインと、該ラインに
    接続するソースと、ＶCCに実質的に等しい最大入力論理
    レベルとＶSSに実質的に等しい最小入力論理レベルとを
    有する入力信号を受け取るゲートと、を有するｐチャネ
    ルトランジスタであって、ＶSSより高い電圧であるＶTP
    が該ｐチャネルトランジスタの閾値電圧であるときに、
    該ラインの出力電圧レベルを、ＶTPである最小出力電圧
    レベルに制限するｐチャネルトランジスタと、 該高電圧供給レールに接続するドレインと、該ラインに
    接続するソースと、該入力信号を受け取るゲートとを有
    するｎチャネルトランジスタであって、ＶTNが該ｎチャ
    ネルトランジスタの閾値電圧であるときに、該ラインの
    出力電圧レベルを、ＶCC−ＶTNである最大出力電圧レベ
    ルに制限するｎチャネルトランジスタと、 を備えたラインドライバ。
  17. 【請求項１７】 前記ラインに接続する前記ラインドラ
    イバの出力を不能にするディセーブル回路をさらに備
    え、該ディセーブル回路は、実質的に前記最大入力論理
    レベルを前記ｐチャネルトランジスタの前記ゲートに印
    加することによって該ｐチャネルトランジスタをオフに
    し、実質的に前記最小入力論理レベルを前記ｎチャネル
    トランジスタの前記ゲートに印加することによって該ｎ
    チャネルトランジスタをオフにする、請求項１６に記載
    のラインドライバ。
  18. 【請求項１８】 前記ラインに接続する第１端末と、前
    記高電圧供給レールに接続する第２端末とを有する第１
    の抵抗器をさらに備えた、請求項１７に記載のラインド
    ライバ。
  19. 【請求項１９】 前記ラインに接続する第１端末と、前
    記低電圧供給レールに接続する第２端末とを有する第１
    の抵抗器をさらに備えた、請求項１７に記載のラインド
    ライバ。
  20. 【請求項２０】 前記ラインに接続する第１端末と、前
    記高電圧供給レールに接続する第２端末とを有する第１
    の抵抗器と、該ラインに接続する第１端末と、前記低電
    圧供給レールに接続する第２端末とを有する第２の抵抗
    器とをさらに備えた、請求項１７に記載のラインドライ
    バ。
  21. 【請求項２１】 前記ｐチャネルトランジスタの前記ゲ
    ートと前記ｎチャネルトランジスタの前記ゲートとに接
    続する入力と、前記ラインに接続する出力とを有する第
    ２のラインドライバをさらに備え、 該第２のラインドライバは、前記入力信号が前記最大入
    力論理レベルに静止した状態に保持されるとき該ライン
    をＶCC−ＶTPから実質的にＶCCまで駆動し、該入力信号
    が前記最小入力論理レベルに静止した状態に保持される
    とき該ラインをＶTPから実質的にＶSSまで駆動するよう
    に作動し得る、請求項１６に記載の回路。
  22. 【請求項２２】 ラインドライバからレシーバにデータ
    ラインを通してデータを伝送する方法であって、 該ラインドライバの入力においてデータを第１の論理ハ
    イ状態および第１の論理ロー状態で受け取るステップ
    と、 該ラインドライバの出力において、該データラインを該
    第１の論理ハイ状態より低い第２の論理ハイ状態でおよ
    び該第１の論理ロー状態より高い第２の論理ロー状態で
    駆動するステップであって、 高電圧レールに接続するドレインと、該データラインに
    接続するソースと、電圧が該受け取られたデータによっ
    て制御されるゲートとを有するｎチャネルトランジスタ
    を用いて該ラインを該第２の論理ハイ状態で駆動するサ
    ブステップと、 低電圧レールに接続するドレインと、該データラインに
    接続するソースと、電圧が該受け取られたデータによっ
    て制御されるゲートとを有するｐチャネルトランジスタ
    を用いて該ラインを該第２の論理ロー状態で駆動するサ
    ブステップとを包含する駆動するステップと、 を包含する方法。
  23. 【請求項２３】 前記第２の論理ハイ状態および前記第
    ２の論理ロー状態でデータを、前記データラインから前
    記レシーバの入力に受け取るステップと、 前記第１の論理ハイ状態および前記第１の論理ロー状態
    で該データを、該レシーバから出力するステップとをさ
    らに包含する、請求項２２に記載の方法。
JP8271222A 1995-10-13 1996-10-14 導電線を通したデータ伝送中の電力損失を減少させる回路、システム、及び方法 Pending JPH09232939A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/543,210 1995-10-13
US08/543,210 US5585744A (en) 1995-10-13 1995-10-13 Circuits systems and methods for reducing power loss during transfer of data across a conductive line

Publications (1)

Publication Number Publication Date
JPH09232939A true JPH09232939A (ja) 1997-09-05

Family

ID=24167051

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8271222A Pending JPH09232939A (ja) 1995-10-13 1996-10-14 導電線を通したデータ伝送中の電力損失を減少させる回路、システム、及び方法

Country Status (4)

Country Link
US (2) US5585744A (ja)
EP (1) EP0768671A3 (ja)
JP (1) JPH09232939A (ja)
KR (1) KR100212585B1 (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE504636C2 (sv) * 1995-07-27 1997-03-24 Ericsson Telefon Ab L M Universell sändaranordning
US5848101A (en) * 1996-01-25 1998-12-08 Cirrus Logic, Inc. Circuits systems and methods for reducing power loss during transfer of data across an I/O bus
FR2746995B1 (fr) * 1996-03-28 1998-05-15 Sgs Thomson Microelectronics Procede et dispositif de codage de transmission et utilisation de ce procede
JP3195913B2 (ja) * 1996-04-30 2001-08-06 株式会社東芝 半導体集積回路装置
TW328661B (en) * 1996-07-26 1998-03-21 Oki Electric Ind Co Ltd The semiconductor apparatus
US5764082A (en) * 1996-07-29 1998-06-09 Cirrus Logic, Inc. Circuits, systems and methods for transferring data across a conductive line
US5818261A (en) * 1996-08-08 1998-10-06 Hewlett Packard Company Pseudo differential bus driver/receiver for field programmable devices
US6314523B1 (en) * 1997-04-09 2001-11-06 Compaq Computer Corporation Apparatus for distributing power to a system of independently powered devices
US6201412B1 (en) * 1997-07-30 2001-03-13 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit with driver stabilization using parasitic capacitance
US6028486A (en) * 1997-10-07 2000-02-22 Telefonaktiebolaget Lm Ericsson Method and apparatus for reducing power dissipation in multi-carrier amplifiers
JP3123507B2 (ja) * 1998-05-06 2001-01-15 日本電気株式会社 バス回路
US6617892B2 (en) * 1998-09-18 2003-09-09 Intel Corporation Single ended interconnect systems
US6204696B1 (en) 1998-09-22 2001-03-20 Intel Corporation Domino circuits with high performance and high noise immunity
US6225826B1 (en) 1998-12-23 2001-05-01 Intel Corporation Single ended domino compatible dual function generator circuits
US6137319A (en) * 1999-04-30 2000-10-24 Intel Corporation Reference-free single ended clocked sense amplifier circuit
US6271713B1 (en) 1999-05-14 2001-08-07 Intel Corporation Dynamic threshold source follower voltage driver circuit
SE517622C2 (sv) 1999-12-17 2002-06-25 Ericsson Telefon Ab L M Anordning för att minska en linjedrivares effektförlust
SE518796C2 (sv) 2000-04-07 2002-11-19 Ericsson Telefon Ab L M Förfarande och anordning för minimering av effektförlusten i en linjedrivare
US6717445B1 (en) * 2000-06-30 2004-04-06 Intel Corporation Symmetric voltage follower buffer
AU2001291119A1 (en) * 2000-09-21 2002-04-02 Microchip Technology Incorporated An apparatus for active high speed - low power analog voltage drive
US6441640B1 (en) * 2001-01-04 2002-08-27 Sun Microsystems, Inc. CMOS-microprocessor chip and package anti-resonance pass-band shunt apparatus
US6545521B2 (en) 2001-06-29 2003-04-08 International Business Machines Corporation Low skew, power sequence independent CMOS receiver device
JP3721117B2 (ja) * 2001-10-29 2005-11-30 エルピーダメモリ株式会社 入出力回路と基準電圧生成回路及び半導体集積回路
TWI287780B (en) * 2002-02-21 2007-10-01 Samsung Electronics Co Ltd Flat panel display including transceiver circuit for digital interface
US6765430B2 (en) * 2002-07-22 2004-07-20 Yoshiyuki Ando Complementary source follower circuit controlled by back bias voltage
KR100957580B1 (ko) * 2003-09-30 2010-05-12 삼성전자주식회사 구동장치, 이를 갖는 표시장치 및 이의 구동방법
US7005910B2 (en) * 2004-01-16 2006-02-28 Arm Physical Ip, Inc. Feed-forward circuit for reducing delay through an input buffer
DE102004043053A1 (de) * 2004-09-06 2006-03-23 Siemens Ag Anordnung zur Signalübertragung
US7262634B2 (en) * 2005-01-19 2007-08-28 Altera Corporation Methods of reducing power in programmable logic devices using low voltage swing for routing signals
US20070090857A1 (en) * 2005-04-05 2007-04-26 Uniram Technology Inc. High performance low power multiple-level-switching output drivers
FR2887089B1 (fr) * 2005-06-09 2007-09-07 France Etat Dispositif formant porte logique adaptee pour detecter une faute logique
US20070008004A1 (en) * 2005-07-11 2007-01-11 Vikram Santurkar Apparatus and methods for low-power routing circuitry in programmable logic devices
US7502218B2 (en) * 2005-11-09 2009-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-terminal capacitor
EP1788765B1 (en) 2005-11-18 2012-08-01 STMicroelectronics Srl Transmission system of a digital signal
US7282961B1 (en) * 2006-04-13 2007-10-16 International Business Machines Corporation Apparatus for hysteresis based process compensation for CMOS receiver circuits
KR100881195B1 (ko) * 2007-05-22 2009-02-05 삼성전자주식회사 고주파 성능을 개선한 ｏｄｔ 회로
US8605397B2 (en) 2009-05-07 2013-12-10 Rambus Inc. Configurable, power supply voltage referenced single-ended signaling with ESD protection
US10713333B2 (en) * 2015-12-21 2020-07-14 Apple Inc. Fast Fourier transform architecture

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3906254A (en) * 1974-08-05 1975-09-16 Ibm Complementary FET pulse level converter
US4039862A (en) * 1976-01-19 1977-08-02 Rca Corporation Level shift circuit
US4486670A (en) * 1982-01-19 1984-12-04 Intersil, Inc. Monolithic CMOS low power digital level shifter
US4450371A (en) * 1982-03-18 1984-05-22 Rca Corporation Speed up circuit
GB8420651D0 (en) * 1984-08-14 1984-09-19 British Telecomm Interface circuit
US4730131A (en) * 1985-01-28 1988-03-08 General Electric Company Input signal conditioning circuit
JPH0681029B2 (ja) * 1985-12-27 1994-10-12 株式会社東芝 出力回路装置
US4785201A (en) * 1986-12-29 1988-11-15 Integrated Device Technology, Inc. High speed/high drive CMOS output buffer with inductive bounce suppression
US4943740A (en) * 1988-04-12 1990-07-24 Zdzislaw Gulczynski Ultra fast logic
US4914318A (en) * 1988-12-30 1990-04-03 Intel Corporation Latch circuit for a programmable logic device using dual n-type transistors
US5469085A (en) * 1991-01-12 1995-11-21 Shibata; Tadashi Source follower using two pairs of NMOS and PMOS transistors
US4978870A (en) * 1989-07-19 1990-12-18 Industrial Technology Research Institute CMOS digital level shifter circuit
US5045730A (en) * 1989-12-22 1991-09-03 Gte Laboratories Incorporated Electrical circuitry providing compatibility between different logic levels
US5023488A (en) * 1990-03-30 1991-06-11 Xerox Corporation Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines
US5019728A (en) * 1990-09-10 1991-05-28 Ncr Corporation High speed CMOS backpanel transceiver
KR950001360B1 (ko) * 1990-11-26 1995-02-17 가부시키가이샤 한도오따이 에네루기 겐큐쇼 전기 광학장치와 그 구동방법
JP2523998B2 (ja) * 1991-01-31 1996-08-14 株式会社東芝 コンパレ―タ
US5206544A (en) * 1991-04-08 1993-04-27 International Business Machines Corporation CMOS off-chip driver with reduced signal swing and reduced power supply disturbance
JPH052037A (ja) * 1991-06-25 1993-01-08 Mitsubishi Electric Corp ゼロクロス検出回路
US5220211A (en) * 1991-10-28 1993-06-15 International Business Machines Corporation High speed bus transceiver with fault tolerant design for hot pluggable applications
US5498990A (en) * 1991-11-05 1996-03-12 Monolithic System Technology, Inc. Reduced CMOS-swing clamping circuit for bus lines
JPH05335935A (ja) * 1992-06-03 1993-12-17 Hitachi Ltd 半導体集積回路
US5399913A (en) * 1992-09-02 1995-03-21 Exide Elecronics Corp. Gate-drive circuit
US5369319A (en) * 1992-12-21 1994-11-29 Delco Electronics Corporation Comparator having temperature and process compensated hysteresis characteristic
US5311083A (en) * 1993-01-25 1994-05-10 Standard Microsystems Corporation Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads
US5469082A (en) * 1994-12-08 1995-11-21 At&T Global Information Solutions Company Peripheral component interfacing system with bus voltage/logic supply comparison means
US5541535A (en) * 1994-12-16 1996-07-30 International Business Machines Corporation CMOS simultaneous transmission bidirectional driver/receiver

Also Published As

Publication number Publication date
KR100212585B1 (ko) 1999-08-02
EP0768671A2 (en) 1997-04-16
US5644255A (en) 1997-07-01
EP0768671A3 (en) 1998-01-21
KR970022779A (ko) 1997-05-30
US5585744A (en) 1996-12-17

Similar Documents

Publication Publication Date Title
JPH09232939A (ja) 導電線を通したデータ伝送中の電力損失を減少させる回路、システム、及び方法
US5894238A (en) Output buffer with static and transient pull-up and pull-down drivers
US20060038764A1 (en) Source driver, electro-optic device, and driving method
US20160351109A1 (en) Inverter and method for driving the inverter, gate on array unit and gate on array circuit
KR19980047305A (ko) 액정 표시 장치용 레벨 시프트 회로
EP0675601B1 (en) Circuit for enhancing logic transitions appearing on a line
JP2708006B2 (ja) 薄膜集積回路
CN105632565A (zh) 移位寄存器及其驱动方法、栅极驱动电路和显示装置
KR102579690B1 (ko) 게이트 구동 회로 및 이를 포함하는 표시 장치
US5530392A (en) Bus driver/receiver circuitry and systems and methods using the same
WO2016019651A1 (zh) 可控电压源、移位寄存器及其单元和一种显示器
US11250751B2 (en) Shift register unit, gate driver, driving method thereof and display device
US8354985B2 (en) Driving apparatus, liquid crystal display having the same and driving method thereof
CN111106822A (zh) 一种电源上电模块
KR100316037B1 (ko) 출력버퍼회로
CN101334977B (zh) 显示器驱动电路
US5764082A (en) Circuits, systems and methods for transferring data across a conductive line
US5596291A (en) Circuits, systems and methods for the high speed transfer of data across a conductive line
JP2002251174A (ja) 表示装置
US5848101A (en) Circuits systems and methods for reducing power loss during transfer of data across an I/O bus
US10901486B2 (en) Configurable interconnect apparatus and method
KR100368120B1 (ko) 반도체메모리장치의데이타출력드라이버
US4837463A (en) Three-state complementary field effect integrated circuit
US10135444B2 (en) Semiconductor device with booster part, and booster
US20040061526A1 (en) Cascode SSTL output buffer using source followers

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20000918