JPH09232306A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09232306A JPH09232306A JP5675196A JP5675196A JPH09232306A JP H09232306 A JPH09232306 A JP H09232306A JP 5675196 A JP5675196 A JP 5675196A JP 5675196 A JP5675196 A JP 5675196A JP H09232306 A JPH09232306 A JP H09232306A
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Abstract
(57)【要約】
【課題】 優れた電気的特性を有しており且つ所望の膜
厚を有する半導体酸化膜を備えた半導体装置を製造す
る。 【解決手段】 コールドウォール型の高速熱処理装置で
熱酸化してＳｉウェハ１１の表面にＳｉＯ2 膜３５を形
成した後、ＳｉＯ2 膜３６を堆積させる。このため、膜
質の劣る自然酸化膜２６をなくすことができ、しかも、
ＳｉＯ2 膜３６の堆積時における自然酸化膜の形成をも
ＳｉＯ2 膜３５で抑制することができる。また、堆積は
熱酸化に比べて優れた膜厚制御性を有しているので、Ｓ
ｉＯ2 膜３５、３６の全体を優れた膜厚制御性で形成す
ることができる。
厚を有する半導体酸化膜を備えた半導体装置を製造す
る。 【解決手段】 コールドウォール型の高速熱処理装置で
熱酸化してＳｉウェハ１１の表面にＳｉＯ2 膜３５を形
成した後、ＳｉＯ2 膜３６を堆積させる。このため、膜
質の劣る自然酸化膜２６をなくすことができ、しかも、
ＳｉＯ2 膜３６の堆積時における自然酸化膜の形成をも
ＳｉＯ2 膜３５で抑制することができる。また、堆積は
熱酸化に比べて優れた膜厚制御性を有しているので、Ｓ
ｉＯ2 膜３５、３６の全体を優れた膜厚制御性で形成す
ることができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、半導体酸化
膜、特に、膜厚の薄い半導体酸化膜を備えた半導体装置
の製造方法に関するものである。
膜、特に、膜厚の薄い半導体酸化膜を備えた半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】図４は、ＥＰＲＯＭやフラッシュＥＥＰ
ＲＯＭ等であって浮遊ゲート上に制御ゲートが積層され
ている積層ゲート型不揮発性半導体記憶装置を示してい
る。この不揮発性半導体記憶装置では、Ｓｉウェハ１１
の表面にＳｉＯ2 膜１２が選択的に形成されて素子分離
領域が決定されており、ＳｉＯ2 膜１２に囲まれている
素子活性領域の表面にトンネル用のＳｉＯ2 膜１３が形
成されている。
ＲＯＭ等であって浮遊ゲート上に制御ゲートが積層され
ている積層ゲート型不揮発性半導体記憶装置を示してい
る。この不揮発性半導体記憶装置では、Ｓｉウェハ１１
の表面にＳｉＯ2 膜１２が選択的に形成されて素子分離
領域が決定されており、ＳｉＯ2 膜１２に囲まれている
素子活性領域の表面にトンネル用のＳｉＯ2 膜１３が形
成されている。
【０００３】ＳｉＯ2 膜１３、１２上には多結晶Ｓｉ膜
１４から成る浮遊ゲートが各メモリセルに対応して形成
されており、多結晶Ｓｉ膜１４等の上に順次に形成され
ているＳｉＯ2 膜１５とＳｉＮ膜１６とＳｉＯ2 膜１７
とから成るＯＮＯ膜（酸化窒化酸化膜）１８が浮遊ゲー
トと制御ゲートとの容量結合用の絶縁膜になっている。
そして、多結晶Ｓｉ膜（図示せず）等から成る制御ゲー
トがＯＮＯ膜１８上に形成されている。
１４から成る浮遊ゲートが各メモリセルに対応して形成
されており、多結晶Ｓｉ膜１４等の上に順次に形成され
ているＳｉＯ2 膜１５とＳｉＮ膜１６とＳｉＯ2 膜１７
とから成るＯＮＯ膜（酸化窒化酸化膜）１８が浮遊ゲー
トと制御ゲートとの容量結合用の絶縁膜になっている。
そして、多結晶Ｓｉ膜（図示せず）等から成る制御ゲー
トがＯＮＯ膜１８上に形成されている。
【０００４】この様な不揮発性半導体記憶装置の製造に
際して、以前は、ＯＮＯ膜１８における下層側のＳｉＯ
2 膜１５は多結晶Ｓｉ膜１４の表面を熱酸化し、上層側
のＳｉＯ2 膜１７はＳｉＮ膜１６の表面を熱酸化するこ
とによって形成していた。
際して、以前は、ＯＮＯ膜１８における下層側のＳｉＯ
2 膜１５は多結晶Ｓｉ膜１４の表面を熱酸化し、上層側
のＳｉＯ2 膜１７はＳｉＮ膜１６の表面を熱酸化するこ
とによって形成していた。
【０００５】一方、書込・消去電圧の低下、書込・消去
時間の短縮及び書換可能回数の増加等の高性能化のため
に、ＯＮＯ膜１８における下層側のＳｉＯ2 膜１５の薄
膜化が進められている。しかし、多結晶Ｓｉ膜１４の酸
化速度が速いので、薄膜のＳｉＯ2 膜１５を制御性良く
形成することが困難になりつつある。このため、ＳｉＯ
2 膜１５をＣＶＤ法で堆積させることが考えられてい
る。
時間の短縮及び書換可能回数の増加等の高性能化のため
に、ＯＮＯ膜１８における下層側のＳｉＯ2 膜１５の薄
膜化が進められている。しかし、多結晶Ｓｉ膜１４の酸
化速度が速いので、薄膜のＳｉＯ2 膜１５を制御性良く
形成することが困難になりつつある。このため、ＳｉＯ
2 膜１５をＣＶＤ法で堆積させることが考えられてい
る。
【０００６】そして、ＳｉＯ2 膜を堆積させる場合は、
図３に示す様に、ロードロック式の縦型減圧ＣＶＤ装置
２１を使用する方法が現在では一般的である。この縦型
減圧ＣＶＤ装置２１では、反応炉２２の周囲に抵抗加熱
式のヒータ２３が配置されており、反応炉２２の下にロ
ードロック室２４が設けられている。
図３に示す様に、ロードロック式の縦型減圧ＣＶＤ装置
２１を使用する方法が現在では一般的である。この縦型
減圧ＣＶＤ装置２１では、反応炉２２の周囲に抵抗加熱
式のヒータ２３が配置されており、反応炉２２の下にロ
ードロック室２４が設けられている。
【０００７】この縦型減圧ＣＶＤ装置２１の使用に際し
ては、反応炉２２とロードロック室２４との間の連通路
を閉じた状態で、搬送ロボット等で搬送してきたウェハ
カセット２５からウェハをロードロック室２４に装填
し、ロードロック室２４内の大気を窒素で置換したり、
ロードロック室２４内を真空状態にしたりする。
ては、反応炉２２とロードロック室２４との間の連通路
を閉じた状態で、搬送ロボット等で搬送してきたウェハ
カセット２５からウェハをロードロック室２４に装填
し、ロードロック室２４内の大気を窒素で置換したり、
ロードロック室２４内を真空状態にしたりする。
【０００８】その後、反応炉２２とロードロック室２４
との間の連通路を開け、ウェハを反応炉２２内に装填
し、この反応炉２２内でＳｉＯ2 膜を堆積させる。従っ
て、ロードロック式の縦型減圧ＣＶＤ装置２１では、ウ
ェハを反応炉２２内に装填する際に反応炉２２内に大気
を巻き込まず、ＳｉＯ2 膜の堆積時に多結晶Ｓｉ膜１４
の表面等に新たな自然酸化膜が形成されるのを防止する
ことができる。
との間の連通路を開け、ウェハを反応炉２２内に装填
し、この反応炉２２内でＳｉＯ2 膜を堆積させる。従っ
て、ロードロック式の縦型減圧ＣＶＤ装置２１では、ウ
ェハを反応炉２２内に装填する際に反応炉２２内に大気
を巻き込まず、ＳｉＯ2 膜の堆積時に多結晶Ｓｉ膜１４
の表面等に新たな自然酸化膜が形成されるのを防止する
ことができる。
【０００９】
【発明が解決しようとする課題】しかし、ロードロック
式の縦型減圧ＣＶＤ装置２１によって、ＳｉＯ2 膜の堆
積時に多結晶Ｓｉ膜１４の表面等に新たな自然酸化膜が
形成されるのを防止することができるとしても、ウェハ
がウェハカセット２５に装填されて搬送されたりした時
に、多結晶Ｓｉ膜１４の表面等には自然酸化膜が既に形
成されており、この自然酸化膜が縦型減圧ＣＶＤ装置２
１によって除去されることはない。
式の縦型減圧ＣＶＤ装置２１によって、ＳｉＯ2 膜の堆
積時に多結晶Ｓｉ膜１４の表面等に新たな自然酸化膜が
形成されるのを防止することができるとしても、ウェハ
がウェハカセット２５に装填されて搬送されたりした時
に、多結晶Ｓｉ膜１４の表面等には自然酸化膜が既に形
成されており、この自然酸化膜が縦型減圧ＣＶＤ装置２
１によって除去されることはない。
【００１０】自然酸化膜は膜質が劣っているので、表面
に自然酸化膜が形成されている状態の多結晶Ｓｉ膜１４
上にＳｉＯ2 膜を堆積させても、自然酸化膜及びＳｉＯ
2 膜の全体としても膜質が劣っている。このため、絶縁
耐圧等の電気特性が優れたＳｉＯ2 膜１５を形成するこ
とができなくて、高性能の不揮発性半導体記憶装置を製
造することが困難であった。
に自然酸化膜が形成されている状態の多結晶Ｓｉ膜１４
上にＳｉＯ2 膜を堆積させても、自然酸化膜及びＳｉＯ
2 膜の全体としても膜質が劣っている。このため、絶縁
耐圧等の電気特性が優れたＳｉＯ2 膜１５を形成するこ
とができなくて、高性能の不揮発性半導体記憶装置を製
造することが困難であった。
【００１１】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、自然酸化膜の形成を防止しつつ半導体基体
を熱酸化することによって、前記半導体基体の表面に第
１の半導体酸化膜を形成する工程と、前記第１の半導体
酸化膜上に第２の半導体酸化膜を堆積させる工程とを具
備することを特徴としている。
製造方法は、自然酸化膜の形成を防止しつつ半導体基体
を熱酸化することによって、前記半導体基体の表面に第
１の半導体酸化膜を形成する工程と、前記第１の半導体
酸化膜上に第２の半導体酸化膜を堆積させる工程とを具
備することを特徴としている。
【００１２】請求項２の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、コールドウォー
ル型の熱処理装置で前記熱酸化を行うことを特徴として
いる。
項１の半導体装置の製造方法において、コールドウォー
ル型の熱処理装置で前記熱酸化を行うことを特徴として
いる。
【００１３】請求項３の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、ロードロック式
の減圧ＣＶＤ装置で前記堆積を行うことを特徴としてい
る。
項１の半導体装置の製造方法において、ロードロック式
の減圧ＣＶＤ装置で前記堆積を行うことを特徴としてい
る。
【００１４】請求項４の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記半導体装置
が浮遊ゲート上に制御ゲートが積層されている不揮発性
半導体記憶装置であり、前記浮遊ゲートと前記制御ゲー
トとの容量結合用の酸化窒化酸化膜における下層側の酸
化膜を前記第１及び第２の半導体酸化膜で形成すること
を特徴としている。
項１の半導体装置の製造方法において、前記半導体装置
が浮遊ゲート上に制御ゲートが積層されている不揮発性
半導体記憶装置であり、前記浮遊ゲートと前記制御ゲー
トとの容量結合用の酸化窒化酸化膜における下層側の酸
化膜を前記第１及び第２の半導体酸化膜で形成すること
を特徴としている。
【００１５】請求項１の半導体装置の製造方法では、熱
酸化で半導体基体の表面に第１の半導体酸化膜を形成し
ているので、半導体基体の表面に既に形成されている自
然酸化膜も熱酸化で第１の半導体酸化膜になり、しか
も、この熱酸化時に自然酸化膜の形成を防止しているの
で、半導体基体の表面から膜質の劣る自然酸化膜をなく
して膜質の優れた第１の半導体酸化膜を半導体基体の表
面に形成することができる。
酸化で半導体基体の表面に第１の半導体酸化膜を形成し
ているので、半導体基体の表面に既に形成されている自
然酸化膜も熱酸化で第１の半導体酸化膜になり、しか
も、この熱酸化時に自然酸化膜の形成を防止しているの
で、半導体基体の表面から膜質の劣る自然酸化膜をなく
して膜質の優れた第１の半導体酸化膜を半導体基体の表
面に形成することができる。
【００１６】しかも、膜質の優れた第１の半導体酸化膜
を半導体基体の表面に形成した後に第２の半導体酸化膜
を堆積させているので、膜質の優れた第１の半導体酸化
膜で半導体基体の表面が保護されて、第２の半導体酸化
膜の堆積時における自然酸化膜の形成をも抑制すること
ができる。
を半導体基体の表面に形成した後に第２の半導体酸化膜
を堆積させているので、膜質の優れた第１の半導体酸化
膜で半導体基体の表面が保護されて、第２の半導体酸化
膜の堆積時における自然酸化膜の形成をも抑制すること
ができる。
【００１７】また、第１の半導体酸化膜上に第２の半導
体酸化膜を堆積させているが、堆積は熱酸化に比べて優
れた膜厚制御性で半導体酸化膜を形成することができる
ので、熱酸化のみで半導体酸化膜の全体を形成する場合
に比べて、第１及び第２の半導体酸化膜の全体を優れた
膜厚制御性で形成することができる。
体酸化膜を堆積させているが、堆積は熱酸化に比べて優
れた膜厚制御性で半導体酸化膜を形成することができる
ので、熱酸化のみで半導体酸化膜の全体を形成する場合
に比べて、第１及び第２の半導体酸化膜の全体を優れた
膜厚制御性で形成することができる。
【００１８】請求項２の半導体装置の製造方法では、自
然酸化膜を第１の半導体酸化膜にするための熱酸化をコ
ールドウォール型の熱処理装置で行っており、コールド
ウォール型ではサセプタやウェハのみを加熱して雰囲気
は加熱しないので、入炉時に大気の巻き込みがあって
も、自然酸化膜の形成を防止しつつ既に形成されている
自然酸化膜を第１の半導体酸化膜にすることができる。
然酸化膜を第１の半導体酸化膜にするための熱酸化をコ
ールドウォール型の熱処理装置で行っており、コールド
ウォール型ではサセプタやウェハのみを加熱して雰囲気
は加熱しないので、入炉時に大気の巻き込みがあって
も、自然酸化膜の形成を防止しつつ既に形成されている
自然酸化膜を第１の半導体酸化膜にすることができる。
【００１９】請求項３の半導体装置の製造方法では、第
１の半導体酸化膜上への第２の半導体酸化膜の堆積をロ
ードロック式の減圧ＣＶＤ装置で行っており、ロードロ
ック式では反応炉内に大気を巻き込まないので、自然酸
化膜の形成を更に確実に抑制しつつ第１の半導体酸化膜
上に第２の半導体酸化膜を堆積させることができる。
１の半導体酸化膜上への第２の半導体酸化膜の堆積をロ
ードロック式の減圧ＣＶＤ装置で行っており、ロードロ
ック式では反応炉内に大気を巻き込まないので、自然酸
化膜の形成を更に確実に抑制しつつ第１の半導体酸化膜
上に第２の半導体酸化膜を堆積させることができる。
【００２０】請求項４の半導体装置の製造方法では、浮
遊ゲートと制御ゲートとの容量結合用の酸化窒化酸化膜
における下層側の酸化膜を第１及び第２の半導体酸化膜
で形成しているので、膜質及び膜厚制御性の優れた容量
結合用の酸化窒化酸化膜を形成することができる。
遊ゲートと制御ゲートとの容量結合用の酸化窒化酸化膜
における下層側の酸化膜を第１及び第２の半導体酸化膜
で形成しているので、膜質及び膜厚制御性の優れた容量
結合用の酸化窒化酸化膜を形成することができる。
【００２１】
【発明の実施の形態】以下、積層ゲート型不揮発性半導
体記憶装置の製造に適用した本願の発明の第１及び第２
実施形態を、図１〜３を参照しながら説明する。第１実
施形態では、図１（ａ）に示す様に、Ｓｉウェハ１１の
表面にＳｉＯ2 膜１２をＬＯＣＯＳ法で形成して素子分
離領域を決定し、ＳｉＯ2 膜１２に囲まれている素子活
性領域の表面にトンネル用のＳｉＯ2 膜１３を形成す
る。
体記憶装置の製造に適用した本願の発明の第１及び第２
実施形態を、図１〜３を参照しながら説明する。第１実
施形態では、図１（ａ）に示す様に、Ｓｉウェハ１１の
表面にＳｉＯ2 膜１２をＬＯＣＯＳ法で形成して素子分
離領域を決定し、ＳｉＯ2 膜１２に囲まれている素子活
性領域の表面にトンネル用のＳｉＯ2 膜１３を形成す
る。
【００２２】その後、減圧ＣＶＤ装置等で多結晶Ｓｉ膜
１４を堆積させ、ＰＯＣｌ3 の蒸気からリンを熱拡散さ
せるプレデポジション法やリンのイオン注入等によっ
て、多結晶Ｓｉ膜１４にリンを導入する。また、リンが
添加されている原料ガスを用いることによって、当初か
らリンを含んでいる多結晶Ｓｉ膜１４を堆積させてもよ
い。
１４を堆積させ、ＰＯＣｌ3 の蒸気からリンを熱拡散さ
せるプレデポジション法やリンのイオン注入等によっ
て、多結晶Ｓｉ膜１４にリンを導入する。また、リンが
添加されている原料ガスを用いることによって、当初か
らリンを含んでいる多結晶Ｓｉ膜１４を堆積させてもよ
い。
【００２３】そして、後に形成する制御ゲートの延在方
向とは直交する方向に延在する縞状のパターンに多結晶
Ｓｉ膜１４を加工する。なお、堆積後から加工までの間
に多結晶Ｓｉ膜１４が大気に曝されるので、この多結晶
Ｓｉ膜１４の表面には自然酸化膜２６が形成されてい
る。
向とは直交する方向に延在する縞状のパターンに多結晶
Ｓｉ膜１４を加工する。なお、堆積後から加工までの間
に多結晶Ｓｉ膜１４が大気に曝されるので、この多結晶
Ｓｉ膜１４の表面には自然酸化膜２６が形成されてい
る。
【００２４】次に、図２に示すコールドウォール型の高
速熱処理装置３１を用い、反応炉３２の周囲に配置され
ている赤外線ランプ３３で、反応炉３２内のサセプタ３
４上に載置されているＳｉウェハ１１を下記の条件で加
熱することによって、Ｓｉウェハ１１を熱酸化する。
速熱処理装置３１を用い、反応炉３２の周囲に配置され
ている赤外線ランプ３３で、反応炉３２内のサセプタ３
４上に載置されているＳｉウェハ１１を下記の条件で加
熱することによって、Ｓｉウェハ１１を熱酸化する。
【００２５】圧力：常圧 温度：１１５０℃ 時間：約１０秒 ガス：乾燥Ｏ2 ２０００ｓｃｃｍ 酸化速度：０．３ｎｍ／秒
【００２６】この結果、図１（ｂ）に示す様に、膜厚が
３〜４ｎｍ程度のＳｉＯ2 膜３５が多結晶Ｓｉ膜１４の
表面に形成され、多結晶Ｓｉ膜１４の表面に存在してい
た自然酸化膜２６も膜質の優れたＳｉＯ2 膜３５にな
る。
３〜４ｎｍ程度のＳｉＯ2 膜３５が多結晶Ｓｉ膜１４の
表面に形成され、多結晶Ｓｉ膜１４の表面に存在してい
た自然酸化膜２６も膜質の優れたＳｉＯ2 膜３５にな
る。
【００２７】次に、縦型減圧ＣＶＤ装置を用いて、下記
の条件で、図１（ｃ）に示す様に、膜厚が５〜１０ｎｍ
のＳｉＯ2 膜３６を堆積させる。縦型減圧ＣＶＤ装置に
よるＳｉＯ2 膜３６の堆積は、熱酸化法よりも低温で行
うことができ、且つ膜厚制御性が優れている。
の条件で、図１（ｃ）に示す様に、膜厚が５〜１０ｎｍ
のＳｉＯ2 膜３６を堆積させる。縦型減圧ＣＶＤ装置に
よるＳｉＯ2 膜３６の堆積は、熱酸化法よりも低温で行
うことができ、且つ膜厚制御性が優れている。
【００２８】圧力：４０Ｐａ 温度：８００℃ 時間：約３０分 ガス：ＳｉＣｌ2 Ｈ2 １００ｓｃｃｍ Ｎ2 Ｏ２００ｓｃｃｍ 堆積速度：０．２ｎｍ／分
【００２９】次に、図１（ｄ）に示す様に、減圧ＣＶＤ
法でＳｉＮ膜１６を堆積させ、熱酸化法や減圧ＣＶＤ法
でＳｉＯ2 膜１７を形成することによって、ＳｉＯ2 膜
３５、３６とＳｉＮ膜１６とＳｉＯ2 膜１７とから成る
ＯＮＯ膜３７を浮遊ゲートと制御ゲートとの容量結合用
の絶縁膜として形成する。
法でＳｉＮ膜１６を堆積させ、熱酸化法や減圧ＣＶＤ法
でＳｉＯ2 膜１７を形成することによって、ＳｉＯ2 膜
３５、３６とＳｉＮ膜１６とＳｉＯ2 膜１７とから成る
ＯＮＯ膜３７を浮遊ゲートと制御ゲートとの容量結合用
の絶縁膜として形成する。
【００３０】その後、ＯＮＯ膜３７の上層で多結晶Ｓｉ
膜（図示せず）等をパターニングして制御ゲートを形成
し、更に、ＯＮＯ膜３７及び多結晶Ｓｉ膜１４を制御ゲ
ートのパターンで加工することによって、多結晶Ｓｉ膜
１４から成る浮遊ゲートを各メモリセルに対応して形成
する。そして、更に従来公知の工程を実行して、この不
揮発性半導体記憶装置を完成させる。
膜（図示せず）等をパターニングして制御ゲートを形成
し、更に、ＯＮＯ膜３７及び多結晶Ｓｉ膜１４を制御ゲ
ートのパターンで加工することによって、多結晶Ｓｉ膜
１４から成る浮遊ゲートを各メモリセルに対応して形成
する。そして、更に従来公知の工程を実行して、この不
揮発性半導体記憶装置を完成させる。
【００３１】次に、第２実施形態を説明する。この第２
実施形態は、ＳｉＯ2 膜３６の堆積に際して、図３に示
したロードロック式の縦型減圧ＣＶＤ装置２１を用いる
ことを除いて、上述の第１実施形態と実質的に同様の工
程を実行する。
実施形態は、ＳｉＯ2 膜３６の堆積に際して、図３に示
したロードロック式の縦型減圧ＣＶＤ装置２１を用いる
ことを除いて、上述の第１実施形態と実質的に同様の工
程を実行する。
【００３２】なお、以上の第１及び第２実施形態では、
多結晶Ｓｉ膜１４の表面にＳｉＯ2膜３５を形成し、そ
の上層にＳｉＯ2 膜３６を堆積させることによって、Ｏ
ＮＯ膜３７を容量結合用の絶縁膜とする積層ゲート型不
揮発性半導体記憶装置を製造しているが、Ｓｉウェハ１
１の表面等にＳｉＯ2 膜３５、３６を形成する半導体装
置の製造にも本願の発明を適用することができる。
多結晶Ｓｉ膜１４の表面にＳｉＯ2膜３５を形成し、そ
の上層にＳｉＯ2 膜３６を堆積させることによって、Ｏ
ＮＯ膜３７を容量結合用の絶縁膜とする積層ゲート型不
揮発性半導体記憶装置を製造しているが、Ｓｉウェハ１
１の表面等にＳｉＯ2 膜３５、３６を形成する半導体装
置の製造にも本願の発明を適用することができる。
【００３３】
【発明の効果】請求項１の半導体装置の製造方法では、
半導体基体の表面から膜質の劣る自然酸化膜をなくして
膜質の優れた第１の半導体酸化膜を半導体基体の表面に
形成することができ、しかも、第２の半導体酸化膜の堆
積時における自然酸化膜の形成をも抑制しつつ第１及び
第２の半導体酸化膜の全体を優れた膜厚制御性で形成す
ることができるので、優れた電気的特性を有しており且
つ所望の膜厚を有する半導体酸化膜を備えた半導体装置
を製造することができる。
半導体基体の表面から膜質の劣る自然酸化膜をなくして
膜質の優れた第１の半導体酸化膜を半導体基体の表面に
形成することができ、しかも、第２の半導体酸化膜の堆
積時における自然酸化膜の形成をも抑制しつつ第１及び
第２の半導体酸化膜の全体を優れた膜厚制御性で形成す
ることができるので、優れた電気的特性を有しており且
つ所望の膜厚を有する半導体酸化膜を備えた半導体装置
を製造することができる。
【００３４】請求項２の半導体装置の製造方法では、自
然酸化膜の形成を防止しつつ既に形成されている自然酸
化膜を第１の半導体酸化膜にすることができ、この第１
の半導体酸化膜上に第２の半導体酸化膜を堆積させてい
るので、優れた電気的特性を有しており且つ所望の膜厚
を有する半導体酸化膜を備えた半導体装置を製造するこ
とができる。
然酸化膜の形成を防止しつつ既に形成されている自然酸
化膜を第１の半導体酸化膜にすることができ、この第１
の半導体酸化膜上に第２の半導体酸化膜を堆積させてい
るので、優れた電気的特性を有しており且つ所望の膜厚
を有する半導体酸化膜を備えた半導体装置を製造するこ
とができる。
【００３５】請求項３の半導体装置の製造方法では、自
然酸化膜の形成を更に確実に抑制しつつ第１の半導体酸
化膜上に第２の半導体酸化膜を堆積させることができる
ので、優れた電気的特性を有しており且つ所望の膜厚を
有する半導体酸化膜を備えた半導体装置を製造すること
ができる。
然酸化膜の形成を更に確実に抑制しつつ第１の半導体酸
化膜上に第２の半導体酸化膜を堆積させることができる
ので、優れた電気的特性を有しており且つ所望の膜厚を
有する半導体酸化膜を備えた半導体装置を製造すること
ができる。
【００３６】請求項４の半導体装置の製造方法では、膜
質及び膜厚制御性の優れた容量結合用の酸化窒化酸化膜
を形成することができるので、高性能の不揮発性半導体
記憶装置を製造することができる。
質及び膜厚制御性の優れた容量結合用の酸化窒化酸化膜
を形成することができるので、高性能の不揮発性半導体
記憶装置を製造することができる。
【図１】本願の発明の第１及び第２実施形態を工程順に
示す積層ゲート型不揮発性半導体記憶装置の側断面図で
ある。
示す積層ゲート型不揮発性半導体記憶装置の側断面図で
ある。
【図２】第１及び第２実施形態で用いるコールドウォー
ル型の熱処理装置の模式図である。
ル型の熱処理装置の模式図である。
【図３】第２実施形態で用いるロードロック式の減圧Ｃ
ＶＤ装置の模式図である。
ＶＤ装置の模式図である。
【図４】本願の発明の一従来例による製造過程にある積
層ゲート型不揮発性半導体記憶装置の側断面図である。
層ゲート型不揮発性半導体記憶装置の側断面図である。
１４ 多結晶Ｓｉ膜 ２１ 縦型減圧ＣＶＤ装置 ２６ 自然酸化膜 ３１ 高速熱処理装置 ３５ ＳｉＯ2 膜 ３６ ＳｉＯ2 膜 ３７ ＯＮＯ膜
Claims (4)
- 【請求項１】 自然酸化膜の形成を防止しつつ半導体基
体を熱酸化することによって、前記半導体基体の表面に
第１の半導体酸化膜を形成する工程と、 前記第１の半導体酸化膜上に第２の半導体酸化膜を堆積
させる工程とを具備することを特徴とする半導体装置の
製造方法。 - 【請求項２】 コールドウォール型の熱処理装置で前記
熱酸化を行うことを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】 ロードロック式の減圧ＣＶＤ装置で前記
堆積を行うことを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 前記半導体装置が浮遊ゲート上に制御ゲ
ートが積層されている不揮発性半導体記憶装置であり、 前記浮遊ゲートと前記制御ゲートとの容量結合用の酸化
窒化酸化膜における下層側の酸化膜を前記第１及び第２
の半導体酸化膜で形成することを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5675196A JPH09232306A (ja) | 1996-02-20 | 1996-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5675196A JPH09232306A (ja) | 1996-02-20 | 1996-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232306A true JPH09232306A (ja) | 1997-09-05 |
Family
ID=13036235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5675196A Pending JPH09232306A (ja) | 1996-02-20 | 1996-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232306A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014138073A (ja) * | 2013-01-16 | 2014-07-28 | Tokyo Electron Ltd | シリコン酸化物膜の成膜方法 |
-
1996
- 1996-02-20 JP JP5675196A patent/JPH09232306A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014138073A (ja) * | 2013-01-16 | 2014-07-28 | Tokyo Electron Ltd | シリコン酸化物膜の成膜方法 |
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