JPH09232247A - 電極取出構造を有する半導体装置の製造方法 - Google Patents
電極取出構造を有する半導体装置の製造方法Info
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- JPH09232247A JPH09232247A JP3407796A JP3407796A JPH09232247A JP H09232247 A JPH09232247 A JP H09232247A JP 3407796 A JP3407796 A JP 3407796A JP 3407796 A JP3407796 A JP 3407796A JP H09232247 A JPH09232247 A JP H09232247A
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Abstract
(57)【要約】
【課題】 エキシマレーザアニールの拡散源となる膜の
導電化イオン注入時に不純物の基板中への裾引きを抑
え、かつアニール効率を最大にする。 【解決手段】 導電層３６上にチャネリング抑制用の第
１の絶縁膜３８を形成してイオン注入し、かつアニール
の効率を最大とする第２の絶縁膜３８を積み増すこと
で、不純物拡散領域（例えばバイポーラトランジスタの
エミッタ領域４２）の極浅化を図る。これに先立ち、同
じ導電層３６を拡散源とした熱処理により、逆導電型の
不純物拡散領域（例えば真性ベース領域３０）を形成す
ることもできる。その後の導電層３６の外形加工は、第
３の絶縁膜４４の成膜後行うとよい。導電層３６は、多
結晶，非結晶シリコン又はこれらと高融点金属との積層
構造とし、その膜厚は電極取出し抵抗低減のため４０〜
６０ｎｍが好ましい。また、第１，２の絶縁膜３８，４
０は酸化シリコン膜とし、両絶縁膜厚の和を４０〜６０
ｎｍ又は１６０〜１８０ｎｍとし、レーザ光源としては
塩化キセノンランプを用いるとよい。
導電化イオン注入時に不純物の基板中への裾引きを抑
え、かつアニール効率を最大にする。 【解決手段】 導電層３６上にチャネリング抑制用の第
１の絶縁膜３８を形成してイオン注入し、かつアニール
の効率を最大とする第２の絶縁膜３８を積み増すこと
で、不純物拡散領域（例えばバイポーラトランジスタの
エミッタ領域４２）の極浅化を図る。これに先立ち、同
じ導電層３６を拡散源とした熱処理により、逆導電型の
不純物拡散領域（例えば真性ベース領域３０）を形成す
ることもできる。その後の導電層３６の外形加工は、第
３の絶縁膜４４の成膜後行うとよい。導電層３６は、多
結晶，非結晶シリコン又はこれらと高融点金属との積層
構造とし、その膜厚は電極取出し抵抗低減のため４０〜
６０ｎｍが好ましい。また、第１，２の絶縁膜３８，４
０は酸化シリコン膜とし、両絶縁膜厚の和を４０〜６０
ｎｍ又は１６０〜１８０ｎｍとし、レーザ光源としては
塩化キセノンランプを用いるとよい。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば高速バイポ
ーラトランジスタのエミッタ接合等、極く浅い接合を形
成するために、ポリシリコン膜などからの不純物拡散に
より接合を形成するタイプの電極取出構造を有する半導
体装置の製造方法に関する。
ーラトランジスタのエミッタ接合等、極く浅い接合を形
成するために、ポリシリコン膜などからの不純物拡散に
より接合を形成するタイプの電極取出構造を有する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】バイポーラデバイスの高速化には、エミ
ッタ接合を極浅化する技術が重要である。従来、この極
浅エミッタ接合は、ハロゲンランプを用いた高温短時間
アニールをポリシリコン膜に施し、このポリシリコン膜
からの不純物拡散により形成することが多い。このた
め、まず、ｐ型のベース接合を形成した後に、例えば砒
素（Ａｓ）を１０20〜１０21／ｃｍ3 程度ドーピングし
たポリシリコン膜を、１００〜１５０ｎｍほど成膜す
る。その後、ポリシリコン膜上にハロゲンランプを用い
たＩＲＡを行うことで、Ａｓを単結晶シリコン基板中に
拡散し、拡散層深さｘje＝０．１μｍを実現していた。
ッタ接合を極浅化する技術が重要である。従来、この極
浅エミッタ接合は、ハロゲンランプを用いた高温短時間
アニールをポリシリコン膜に施し、このポリシリコン膜
からの不純物拡散により形成することが多い。このた
め、まず、ｐ型のベース接合を形成した後に、例えば砒
素（Ａｓ）を１０20〜１０21／ｃｍ3 程度ドーピングし
たポリシリコン膜を、１００〜１５０ｎｍほど成膜す
る。その後、ポリシリコン膜上にハロゲンランプを用い
たＩＲＡを行うことで、Ａｓを単結晶シリコン基板中に
拡散し、拡散層深さｘje＝０．１μｍを実現していた。
【０００３】ところが、ＩＲＡを用いｘjeを更に小さく
するためには、このエミッタ接合形成用のポリシリコン
膜を１５０〜２００ｎｍと厚くしなければならない。こ
れは、ハロゲンランプ光が２００ｎｍから６０００ｎｍ
以上と広い波長域を有し、しかも透過力が強い長波長側
の光強度も強いことから、これによる基板界面部分の加
熱を抑えるためである。
するためには、このエミッタ接合形成用のポリシリコン
膜を１５０〜２００ｎｍと厚くしなければならない。こ
れは、ハロゲンランプ光が２００ｎｍから６０００ｎｍ
以上と広い波長域を有し、しかも透過力が強い長波長側
の光強度も強いことから、これによる基板界面部分の加
熱を抑えるためである。
【０００４】エミッタ接合形成用のポリシリコン膜が厚
くなると、上層側の金属配線層に比べ高抵抗なポリシリ
コン膜の厚み方向の抵抗がエミッタ抵抗Ｒｅにきいてき
て、Ｒｅが増大する。その結果、エミッタ遅延時間を大
きくし高速化の妨げとなるとから、ＩＲＡによるエミッ
タ接合の極浅化には限界がある。
くなると、上層側の金属配線層に比べ高抵抗なポリシリ
コン膜の厚み方向の抵抗がエミッタ抵抗Ｒｅにきいてき
て、Ｒｅが増大する。その結果、エミッタ遅延時間を大
きくし高速化の妨げとなるとから、ＩＲＡによるエミッ
タ接合の極浅化には限界がある。
【０００５】そこで、さらなる高温短時間アニールを実
現するために、ハロゲンランプの代わりに、エキシマレ
ーザ照射によりエミッタ拡散を行う手法（ＥＬＡ: Exic
imerLaser Anneal)が試みられている。エキシマレーザ
のシングルパルス照射（例えば、ＸｅＣｌ：パルス幅＝
２０ｎｓ，波長＝３０８ｎｍ）では、そのエネルギー密
度が８００〜１０００ｍＪ／ｃｍ2 と大きく、さらなる
高温短時間アニールが可能である。また、Ｓｉの吸収係
数は１０6 ／ｃｍ程度と比較的に大きく、このレーザ光
は表面から２０ｎｍの深さに達するまでにその約９０％
のエネルギーが吸収されることから、拡散源となる上記
ポリシリコン膜の膜厚を３０〜５０ｎｍ程度と薄くでき
る。
現するために、ハロゲンランプの代わりに、エキシマレ
ーザ照射によりエミッタ拡散を行う手法（ＥＬＡ: Exic
imerLaser Anneal)が試みられている。エキシマレーザ
のシングルパルス照射（例えば、ＸｅＣｌ：パルス幅＝
２０ｎｓ，波長＝３０８ｎｍ）では、そのエネルギー密
度が８００〜１０００ｍＪ／ｃｍ2 と大きく、さらなる
高温短時間アニールが可能である。また、Ｓｉの吸収係
数は１０6 ／ｃｍ程度と比較的に大きく、このレーザ光
は表面から２０ｎｍの深さに達するまでにその約９０％
のエネルギーが吸収されることから、拡散源となる上記
ポリシリコン膜の膜厚を３０〜５０ｎｍ程度と薄くでき
る。
【０００６】したがって、このＥＬＡを用いた高温短時
間アニールによって、Ｒｅを低減しながらxje ＝０．０
５μｍ程度のエミッタ接合が実現できる。この結果、さ
らなるバイポーラトランジスタの高速化が可能となる。
間アニールによって、Ｒｅを低減しながらxje ＝０．０
５μｍ程度のエミッタ接合が実現できる。この結果、さ
らなるバイポーラトランジスタの高速化が可能となる。
【０００７】
【発明が解決しようとする課題】一方において、エミッ
タ接合の極浅化のためには、ポリシリコン膜中にイオン
注入する不純物の、シリコン基板中への拡がりをできる
限り抑える必要がある。しかし、ポリシリコン膜が薄く
なった場合、イオン注入におけるチャネリング等による
不純物プロファイルのすそが、単結晶シリコン基板側に
達する可能性がでてくる。
タ接合の極浅化のためには、ポリシリコン膜中にイオン
注入する不純物の、シリコン基板中への拡がりをできる
限り抑える必要がある。しかし、ポリシリコン膜が薄く
なった場合、イオン注入におけるチャネリング等による
不純物プロファイルのすそが、単結晶シリコン基板側に
達する可能性がでてくる。
【０００８】図９は、この不純物プロファイルのすそ引
きを、ポリシリコン膜が厚い場合とい薄い場合とで比較
して示す。図示のようにポリシリコン膜に導入した高濃
度不純物プロファイルの基板は、一般に、ポリシリコン
膜が薄い場合、厚い場合に比べて高濃度となり易い。し
たがって、その分、ポリシリコン膜が薄い場合の方がエ
ミッタ接合のすそ引きも大きくなり、その極浅化にとっ
て問題となる。
きを、ポリシリコン膜が厚い場合とい薄い場合とで比較
して示す。図示のようにポリシリコン膜に導入した高濃
度不純物プロファイルの基板は、一般に、ポリシリコン
膜が薄い場合、厚い場合に比べて高濃度となり易い。し
たがって、その分、ポリシリコン膜が薄い場合の方がエ
ミッタ接合のすそ引きも大きくなり、その極浅化にとっ
て問題となる。
【０００９】この不純物プロファイルのすそ引きの問題
を回避するためには、不純物のイオン注入のエネルギー
を低くすればよいが、イオン注入の低エネルギー化に
は、装置上の限界があり、またビーム電流がとれなくな
ることによりイオン注入にかかる時間が長くなるなど、
問題が多い。
を回避するためには、不純物のイオン注入のエネルギー
を低くすればよいが、イオン注入の低エネルギー化に
は、装置上の限界があり、またビーム電流がとれなくな
ることによりイオン注入にかかる時間が長くなるなど、
問題が多い。
【００１０】このすそ引きがチャネリングに起因する場
合、ポリシリコン膜上に酸化シリコン膜等をキャップし
てチャネリングテールを抑えることが、一般に行われ
る。しかし、このキャップ層として用いる酸化シリコン
膜を余り厚くしすぎると、不純物導入時のイオン注入エ
ネルギー増により、却ってプロファイルのすその広がり
を大きくしてしまう。このため、酸化シリコン膜の膜厚
は、１０〜３０ｎｍ程度が望ましい。
合、ポリシリコン膜上に酸化シリコン膜等をキャップし
てチャネリングテールを抑えることが、一般に行われ
る。しかし、このキャップ層として用いる酸化シリコン
膜を余り厚くしすぎると、不純物導入時のイオン注入エ
ネルギー増により、却ってプロファイルのすその広がり
を大きくしてしまう。このため、酸化シリコン膜の膜厚
は、１０〜３０ｎｍ程度が望ましい。
【００１１】一方、上記ＥＬＡとの関係では、照射する
エキシマレーザ光の波長に対する反射率が最小となるよ
うに酸化シリコン膜の膜厚を設定し、ポリシリコン膜で
のレーザ光の吸収量を極大化することが、アニール効率
を考えると理想的である。しかし、このＥＬＡに最適な
膜厚と、チャネリングテールを抑えるために最適な膜厚
とが、必ずしも一致するとは限らない。例えば、上記３
０８ｎｍのレーザ波長に対しては、図９に示すように酸
化シリコン膜厚が５０ｎｍのとき反射率が最小となる
が、これはチャネリングテールを抑えるための酸化シリ
コン膜としては厚すぎる。
エキシマレーザ光の波長に対する反射率が最小となるよ
うに酸化シリコン膜の膜厚を設定し、ポリシリコン膜で
のレーザ光の吸収量を極大化することが、アニール効率
を考えると理想的である。しかし、このＥＬＡに最適な
膜厚と、チャネリングテールを抑えるために最適な膜厚
とが、必ずしも一致するとは限らない。例えば、上記３
０８ｎｍのレーザ波長に対しては、図９に示すように酸
化シリコン膜厚が５０ｎｍのとき反射率が最小となる
が、これはチャネリングテールを抑えるための酸化シリ
コン膜としては厚すぎる。
【００１２】かといって、チャネリングテール抑制用の
酸化シリコン膜を一旦剥離し、ＥＬＡに最適な厚さの膜
を付けなおす方法では、剥離工程が増えるのみならず、
ポリシリコン膜厚が５０ｎｍ程度と薄いため、酸化シリ
コン膜の剥離時にポリシリコンのグレインを通して下地
がエッチングされるおそれがあり、望ましくない。
酸化シリコン膜を一旦剥離し、ＥＬＡに最適な厚さの膜
を付けなおす方法では、剥離工程が増えるのみならず、
ポリシリコン膜厚が５０ｎｍ程度と薄いため、酸化シリ
コン膜の剥離時にポリシリコンのグレインを通して下地
がエッチングされるおそれがあり、望ましくない。
【００１３】本発明は、このような実情に鑑みてなさ
れ、エキシマレーザアニールにより接合を形成する場
合、その拡散源としてのポリシリコン膜等に不純物を予
め導入するイオン注入時では、不純物プロファイルのす
そが基板中に拡がることを抑えながら、その後のレーザ
光照射時ではアニール効率を最大にでき、これにより極
浅接合の形成を可能とした半導体装置の製造方法を提供
することを目的とする。
れ、エキシマレーザアニールにより接合を形成する場
合、その拡散源としてのポリシリコン膜等に不純物を予
め導入するイオン注入時では、不純物プロファイルのす
そが基板中に拡がることを抑えながら、その後のレーザ
光照射時ではアニール効率を最大にでき、これにより極
浅接合の形成を可能とした半導体装置の製造方法を提供
することを目的とする。
【００１４】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体装置の製造方法は、チャネリングテール抑制用の膜
に、エキシマレーザ光照射に最適なだけ膜を積み増すこ
とにより、不純物拡散層の極浅化を図るものである。
点を解決し、上記目的を達成するために、本発明の半導
体装置の製造方法は、チャネリングテール抑制用の膜
に、エキシマレーザ光照射に最適なだけ膜を積み増すこ
とにより、不純物拡散層の極浅化を図るものである。
【００１５】すなわち、本発明では、エキシマレーザ光
照射に先立って行う、導電層の導電化工程では、該導電
層となる膜上に第１の絶縁膜を成膜し、該第１の絶縁膜
を介してイオン注入を行い、その後の拡散工程では、第
１の絶縁膜との膜厚の和がエキシマレーザ光の反射率を
最小にするような第２の絶縁膜を第１の絶縁膜上に成膜
し、その後、表面側からエキシマレーザ光を照射するこ
とにより不純物拡散領域を形成することを特徴とする。
照射に先立って行う、導電層の導電化工程では、該導電
層となる膜上に第１の絶縁膜を成膜し、該第１の絶縁膜
を介してイオン注入を行い、その後の拡散工程では、第
１の絶縁膜との膜厚の和がエキシマレーザ光の反射率を
最小にするような第２の絶縁膜を第１の絶縁膜上に成膜
し、その後、表面側からエキシマレーザ光を照射するこ
とにより不純物拡散領域を形成することを特徴とする。
【００１６】本発明では、第１の絶縁膜の膜厚を任意に
設定できる。したがって、この第１の絶縁膜厚を最適化
すれは、導電化のためのイオン注入において、導電層が
薄い場合でも、半導体基板中へのチャネリング等による
不純物プロファイルのテール拡がりが効果的に抑制され
る。また、本発明では、エキシマレーザ光照射により高
温短時間アニールが施される。第２の絶縁膜の成膜後は
レーザ光の反射率が最小になることから、このアニール
効率を最大にできる。以上の結果、高速バイポーラトラ
ンジスタのエミッタ領域等の不純物拡散領域について、
その接合深さを浅くできる。
設定できる。したがって、この第１の絶縁膜厚を最適化
すれは、導電化のためのイオン注入において、導電層が
薄い場合でも、半導体基板中へのチャネリング等による
不純物プロファイルのテール拡がりが効果的に抑制され
る。また、本発明では、エキシマレーザ光照射により高
温短時間アニールが施される。第２の絶縁膜の成膜後は
レーザ光の反射率が最小になることから、このアニール
効率を最大にできる。以上の結果、高速バイポーラトラ
ンジスタのエミッタ領域等の不純物拡散領域について、
その接合深さを浅くできる。
【００１７】一方、上記エキシマレーザ光照射に先立っ
て、逆導電型の他の不純物拡散領域（例えば、真性ベー
ス領域）を熱処理により形成することがある。この熱拡
散とエキシマレーザ照射による拡散とで、同じ導電層を
拡散源として用いることができる。この場合、エキシマ
レーザ光照射に先立ち、互いに逆導電層型不純物のイオ
ン注入を、熱処理による拡散を挟んで２度行うことを他
の特徴とする。これにより、比較的に深い熱拡散による
第１の不純物拡散領域（例えば、真性ベース領域）の基
板表面側に、エキシマレーザ照射による第２の不純物拡
散領域（例えば、エミッタ領域）が比較的に浅く形成さ
れる。
て、逆導電型の他の不純物拡散領域（例えば、真性ベー
ス領域）を熱処理により形成することがある。この熱拡
散とエキシマレーザ照射による拡散とで、同じ導電層を
拡散源として用いることができる。この場合、エキシマ
レーザ光照射に先立ち、互いに逆導電層型不純物のイオ
ン注入を、熱処理による拡散を挟んで２度行うことを他
の特徴とする。これにより、比較的に深い熱拡散による
第１の不純物拡散領域（例えば、真性ベース領域）の基
板表面側に、エキシマレーザ照射による第２の不純物拡
散領域（例えば、エミッタ領域）が比較的に浅く形成さ
れる。
【００１８】その後は、第１の絶縁膜と第２の絶縁膜と
の上に、第３の絶縁膜を積み増した後、これら絶縁膜と
ともに導電層の外形加工を行い、更に加工後の導電層に
対しコンタクト形成を行うとよい。第３の絶縁膜を積み
増すのは、第１の絶縁膜及び第２の絶縁膜は比較的に薄
く、これらをそのまま他の配線層等との層間絶縁膜とし
て用いると、絶縁耐性が不足する場合も多いと考えられ
るからである。
の上に、第３の絶縁膜を積み増した後、これら絶縁膜と
ともに導電層の外形加工を行い、更に加工後の導電層に
対しコンタクト形成を行うとよい。第３の絶縁膜を積み
増すのは、第１の絶縁膜及び第２の絶縁膜は比較的に薄
く、これらをそのまま他の配線層等との層間絶縁膜とし
て用いると、絶縁耐性が不足する場合も多いと考えられ
るからである。
【００１９】具体的に、導電層は、多結晶あるいは非結
晶からなるシリコン、もしくは多結晶あるいは非結晶か
らなるシリコンと高融点金属との積層構造とするとよ
い。また、導電層の膜厚は、好ましくは２０〜８０ｎ
ｍ、さらに好ましくは４０〜６０ｎｍである。エキシマ
レーザ光は、導電層表面側で殆ど吸収されることからそ
の膜厚を薄くできるが、膜厚が薄すぎると不純物拡散領
域が厚くなりすぎ、厚すぎると基板側への不純物拡散が
されない場合もあるからである。このように、導電層の
膜厚を比較的に薄くできることにより、これがポリシリ
コン膜等、比較的に高抵抗な膜材からなる場合でも、電
極取出し抵抗を低減でき、この意味で好ましい。
晶からなるシリコン、もしくは多結晶あるいは非結晶か
らなるシリコンと高融点金属との積層構造とするとよ
い。また、導電層の膜厚は、好ましくは２０〜８０ｎ
ｍ、さらに好ましくは４０〜６０ｎｍである。エキシマ
レーザ光は、導電層表面側で殆ど吸収されることからそ
の膜厚を薄くできるが、膜厚が薄すぎると不純物拡散領
域が厚くなりすぎ、厚すぎると基板側への不純物拡散が
されない場合もあるからである。このように、導電層の
膜厚を比較的に薄くできることにより、これがポリシリ
コン膜等、比較的に高抵抗な膜材からなる場合でも、電
極取出し抵抗を低減でき、この意味で好ましい。
【００２０】第１の絶縁膜及び第２の絶縁膜は、酸化シ
リコンから構成させることができ、エキシマレーザ光の
光源としては、塩化キセノンランプを用いることができ
る。この場合、第１の絶縁膜及び第２の絶縁膜の膜厚の
和を、４０〜６０ｎｍ又は１６０〜１８０ｎｍとすると
よい。このレーザ光（波長：３０８ｎｍ）に対し、反射
率を最小とする酸化シリコン膜厚は、周期的に存在し、
その最初と２番目の膜厚が、上記範囲内に存在するから
である。
リコンから構成させることができ、エキシマレーザ光の
光源としては、塩化キセノンランプを用いることができ
る。この場合、第１の絶縁膜及び第２の絶縁膜の膜厚の
和を、４０〜６０ｎｍ又は１６０〜１８０ｎｍとすると
よい。このレーザ光（波長：３０８ｎｍ）に対し、反射
率を最小とする酸化シリコン膜厚は、周期的に存在し、
その最初と２番目の膜厚が、上記範囲内に存在するから
である。
【００２１】
【発明の実施の形態】本発明は、高速バイポーラトラン
ジスタ等、エキシマレーザアニール（ＥＬＡ）を用いて
導電層からの熱拡散により接合を形成する場合に、好適
に実施できる。
ジスタ等、エキシマレーザアニール（ＥＬＡ）を用いて
導電層からの熱拡散により接合を形成する場合に、好適
に実施できる。
【００２２】第１実施形態 以下、本発明の具体例として、２層ポリシリコン構造の
高速バイポーラ型半導体装置について、極薄いエミッタ
接合をＥＬＡにより形成する場合を説明する。ここで使
用する図１〜８は、本発明の実施形態に係るバイポーラ
型半導体装置の各製造工程を示す要部断面構造図であ
る。
高速バイポーラ型半導体装置について、極薄いエミッタ
接合をＥＬＡにより形成する場合を説明する。ここで使
用する図１〜８は、本発明の実施形態に係るバイポーラ
型半導体装置の各製造工程を示す要部断面構造図であ
る。
【００２３】バイポーラ型半導体装置は、通常、まずコ
レクタ不純物拡散領域を半導体基板に形成し、素子分離
を行い、次に、ベース及びエミッタ不純物拡散領域の形
成，取出電極の形成といった手順で製造される。図１〜
８は、ベース及びエミッタ不純物拡散領域の形成以後を
示し、コレクタ不純物拡散領域の形成，素子分離につい
ては、符号を付して表すのみとし、その具体的な形成手
順の図示は省略する。
レクタ不純物拡散領域を半導体基板に形成し、素子分離
を行い、次に、ベース及びエミッタ不純物拡散領域の形
成，取出電極の形成といった手順で製造される。図１〜
８は、ベース及びエミッタ不純物拡散領域の形成以後を
示し、コレクタ不純物拡散領域の形成，素子分離につい
ては、符号を付して表すのみとし、その具体的な形成手
順の図示は省略する。
【００２４】コレクタ不純物拡散領域の形成，素子分離
については、常法に従って行われる。まず、図１に示す
ように、ｐ型のシリコンウェーハ等の半導体基板２を準
備し、この半導体基板２の表面２ａに、コレクタ埋込領
域４を形成する。コレクタ埋込領域４の形成は、例えば
酸化シリコン膜等を拡散マスクとした気相拡散などで、
ｎ型の不純物を選択的に導入することで行う。
については、常法に従って行われる。まず、図１に示す
ように、ｐ型のシリコンウェーハ等の半導体基板２を準
備し、この半導体基板２の表面２ａに、コレクタ埋込領
域４を形成する。コレクタ埋込領域４の形成は、例えば
酸化シリコン膜等を拡散マスクとした気相拡散などで、
ｎ型の不純物を選択的に導入することで行う。
【００２５】酸化シリコン膜を除去した後、この基板表
面２ａに、ｎ型のエピタキシャル層６が常法により積層
される。その後、このｎ型のエピタキシャル層６のう
ち、素子分離領域に酸化シリコン膜等からなる深いＬＯ
ＣＯＳ８を形成する。深いＬＯＣＯＳ８は、recessed L
OCOS法により実現できる。すなわち、まず、酸化シリコ
ン膜等の薄いバッファー酸化膜と窒化シリコン膜等の酸
化阻止膜とをこの順で積層し、所定のパターンニング窓
明け後、ＲＩＥ（Reactive Ion Etching）などの異方性
エッチングを施しエピタキシャル層６にリセスを形成す
る。そして、ＬＯＣＯＳ酸化を行い、その後、表面の酸
化阻止膜のみ除去する。
面２ａに、ｎ型のエピタキシャル層６が常法により積層
される。その後、このｎ型のエピタキシャル層６のう
ち、素子分離領域に酸化シリコン膜等からなる深いＬＯ
ＣＯＳ８を形成する。深いＬＯＣＯＳ８は、recessed L
OCOS法により実現できる。すなわち、まず、酸化シリコ
ン膜等の薄いバッファー酸化膜と窒化シリコン膜等の酸
化阻止膜とをこの順で積層し、所定のパターンニング窓
明け後、ＲＩＥ（Reactive Ion Etching）などの異方性
エッチングを施しエピタキシャル層６にリセスを形成す
る。そして、ＬＯＣＯＳ酸化を行い、その後、表面の酸
化阻止膜のみ除去する。
【００２６】薄いバッファー酸化膜が残った状態で、コ
レクタ電極のｎ+ シンカー領域１０を形成する。このｎ
+ シンカー領域１０の形成は、まず、ＬＯＣＯＳ８の一
方側に開口するレジストパターンを形成し、これをマス
クにリン（Ｐ+ ）をイオン注入し、次に、レジスト除
去，酸化シリコン膜の積増し後、アニールを施して熱拡
散することにより行う。
レクタ電極のｎ+ シンカー領域１０を形成する。このｎ
+ シンカー領域１０の形成は、まず、ＬＯＣＯＳ８の一
方側に開口するレジストパターンを形成し、これをマス
クにリン（Ｐ+ ）をイオン注入し、次に、レジスト除
去，酸化シリコン膜の積増し後、アニールを施して熱拡
散することにより行う。
【００２７】この段階で、前記ＬＯＣＯＳ８のバーズヘ
ッドを平滑化するために、平滑化レジストを塗布し、バ
ーズヘッドが平滑化される条件でＲＩＥを施す。その
後、残存する酸化シリコン膜をウエットエッチング等で
除去すれば、図１のような平坦化面が得られ、コレクタ
不純物拡散領域（コレクタ埋込領域４及びｎ+ シンカー
領域１０）の形成が終了する。
ッドを平滑化するために、平滑化レジストを塗布し、バ
ーズヘッドが平滑化される条件でＲＩＥを施す。その
後、残存する酸化シリコン膜をウエットエッチング等で
除去すれば、図１のような平坦化面が得られ、コレクタ
不純物拡散領域（コレクタ埋込領域４及びｎ+ シンカー
領域１０）の形成が終了する。
【００２８】つぎに、図１に示すように、熱酸化法によ
り、１０〜３０ｎｍ程度の薄い酸化シリコン膜１２を成
膜する。その酸化シリコン膜１２下の各ＬＯＣＯＳ８に
対し、所定幅で開口するレジストパターン（不図示）を
形成し、このレジストパターンをマスクに、ホウ素（Ｂ
+ ）を所定条件でイオン注入し、素子分離用のｐ+ 不純
物領域１４を各ＬＯＣＯＳ８の基板奥側に形成する。レ
ジストを除去すれば、素子分離が完了する。
り、１０〜３０ｎｍ程度の薄い酸化シリコン膜１２を成
膜する。その酸化シリコン膜１２下の各ＬＯＣＯＳ８に
対し、所定幅で開口するレジストパターン（不図示）を
形成し、このレジストパターンをマスクに、ホウ素（Ｂ
+ ）を所定条件でイオン注入し、素子分離用のｐ+ 不純
物領域１４を各ＬＯＣＯＳ８の基板奥側に形成する。レ
ジストを除去すれば、素子分離が完了する。
【００２９】以後の工程は、図１〜８に形成手順を図示
し、これに沿って説明する。図１には、アクティブ領域
の開口工程を示す。すなわち、まず、ＣＶＤ法により、
薄い酸化シリコン膜１２上の全面に、５０〜２００ｎｍ
程度の酸化シリコン膜１６を成膜する。そして、図示の
ように、前記コレクタ埋込領域４上方で、バイポーラト
ランジスタのアクティブ領域となる所定位置に開口する
ように、レジストパターン１８を形成し、ＲＩＥにより
酸化シリコン膜１６，１２をエッチングして第１開口部
１６ａを形成する。
し、これに沿って説明する。図１には、アクティブ領域
の開口工程を示す。すなわち、まず、ＣＶＤ法により、
薄い酸化シリコン膜１２上の全面に、５０〜２００ｎｍ
程度の酸化シリコン膜１６を成膜する。そして、図示の
ように、前記コレクタ埋込領域４上方で、バイポーラト
ランジスタのアクティブ領域となる所定位置に開口する
ように、レジストパターン１８を形成し、ＲＩＥにより
酸化シリコン膜１６，１２をエッチングして第１開口部
１６ａを形成する。
【００３０】つぎに、第１導電層２０を形成するため
に、ＣＶＤ法により、ポリシリコン膜を全面に堆積す
る。その後、フッ化ホウ素（ＢＦ2 + ）をイオン注入し
て、このポリシリコン膜をｐ化（導電化）する。このイ
オン注入は、例えばエネルギー；３０〜７０ｋｅＶ，ド
ーズ量；１０15オーダで行う。その後、図１で開口した
アクティブ領域部分を覆うようにレジストパターン２２
を形成し、導電化後のポリシリコン膜（第１導電層２
０）を加工してベース取出電極を得る。図２は、この加
工直後の状態を示す。
に、ＣＶＤ法により、ポリシリコン膜を全面に堆積す
る。その後、フッ化ホウ素（ＢＦ2 + ）をイオン注入し
て、このポリシリコン膜をｐ化（導電化）する。このイ
オン注入は、例えばエネルギー；３０〜７０ｋｅＶ，ド
ーズ量；１０15オーダで行う。その後、図１で開口した
アクティブ領域部分を覆うようにレジストパターン２２
を形成し、導電化後のポリシリコン膜（第１導電層２
０）を加工してベース取出電極を得る。図２は、この加
工直後の状態を示す。
【００３１】レジストパターン２２を除去後、図３に示
す酸化シリコン膜などからなる層間絶縁膜２４を、ＣＶ
Ｄ法により３００〜５００ｎｍほど全面に堆積する。そ
の上に、エミッタ領域となる基板部分に対し開口するレ
ジストパターン２６を形成し、これをマスクとしたＲＩ
Ｅにより層間絶縁膜２４及び第１導電層２０をエッチン
グ加工する。このエッチングにより、層間絶縁膜２４及
び第１導電層２０に、第２開口部２４ａが形成される。
図３は、第２開口部２４ａ形成後の状態を示す。
す酸化シリコン膜などからなる層間絶縁膜２４を、ＣＶ
Ｄ法により３００〜５００ｎｍほど全面に堆積する。そ
の上に、エミッタ領域となる基板部分に対し開口するレ
ジストパターン２６を形成し、これをマスクとしたＲＩ
Ｅにより層間絶縁膜２４及び第１導電層２０をエッチン
グ加工する。このエッチングにより、層間絶縁膜２４及
び第１導電層２０に、第２開口部２４ａが形成される。
図３は、第２開口部２４ａ形成後の状態を示す。
【００３２】レジストパターン２６除去後、図４に示す
薄い酸化シリコン膜２８を、開口基板表面に熱酸化によ
り１０〜３０ｎｍほど形成し、この酸化膜２８を通し
て、真性ベース領域３０を形成するためのイオン注入を
行う。このイオン注入では、例えばフッ化ホウ素（ＢＦ
2 + ）をエネルギー；３０〜１００ｋｅＶ，ドーズ量；
１０14オーダで注入する。
薄い酸化シリコン膜２８を、開口基板表面に熱酸化によ
り１０〜３０ｎｍほど形成し、この酸化膜２８を通し
て、真性ベース領域３０を形成するためのイオン注入を
行う。このイオン注入では、例えばフッ化ホウ素（ＢＦ
2 + ）をエネルギー；３０〜１００ｋｅＶ，ドーズ量；
１０14オーダで注入する。
【００３３】つぎに、第２開口部２４ａ内に、図４に示
すサイドウォール３２を形成するための絶縁膜を、ＣＶ
Ｄ法等により約３００〜８００ｎｍほど成膜する。この
状態で、アニールを行い、第１導電層２０中に導入して
ある不純物（Ｂ）を、エピタキシャル層６表面に熱拡散
させ、ｐ型の外部ベース領域３４を形成する。アニール
条件は、例えば８５０〜９５０℃，３０〜６０分程度と
する。
すサイドウォール３２を形成するための絶縁膜を、ＣＶ
Ｄ法等により約３００〜８００ｎｍほど成膜する。この
状態で、アニールを行い、第１導電層２０中に導入して
ある不純物（Ｂ）を、エピタキシャル層６表面に熱拡散
させ、ｐ型の外部ベース領域３４を形成する。アニール
条件は、例えば８５０〜９５０℃，３０〜６０分程度と
する。
【００３４】そして、全面にＲＩＥなどの異方性エッチ
ングを施し、前記第２開口部２４ａ側壁にサイドウォー
ル３２を形成する。これにより、第２開口部２４ａ内側
に、これよりも小径の第３開口部３２ａが形成される。
図４は、第３開口部３２ａ形成後の状態を示す。
ングを施し、前記第２開口部２４ａ側壁にサイドウォー
ル３２を形成する。これにより、第２開口部２４ａ内側
に、これよりも小径の第３開口部３２ａが形成される。
図４は、第３開口部３２ａ形成後の状態を示す。
【００３５】その後、図５に示すように、第２導電層３
６を形成するために、ポリシリコン膜を、ＣＶＤ法によ
り、全面にかつ前記第３開口部３２ａに入り込むように
堆積する。このポリシリコン膜の膜厚は、例えば４０〜
６０ｎｍ程度である。続いて、ＣＶＤ法により、１０〜
３０ｎｍ程度の第１の絶縁膜３８を成膜する。この第１
の絶縁膜３８の材質は、特に限定されないが、後にレー
ザ光を透過させる等を考慮して選択する必要がある。こ
の意味では、例えば酸化シリコンから構成させるとよ
い。この状態で、砒素（Ａｓ+ ）をイオン注入して、こ
のポリシリコン膜をｎ化（導電化）し、第２導電層３６
を得る。このイオン注入は、エネルギー；３０〜７０ｋ
ｅＶ，ドーズ量；１０15オーダで行い、例えば４０ｋｅ
Ｖ，５×１０15／ｃｍ2 程度とする。
６を形成するために、ポリシリコン膜を、ＣＶＤ法によ
り、全面にかつ前記第３開口部３２ａに入り込むように
堆積する。このポリシリコン膜の膜厚は、例えば４０〜
６０ｎｍ程度である。続いて、ＣＶＤ法により、１０〜
３０ｎｍ程度の第１の絶縁膜３８を成膜する。この第１
の絶縁膜３８の材質は、特に限定されないが、後にレー
ザ光を透過させる等を考慮して選択する必要がある。こ
の意味では、例えば酸化シリコンから構成させるとよ
い。この状態で、砒素（Ａｓ+ ）をイオン注入して、こ
のポリシリコン膜をｎ化（導電化）し、第２導電層３６
を得る。このイオン注入は、エネルギー；３０〜７０ｋ
ｅＶ，ドーズ量；１０15オーダで行い、例えば４０ｋｅ
Ｖ，５×１０15／ｃｍ2 程度とする。
【００３６】ここで、第１の絶縁膜３８は、イオン注入
時のチャネリングテール抑制膜として機能する。すなわ
ち、イオン注入される半導体基板２は、通常、その結晶
軸方向にイオン注入がされないように法線方向に対し数
度傾けられており、チャネリング防止がなされている。
ところが、ポリシリコン膜に注入されたイオンが、表面
付近で散乱され、その一部が前記第３開口部３２ａ部分
から半導体基板２の結晶軸方向にチャネリングされるこ
とがある。上記第１の絶縁膜３８の存在により、このよ
うなチャネリングによる半導体基板２への不純物の広が
り（チャネリングレテールの延び）を有効に抑制でき
る。図５は、このイオン注入後の状態を示す。
時のチャネリングテール抑制膜として機能する。すなわ
ち、イオン注入される半導体基板２は、通常、その結晶
軸方向にイオン注入がされないように法線方向に対し数
度傾けられており、チャネリング防止がなされている。
ところが、ポリシリコン膜に注入されたイオンが、表面
付近で散乱され、その一部が前記第３開口部３２ａ部分
から半導体基板２の結晶軸方向にチャネリングされるこ
とがある。上記第１の絶縁膜３８の存在により、このよ
うなチャネリングによる半導体基板２への不純物の広が
り（チャネリングレテールの延び）を有効に抑制でき
る。図５は、このイオン注入後の状態を示す。
【００３７】つぎに、図６に示すように、上記第１の絶
縁膜３８上に、１０〜３０ｎｍ程度の第２の絶縁膜４０
を、ＣＶＤ法により成膜する。この第２の絶縁膜４０に
ついても、第１の絶縁膜３８同様、その材質に特に限定
はないが、後にエキシマレーザ光を照射させることを考
慮して、エネルギー損失が少ないものに選択される。こ
の意味では、例えば酸化シリコンから構成させるとよ
い。
縁膜３８上に、１０〜３０ｎｍ程度の第２の絶縁膜４０
を、ＣＶＤ法により成膜する。この第２の絶縁膜４０に
ついても、第１の絶縁膜３８同様、その材質に特に限定
はないが、後にエキシマレーザ光を照射させることを考
慮して、エネルギー損失が少ないものに選択される。こ
の意味では、例えば酸化シリコンから構成させるとよ
い。
【００３８】また、この第２の絶縁膜４０の膜厚は、エ
キシマレーザ光の波長に対する反射率が最小、言い換え
るとポリシリコン膜でのレーザ光の吸収が最大となるよ
うに、下層側の第１の絶縁膜３８に積み増すかたちで設
定される。例えば、これら絶縁膜３８，４０を酸化シリ
コンから構成させた場合、図９に示すように、３０８ｎ
ｍのレーザ波長に対して反射率を最小とする膜厚は、５
０ｎｍ或いは１７０ｎｍ程度である。したがって、両絶
縁膜３８，４０の膜厚合計が、これら最適膜厚を中心
に、例えば４０〜６０ｎｍ或いは１６０〜１８０ｎｍと
いった範囲内で設定される。
キシマレーザ光の波長に対する反射率が最小、言い換え
るとポリシリコン膜でのレーザ光の吸収が最大となるよ
うに、下層側の第１の絶縁膜３８に積み増すかたちで設
定される。例えば、これら絶縁膜３８，４０を酸化シリ
コンから構成させた場合、図９に示すように、３０８ｎ
ｍのレーザ波長に対して反射率を最小とする膜厚は、５
０ｎｍ或いは１７０ｎｍ程度である。したがって、両絶
縁膜３８，４０の膜厚合計が、これら最適膜厚を中心
に、例えば４０〜６０ｎｍ或いは１６０〜１８０ｎｍと
いった範囲内で設定される。
【００３９】その後、まず低温でアニールを行い第２導
電層３６中に不純物（例えばＡｓ）を均一に熱拡散させ
る。そして、第２の絶縁膜４０上から、エネルギー密
度；１８００〜１０００ｍＪ／ｃｍ2 のエキシマレーザ
光を照射して、高温短時間のアニール（ＥＬＡ）を行
い、第２導電層３６からＡｓ等の不純物を真性ベース領
域３０内に拡散させる。これにより、深さｘjeが０．０
５μｍ程度の極浅のエミッタ領域４２（不純物拡散領
域）が基板表面側に形成される。図６は、このエミッタ
領域４２形成後の状態を示す。
電層３６中に不純物（例えばＡｓ）を均一に熱拡散させ
る。そして、第２の絶縁膜４０上から、エネルギー密
度；１８００〜１０００ｍＪ／ｃｍ2 のエキシマレーザ
光を照射して、高温短時間のアニール（ＥＬＡ）を行
い、第２導電層３６からＡｓ等の不純物を真性ベース領
域３０内に拡散させる。これにより、深さｘjeが０．０
５μｍ程度の極浅のエミッタ領域４２（不純物拡散領
域）が基板表面側に形成される。図６は、このエミッタ
領域４２形成後の状態を示す。
【００４０】次に、図７に示すように、前記第２導電層
３６をエミッタ取出電極の外形に加工する。この加工で
は、まず、エミッタ取出電極外形を決定するレジストパ
ターン（不図示）を形成し、このレジストパターンをマ
スクに、ＲＩＥにより表面側から第２の絶縁膜４０，第
１の絶縁膜３８，第２導電層３６を連続的にエッチング
する。その後、第３の絶縁膜として酸化シリコン膜４４
を全面に成膜する（図７）。酸化シリコン膜４４を成膜
するのは、第１の絶縁膜３８及び第２の絶縁膜４０は比
較的に薄く、これらをそのまま他の配線層等との層間絶
縁膜として用いると、絶縁耐性が不足することを考慮し
たからである。従って、これらの絶縁膜３８，４０を層
間絶縁膜として用いない場合，絶縁耐性が確保できる場
合等では、酸化シリコン膜４４は省略できる。
３６をエミッタ取出電極の外形に加工する。この加工で
は、まず、エミッタ取出電極外形を決定するレジストパ
ターン（不図示）を形成し、このレジストパターンをマ
スクに、ＲＩＥにより表面側から第２の絶縁膜４０，第
１の絶縁膜３８，第２導電層３６を連続的にエッチング
する。その後、第３の絶縁膜として酸化シリコン膜４４
を全面に成膜する（図７）。酸化シリコン膜４４を成膜
するのは、第１の絶縁膜３８及び第２の絶縁膜４０は比
較的に薄く、これらをそのまま他の配線層等との層間絶
縁膜として用いると、絶縁耐性が不足することを考慮し
たからである。従って、これらの絶縁膜３８，４０を層
間絶縁膜として用いない場合，絶縁耐性が確保できる場
合等では、酸化シリコン膜４４は省略できる。
【００４１】続いて、図８に示すように、コンタクトホ
ールの開口を行う。この開口は、まず、所定のレジスト
パターン（不図示）を用いて、コレクタ電極のｎ+ シン
カー領域１０とベース取出電極（第１導電層２０）にそ
れぞれ達するコンタクトホール４６，４８を、ＲＩＥに
よるエッチングで形成する。また、同様な方法で、エミ
ッタ取出電極（第２導電層３６）に達するコンタクトホ
ール５０を開口する。
ールの開口を行う。この開口は、まず、所定のレジスト
パターン（不図示）を用いて、コレクタ電極のｎ+ シン
カー領域１０とベース取出電極（第１導電層２０）にそ
れぞれ達するコンタクトホール４６，４８を、ＲＩＥに
よるエッチングで形成する。また、同様な方法で、エミ
ッタ取出電極（第２導電層３６）に達するコンタクトホ
ール５０を開口する。
【００４２】その後、図８に示すように、各コンタクト
ホール４６，４８，５０を介して、それぞれｎ+ シンカ
ー領域１０，第１導電層２０，第２導電層３６に接続す
るように、コレクタ電極５２，ベース電極５４，エミッ
タ電極５６を形成する。この電極形成は、例えばスパッ
タ法により、Ｔｉ等のバリアメタル及びＡｌ等の金属膜
を全面に成膜し、所定のレジストパターン形成後、ＲＩ
Ｅ加工することで達成される。
ホール４６，４８，５０を介して、それぞれｎ+ シンカ
ー領域１０，第１導電層２０，第２導電層３６に接続す
るように、コレクタ電極５２，ベース電極５４，エミッ
タ電極５６を形成する。この電極形成は、例えばスパッ
タ法により、Ｔｉ等のバリアメタル及びＡｌ等の金属膜
を全面に成膜し、所定のレジストパターン形成後、ＲＩ
Ｅ加工することで達成される。
【００４３】その後は、レジストパターンを剥離し、ま
た必要に応じて一般の多層配線，オーバーコート成膜，
パッド窓明け等の諸工程を行い、当該バイポーラ型半導
体装置が完成する。なお、上記説明で特に言及した以外
の事項については、特に限定はなく、本発明の範囲内で
種々に改変できる。例えば、バイポーラトランジスタ
は、上述したｎｐｎ型に限らず逆のｐｎｐ型としてもよ
く、この場合、全ての導電型を逆にすることで本発明を
同様に適用できる。
た必要に応じて一般の多層配線，オーバーコート成膜，
パッド窓明け等の諸工程を行い、当該バイポーラ型半導
体装置が完成する。なお、上記説明で特に言及した以外
の事項については、特に限定はなく、本発明の範囲内で
種々に改変できる。例えば、バイポーラトランジスタ
は、上述したｎｐｎ型に限らず逆のｐｎｐ型としてもよ
く、この場合、全ての導電型を逆にすることで本発明を
同様に適用できる。
【００４４】また、第１導電層２０や第２導電層３６と
なる膜は、上記したようにポリシリコン膜に限定され
ず、例えばポリサイド膜，αシコリン膜，αシコリンと
高融点金属との２層膜など、成膜後に導電化される膜か
ら種々選択できる。第２実施形態 本実施形態は、前記真性ベース領域３０を、上記した第
１実施形態で述べたように図３の状態でイオン注入によ
り形成することなく、図５の状態で第２導電層３６から
の拡散により形成する場合である。真性ベース領域３０
形成以外の各工程は、図１〜８に図示し第１実施形態で
述べたと同様な方法により行われ、ここでの説明は省略
する。
なる膜は、上記したようにポリシリコン膜に限定され
ず、例えばポリサイド膜，αシコリン膜，αシコリンと
高融点金属との２層膜など、成膜後に導電化される膜か
ら種々選択できる。第２実施形態 本実施形態は、前記真性ベース領域３０を、上記した第
１実施形態で述べたように図３の状態でイオン注入によ
り形成することなく、図５の状態で第２導電層３６から
の拡散により形成する場合である。真性ベース領域３０
形成以外の各工程は、図１〜８に図示し第１実施形態で
述べたと同様な方法により行われ、ここでの説明は省略
する。
【００４５】前記第１実施形態では、第１の絶縁膜３８
を介して行われる第１導電層３６の導電化は、砒素（Ａ
ｓ+ ）イオンをイオン注入し、ポリシリコン膜をｎ化さ
せるとした。これに対し、本実施形態では、まず、逆導
電型のホウ素（Ｂ+ ）をイオン注入し、ポリシリコン膜
をｐ化させて第１導電層３６の形成を行う。第１実施形
態と同様、第１の絶縁膜３８が成膜されていることによ
り、このイオン注入時もチャネリングテールの基板への
拡がりが有効に抑制される。
を介して行われる第１導電層３６の導電化は、砒素（Ａ
ｓ+ ）イオンをイオン注入し、ポリシリコン膜をｎ化さ
せるとした。これに対し、本実施形態では、まず、逆導
電型のホウ素（Ｂ+ ）をイオン注入し、ポリシリコン膜
をｐ化させて第１導電層３６の形成を行う。第１実施形
態と同様、第１の絶縁膜３８が成膜されていることによ
り、このイオン注入時もチャネリングテールの基板への
拡がりが有効に抑制される。
【００４６】次に、アニールを行い、ｐ型不純物（Ｂ）
を第１導電層３６からエピタキシャル層６表面に熱拡散
させる。これにより、エピタキシャル層６表面に、真性
ベース領域３０（第１の不純物拡散領域）が形成され
る。そして、第１の絶縁膜３８をつけたまま、第１実施
形態と同様な条件で、Ａｓ + ）イオンをイオン注入す
る。先のアニールでかなりのｐ型不純物（Ｂ）が吸い出
されていることから、この２度目のイオン注入により、
少なくとも図５の前記第３開口部３２ａ付近の第１導電
層３６部分はｎ化される。
を第１導電層３６からエピタキシャル層６表面に熱拡散
させる。これにより、エピタキシャル層６表面に、真性
ベース領域３０（第１の不純物拡散領域）が形成され
る。そして、第１の絶縁膜３８をつけたまま、第１実施
形態と同様な条件で、Ａｓ + ）イオンをイオン注入す
る。先のアニールでかなりのｐ型不純物（Ｂ）が吸い出
されていることから、この２度目のイオン注入により、
少なくとも図５の前記第３開口部３２ａ付近の第１導電
層３６部分はｎ化される。
【００４７】その後は、第１実施形態と同様に、前記第
２の絶縁膜４０を成膜し、エキシマレーザ光を所定条件
で照射する。エピタキシャル層６に接した第１導電層３
６部分が少なくともｎ化されていることから、このエキ
シマレーザアニール（ＥＬＡ）では、この第１導電層３
６がｎ型不純物の拡散源として機能し、これにより、図
６に示すように、接合深さｘjeが０．０５μｍ程度の極
浅のエミッタ領域４２（第２の不純物拡散領域）が形成
される。
２の絶縁膜４０を成膜し、エキシマレーザ光を所定条件
で照射する。エピタキシャル層６に接した第１導電層３
６部分が少なくともｎ化されていることから、このエキ
シマレーザアニール（ＥＬＡ）では、この第１導電層３
６がｎ型不純物の拡散源として機能し、これにより、図
６に示すように、接合深さｘjeが０．０５μｍ程度の極
浅のエミッタ領域４２（第２の不純物拡散領域）が形成
される。
【００４８】以後のエミッタ電極加工，コンタクトホー
ル開口等の諸工程は、第１実施形態の場合と同様であ
る。本実施形態の製法によれば、形成後の真性ベース領
域３０に対し、エミッタ領域４２形成の前に、第１実施
形態のように外部ベース領域３４形成のためのアニール
など熱処理がかからない。このため、エミッタ領域４２
に対する真性ベース領域３０の深さ方向の制御性が向上
する。また、両者は自己整合的に形成されるため、横方
向の重ね精度も向上するといった利点を有する。
ル開口等の諸工程は、第１実施形態の場合と同様であ
る。本実施形態の製法によれば、形成後の真性ベース領
域３０に対し、エミッタ領域４２形成の前に、第１実施
形態のように外部ベース領域３４形成のためのアニール
など熱処理がかからない。このため、エミッタ領域４２
に対する真性ベース領域３０の深さ方向の制御性が向上
する。また、両者は自己整合的に形成されるため、横方
向の重ね精度も向上するといった利点を有する。
【００４９】
【発明の効果】以上述べてきたように、本発明の半導体
装置の製造方法によれば、第２の導電層の導電化のため
のイオン注入の際、第２の導電層上に形成する第１の絶
縁膜厚を、後のエキシマレーザアニールとは無関係に任
意に設定できるので、イオン注入時の不純物の半導体基
板中へのチャネリング等による拡がりを効果的に抑える
ことができる。
装置の製造方法によれば、第２の導電層の導電化のため
のイオン注入の際、第２の導電層上に形成する第１の絶
縁膜厚を、後のエキシマレーザアニールとは無関係に任
意に設定できるので、イオン注入時の不純物の半導体基
板中へのチャネリング等による拡がりを効果的に抑える
ことができる。
【００５０】また、この不純物の半導体基板中への広が
り防止のため、第２の導電層の膜厚を厚くする必要がな
く、高エネルギー密度のエキシマレーザ光に適した薄い
拡散源の形成が可能となる。さらに、次のエキシマレー
ザアニールの際には、第２の導電層上の絶縁膜の膜厚の
和をレーザ光の反射率が最小となるように、第１の絶縁
膜上に第２の絶縁膜を積み増すこととし、これによりエ
キシマレーザ光による熱処理の効率を最大にすることが
できる。
り防止のため、第２の導電層の膜厚を厚くする必要がな
く、高エネルギー密度のエキシマレーザ光に適した薄い
拡散源の形成が可能となる。さらに、次のエキシマレー
ザアニールの際には、第２の導電層上の絶縁膜の膜厚の
和をレーザ光の反射率が最小となるように、第１の絶縁
膜上に第２の絶縁膜を積み増すこととし、これによりエ
キシマレーザ光による熱処理の効率を最大にすることが
できる。
【００５１】以上の結果、第２の導電層を拡散源とした
不純物拡散領域の極薄化が達成できる。なお、本発明に
おいて、導電層上の絶縁膜は第１の絶縁膜に第２の絶縁
膜を積み増すことにより形成されるため、第１の絶縁膜
をフッ酸等でエッチング除去する必要がなく、このエッ
チング時にポリシリコン膜のグレイン等を通して下地が
エッチングされることもない。また、エッチング除去工
程といった余分な工程増もない。さらには、導電化イオ
ン注入時に、第１の絶縁膜の存在により、イオン注入装
置からの導入不純物以外の不純物混入を防止できるとい
った効果もある。
不純物拡散領域の極薄化が達成できる。なお、本発明に
おいて、導電層上の絶縁膜は第１の絶縁膜に第２の絶縁
膜を積み増すことにより形成されるため、第１の絶縁膜
をフッ酸等でエッチング除去する必要がなく、このエッ
チング時にポリシリコン膜のグレイン等を通して下地が
エッチングされることもない。また、エッチング除去工
程といった余分な工程増もない。さらには、導電化イオ
ン注入時に、第１の絶縁膜の存在により、イオン注入装
置からの導入不純物以外の不純物混入を防止できるとい
った効果もある。
【００５２】本発明をバイポーラ型半導体装置のエミッ
タ接合形成に適用すれば、エミッタ接合の品質を劣化さ
せることなく極浅化が図れる他、エミッタ取出電極（第
２導電層）の薄層化によるエミッタ抵抗の低減効果もあ
り、バイポーラ型半導体装置の高速化に多大な貢献をす
るものと期待される。
タ接合形成に適用すれば、エミッタ接合の品質を劣化さ
せることなく極浅化が図れる他、エミッタ取出電極（第
２導電層）の薄層化によるエミッタ抵抗の低減効果もあ
り、バイポーラ型半導体装置の高速化に多大な貢献をす
るものと期待される。
【図１】本発明の実施形態に係るバイポーラ型半導体装
置の製造工程を示す要部断面構造図である。
置の製造工程を示す要部断面構造図である。
【図２】図１に示す工程に続くバイポーラ型半導体装置
の製造工程を示す要部断面構造図である。
の製造工程を示す要部断面構造図である。
【図３】図２に示す工程に続くバイポーラ型半導体装置
の製造工程を示す要部断面構造図である。
の製造工程を示す要部断面構造図である。
【図４】図３に示す工程に続くバイポーラ型半導体装置
の製造工程を示す要部断面構造図である。
の製造工程を示す要部断面構造図である。
【図５】図４に示す工程に続くバイポーラ型半導体装置
の製造工程を示す要部断面構造図である。
の製造工程を示す要部断面構造図である。
【図６】図５に示す工程に続くバイポーラ型半導体装置
の製造工程を示す要部断面構造図である。
の製造工程を示す要部断面構造図である。
【図７】図６に示す工程に続くバイポーラ型半導体装置
の製造工程を示す要部断面構造図である。
の製造工程を示す要部断面構造図である。
【図８】図７に示す工程に続くバイポーラ型半導体装置
の製造工程を示す要部断面構造図である。
の製造工程を示す要部断面構造図である。
【図９】レーザ波長に対する酸化シリコン膜の反射特性
を示すグラフである。
を示すグラフである。
【図１０】ポリシリコン層が厚い場合と薄い場合とを比
較して示す導電化イオン注入後の濃度プロファイルであ
り、従来技術の問題点を説明するための図である。
較して示す導電化イオン注入後の濃度プロファイルであ
り、従来技術の問題点を説明するための図である。
２…半導体基板，２ａ…基板表面，４…コレクタ埋込領
域，６…エピタキシャル層，８…深いＬＯＣＯＳ，１０
…コレクタ電極のｎ+ シンカー領域，１２…薄い酸化シ
リコン膜，１４…素子分離用のｐ+ 不純物領域，１６…
酸化シリコン膜，１６ａ…第１開口部，１８…レジスト
パターン，２０…第１導電層，２２…レジストパター
ン，２４…層間絶縁膜，２４ａ…第２開口部，２６…レ
ジストパターン，２８…薄い酸化シリコン膜，３０…真
性ベース領域（第１の不純物拡散領域），３２…サイド
ウォール，３２ａ…第３開口部，３４…外部ベース領
域，３６…第２導電層（導電層），３８…第１の絶縁
膜，４０…第２の絶縁膜，４２…エミッタ領域（不純物
拡散領域，第２の不純物拡散領域），４４…第３の絶縁
膜，４６，４８，５０…コンタクトホール（接続孔），
５２…コレクタ電極，５４…ベース電極，５６…エミッ
タ電極。
域，６…エピタキシャル層，８…深いＬＯＣＯＳ，１０
…コレクタ電極のｎ+ シンカー領域，１２…薄い酸化シ
リコン膜，１４…素子分離用のｐ+ 不純物領域，１６…
酸化シリコン膜，１６ａ…第１開口部，１８…レジスト
パターン，２０…第１導電層，２２…レジストパター
ン，２４…層間絶縁膜，２４ａ…第２開口部，２６…レ
ジストパターン，２８…薄い酸化シリコン膜，３０…真
性ベース領域（第１の不純物拡散領域），３２…サイド
ウォール，３２ａ…第３開口部，３４…外部ベース領
域，３６…第２導電層（導電層），３８…第１の絶縁
膜，４０…第２の絶縁膜，４２…エミッタ領域（不純物
拡散領域，第２の不純物拡散領域），４４…第３の絶縁
膜，４６，４８，５０…コンタクトホール（接続孔），
５２…コレクタ電極，５４…ベース電極，５６…エミッ
タ電極。
Claims (16)
- 【請求項１】 半導体基板上の絶縁層に形成した開口部
を介し、導電層となる膜を、半導体基板に接続させて成
膜する工程と、該膜にイオン注入により不純物を導入す
る導電化工程と、その後、該導電層が接する半導体基板
表面に不純物拡散領域を形成する拡散工程とを含む、電
極取出構造を有する半導体装置の製造方法において、 前記導電化工程では、前記導電層となる膜上に第１の絶
縁膜を成膜し、該第１の絶縁膜を介して前記イオン注入
を行い、 その後の前記拡散工程では、上記第１の絶縁膜との膜厚
の和がエキシマレーザ光の反射率を最小にするような第
２の絶縁膜を、第１の絶縁膜上に成膜し、その後、表面
側からエキシマレーザ光を照射することにより前記不純
物拡散領域を形成する、電極取出構造を有する半導体装
置の製造方法。 - 【請求項２】 請求項１における前記拡散工程では、 前記導電化工程で導電層に導入してある第１の導電型の
不純物を、熱処理により半導体基板に拡散することで第
１の不純物拡散領域を形成し、その後、第１の導電型と
は逆導電型の第２の導電型の不純物を、イオン注入によ
り該導電層に更に導入した後に、前記第２の絶縁膜の成
膜と前記エキシマレーザ光の照射を行うことにより、第
１の不純物拡散領域の基板表面側に第２の不純物拡散領
域を形成する請求項１に記載の電極取出構造を有する半
導体装置の製造方法。 - 【請求項３】 前記拡散工程後には、 前記導電膜と第１の絶縁膜と第２の絶縁膜とをパターン
ニングする工程と、 該パターンニング後のパターン表面に第３の絶縁膜を成
膜する工程と、 該第３の絶縁膜表面側から前記導電層に達する接続孔を
開口する工程とを更に有する請求項１に記載の電極取出
構造を有する半導体装置の製造方法。 - 【請求項４】 前記拡散工程後には、 前記導電膜と第１の絶縁膜と第２の絶縁膜とをパターン
ニングする工程と、 該パターンニング後のパターン表面に第３の絶縁膜を成
膜する工程と、 該第３の絶縁膜表面側から前記導電層に達する接続孔を
開口する工程とを更に有する請求項２に記載の電極取出
構造を有する半導体装置の製造方法。 - 【請求項５】 前記導電層が、バイポーラトランジスタ
のエミッタ取出電極を構成する請求項１記載の電極取出
構造を有する半導体装置の製造方法。 - 【請求項６】 前記導電層が、バイポーラトランジスタ
のエミッタ取出電極を構成する請求項２記載の電極取出
構造を有する半導体装置の製造方法。 - 【請求項７】 前記導電層を、多結晶あるいは非結晶か
らなるシリコン、もしくは多結晶あるいは非結晶からな
るシリコンと高融点金属との積層構造とする請求項１に
記載の電極取出構造を有する半導体装置の製造方法。 - 【請求項８】 前記導電層を、多結晶あるいは非結晶か
らなるシリコン、もしくは多結晶あるいは非結晶からな
るシリコンと高融点金属との積層構造とする請求項２に
記載の電極取出構造を有する半導体装置の製造方法。 - 【請求項９】 前記導電層の膜厚が、４０〜６０ｎｍで
ある請求項１に記載の電極取出構造を有する半導体装置
の製造方法。 - 【請求項１０】 前記導電層の膜厚が、４０〜６０ｎｍ
である請求項２に記載の電極取出構造を有する半導体装
置の製造方法。 - 【請求項１１】 前記第１の絶縁膜及び第２の絶縁膜
が、酸化シリコンからなる請求項１に記載の電極取出構
造を有する半導体装置の製造方法。 - 【請求項１２】 前記第１の絶縁膜及び第２の絶縁膜
が、酸化シリコンからなる請求項２に記載の電極取出構
造を有する半導体装置の製造方法。 - 【請求項１３】 前記エキシマレーザ光の光源として、
塩化キセノンランプを用いる請求項１に記載の電極取出
構造を有する半導体装置の製造方法。 - 【請求項１４】 前記エキシマレーザ光の光源として、
塩化キセノンランプを用いる請求項２に記載の電極取出
構造を有する半導体装置の製造方法。 - 【請求項１５】 前記第１の絶縁膜及び第２の絶縁膜を
酸化シリコンから構成し、両者の膜厚の和を、４０〜６
０ｎｍ又は１６０〜１８０ｎｍとする請求項１３に記載
の電極取出構造を有する半導体装置の製造方法。 - 【請求項１６】 前記第１の絶縁膜及び第２の絶縁膜を
酸化シリコンから構成し、両者の膜厚の和を、４０〜６
０ｎｍ又は１６０〜１８０ｎｍとする請求項１４に記載
の電極取出構造を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3407796A JPH09232247A (ja) | 1996-02-21 | 1996-02-21 | 電極取出構造を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3407796A JPH09232247A (ja) | 1996-02-21 | 1996-02-21 | 電極取出構造を有する半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232247A true JPH09232247A (ja) | 1997-09-05 |
Family
ID=12404209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3407796A Pending JPH09232247A (ja) | 1996-02-21 | 1996-02-21 | 電極取出構造を有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI381501B (zh) * | 2009-01-17 | 2013-01-01 | Univ Ishou | An isolation layer substrate with metal ion migration and its encapsulation structure |
-
1996
- 1996-02-21 JP JP3407796A patent/JPH09232247A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI381501B (zh) * | 2009-01-17 | 2013-01-01 | Univ Ishou | An isolation layer substrate with metal ion migration and its encapsulation structure |
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