JPH0923140A - Ｍｏｓデバイス - Google Patents
ＭｏｓデバイスInfo
- Publication number
- JPH0923140A JPH0923140A JP7169504A JP16950495A JPH0923140A JP H0923140 A JPH0923140 A JP H0923140A JP 7169504 A JP7169504 A JP 7169504A JP 16950495 A JP16950495 A JP 16950495A JP H0923140 A JPH0923140 A JP H0923140A
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- JP
- Japan
- Prior art keywords
- inverter
- schmitt trigger
- input
- output
- cmos inverter
- Prior art date
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- Pending
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Abstract
(57)【要約】
【構成】前段にＣＭＯＳインバータ回路，後段にシュミ
ットトリガインバータ回路の構成とする。 【効果】優れたノイズ耐量のシュミットトリガバッファ
回路が得られる。
ットトリガインバータ回路の構成とする。 【効果】優れたノイズ耐量のシュミットトリガバッファ
回路が得られる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳデバイスに関す
る。
る。
【０００２】
【従来の技術】シュミットトリガバッファは、入出力電
圧特性にヒステリシスを持たせたもので耐ノイズ性を向
上させる目的で半導体集積回路装置（ＬＳＩ）の入力回
路，発振回路など種々の用途に使われる。
圧特性にヒステリシスを持たせたもので耐ノイズ性を向
上させる目的で半導体集積回路装置（ＬＳＩ）の入力回
路，発振回路など種々の用途に使われる。
【０００３】従来のシュミットバッファ回路は図２で示
されるように、例えば、‘９４THE CMOS DEVICE MANUAL
CMOSデバイス規格表 ＣＱ出版社 Ｐ２７７ 製品 4S584
に示される。Vin は入力信号のシュミットトリガインバ
ータ１００に入力され、その出力信号Vout1 はVin の反
転が出力される、Vin はさらにＣＭＯＳインバータ１０
１の入力に入力されVout2 へ反転出力される。
されるように、例えば、‘９４THE CMOS DEVICE MANUAL
CMOSデバイス規格表 ＣＱ出版社 Ｐ２７７ 製品 4S584
に示される。Vin は入力信号のシュミットトリガインバ
ータ１００に入力され、その出力信号Vout1 はVin の反
転が出力される、Vin はさらにＣＭＯＳインバータ１０
１の入力に入力されVout2 へ反転出力される。
【０００４】図３および図４にシュミットトリガバッフ
ァの入力信号がLow レベルからHighレベルに変化したと
き発生するノイズを除去するしくみを示す。
ァの入力信号がLow レベルからHighレベルに変化したと
き発生するノイズを除去するしくみを示す。
【０００５】図中、ＶＤＤは電源電圧レベル、ＧＮＤは
接地電位レベル、Vin ，Vout1， Vout2 は電位レベ
ル、Vth はＣＭＯＳインバータの論理的しきい値電圧を
指すものとする。またシュミットトリガインバータにお
ける、入力接地電位レベルとしての最大値をＶｉＬ，入
力電源電圧レベルとしての最小値をＶｉＨとする。
接地電位レベル、Vin ，Vout1， Vout2 は電位レベ
ル、Vth はＣＭＯＳインバータの論理的しきい値電圧を
指すものとする。またシュミットトリガインバータにお
ける、入力接地電位レベルとしての最大値をＶｉＬ，入
力電源電圧レベルとしての最小値をＶｉＨとする。
【０００６】シュミットトリガインバータ１００にＶｉ
Ｈより高電位が加わると出力Vout1はＧＮＤ電位にな
り、ＶｉＬより低電位が加わると出力Vout1 はＶＤＤ電
位になる。
Ｈより高電位が加わると出力Vout1はＧＮＤ電位にな
り、ＶｉＬより低電位が加わると出力Vout1 はＶＤＤ電
位になる。
【０００７】ＣＭＯＳインバータ１０１はVth より高電
位が加わると出力Vout1 はＧＮＤ電位になり、Vth より
低電位が加わると出力Vout2 はＶＤＤ電位になる。
位が加わると出力Vout1 はＧＮＤ電位になり、Vth より
低電位が加わると出力Vout2 はＶＤＤ電位になる。
【０００８】まず、図２中のVin に図３で示すようなノ
イズが入るとシュミットトリガインバータ１００の入力
VinはＶｉＬより低電位とならない為Vout1へノイズは伝
播されない。もし、これがシュミットトリガインバータ
ではなく、ＣＭＯＳインバータであるなら、ノイズはＣ
ＭＯＳインバータのVth を超えるため、ＣＭＯＳインバ
ータの出力はＶＤＤへ変化しノイズは伝播される。この
ように、シュミットトリガバッファ１００の入力Vin に
発生したノイズは除去され、出力Vout2 は正常に出力さ
れる。
イズが入るとシュミットトリガインバータ１００の入力
VinはＶｉＬより低電位とならない為Vout1へノイズは伝
播されない。もし、これがシュミットトリガインバータ
ではなく、ＣＭＯＳインバータであるなら、ノイズはＣ
ＭＯＳインバータのVth を超えるため、ＣＭＯＳインバ
ータの出力はＶＤＤへ変化しノイズは伝播される。この
ように、シュミットトリガバッファ１００の入力Vin に
発生したノイズは除去され、出力Vout2 は正常に出力さ
れる。
【０００９】しかし、図４に示すようなシュミットトリ
ガインバータ１００のＶｉＬを超えるノイズが入った場
合、このノイズはシュミットトリガインバータ１００の
スイッチング時間の遅れにより、Vin に入力されたノイ
ズのピーク電圧よりは若干減衰するがVout1 に伝播さ
れ、かつこのノイズが次段のＣＭＯＳインバータ１０１
のVth より低電位に至る場合は、さらにVout2 へノイズ
が伝播されてしまう。
ガインバータ１００のＶｉＬを超えるノイズが入った場
合、このノイズはシュミットトリガインバータ１００の
スイッチング時間の遅れにより、Vin に入力されたノイ
ズのピーク電圧よりは若干減衰するがVout1 に伝播さ
れ、かつこのノイズが次段のＣＭＯＳインバータ１０１
のVth より低電位に至る場合は、さらにVout2 へノイズ
が伝播されてしまう。
【００１０】
【発明が解決しようとする課題】本発明の目的はノイズ
除去可能領域を拡大する事において、ノイズ耐量の向上
を図り、優れたノイズ耐量のシュミットトリガバッファ
回路を提供することにある。
除去可能領域を拡大する事において、ノイズ耐量の向上
を図り、優れたノイズ耐量のシュミットトリガバッファ
回路を提供することにある。
【００１１】
【課題を解決するための手段】上記問題を解決するため
に、本発明は前段にＣＭＯＳインバータ回路、後段にシ
ュミットトリガインバータ回路の構成とする。
に、本発明は前段にＣＭＯＳインバータ回路、後段にシ
ュミットトリガインバータ回路の構成とする。
【００１２】
【作用】図５に本発明の構成のシュミットトリガバッフ
ァ回路、図６に本発明の動作原理を示す。
ァ回路、図６に本発明の動作原理を示す。
【００１３】図５のシュミットトリガバッファ回路の入
力Vin に図６に示すようなノイズ（図４で示したノイズ
と同じもの）が入るとＣＭＯＳインバータ１０１のVth
より低電位が生じる為Vout2 にノイズは伝播される。こ
のときＣＭＯＳインバータ１０１の持つスイッチング時
間の遅れによりVin に入力されたノイズのピーク電圧は
若干減衰する。
力Vin に図６に示すようなノイズ（図４で示したノイズ
と同じもの）が入るとＣＭＯＳインバータ１０１のVth
より低電位が生じる為Vout2 にノイズは伝播される。こ
のときＣＭＯＳインバータ１０１の持つスイッチング時
間の遅れによりVin に入力されたノイズのピーク電圧は
若干減衰する。
【００１４】この減衰したノイズが次段のシュミットト
リガインバータ１００の入力となるが、シュミットトリ
ガインバータ１００のＶｉＬより低電位になりづらいた
めVout2 へノイズは伝播されない。
リガインバータ１００の入力となるが、シュミットトリ
ガインバータ１００のＶｉＬより低電位になりづらいた
めVout2 へノイズは伝播されない。
【００１５】従来技術では、後段のＣＭＯＳインバータ
１０１に本発明の前段のＣＭＯＳインバータ１０１と同
様ノイズを若干減衰する効果は期待できるが、一旦、Vt
h を超えて入力されたノイズは、減衰は出来ても完全に
除去することは出来ない。
１０１に本発明の前段のＣＭＯＳインバータ１０１と同
様ノイズを若干減衰する効果は期待できるが、一旦、Vt
h を超えて入力されたノイズは、減衰は出来ても完全に
除去することは出来ない。
【００１６】この様に、シュミットトリガインバータ１
００の前段にＣＭＯＳインバータ１０１を配置すること
により、従来では除去出来なかったシュミットトリガイ
ンバータ１００のＶｉＬを超えて入力されるノイズも、
一旦、ＣＭＯＳインバータ１０１で受け、減衰させるこ
とにより、次段のシュミットトリガインバータ100で除
去することが可能となる。これにより、ノイズ除去可能
範囲を拡大することが可能となる。
００の前段にＣＭＯＳインバータ１０１を配置すること
により、従来では除去出来なかったシュミットトリガイ
ンバータ１００のＶｉＬを超えて入力されるノイズも、
一旦、ＣＭＯＳインバータ１０１で受け、減衰させるこ
とにより、次段のシュミットトリガインバータ100で除
去することが可能となる。これにより、ノイズ除去可能
範囲を拡大することが可能となる。
【００１７】
【実施例】図１は本発明の実施例を示すシュミットトリ
ガバッファ回路である。
ガバッファ回路である。
【００１８】シュミットトリガバッファ回路は、ＣＭＯ
Ｓインバータ部１０１とシュミットトリガインバータ部
１００から構成される。
Ｓインバータ部１０１とシュミットトリガインバータ部
１００から構成される。
【００１９】ＣＭＯＳインバータ部１０１はＰＭＯＳ
ＭＰ１，ＮＭＯＳ ＭＮ１で構成される。シュミットト
リガインバータ部１００はＰＭＯＳ ＭＰ２〜ＭＰ５，
ＮＭＯＳ ＭＮ２〜ＭＮ５から構成される。
ＭＰ１，ＮＭＯＳ ＭＮ１で構成される。シュミットト
リガインバータ部１００はＰＭＯＳ ＭＰ２〜ＭＰ５，
ＮＭＯＳ ＭＮ２〜ＭＮ５から構成される。
【００２０】シュミットトリガインバータ部１００はＰ
ＭＯＳ ＭＰ２，ＮＭＯＳ ＭＮ２からなるＣＭＯＳイ
ンバータ１０２の出力とＰＭＯＳ ＭＰ３，ＮＭＯＳ Ｍ
Ｎ３からなるＣＭＯＳインバータ１０３の入力ゲート電
極に入力され、又ＰMOS MP5，ＮＭＯＳ ＭＮ５からな
るＣＭＯＳインバータ１０５の出力がＣＭＯＳインバー
タ１０３の入力に帰還されてなる。１０３のドレイン電
極は１０５のゲート電極と接続し、又ＰＭＯＳ ＭＰ
４，ＮＭＯＳ ＭＮ４からなる１０４のゲート電極とも
接続している。シュミットトリガインバータ部１００の
出力電圧Vout2 はＣＭＯＳインバータの出力となる。
ＭＯＳ ＭＰ２，ＮＭＯＳ ＭＮ２からなるＣＭＯＳイ
ンバータ１０２の出力とＰＭＯＳ ＭＰ３，ＮＭＯＳ Ｍ
Ｎ３からなるＣＭＯＳインバータ１０３の入力ゲート電
極に入力され、又ＰMOS MP5，ＮＭＯＳ ＭＮ５からな
るＣＭＯＳインバータ１０５の出力がＣＭＯＳインバー
タ１０３の入力に帰還されてなる。１０３のドレイン電
極は１０５のゲート電極と接続し、又ＰＭＯＳ ＭＰ
４，ＮＭＯＳ ＭＮ４からなる１０４のゲート電極とも
接続している。シュミットトリガインバータ部１００の
出力電圧Vout2 はＣＭＯＳインバータの出力となる。
【００２１】図１のシュミットトリガバッファ回路で、
インバータ１０２の出力はインバータ１０３に入力され
る。インバータ１０３の出力は、シュミットトリガイン
バータ部の出力バッファであるインバータ１０４に入力
されるのと同時に、インバータ１０５にも入力される。
インバータ１０５の出力は、インバータ１０３の入力に
フィードバックされるので、インバータ１０５の入力は
インバータ１０２の出力とインバータ１０５の出力で駆
動される。この為、インバータ１０２の出力がインバー
タ１０３のVth を越えて低電位から高電位に変化して
も、インバータ１０５が低電位を出力している為、イン
バータ１０３のVth よりも高い電圧を印加しないとイン
バータ１０３の出力を反転することは出来ない。この結
果、シュミットトリガバッファ回路のＶｉＨはより高い
方へシフトする。同様に、ＶｉＬはより電圧の低い方へ
シフトし、入出力特性はヒステリシス曲線となる。
インバータ１０２の出力はインバータ１０３に入力され
る。インバータ１０３の出力は、シュミットトリガイン
バータ部の出力バッファであるインバータ１０４に入力
されるのと同時に、インバータ１０５にも入力される。
インバータ１０５の出力は、インバータ１０３の入力に
フィードバックされるので、インバータ１０５の入力は
インバータ１０２の出力とインバータ１０５の出力で駆
動される。この為、インバータ１０２の出力がインバー
タ１０３のVth を越えて低電位から高電位に変化して
も、インバータ１０５が低電位を出力している為、イン
バータ１０３のVth よりも高い電圧を印加しないとイン
バータ１０３の出力を反転することは出来ない。この結
果、シュミットトリガバッファ回路のＶｉＨはより高い
方へシフトする。同様に、ＶｉＬはより電圧の低い方へ
シフトし、入出力特性はヒステリシス曲線となる。
【００２２】従って、シュミットトリガバッファ回路の
入力電圧Vin をＣＭＯＳインバータ部１０１のゲート電
極に接続し、出力電圧Vout2 を１０４のドレイン電極に
接続すれば、本発明のシュミットトリガバッファ回路を
実現することが出来る。
入力電圧Vin をＣＭＯＳインバータ部１０１のゲート電
極に接続し、出力電圧Vout2 を１０４のドレイン電極に
接続すれば、本発明のシュミットトリガバッファ回路を
実現することが出来る。
【００２３】
【発明の効果】本発明によれば、ノイズ除去可能領域が
拡大し、優れたノイズ耐量のシュミットトリガバッファ
回路が可能となる。
拡大し、優れたノイズ耐量のシュミットトリガバッファ
回路が可能となる。
【図１】本発明の実施例を表すシュミットトリガバッフ
ァ回路図。
ァ回路図。
【図２】従来例を示すシュミットトリガバッファ回路
図。
図。
【図３】従来例を示すシュミットトリガバッファ回路を
説明する入出力電圧特性図。
説明する入出力電圧特性図。
【図４】従来例を示すシュミットトリガバッファ回路を
説明する入出力電圧特性図。
説明する入出力電圧特性図。
【図５】本発明の構成もあるシュミットトリガバッファ
回路図。
回路図。
【図６】本発明の構成もあるシュミットトリガバッファ
回路を説明する入出力電圧特性図。
回路を説明する入出力電圧特性図。
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５…ＰＭＯＳト
ランジスタ、ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５
…ＮＭＯＳトランジスタ、１００…シュミットトリガイ
ンバータ部、１０１…ＣＭＯＳインバータ部、１０２…
入力バッファ、１０３，１０４…インバータ、１０５…
出力バッファ。
ランジスタ、ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５
…ＮＭＯＳトランジスタ、１００…シュミットトリガイ
ンバータ部、１０１…ＣＭＯＳインバータ部、１０２…
入力バッファ、１０３，１０４…インバータ、１０５…
出力バッファ。
Claims (1)
- 【請求項１】ＣＭＯＳインバータ回路とＣＭＯＳシュミ
ットトリガインバータの二つのインバータで構成される
シュミットトリガバッファで前段にＣＭＯＳインバータ
回路、後段にシュミットトリガインバータの構成を有す
ることを特徴とするＭＯＳデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169504A JPH0923140A (ja) | 1995-07-05 | 1995-07-05 | Ｍｏｓデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169504A JPH0923140A (ja) | 1995-07-05 | 1995-07-05 | Ｍｏｓデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0923140A true JPH0923140A (ja) | 1997-01-21 |
Family
ID=15887745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7169504A Pending JPH0923140A (ja) | 1995-07-05 | 1995-07-05 | Ｍｏｓデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0923140A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6695984B1 (en) | 1998-08-07 | 2004-02-24 | Bridgestone Corporation | Silicon carbide sinter and process for producing the same |
| JP2014099791A (ja) * | 2012-11-15 | 2014-05-29 | Renesas Electronics Corp | 入力回路 |
-
1995
- 1995-07-05 JP JP7169504A patent/JPH0923140A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6695984B1 (en) | 1998-08-07 | 2004-02-24 | Bridgestone Corporation | Silicon carbide sinter and process for producing the same |
| JP2014099791A (ja) * | 2012-11-15 | 2014-05-29 | Renesas Electronics Corp | 入力回路 |
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