JPH09218658A - クロスハッチテスト信号発生回路 - Google Patents
クロスハッチテスト信号発生回路Info
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- JPH09218658A JPH09218658A JP2640396A JP2640396A JPH09218658A JP H09218658 A JPH09218658 A JP H09218658A JP 2640396 A JP2640396 A JP 2640396A JP 2640396 A JP2640396 A JP 2640396A JP H09218658 A JPH09218658 A JP H09218658A
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- signal
- circuit
- horizontal
- test
- test pattern
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Abstract
(57)【要約】
【課題】 クロック信号の動作速度を高速にすることな
く、水平テストパルスと垂直テストパルスを分離するこ
となく、テストパターン発生回路の出力信号の水平テス
トパルス幅のみを１クロック幅以下に設定できることを
目的とする。 【解決手段】 水平同期信号８と垂直同期信号９とクロ
ック信号１０をもとにテストパターン発生回路の出力信
号１５を作成するテストパターン発生回路２と、テスト
パターン発生回路の出力信号１５を遅延回路２１で遅延
させ、インバータ回路で反転させた信号とテストパター
ン発生回路の出力信号１５から縦線パルス２８を作成す
るＡＮＤ回路２３と、１クロック幅の水平テストパルス
を打ち消し縦線幅キャンセル回路２４と、ＡＮＤ回路２
３でパターン幅が設定された縦線パルス２８と横線パル
ス２９を合成しクロスハッチテスト信号３０を作成する
ＯＲ回路２５を備えたクロスハッチテスト信号発生回
路。
く、水平テストパルスと垂直テストパルスを分離するこ
となく、テストパターン発生回路の出力信号の水平テス
トパルス幅のみを１クロック幅以下に設定できることを
目的とする。 【解決手段】 水平同期信号８と垂直同期信号９とクロ
ック信号１０をもとにテストパターン発生回路の出力信
号１５を作成するテストパターン発生回路２と、テスト
パターン発生回路の出力信号１５を遅延回路２１で遅延
させ、インバータ回路で反転させた信号とテストパター
ン発生回路の出力信号１５から縦線パルス２８を作成す
るＡＮＤ回路２３と、１クロック幅の水平テストパルス
を打ち消し縦線幅キャンセル回路２４と、ＡＮＤ回路２
３でパターン幅が設定された縦線パルス２８と横線パル
ス２９を合成しクロスハッチテスト信号３０を作成する
ＯＲ回路２５を備えたクロスハッチテスト信号発生回
路。
Description
【０００１】
【発明の属する技術分野】本発明は、画像表示装置にお
けるコンバーゼンスの調整時に用いられるクロスハッチ
テスト信号発生回路（国際特許分類 Ｇ０９Ｇ １／１
６）に関するものである。
けるコンバーゼンスの調整時に用いられるクロスハッチ
テスト信号発生回路（国際特許分類 Ｇ０９Ｇ １／１
６）に関するものである。
【０００２】
【従来の技術】近年、画像表示装置においては表示画素
数が増加する傾向にある。そのため様々な映像ソースに
対して高精度のコンバーゼンス調整が求められ、コンバ
ーゼンス調整時に用いられるクロスハッチテスト信号に
関しても各映像ソースに対応した高精細度の表示能力が
要求されている。
数が増加する傾向にある。そのため様々な映像ソースに
対して高精度のコンバーゼンス調整が求められ、コンバ
ーゼンス調整時に用いられるクロスハッチテスト信号に
関しても各映像ソースに対応した高精細度の表示能力が
要求されている。
【０００３】以下に、投写型画像表示装置に用いられて
いるクロスハッチテスト信号発生回路を例にして、従来
のクロスハッチテスト信号発生回路について説明する。
いるクロスハッチテスト信号発生回路を例にして、従来
のクロスハッチテスト信号発生回路について説明する。
【０００４】図７は従来のクロスハッチテスト信号発生
回路を示すものである。図７において、１は水平同期信
号８の周波数を整数倍したクロック信号１０を作成する
位相同期回路（以下、ＰＬＬ回路と記す）、３はこのク
ロック信号１０と水平同期信号８をもとに水平アドレス
信号１１を設定する水平期間アドレス設定回路、４はこ
の水平アドレス信号１１をもとに水平テストパルス１２
を作成する水平期間テストパターン発生回路、５は水平
同期信号８と垂直同期信号９をもとに垂直アドレス信号
１３を設定する垂直期間アドレス設定回路、６はこの垂
直アドレス信号１３をもとに垂直テストパルス１４を作
成する垂直期間テストパターン発生回路、７は水平テス
トパルス１２と垂直テストパルス１４を合成しテストパ
ターン発生回路の出力信号１５を作成するＯＲ回路であ
る。そして５２は水平期間アドレス設定回路３と、水平
期間テストパターン発生回路４と、垂直期間アドレス設
定回路５と、垂直期間テストパターン発生回路６と、Ｏ
Ｒ回路７により構成されたテストパターン発生回路であ
る。
回路を示すものである。図７において、１は水平同期信
号８の周波数を整数倍したクロック信号１０を作成する
位相同期回路（以下、ＰＬＬ回路と記す）、３はこのク
ロック信号１０と水平同期信号８をもとに水平アドレス
信号１１を設定する水平期間アドレス設定回路、４はこ
の水平アドレス信号１１をもとに水平テストパルス１２
を作成する水平期間テストパターン発生回路、５は水平
同期信号８と垂直同期信号９をもとに垂直アドレス信号
１３を設定する垂直期間アドレス設定回路、６はこの垂
直アドレス信号１３をもとに垂直テストパルス１４を作
成する垂直期間テストパターン発生回路、７は水平テス
トパルス１２と垂直テストパルス１４を合成しテストパ
ターン発生回路の出力信号１５を作成するＯＲ回路であ
る。そして５２は水平期間アドレス設定回路３と、水平
期間テストパターン発生回路４と、垂直期間アドレス設
定回路５と、垂直期間テストパターン発生回路６と、Ｏ
Ｒ回路７により構成されたテストパターン発生回路であ
る。
【０００５】以上のように構成されたクロスハッチテス
ト信号発生回路について、図６、図７、図８、図９を用
いてその動作について説明する。
ト信号発生回路について、図６、図７、図８、図９を用
いてその動作について説明する。
【０００６】図６は従来のクロスハッチテスト信号の画
面表示図、図８と図９は従来のクロスハッチテスト信号
発生回路の動作説明のための波形図である。水平同期信
号８の周波数を整数倍したクロック信号１０がＰＬＬ回
路１で作成され、このクロック信号１０と水平同期信号
８をもとに水平アドレス信号１１が発生し、この水平ア
ドレス信号１１をもとに水平期間テストパターン発生回
路４において垂直方向にのびる線（つまり、縦線）をつ
くるテストパルス（以下、水平テストパルスと記す）１
２が作成される。
面表示図、図８と図９は従来のクロスハッチテスト信号
発生回路の動作説明のための波形図である。水平同期信
号８の周波数を整数倍したクロック信号１０がＰＬＬ回
路１で作成され、このクロック信号１０と水平同期信号
８をもとに水平アドレス信号１１が発生し、この水平ア
ドレス信号１１をもとに水平期間テストパターン発生回
路４において垂直方向にのびる線（つまり、縦線）をつ
くるテストパルス（以下、水平テストパルスと記す）１
２が作成される。
【０００７】同様にして水平同期信号８と垂直同期信号
９をもとに垂直アドレス信号１３が発生し、この垂直ア
ドレス信号１３をもとに垂直期間テストパターン発生回
路６において水平方向にもびる線（つまり、横線）をつ
くるテストパルス（以下、垂直テストパルスと記す）１
４が作成される。この水平テストパルス１２と垂直テス
トパルス１４がＯＲ回路７で合成されテストパターン発
生回路５２の出力信号１５となる。
９をもとに垂直アドレス信号１３が発生し、この垂直ア
ドレス信号１３をもとに垂直期間テストパターン発生回
路６において水平方向にもびる線（つまり、横線）をつ
くるテストパルス（以下、垂直テストパルスと記す）１
４が作成される。この水平テストパルス１２と垂直テス
トパルス１４がＯＲ回路７で合成されテストパターン発
生回路５２の出力信号１５となる。
【０００８】図８に示すとおり、テストパターン発生回
路５２の出力信号１５の水平テストパルス１２はクロッ
ク信号１０に依存しているため、最小パルス幅がクロッ
ク信号１０の１クロック幅に制限されている。その結
果、クロスハッチテスト信号の画面表示は図６となる。
路５２の出力信号１５の水平テストパルス１２はクロッ
ク信号１０に依存しているため、最小パルス幅がクロッ
ク信号１０の１クロック幅に制限されている。その結
果、クロスハッチテスト信号の画面表示は図６となる。
【０００９】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、テストパターン発生回路５２の出力信号
の水平テストパルス１２の幅をクロック信号１０の１ク
ロック幅以下に細く設定するには、基準となるクロック
信号１０の動作速度を高速にし、クロック信号幅を短く
設定する必要がある。また、水平周波数が高くなるとク
ロック信号１０の動作速度をさらに高速にする必要があ
るため、回路動作がクロック信号の速度に追随するのが
困難になるという問題点を有している。
来の構成では、テストパターン発生回路５２の出力信号
の水平テストパルス１２の幅をクロック信号１０の１ク
ロック幅以下に細く設定するには、基準となるクロック
信号１０の動作速度を高速にし、クロック信号幅を短く
設定する必要がある。また、水平周波数が高くなるとク
ロック信号１０の動作速度をさらに高速にする必要があ
るため、回路動作がクロック信号の速度に追随するのが
困難になるという問題点を有している。
【００１０】また、上記の従来の構成では、テストパタ
ーン発生回路５２の出力信号１５の水平テストパルス１
２の幅のみを細く設定するには、水平テストパルス信号
と垂直テストパルス信号をそれぞれ信号処理を行なう必
要があり、そのために水平テストパルス１２と垂直テス
トパルス１４を分離する回路が必要となり、回路規模が
増加するという問題も有している。
ーン発生回路５２の出力信号１５の水平テストパルス１
２の幅のみを細く設定するには、水平テストパルス信号
と垂直テストパルス信号をそれぞれ信号処理を行なう必
要があり、そのために水平テストパルス１２と垂直テス
トパルス１４を分離する回路が必要となり、回路規模が
増加するという問題も有している。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明のクロスハッチテスト信号発生回路は、縦線幅
キャンセル回路を設けることで、クロスハッチの縦線を
つくる水平テストパルスのみ信号処理を行ない、１クロ
ック幅の水平テストパルスを打ち消し１クロック幅より
大きいパルスを通過させ、テストパターン発生回路の出
力信号から１クロック幅に制限されている垂直方向にの
びる縦線をつくる水平テストパルス幅のみ制御する構成
を有している。
に本発明のクロスハッチテスト信号発生回路は、縦線幅
キャンセル回路を設けることで、クロスハッチの縦線を
つくる水平テストパルスのみ信号処理を行ない、１クロ
ック幅の水平テストパルスを打ち消し１クロック幅より
大きいパルスを通過させ、テストパターン発生回路の出
力信号から１クロック幅に制限されている垂直方向にの
びる縦線をつくる水平テストパルス幅のみ制御する構成
を有している。
【００１２】また、この目的を達成するために本発明の
クロスハッチテスト信号発生回路は、水平周波数判別回
路と遅延量切り換え回路を設けることで、テストパター
ン発生回路の出力信号のクロスハッチの縦線をつくる水
平テストパルス幅のみを水平周波数に追従して設定する
構成を有している。
クロスハッチテスト信号発生回路は、水平周波数判別回
路と遅延量切り換え回路を設けることで、テストパター
ン発生回路の出力信号のクロスハッチの縦線をつくる水
平テストパルス幅のみを水平周波数に追従して設定する
構成を有している。
【００１３】本発明は上記従来の問題点を解決するもの
で、ＰＬＬ回路で作成されるクロック信号の動作速度を
高速にすることなく、また水平テストパルスと垂直テス
トパルスを分離することなく水平テストパルス幅のみ１
クロック幅以下に設定することを目的とする。
で、ＰＬＬ回路で作成されるクロック信号の動作速度を
高速にすることなく、また水平テストパルスと垂直テス
トパルスを分離することなく水平テストパルス幅のみ１
クロック幅以下に設定することを目的とする。
【００１４】また、この構成によって、映像ソースが変
化しても水平周波数を判別し、水平周波数に追従して水
平テストパルスを常に一定のパルス幅に設定可能なクロ
スハッチテスト信号を発生させることができる。
化しても水平周波数を判別し、水平周波数に追従して水
平テストパルスを常に一定のパルス幅に設定可能なクロ
スハッチテスト信号を発生させることができる。
【００１５】
【発明の実施の形態】本発明は、水平同期信号の周波数
のクロック信号をもとに、前記水平同期信号と垂直同期
信号から水平方向及び垂直方向のクロスハッチのテスト
パターン信号を作成し、前記テストパターン信号のうち
垂直方向のテストパターン信号のパルス幅を前記クロッ
ク信号の幅より小さくすることを特徴とするクロスハッ
チテスト信号発生回路に関するものであり、垂直方向の
クロスハッチのパターンをつくり出す水平テストパター
ン信号のパルス幅を細くできるので、高精度のコンバー
ゼンス調整を行うことが出来る。
のクロック信号をもとに、前記水平同期信号と垂直同期
信号から水平方向及び垂直方向のクロスハッチのテスト
パターン信号を作成し、前記テストパターン信号のうち
垂直方向のテストパターン信号のパルス幅を前記クロッ
ク信号の幅より小さくすることを特徴とするクロスハッ
チテスト信号発生回路に関するものであり、垂直方向の
クロスハッチのパターンをつくり出す水平テストパター
ン信号のパルス幅を細くできるので、高精度のコンバー
ゼンス調整を行うことが出来る。
【００１６】また、本発明は水平同期信号の周波数の整
数倍のクロック信号を出力する位相同期回路と、前記水
平同期信号と垂直同期信号と前記クロック信号をもとに
水平方向および垂直方向のテストパターン信号を作成す
るテストパターン発生回路と、前記テストパターン発生
回路の出力信号を入力してパルス幅を前記クロック信号
のパルス幅より小さくして出力するパルス幅変換手段
と、前記テストパターン発生回路の出力信号で水平方向
のテストパターン信号を通過させる縦線幅キャンセル回
路と、前記パルス幅変換手段の出力信号と前記縦線幅キ
ャンセル回路の出力信号とを合成する合成手段とを備え
たクロスハッチテスト信号発生回路に関するものであ
り、上記発明と同様に高精度のコンバーゼンス調整を行
なえる。
数倍のクロック信号を出力する位相同期回路と、前記水
平同期信号と垂直同期信号と前記クロック信号をもとに
水平方向および垂直方向のテストパターン信号を作成す
るテストパターン発生回路と、前記テストパターン発生
回路の出力信号を入力してパルス幅を前記クロック信号
のパルス幅より小さくして出力するパルス幅変換手段
と、前記テストパターン発生回路の出力信号で水平方向
のテストパターン信号を通過させる縦線幅キャンセル回
路と、前記パルス幅変換手段の出力信号と前記縦線幅キ
ャンセル回路の出力信号とを合成する合成手段とを備え
たクロスハッチテスト信号発生回路に関するものであ
り、上記発明と同様に高精度のコンバーゼンス調整を行
なえる。
【００１７】又、本発明は、水平同期信号の周波数の整
数倍のクロック信号を出力する位相同期回路と、前記水
平同期信号と垂直同期信号と前記クロック信号をもとに
テストパターン信号を作成するテストパターン発生回路
と、前記テストパターン発生回路の出力信号を遅延させ
る遅延回路と、前記遅延回路を通過した信号を反転する
インバータ回路と、前記インバータ回路の出力信号と前
記テストパターン発生回路の出力信号とを入力するＡＮ
Ｄ回路と、前記テストパターン発生回路の出力信号で前
記クロック信号の幅の縦線パルスを打ち消す縦線幅キャ
ンセル回路と、前記ＡＮＤ回路でパターン幅の設定され
た縦線パルスと前記縦線幅キャンセル回路を通過した横
線パルスを合成しクロスハッチテスト信号を作成するＯ
Ｒ回路とを備えたクロスハッチテスト信号発生回路に関
するものであり、テストパターン発生回路の垂直方向の
テストパターン信号パルス（以下、水平テストパルスと
記す）幅のみをクロックパルス幅に依存されず１クロッ
ク幅以下にすることができ、コンバーゼンス調整を高精
度で行うことができるという作用を有する。
数倍のクロック信号を出力する位相同期回路と、前記水
平同期信号と垂直同期信号と前記クロック信号をもとに
テストパターン信号を作成するテストパターン発生回路
と、前記テストパターン発生回路の出力信号を遅延させ
る遅延回路と、前記遅延回路を通過した信号を反転する
インバータ回路と、前記インバータ回路の出力信号と前
記テストパターン発生回路の出力信号とを入力するＡＮ
Ｄ回路と、前記テストパターン発生回路の出力信号で前
記クロック信号の幅の縦線パルスを打ち消す縦線幅キャ
ンセル回路と、前記ＡＮＤ回路でパターン幅の設定され
た縦線パルスと前記縦線幅キャンセル回路を通過した横
線パルスを合成しクロスハッチテスト信号を作成するＯ
Ｒ回路とを備えたクロスハッチテスト信号発生回路に関
するものであり、テストパターン発生回路の垂直方向の
テストパターン信号パルス（以下、水平テストパルスと
記す）幅のみをクロックパルス幅に依存されず１クロッ
ク幅以下にすることができ、コンバーゼンス調整を高精
度で行うことができるという作用を有する。
【００１８】また、本発明は、水平同期信号の周波数の
整数倍のクロック信号を出力する位相同期回路と、前記
水平同期信号と垂直同期信号と前記クロック信号をもと
にテストパターン信号を作成するテストパターン発生回
路と、前記テストパターン発生回路の出力信号を遅延さ
せる複数の遅延回路と、前記遅延回路から適切な遅延量
を選択する遅延量切り換え回路と、前記水平同期信号の
周波数を判別し前記遅延量切り換え回路を制御する水平
周波数判別回路と、前記遅延量切り換え回路を通過した
遅延回路の出力信号を反転するインバータ回路と、前記
インバータ回路の出力信号と前記テストパターン発生回
路の出力信号から縦線パルスを作成するＡＮＤ回路と、
１クロック幅の水平テストパルスを打ち消し縦線幅キャ
ンセル回路と、前記ＡＮＤ回路の出力信号と前記縦線幅
キャンセル回路を通過した出力信号を入力しクロスハッ
チテスト信号を作成するＯＲ回路とを備えたクロスハッ
チテスト信号発生回路に関するもので、遅延時間を適宜
選択できるので、水平テストパルス幅を水平周波数に追
従して常に一定幅に維持することができる。
整数倍のクロック信号を出力する位相同期回路と、前記
水平同期信号と垂直同期信号と前記クロック信号をもと
にテストパターン信号を作成するテストパターン発生回
路と、前記テストパターン発生回路の出力信号を遅延さ
せる複数の遅延回路と、前記遅延回路から適切な遅延量
を選択する遅延量切り換え回路と、前記水平同期信号の
周波数を判別し前記遅延量切り換え回路を制御する水平
周波数判別回路と、前記遅延量切り換え回路を通過した
遅延回路の出力信号を反転するインバータ回路と、前記
インバータ回路の出力信号と前記テストパターン発生回
路の出力信号から縦線パルスを作成するＡＮＤ回路と、
１クロック幅の水平テストパルスを打ち消し縦線幅キャ
ンセル回路と、前記ＡＮＤ回路の出力信号と前記縦線幅
キャンセル回路を通過した出力信号を入力しクロスハッ
チテスト信号を作成するＯＲ回路とを備えたクロスハッ
チテスト信号発生回路に関するもので、遅延時間を適宜
選択できるので、水平テストパルス幅を水平周波数に追
従して常に一定幅に維持することができる。
【００１９】（実施の形態１）以下に、本発明の第１の
実施例について図面を参照しながら説明する。
実施例について図面を参照しながら説明する。
【００２０】図１において、１はクロスハッチ信号の基
準になるクロック信号１０を水平同期信号８の周波数の
整数倍にするＰＬＬ回路、２は水平同期信号８と垂直同
期信号９とクロック信号１０をもとに垂直期間出力信号
（以下、垂直テストパルスと記す：水平方向のクロスハ
ッチ線を作成）と水平期間出力信号（以下、水平テスト
パルスと記す：垂直方向のクロスハッチ線を作成）から
構成される出力信号１５を作成するテストパターン発生
回路、２１はテストパターン発生回路の出力信号１５を
遅延させる遅延回路、２２は遅延回路の出力信号２６を
反転するインバータ回路、２３はインバータ回路の出力
信号２７と遅延回路２１を通過しないテストパターン発
生回路の出力信号１５から縦線パルス２８を作成するＡ
ＮＤ回路、２４は１クロック幅の水平テストパルスを打
ち消し１クロック幅より大きいパルスは通過させる縦線
幅キャンセル回路、２５はＡＮＤ回路２３でパターン幅
が設定された縦線パルス２８と縦線幅キャンセル回路２
４を通過した横線パルス２９を合成しクロスハッチテス
ト信号３０を作成するＯＲ回路である。
準になるクロック信号１０を水平同期信号８の周波数の
整数倍にするＰＬＬ回路、２は水平同期信号８と垂直同
期信号９とクロック信号１０をもとに垂直期間出力信号
（以下、垂直テストパルスと記す：水平方向のクロスハ
ッチ線を作成）と水平期間出力信号（以下、水平テスト
パルスと記す：垂直方向のクロスハッチ線を作成）から
構成される出力信号１５を作成するテストパターン発生
回路、２１はテストパターン発生回路の出力信号１５を
遅延させる遅延回路、２２は遅延回路の出力信号２６を
反転するインバータ回路、２３はインバータ回路の出力
信号２７と遅延回路２１を通過しないテストパターン発
生回路の出力信号１５から縦線パルス２８を作成するＡ
ＮＤ回路、２４は１クロック幅の水平テストパルスを打
ち消し１クロック幅より大きいパルスは通過させる縦線
幅キャンセル回路、２５はＡＮＤ回路２３でパターン幅
が設定された縦線パルス２８と縦線幅キャンセル回路２
４を通過した横線パルス２９を合成しクロスハッチテス
ト信号３０を作成するＯＲ回路である。
【００２１】以上のように構成されたクロスハッチテス
ト信号発生回路について、図１、図３、図４、図５を用
いてその動作を説明する。
ト信号発生回路について、図１、図３、図４、図５を用
いてその動作を説明する。
【００２２】図３と図４は本発明の第１の実施例におけ
るクロスハッチテスト信号発生回路の動作説明のための
波形図、図５は本発明の第１の実施例におけるクロスハ
ッチテスト信号の画面表示図である。水平同期信号８の
周波数を整数倍したクロック信号１０がＰＬＬ回路１で
作成され、このクロック信号１０と水平同期信号８と垂
直同期信号９をもとにテストパターン発生回路の出力信
号１５がテストパターン発生回路２で作成される。
るクロスハッチテスト信号発生回路の動作説明のための
波形図、図５は本発明の第１の実施例におけるクロスハ
ッチテスト信号の画面表示図である。水平同期信号８の
周波数を整数倍したクロック信号１０がＰＬＬ回路１で
作成され、このクロック信号１０と水平同期信号８と垂
直同期信号９をもとにテストパターン発生回路の出力信
号１５がテストパターン発生回路２で作成される。
【００２３】テストパターン発生回路２で作成されたテ
ストパターン発生回路の出力信号１５は、遅延回路２１
を通過して遅延回路の出力信号２６となり、インバータ
回路２２で反転されてインバータ回路の出力信号２７と
なる。このインバータ回路の出力信号２７と遅延回路２
１を通過しないテストパターン発生回路の出力信号１５
からＡＮＤ回路２３で縦線パルス２８が作成される。
ストパターン発生回路の出力信号１５は、遅延回路２１
を通過して遅延回路の出力信号２６となり、インバータ
回路２２で反転されてインバータ回路の出力信号２７と
なる。このインバータ回路の出力信号２７と遅延回路２
１を通過しないテストパターン発生回路の出力信号１５
からＡＮＤ回路２３で縦線パルス２８が作成される。
【００２４】また、テストパターン発生回路の出力信号
１５が縦線幅キャンセル回路２４を通過することで、ク
ロック信号１０の１クロック幅の水平テストパルス（垂
直方向のクロスハッチ線を作成）は打ち消され１クロッ
ク幅より大きな水平方向のクロスハッチの横線パルス２
９が作成される。この横線パルス２９と縦線パルス２８
がＯＲ回路２５で合成されクロスハッチテスト信号３０
となる。
１５が縦線幅キャンセル回路２４を通過することで、ク
ロック信号１０の１クロック幅の水平テストパルス（垂
直方向のクロスハッチ線を作成）は打ち消され１クロッ
ク幅より大きな水平方向のクロスハッチの横線パルス２
９が作成される。この横線パルス２９と縦線パルス２８
がＯＲ回路２５で合成されクロスハッチテスト信号３０
となる。
【００２５】この構成より水平テストパルスのみ信号処
理を実施しその水平テストパルス幅を小さくすることが
でき、またＯＲ回路２５で水平テストパルス幅のみを細
くしたものと縦線幅キャンセル回路２４で抜き出した横
線パルス２９とを合成することでテストパターン発生回
路２の出力信号１５のように横線パルスと縦線パルスを
合成した信号を作成でき、従来の映像信号処理回路１６
で高精度のコンバーゼンス調整を実施できる。
理を実施しその水平テストパルス幅を小さくすることが
でき、またＯＲ回路２５で水平テストパルス幅のみを細
くしたものと縦線幅キャンセル回路２４で抜き出した横
線パルス２９とを合成することでテストパターン発生回
路２の出力信号１５のように横線パルスと縦線パルスを
合成した信号を作成でき、従来の映像信号処理回路１６
で高精度のコンバーゼンス調整を実施できる。
【００２６】以上のように本実施の形態によれば、クロ
ック信号の１クロック幅に制限されている水平テストパ
ルスを、クロック信号の動作速度を高速にすることな
く、図３、図４に示すとおりテストパターン発生回路の
出力信号の水平テストパルス幅のみを１クロック幅以下
に設定することができ、従ってコンバーゼンスの調整を
精度よく行うことができるため、高精細な画像を映すこ
とができる。
ック信号の１クロック幅に制限されている水平テストパ
ルスを、クロック信号の動作速度を高速にすることな
く、図３、図４に示すとおりテストパターン発生回路の
出力信号の水平テストパルス幅のみを１クロック幅以下
に設定することができ、従ってコンバーゼンスの調整を
精度よく行うことができるため、高精細な画像を映すこ
とができる。
【００２７】その結果、クロスハッチテスト信号の画面
表示は図５となり、図６と比較して縦線幅のみ細くなっ
ている。
表示は図５となり、図６と比較して縦線幅のみ細くなっ
ている。
【００２８】（実施の形態２）以下に、第２の発明の実
施の形態について図面を参照しながら説明する。
施の形態について図面を参照しながら説明する。
【００２９】図２において、１はクロスハッチテスト信
号の基準になるクロック信号１０を水平同期信号８の周
波数の整数倍にして出力するＰＬＬ回路、２は水平同期
信号８と垂直同期信号９とクロック信号１０をもとにテ
ストパターン発生回路の出力信号１５を作成するテスト
パターン発生回路、２２は遅延回路の出力信号２６を反
転するインバータ回路、２３はインバータ回路の出力信
号２７とテストパターン発生回路の出力信号１５から縦
線パルス２８を作成するＡＮＤ回路、２４は１クロック
幅の水平テストパルスを打ち消し２クロック幅以上のパ
ルスは通過させる縦線幅キャンセル回路、２５はＡＮＤ
回路２３でパターン幅が設定された縦線パルス２８と縦
線幅キャンセル回路２４を通過した横線パルス２９を合
成しクロスハッチテスト信号３０を作成するＯＲ回路
で、以上は図１の構成と同様なものである。
号の基準になるクロック信号１０を水平同期信号８の周
波数の整数倍にして出力するＰＬＬ回路、２は水平同期
信号８と垂直同期信号９とクロック信号１０をもとにテ
ストパターン発生回路の出力信号１５を作成するテスト
パターン発生回路、２２は遅延回路の出力信号２６を反
転するインバータ回路、２３はインバータ回路の出力信
号２７とテストパターン発生回路の出力信号１５から縦
線パルス２８を作成するＡＮＤ回路、２４は１クロック
幅の水平テストパルスを打ち消し２クロック幅以上のパ
ルスは通過させる縦線幅キャンセル回路、２５はＡＮＤ
回路２３でパターン幅が設定された縦線パルス２８と縦
線幅キャンセル回路２４を通過した横線パルス２９を合
成しクロスハッチテスト信号３０を作成するＯＲ回路
で、以上は図１の構成と同様なものである。
【００３０】図１の構成と異なるのは、テストパターン
発生回路２で作成されたテストパターン発生回路の出力
信号１５を遅延させる遅延回路３１，遅延回路３２，遅
延回路３３と、この遅延回路３１，遅延回路３２，遅延
回路３３から適切な遅延量を選択する遅延量切り換え回
路３４と、水平同期信号８の周波数を判別し遅延量切り
換え回路３４を制御する遅延量制御信号３６を出力する
水平周波数判別回路３５を、マルチスキャン対応を実現
するために用いた点である。
発生回路２で作成されたテストパターン発生回路の出力
信号１５を遅延させる遅延回路３１，遅延回路３２，遅
延回路３３と、この遅延回路３１，遅延回路３２，遅延
回路３３から適切な遅延量を選択する遅延量切り換え回
路３４と、水平同期信号８の周波数を判別し遅延量切り
換え回路３４を制御する遅延量制御信号３６を出力する
水平周波数判別回路３５を、マルチスキャン対応を実現
するために用いた点である。
【００３１】以上のように構成されたクロスハッチテス
ト信号発生回路について、図２、図３、図４、図５を用
いてその動作を説明する。
ト信号発生回路について、図２、図３、図４、図５を用
いてその動作を説明する。
【００３２】図３と図４は本発明の第２の実施例におけ
るクロスハッチテスト信号発生回路の動作説明のための
波形図、図５は本発明の第２の実施例におけるクロスハ
ッチテスト信号の画面表示図である。水平同期信号８の
周波数を整数倍したクロック信号１０がＰＬＬ回路１で
作成され、このクロック信号１０と水平同期信号８と垂
直同期信号９をもとにテストパターン発生回路の出力信
号１５がテストパターン発生回路２で作成される。
るクロスハッチテスト信号発生回路の動作説明のための
波形図、図５は本発明の第２の実施例におけるクロスハ
ッチテスト信号の画面表示図である。水平同期信号８の
周波数を整数倍したクロック信号１０がＰＬＬ回路１で
作成され、このクロック信号１０と水平同期信号８と垂
直同期信号９をもとにテストパターン発生回路の出力信
号１５がテストパターン発生回路２で作成される。
【００３３】テストパターン発生回路２で作成されたテ
ストパターン発生回路の出力信号１５は、遅延回路３
１，遅延回路３２，遅延回路３３の中から遅延量切り換
え回路３４で選択された遅延回路を通過して遅延回路の
出力信号２６となり、インバータ回路２２で反転されて
インバータ回路の出力信号２７となる。このインバータ
回路の出力信号２７と遅延回路を通過しないテストパタ
ーン発生回路の出力信号１５からＡＮＤ回路２３で縦線
パルス２８が作成される。この縦線パルス幅は、水平周
波数判別回路３５が水平同期信号８の周波数を判別し、
遅延量切り換え回路３４を制御することで、水平同期信
号８の周波数に対応したパルス幅に設定することができ
る。また、テストパターン発生回路の出力信号１５が縦
線幅キャンセル回路２４を通過することで、クロック信
号１０の１クロック幅の水平テストパルスは打ち消され
２クロック幅以上の横線パルス２９が作成される。この
横線パルス２９と縦線パルス２８はＯＲ回路２５で合成
されクロスハッチテスト信号３０となる。
ストパターン発生回路の出力信号１５は、遅延回路３
１，遅延回路３２，遅延回路３３の中から遅延量切り換
え回路３４で選択された遅延回路を通過して遅延回路の
出力信号２６となり、インバータ回路２２で反転されて
インバータ回路の出力信号２７となる。このインバータ
回路の出力信号２７と遅延回路を通過しないテストパタ
ーン発生回路の出力信号１５からＡＮＤ回路２３で縦線
パルス２８が作成される。この縦線パルス幅は、水平周
波数判別回路３５が水平同期信号８の周波数を判別し、
遅延量切り換え回路３４を制御することで、水平同期信
号８の周波数に対応したパルス幅に設定することができ
る。また、テストパターン発生回路の出力信号１５が縦
線幅キャンセル回路２４を通過することで、クロック信
号１０の１クロック幅の水平テストパルスは打ち消され
２クロック幅以上の横線パルス２９が作成される。この
横線パルス２９と縦線パルス２８はＯＲ回路２５で合成
されクロスハッチテスト信号３０となる。
【００３４】以上のように本実施の形態によれば、水平
周波数が変化した時に、クロック信号のパルス幅が変化
することで水平テストパルス幅が変化するという課題に
対し、複数の遅延回路から最適な遅延量を選択すること
で、水平テストパルス幅を水平周波数に追従して常に一
定幅に設定することができる。
周波数が変化した時に、クロック信号のパルス幅が変化
することで水平テストパルス幅が変化するという課題に
対し、複数の遅延回路から最適な遅延量を選択すること
で、水平テストパルス幅を水平周波数に追従して常に一
定幅に設定することができる。
【００３５】その結果、水平周波数が変化した時に図６
では縦線幅が変化するのに対し、図５では縦線幅は周波
数に追従して常に一定幅を維持する。
では縦線幅が変化するのに対し、図５では縦線幅は周波
数に追従して常に一定幅を維持する。
【００３６】尚、第１，第２の実施例において理解を容
易にするため投射型画像表示装置について述べてきた
が、直視型画像表示装置についても有効であることは言
うまでもない。
易にするため投射型画像表示装置について述べてきた
が、直視型画像表示装置についても有効であることは言
うまでもない。
【００３７】
【発明の効果】以上のように本発明は、クロック信号の
１クロック幅に制限されている水平テストパルスをクロ
ック信号の動作速度を高速にすることなく、また水平テ
ストパルスと垂直テストパルスを分離することなく、水
平テストパルス幅をクロック信号に影響されずに１クロ
ック幅以下に自由に固定して設定することができる。従
ってコンバーゼンスの調整を精度よく行うことができる
ため、高精細な画像を提供することができる。
１クロック幅に制限されている水平テストパルスをクロ
ック信号の動作速度を高速にすることなく、また水平テ
ストパルスと垂直テストパルスを分離することなく、水
平テストパルス幅をクロック信号に影響されずに１クロ
ック幅以下に自由に固定して設定することができる。従
ってコンバーゼンスの調整を精度よく行うことができる
ため、高精細な画像を提供することができる。
【００３８】また、以上のように本発明は、映像ソース
が変化してもテストパターン発生回路の出力信号の水平
テストパルス幅を水平周波数に追従して常に一定幅に設
定することができる。
が変化してもテストパターン発生回路の出力信号の水平
テストパルス幅を水平周波数に追従して常に一定幅に設
定することができる。
【図１】本発明の第１の実施例におけるクロスハッチテ
スト信号発生回路の構成図
スト信号発生回路の構成図
【図２】本発明の第２の実施例におけるクロスハッチテ
スト信号発生回路の構成図
スト信号発生回路の構成図
【図３】本発明の第１,第２の実施例におけるクロスハ
ッチテスト信号発生回路の動作説明のための波形図
ッチテスト信号発生回路の動作説明のための波形図
【図４】本発明の第１,第２の実施例におけるクロスハ
ッチテスト信号発生回路の動作説明のための波形図
ッチテスト信号発生回路の動作説明のための波形図
【図５】本発明の第１,第２の実施例におけるクロスハ
ッチテスト信号の画面表示図
ッチテスト信号の画面表示図
【図６】従来のクロスハッチテスト信号の画面表示図
【図７】従来のクロスハッチテスト信号発生回路の構成
図
図
【図８】従来のクロスハッチテスト信号発生回路の動作
説明のための波形図
説明のための波形図
【図９】従来のクロスハッチテスト信号発生回路の動作
説明のための波形図
説明のための波形図
１ ＰＬＬ回路 ２ テストパターン発生回路 ３ 水平期間アドレス設定回路 ４ 水平期間テストパターン発生回路 ５ 垂直期間アドレス設定回路 ６ 垂直期間テストパターン発生回路 ７ ＯＲ回路 ８ 水平同期信号 ９ 垂直同期信号 １０ クロック信号 １１ 水平アドレス信号 １２ 水平テストパルス １３ 垂直アドレス信号 １４ 垂直テストパルス １５ テストパターン発生回路の出力信号 ２１ 遅延回路 ２２ インバータ回路 ２３ ＡＮＤ回路 ２４ 縦線幅キャンセル回路 ２５ ＯＲ回路 ２６ 遅延回路の出力信号 ２７ インバータ回路の出力信号 ２８ 縦線パルス ２９ 横線パルス ３０ クロスハッチテスト信号 ３１，３２，３３ 遅延回路 ３４ 遅延量切り換え回路 ３５ 水平周波数判別回路 ３６ 遅延量制御信号
Claims (4)
- 【請求項１】 水平同期信号の周波数のクロック信号を
もとに、前記水平同期信号と垂直同期信号から水平方向
及び垂直方向のクロスハッチのテストパターン信号を作
成し、前記テストパターン信号のうち垂直方向にのびる
テストパターン信号のパルス幅を前記クロック信号の幅
より小さくすることを特徴とするクロスハッチテスト信
号発生回路。 - 【請求項２】 水平同期信号の周波数の整数倍のクロッ
ク信号を出力する位相同期回路と、前記水平同期信号と
垂直同期信号と前記クロック信号をもとに水平方向およ
び垂直方向のクロスハッチのテストパターン信号を作成
するテストパターン発生回路と、前記テストパターン発
生回路の出力信号を入力してパルス幅を前記クロック信
号のパルス幅より小さくして出力するパルス幅変換手段
と、前記テストパターン発生回路の出力信号で水平方向
のテストパターン信号を通過させる縦線幅キャンセル回
路と、前記パルス幅変換手段の出力信号と前記縦線幅キ
ャンセル回路の出力信号とを合成する合成手段とを備え
たクロスハッチテスト信号発生回路。 - 【請求項３】 水平同期信号の周波数の整数倍のクロッ
ク信号を出力する位相同期回路と、前記水平同期信号と
垂直同期信号と前記クロック信号をもとにテストパター
ン信号を作成するテストパターン発生回路と、前記テス
トパターン発生回路の出力信号を遅延させる遅延回路
と、前記遅延回路を通過した信号を反転するインバータ
回路と、前記インバータ回路の出力信号と前記テストパ
ターン発生回路の出力信号とを入力するＡＮＤ回路と、
前記テストパターン発生回路の出力信号で前記クロック
信号の幅の縦線パルスを打ち消す縦線幅キャンセル回路
と、前記ＡＮＤ回路でパターン幅の設定された縦線パル
スと前記縦線幅キャンセル回路を通過した横線パルスを
合成しクロスハッチテスト信号を作成するＯＲ回路とを
備えたクロスハッチテスト信号発生回路。 - 【請求項４】 水平同期信号の周波数の整数倍のクロッ
ク信号を出力する位相同期回路と、前記水平同期信号と
垂直同期信号と前記クロック信号をもとにテストパター
ン信号を作成するテストパターン発生回路と、前記テス
トパターン発生回路の出力信号を遅延させる複数の遅延
回路と、 前記遅延回路から適切な遅延量を選択する遅
延量切り換え回路と、前記水平同期信号の周波数を判別
し前記遅延量切り換え回路を制御する水平周波数判別回
路と、前記遅延量切り換え回路を通過した遅延回路の出
力信号を反転するインバータ回路と、前記インバータ回
路の出力信号と前記テストパターン発生回路の出力信号
から縦線パルスを作成するＡＮＤ回路と、１クロック幅
の水平テストパルスを打ち消し縦線幅キャンセル回路
と、前記ＡＮＤ回路の出力信号と前記縦線幅キャンセル
回路を通過した出力信号を入力しクロスハッチテスト信
号を作成するＯＲ回路とを備えたクロスハッチテスト信
号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2640396A JPH09218658A (ja) | 1996-02-14 | 1996-02-14 | クロスハッチテスト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2640396A JPH09218658A (ja) | 1996-02-14 | 1996-02-14 | クロスハッチテスト信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09218658A true JPH09218658A (ja) | 1997-08-19 |
Family
ID=12192597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2640396A Pending JPH09218658A (ja) | 1996-02-14 | 1996-02-14 | クロスハッチテスト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09218658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525000B1 (ko) * | 2004-01-14 | 2005-10-31 | 삼성전자주식회사 | 셀프 번-인 테스트를 수행하는 ｔｆｔ-ｌｃｄ 소스드라이버 및 그 테스트 방법 |
| US7567092B2 (en) | 2006-04-11 | 2009-07-28 | Samsung Electronics Co., Ltd. | Liquid crystal display driver including test pattern generating circuit |
-
1996
- 1996-02-14 JP JP2640396A patent/JPH09218658A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525000B1 (ko) * | 2004-01-14 | 2005-10-31 | 삼성전자주식회사 | 셀프 번-인 테스트를 수행하는 ｔｆｔ-ｌｃｄ 소스드라이버 및 그 테스트 방법 |
| US7567092B2 (en) | 2006-04-11 | 2009-07-28 | Samsung Electronics Co., Ltd. | Liquid crystal display driver including test pattern generating circuit |
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