JPH09213818A - 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液 - Google Patents
強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液Info
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- JPH09213818A JPH09213818A JP8013038A JP1303896A JPH09213818A JP H09213818 A JPH09213818 A JP H09213818A JP 8013038 A JP8013038 A JP 8013038A JP 1303896 A JP1303896 A JP 1303896A JP H09213818 A JPH09213818 A JP H09213818A
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Abstract
(57)【要約】
【課題】 ＭＦＩＳ−ＦＥＴの強誘電体薄膜のための比
誘電率の小さな強誘電体材料。 【解決手段】 Ｓｉ基板１０の上面にゲート酸化膜１４
とこのゲート酸化膜１４の上面に設けたＰｔ膜１６とを
介してＧｄ2 （ＭｏＯ4 ）3 強誘電体薄膜１８を具える
強誘電体ゲートメモリ。
誘電率の小さな強誘電体材料。 【解決手段】 Ｓｉ基板１０の上面にゲート酸化膜１４
とこのゲート酸化膜１４の上面に設けたＰｔ膜１６とを
介してＧｄ2 （ＭｏＯ4 ）3 強誘電体薄膜１８を具える
強誘電体ゲートメモリ。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体ゲート
メモリ、これに用いる強誘電体薄膜の形成方法およびこ
の形成方法に用いる前駆体溶液に関する。
メモリ、これに用いる強誘電体薄膜の形成方法およびこ
の形成方法に用いる前駆体溶液に関する。
【０００２】
【従来の技術】強誘電体をゲートに設けた電界効果トラ
ンジスタ（以下、ＦＥＴと称する。）が、不揮発性メモ
リ素子として注目されている。この強誘電体ゲートメモ
リは、強誘電体の自発分極によってチャネル領域の半導
体基板表面に電荷を誘起させてドレイン電流を制御す
る。従来、文献に開示されている技術として、「強誘電
体薄膜集積化技術、サイエンスフォーラム社、ｐｐ．２
６１〜２７４（１９９５）」、「強誘電体薄膜メモリ、
サイエンスフォーラム社、ｐｐ．２６１〜２７１（１９
９５）」などがある。
ンジスタ（以下、ＦＥＴと称する。）が、不揮発性メモ
リ素子として注目されている。この強誘電体ゲートメモ
リは、強誘電体の自発分極によってチャネル領域の半導
体基板表面に電荷を誘起させてドレイン電流を制御す
る。従来、文献に開示されている技術として、「強誘電
体薄膜集積化技術、サイエンスフォーラム社、ｐｐ．２
６１〜２７４（１９９５）」、「強誘電体薄膜メモリ、
サイエンスフォーラム社、ｐｐ．２６１〜２７１（１９
９５）」などがある。
【０００３】上述の強誘電体ゲートを具えるＦＥＴに
は、３つのタイプの構造がある。そのうち１つのタイプ
の構造として、ゲート電極を、強誘電体薄膜とこの上面
に設けられる金属電極とを以て構成した二層構造とし、
この二層構造のゲート電極を用いたＭＦＳ（Metal-Ferr
oelectric-Semiconductor ）−ＦＥＴがある。しかし、
このＭＦＳ−ＦＥＴは半導体基板の上面に強誘電体薄膜
を直接形成するため、その形成の際に、半導体基板およ
び強誘電体薄膜間の界面に自然酸化物（ＳｉＯ2）等の
不要な膜が度々形成されてしまい、この不要な膜に起因
して、動作電圧の増大やトラップ準位の発生による分極
の打ち消し等が生じてしまい、本来のメモリ要素として
の特性が発揮されないという問題があった。
は、３つのタイプの構造がある。そのうち１つのタイプ
の構造として、ゲート電極を、強誘電体薄膜とこの上面
に設けられる金属電極とを以て構成した二層構造とし、
この二層構造のゲート電極を用いたＭＦＳ（Metal-Ferr
oelectric-Semiconductor ）−ＦＥＴがある。しかし、
このＭＦＳ−ＦＥＴは半導体基板の上面に強誘電体薄膜
を直接形成するため、その形成の際に、半導体基板およ
び強誘電体薄膜間の界面に自然酸化物（ＳｉＯ2）等の
不要な膜が度々形成されてしまい、この不要な膜に起因
して、動作電圧の増大やトラップ準位の発生による分極
の打ち消し等が生じてしまい、本来のメモリ要素として
の特性が発揮されないという問題があった。
【０００４】このＭＦＳ構造の強誘電体薄膜および半導
体基板間にバッファ層としてゲート酸化（ＳｉＯ2 ）膜
を挿入したタイプの構造のＦＥＴがＭＦＩＳ（Metal-Fe
rroelectric-Insulator-Semiconductor ）−ＦＥＴであ
る。このタイプのＦＥＴ構造では、積極的に、絶縁性を
有する酸化膜を半導体基板上に形成することによって前
述の問題を解決している。
体基板間にバッファ層としてゲート酸化（ＳｉＯ2 ）膜
を挿入したタイプの構造のＦＥＴがＭＦＩＳ（Metal-Fe
rroelectric-Insulator-Semiconductor ）−ＦＥＴであ
る。このタイプのＦＥＴ構造では、積極的に、絶縁性を
有する酸化膜を半導体基板上に形成することによって前
述の問題を解決している。
【０００５】また、特性の良好な強誘電体薄膜が形成し
易いということから、ゲート酸化膜上に金属膜を設け
て、この金属膜上に強誘電体薄膜の成長を行うタイプの
構造のＦＥＴとして、ＭＦＭＩＳ（Metal-Ferroelectri
c-Metal-Insulator-Semiconductor ）−ＦＥＴがある。
易いということから、ゲート酸化膜上に金属膜を設け
て、この金属膜上に強誘電体薄膜の成長を行うタイプの
構造のＦＥＴとして、ＭＦＭＩＳ（Metal-Ferroelectri
c-Metal-Insulator-Semiconductor ）−ＦＥＴがある。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴのゲート電
極は、回路上、ゲート酸化膜の容量と、強誘電体薄膜の
容量とが直列に接続された構成となっている。よって、
この強誘電体薄膜に、従来から通常用いられてきた強誘
電体を用いたのでは、その比誘電率が大きいために、ゲ
ート電極に印加される電圧の大部分がゲート酸化膜に印
加されてしまい、強誘電体薄膜に印加される電圧の割合
が小さくなってしまう。このため、強誘電体薄膜中に形
成される自発分極は飽和に至らず、また、ゲート電極に
印加する電圧をゼロにしたときには、残留分極が小さ
く、このためデータの有無を識別できる程度の大きさの
分極を保持することができず、メモリセルとして有効に
機能しないといった問題があった（例えば、文献「J.Ap
pl.Phys.,Vol.75(12),No.15,5999(1992)」）。また、大
きな電圧をゲート電極に印加した場合には、ゲート酸化
膜が絶縁破壊を起こすおそれがあった。
ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴのゲート電
極は、回路上、ゲート酸化膜の容量と、強誘電体薄膜の
容量とが直列に接続された構成となっている。よって、
この強誘電体薄膜に、従来から通常用いられてきた強誘
電体を用いたのでは、その比誘電率が大きいために、ゲ
ート電極に印加される電圧の大部分がゲート酸化膜に印
加されてしまい、強誘電体薄膜に印加される電圧の割合
が小さくなってしまう。このため、強誘電体薄膜中に形
成される自発分極は飽和に至らず、また、ゲート電極に
印加する電圧をゼロにしたときには、残留分極が小さ
く、このためデータの有無を識別できる程度の大きさの
分極を保持することができず、メモリセルとして有効に
機能しないといった問題があった（例えば、文献「J.Ap
pl.Phys.,Vol.75(12),No.15,5999(1992)」）。また、大
きな電圧をゲート電極に印加した場合には、ゲート酸化
膜が絶縁破壊を起こすおそれがあった。
【０００７】従って、従来より、強誘電体薄膜中に形成
される自発分極が飽和する程度の電圧を印加することが
できるように、この強誘電体薄膜の材料として比誘電率
の小さな強誘電体材料を用いた強誘電体ゲートメモリ、
この強誘電体薄膜の形成法方法およびこの方法に用いる
前駆体溶液の出現が望まれていた。
される自発分極が飽和する程度の電圧を印加することが
できるように、この強誘電体薄膜の材料として比誘電率
の小さな強誘電体材料を用いた強誘電体ゲートメモリ、
この強誘電体薄膜の形成法方法およびこの方法に用いる
前駆体溶液の出現が望まれていた。
【０００８】
【課題を解決するための手段】この発明の強誘電体ゲー
トメモリによれば、半導体基板の上面に絶縁膜を介して
強誘電体薄膜を具える強誘電体ゲートメモリにおいて、
前述の強誘電体薄膜材料としてＧｄ2 （ＭｏＯ4 ）3
（ガドリニウム−モリブデン酸化物）を用いることを特
徴とする。
トメモリによれば、半導体基板の上面に絶縁膜を介して
強誘電体薄膜を具える強誘電体ゲートメモリにおいて、
前述の強誘電体薄膜材料としてＧｄ2 （ＭｏＯ4 ）3
（ガドリニウム−モリブデン酸化物）を用いることを特
徴とする。
【０００９】上述のように、ＭＦＩＳ−ＦＥＴまたはＭ
ＦＭＩＳ−ＦＥＴにおいて強誘電体薄膜として比較的小
さな比誘電率値を示すＧｄ2 （ＭｏＯ4 ）3 を用いるこ
とにより、強誘電体薄膜に印加される電圧を大きくする
ことができるので、データの保持に必要な大きさの自発
分極を得ることができる。
ＦＭＩＳ−ＦＥＴにおいて強誘電体薄膜として比較的小
さな比誘電率値を示すＧｄ2 （ＭｏＯ4 ）3 を用いるこ
とにより、強誘電体薄膜に印加される電圧を大きくする
ことができるので、データの保持に必要な大きさの自発
分極を得ることができる。
【００１０】この発明の実施に当たって、前述の絶縁膜
と前述の強誘電体薄膜との間に金属膜を具えるのが好適
である。また、この発明の好適な実施例によれば、前述
の絶縁膜をゲート酸化膜とするのが良い。
と前述の強誘電体薄膜との間に金属膜を具えるのが好適
である。また、この発明の好適な実施例によれば、前述
の絶縁膜をゲート酸化膜とするのが良い。
【００１１】この発明の強誘電体薄膜の形成方法によれ
ば、半導体基板の上面に絶縁膜を介して強誘電体薄膜を
具える強誘電体ゲートメモリの作成に当たり、Ｇｄ2
（ＭｏＯ4 ）3 前駆体溶液を絶縁膜上に直接または間接
的に塗布する工程と、前述の塗布されたＧｄ2 （ＭｏＯ
4 ）3 前駆体溶液に熱処理を施して結晶化を行って強誘
電体薄膜としてのＧｄ2 （ＭｏＯ4 ）3 膜（尚、この膜
をＧｄ2 （ＭｏＯ4 ）3強誘電体薄膜とも称する。）を
形成する工程とを含むことを特徴とする。
ば、半導体基板の上面に絶縁膜を介して強誘電体薄膜を
具える強誘電体ゲートメモリの作成に当たり、Ｇｄ2
（ＭｏＯ4 ）3 前駆体溶液を絶縁膜上に直接または間接
的に塗布する工程と、前述の塗布されたＧｄ2 （ＭｏＯ
4 ）3 前駆体溶液に熱処理を施して結晶化を行って強誘
電体薄膜としてのＧｄ2 （ＭｏＯ4 ）3 膜（尚、この膜
をＧｄ2 （ＭｏＯ4 ）3強誘電体薄膜とも称する。）を
形成する工程とを含むことを特徴とする。
【００１２】上述の薄膜形成方法は、一般に、塗布熱分
解法と呼ばれている薄膜形成方法である。すなわち、作
成する目的の膜の構成物質を含む溶液（前駆体溶液）
を、基板上に塗布する工程と、さらに熱処理を施して膜
の結晶化を行う工程とを含む形成方法である。この塗布
熱分解法によってＧｄ2 （ＭｏＯ4 ）3 の強誘電体薄膜
を適当な膜の上面に成膜して、良好な結晶構造を有する
Ｇｄ2 （ＭｏＯ4 ）3 強誘電体薄膜を形成することがで
きる。
解法と呼ばれている薄膜形成方法である。すなわち、作
成する目的の膜の構成物質を含む溶液（前駆体溶液）
を、基板上に塗布する工程と、さらに熱処理を施して膜
の結晶化を行う工程とを含む形成方法である。この塗布
熱分解法によってＧｄ2 （ＭｏＯ4 ）3 の強誘電体薄膜
を適当な膜の上面に成膜して、良好な結晶構造を有する
Ｇｄ2 （ＭｏＯ4 ）3 強誘電体薄膜を形成することがで
きる。
【００１３】この発明の好適な実施例によれば、前述の
前駆体溶液の塗布工程をスピン塗布法によって行うこと
により、実質的に均一な膜厚でＧｄ2 （ＭｏＯ4 ）3 強
誘電体薄膜を形成することができる。ここで、スピン塗
布法とは、前述の塗布熱分解法のうちの塗布工程の方法
であり、基板面に垂直な軸に関してこの基板を回転させ
ながら、前駆体溶液をこの基板面に塗布する方法であ
る。但し、強誘電体メモリ技術分野においては、熱処理
過程をも含めてスピン塗布法と呼ぶことがある。
前駆体溶液の塗布工程をスピン塗布法によって行うこと
により、実質的に均一な膜厚でＧｄ2 （ＭｏＯ4 ）3 強
誘電体薄膜を形成することができる。ここで、スピン塗
布法とは、前述の塗布熱分解法のうちの塗布工程の方法
であり、基板面に垂直な軸に関してこの基板を回転させ
ながら、前駆体溶液をこの基板面に塗布する方法であ
る。但し、強誘電体メモリ技術分野においては、熱処理
過程をも含めてスピン塗布法と呼ぶことがある。
【００１４】この発明の実施に当たり、前述のＧｄ2
（ＭｏＯ4 ）3 前駆体溶液を前述の絶縁膜上に間接的に
塗布する場合には、この塗布前に先の絶縁膜上に金属膜
を形成し、この金属膜上に前述のＧｄ2 （ＭｏＯ4 ）3
前駆体溶液を塗布するのが好適である。また、この発明
の好適な実施例によれば、前述の絶縁膜をゲート酸化膜
とするのが良い。
（ＭｏＯ4 ）3 前駆体溶液を前述の絶縁膜上に間接的に
塗布する場合には、この塗布前に先の絶縁膜上に金属膜
を形成し、この金属膜上に前述のＧｄ2 （ＭｏＯ4 ）3
前駆体溶液を塗布するのが好適である。また、この発明
の好適な実施例によれば、前述の絶縁膜をゲート酸化膜
とするのが良い。
【００１５】また、この発明のＧｄ2 （ＭｏＯ4 ）3 前
駆体溶液によれば、極性溶媒と非極性溶媒とを混合した
溶媒、例えばブチルカルビトールおよびキシレン（重量
比１：１）の混合液を用い、この混合液にオクチル酸Ｇ
ｄ（ガドリニウム）とオクチル酸Ｍｏ（モリブデン）と
をＧｄおよびＭｏの重量モル比が２：３となるように混
合した有機溶剤溶液とすることを特徴とする。
駆体溶液によれば、極性溶媒と非極性溶媒とを混合した
溶媒、例えばブチルカルビトールおよびキシレン（重量
比１：１）の混合液を用い、この混合液にオクチル酸Ｇ
ｄ（ガドリニウム）とオクチル酸Ｍｏ（モリブデン）と
をＧｄおよびＭｏの重量モル比が２：３となるように混
合した有機溶剤溶液とすることを特徴とする。
【００１６】上述のＧｄ2 （ＭｏＯ4 ）3 前駆体溶液を
用いて、スピン塗布法を行い、ゲート酸化膜または金属
膜の上面に良好な結晶構造であり実質的に均一な膜厚の
Ｇｄ2 （ＭｏＯ4 ）3 強誘電体薄膜を形成することがで
きる。
用いて、スピン塗布法を行い、ゲート酸化膜または金属
膜の上面に良好な結晶構造であり実質的に均一な膜厚の
Ｇｄ2 （ＭｏＯ4 ）3 強誘電体薄膜を形成することがで
きる。
【００１７】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態について説明する。尚、図は、この発明が理
解できる程度に形状、大きさおよび配置関係を概略的に
示して、従って、この発明は、この実施の形態に何等限
定されない。
実施の形態について説明する。尚、図は、この発明が理
解できる程度に形状、大きさおよび配置関係を概略的に
示して、従って、この発明は、この実施の形態に何等限
定されない。
【００１８】図１は、この実施の形態例の構成を示す断
面図である。Ｓｉ（シリコン）基板１０の上面側にゲー
ト電極１２が設けられている。このゲート電極１２は、
Ｓｉ基板１０の上面にゲート酸化膜（絶縁膜）としてＳ
ｉＯ2 膜１４、フローティング電極（下部電極）として
Ｐｔ（白金）膜１６、強誘電体薄膜としてＧｄ2 （Ｍｏ
Ｏ4 ）3 膜１８および上部電極としてＰｔ電極２０がこ
の順に積層している構造である。このゲート電極１２の
両脇の基板１０中にはソース・ドレイン領域２２が設け
られている。この実施の形態においては、フローティン
グ電極にはＧｄ2 （ＭｏＯ4 ）3 の格子定数を考慮し、
また、強誘電体薄膜やゲート酸化膜と反応しにくいとい
う点からＰｔを用い、Ｐｔ膜１６とした。このように、
強誘電体薄膜材料としてＧｄ2 （ＭｏＯ4 ）3 を用いた
ＭＦＭＩＳ−ＦＥＴが構成されている。
面図である。Ｓｉ（シリコン）基板１０の上面側にゲー
ト電極１２が設けられている。このゲート電極１２は、
Ｓｉ基板１０の上面にゲート酸化膜（絶縁膜）としてＳ
ｉＯ2 膜１４、フローティング電極（下部電極）として
Ｐｔ（白金）膜１６、強誘電体薄膜としてＧｄ2 （Ｍｏ
Ｏ4 ）3 膜１８および上部電極としてＰｔ電極２０がこ
の順に積層している構造である。このゲート電極１２の
両脇の基板１０中にはソース・ドレイン領域２２が設け
られている。この実施の形態においては、フローティン
グ電極にはＧｄ2 （ＭｏＯ4 ）3 の格子定数を考慮し、
また、強誘電体薄膜やゲート酸化膜と反応しにくいとい
う点からＰｔを用い、Ｐｔ膜１６とした。このように、
強誘電体薄膜材料としてＧｄ2 （ＭｏＯ4 ）3 を用いた
ＭＦＭＩＳ−ＦＥＴが構成されている。
【００１９】図２は、この構成例のＭＦＭＩＳ−ＦＥＴ
の製造工程の説明に供する断面図である。フローティン
グ電極であるＰｔ膜１６から下側はＭＯＳ（Metal-Oxid
e-Semiconductor)構造であって、このＭＯＳ構造は従来
の半導体技術によって形成することができる。先ず、Ｓ
ｉ基板１０の全面に熱酸化によって膜厚３００ｎｍのＳ
ｉＯ2 膜１４を形成する（図２の（Ａ））。
の製造工程の説明に供する断面図である。フローティン
グ電極であるＰｔ膜１６から下側はＭＯＳ（Metal-Oxid
e-Semiconductor)構造であって、このＭＯＳ構造は従来
の半導体技術によって形成することができる。先ず、Ｓ
ｉ基板１０の全面に熱酸化によって膜厚３００ｎｍのＳ
ｉＯ2 膜１４を形成する（図２の（Ａ））。
【００２０】次に、スパッタリングによって、ＳｉＯ2
膜１４の上面に膜厚６０ｎｍのＰｔ膜１６を形成する
（図２の（Ｂ））。以下の説明では、このＳｉ基板１
０、ＳｉＯ2 膜１４およびＰｔ膜１６の構造体を積層体
２４と称する。
膜１４の上面に膜厚６０ｎｍのＰｔ膜１６を形成する
（図２の（Ｂ））。以下の説明では、このＳｉ基板１
０、ＳｉＯ2 膜１４およびＰｔ膜１６の構造体を積層体
２４と称する。
【００２１】次に、スピン塗布法を用い、積層体２４を
基板面に垂直な軸（図２に破線で示したａ軸。）で回転
させて、Ｐｔ膜１６の上面に強誘電体薄膜となるＧｄ2
（ＭｏＯ4 ）3 膜１８を成膜し、熱処理によって結晶化
させて強誘電体薄膜を形成する（図２の（Ｃ））。この
スピン塗布法の詳細については、［Ｇｄ2 （ＭｏＯ4）3
強誘電体薄膜の形成工程］の項で後述する。
基板面に垂直な軸（図２に破線で示したａ軸。）で回転
させて、Ｐｔ膜１６の上面に強誘電体薄膜となるＧｄ2
（ＭｏＯ4 ）3 膜１８を成膜し、熱処理によって結晶化
させて強誘電体薄膜を形成する（図２の（Ｃ））。この
スピン塗布法の詳細については、［Ｇｄ2 （ＭｏＯ4）3
強誘電体薄膜の形成工程］の項で後述する。
【００２２】次に、このＧｄ2 （ＭｏＯ4 ）3 膜１８の
上面に、例えばスパッタリングによって膜厚３００ｎｍ
のＰｔ電極２０を堆積して上部電極とする（図２の
（Ｄ））。
上面に、例えばスパッタリングによって膜厚３００ｎｍ
のＰｔ電極２０を堆積して上部電極とする（図２の
（Ｄ））。
【００２３】最後に、パターニングによってゲート電極
を成型し、イオン注入等により、ソース・ドレイン領域
２２を形成し、図１に示したＭＦＭＩＳ−ＦＥＴが完成
する。
を成型し、イオン注入等により、ソース・ドレイン領域
２２を形成し、図１に示したＭＦＭＩＳ−ＦＥＴが完成
する。
【００２４】［Ｇｄ2 （ＭｏＯ4 ）3 強誘電体薄膜の形
成工程］図３は、Ｇｄ2 （ＭｏＯ4 ）3 強誘電体薄膜の
形成方法の説明に供する流れ図である。尚、図中、Ｎ
は、この形成方法の一連の工程の処理の回数を表してい
る。前述したように、強誘電体薄膜であるＧｄ2 （Ｍｏ
Ｏ4 ）3 膜１８を塗布熱分解法（すなわち、スピン塗布
法および熱処理法）によって形成する。最初に、Ｇｄ2
（ＭｏＯ4 ）3 前駆体溶液をスピン塗布法によってゲー
ト酸化膜上または金属膜上に成膜する（図３のＳ１およ
びＳ２）。このＧｄ2 （ＭｏＯ4 ）3 前駆体溶液は、オ
クチル酸Ｇｄとオクチル酸ＭｏとをＧｄおよびＭｏの重
量モル比が２：３となるように混合した有機溶剤溶液で
ある。溶媒としてブチルカルビトールとキシレンとを
１：１の重量比で混合したものを用いている。
成工程］図３は、Ｇｄ2 （ＭｏＯ4 ）3 強誘電体薄膜の
形成方法の説明に供する流れ図である。尚、図中、Ｎ
は、この形成方法の一連の工程の処理の回数を表してい
る。前述したように、強誘電体薄膜であるＧｄ2 （Ｍｏ
Ｏ4 ）3 膜１８を塗布熱分解法（すなわち、スピン塗布
法および熱処理法）によって形成する。最初に、Ｇｄ2
（ＭｏＯ4 ）3 前駆体溶液をスピン塗布法によってゲー
ト酸化膜上または金属膜上に成膜する（図３のＳ１およ
びＳ２）。このＧｄ2 （ＭｏＯ4 ）3 前駆体溶液は、オ
クチル酸Ｇｄとオクチル酸ＭｏとをＧｄおよびＭｏの重
量モル比が２：３となるように混合した有機溶剤溶液で
ある。溶媒としてブチルカルビトールとキシレンとを
１：１の重量比で混合したものを用いている。
【００２５】先ず、このＧｄ2 （ＭｏＯ4 ）3 前駆体溶
液を、基板面に垂直な軸（図２のａで示される破線）に
関して回転している積層体２４の上面に塗布する。はじ
めに、積層体２４を回転速度５００ｒｐｍで５秒間回転
させながら塗布を行い（図３のＳ１）、次に、２０００
ｒｐｍで３０秒間回転させながら塗布を行う（図３のＳ
２）。このように、はじめの緩い回転によって、積層体
２４の上面に前駆体溶液をなじませて、続いて高速回転
によって余分な溶液を吹き飛ばしながら塗布して塗布膜
を形成する。
液を、基板面に垂直な軸（図２のａで示される破線）に
関して回転している積層体２４の上面に塗布する。はじ
めに、積層体２４を回転速度５００ｒｐｍで５秒間回転
させながら塗布を行い（図３のＳ１）、次に、２０００
ｒｐｍで３０秒間回転させながら塗布を行う（図３のＳ
２）。このように、はじめの緩い回転によって、積層体
２４の上面に前駆体溶液をなじませて、続いて高速回転
によって余分な溶液を吹き飛ばしながら塗布して塗布膜
を形成する。
【００２６】次に、形成された塗布膜に熱処理を施して
結晶化を行う。先ず、１５０℃のオーブン中で前駆体溶
液を乾燥させる（図３のＳ３）。この乾燥工程は１５分
間行って、塗布膜中の溶媒（水分等）を蒸発させる。
結晶化を行う。先ず、１５０℃のオーブン中で前駆体溶
液を乾燥させる（図３のＳ３）。この乾燥工程は１５分
間行って、塗布膜中の溶媒（水分等）を蒸発させる。
【００２７】次に、４６０℃の焼成炉中で３０分間の仮
焼成を行う（図３のＳ４）。この仮焼成工程によって、
上述の塗布膜中に残存している有機官能基を燃焼させて
予備強誘電体薄膜を形成する。この実施の形態において
は、仮焼成を大気雰囲気中で行ったが、窒素またはアル
ゴン雰囲気中で行ってもよい。
焼成を行う（図３のＳ４）。この仮焼成工程によって、
上述の塗布膜中に残存している有機官能基を燃焼させて
予備強誘電体薄膜を形成する。この実施の形態において
は、仮焼成を大気雰囲気中で行ったが、窒素またはアル
ゴン雰囲気中で行ってもよい。
【００２８】上述のスピン塗布工程から仮焼成工程の一
連の各工程（図３のＳ１〜Ｓ４）は、８回繰り返して行
われる（図３のＳ５およびＳ６）。このように複数回に
分けて仮焼成を行うのは、一度に厚い膜を成膜させると
予備強誘電体薄膜が割れて破損してしまうおそれがある
からである。
連の各工程（図３のＳ１〜Ｓ４）は、８回繰り返して行
われる（図３のＳ５およびＳ６）。このように複数回に
分けて仮焼成を行うのは、一度に厚い膜を成膜させると
予備強誘電体薄膜が割れて破損してしまうおそれがある
からである。
【００２９】最後に、６００℃の酸素雰囲気中（１．５
気圧）で１時間の本焼成を行う（図３のＳ７）。この本
焼成工程によって、前述の予備強誘電体薄膜を結晶化し
てＧｄ2 （ＭｏＯ4 ）3 強誘電体薄膜とする。Ｘ線回折
によって、良好なペロブスカイト構造のＧｄ2 （ＭｏＯ
4 ）3 強誘電体薄膜が形成されていることが確認され
た。尚、以上説明した各温度設定値および処理時間等は
熱分析データに基づいて設定された。
気圧）で１時間の本焼成を行う（図３のＳ７）。この本
焼成工程によって、前述の予備強誘電体薄膜を結晶化し
てＧｄ2 （ＭｏＯ4 ）3 強誘電体薄膜とする。Ｘ線回折
によって、良好なペロブスカイト構造のＧｄ2 （ＭｏＯ
4 ）3 強誘電体薄膜が形成されていることが確認され
た。尚、以上説明した各温度設定値および処理時間等は
熱分析データに基づいて設定された。
【００３０】このようにして、このＧｄ2 （ＭｏＯ4 ）
3 強誘電体薄膜の形成方法によって、膜厚５００ｎｍの
良好な結晶構造のＧｄ2 （ＭｏＯ4 ）3 強誘電体薄膜１
８をＰｔ膜１６の上面に実質的に均一な膜厚で形成する
ことができる。また、このＧｄ2 （ＭｏＯ4 ）3 強誘電
体薄膜の形成に用いられたＧｄ2 （ＭｏＯ4 ）3 前駆体
溶液は、金属有機物として有機酸金属塩であるオクチル
酸塩を用いているため、加水分解が生じにくく安定であ
る。従って、このＧｄ2 （ＭｏＯ4 ）3 前駆体溶液は保
存し易いといった特徴を有している。
3 強誘電体薄膜の形成方法によって、膜厚５００ｎｍの
良好な結晶構造のＧｄ2 （ＭｏＯ4 ）3 強誘電体薄膜１
８をＰｔ膜１６の上面に実質的に均一な膜厚で形成する
ことができる。また、このＧｄ2 （ＭｏＯ4 ）3 強誘電
体薄膜の形成に用いられたＧｄ2 （ＭｏＯ4 ）3 前駆体
溶液は、金属有機物として有機酸金属塩であるオクチル
酸塩を用いているため、加水分解が生じにくく安定であ
る。従って、このＧｄ2 （ＭｏＯ4 ）3 前駆体溶液は保
存し易いといった特徴を有している。
【００３１】尚、この実施の形態においては、塗布方法
として、スピン塗布法を採用したが、他の方法でもよ
く、例えば、ディップ法と呼ばれる方法でもよい。ま
た、ＦＥＴ構造としてＭＦＭＩＳ−ＦＥＴを採用した
が、ＭＦＩＳ−ＦＥＴでも良い。この場合には、フロー
ティング電極が無いから、絶縁膜であるゲート酸化膜上
に、直接、強誘電体薄膜を形成する。
として、スピン塗布法を採用したが、他の方法でもよ
く、例えば、ディップ法と呼ばれる方法でもよい。ま
た、ＦＥＴ構造としてＭＦＭＩＳ−ＦＥＴを採用した
が、ＭＦＩＳ−ＦＥＴでも良い。この場合には、フロー
ティング電極が無いから、絶縁膜であるゲート酸化膜上
に、直接、強誘電体薄膜を形成する。
【００３２】［Ｇｄ2 （ＭｏＯ4 ）3 強誘電体薄膜の特
性］次に、上述の工程によって作成されたＭＦＭＩＳ−
ＦＥＴの特性（Ｇｄ2 （ＭｏＯ4 ）3 強誘電体薄膜の特
性）の実験結果について説明する。
性］次に、上述の工程によって作成されたＭＦＭＩＳ−
ＦＥＴの特性（Ｇｄ2 （ＭｏＯ4 ）3 強誘電体薄膜の特
性）の実験結果について説明する。
【００３３】図４は、Ｇｄ2 （ＭｏＯ4 ）3 強誘電体薄
膜の比誘電率の印加電圧依存特性を示すグラフである。
同図において、横軸に印加電圧Ｖ（ボルト単位）を取
り、縦軸に比誘電率εr を取って示した。また、本焼成
時の温度を６００℃で作成したＧｄ2 （ＭｏＯ4 ）3 膜
だけでなく、５５０℃および６５０℃で作成したＧｄ2
（ＭｏＯ4 ）3 膜についても比誘電率を測定して示し
た。図４には、５５０℃で作成したＧｄ2 （ＭｏＯ4 ）
3 膜（以下、試料１と称する。）のデータを記号○で示
し、６００℃で作成したＧｄ2 （ＭｏＯ4 ）3 膜（以
下、試料２と称する。）のデータを記号△で示し、ま
た、６５０℃で作成したＧｄ2 （ＭｏＯ4 ）3 膜（以
下、試料３と称する。）のデータを記号▽で示して各々
の記号をなめらかにつないで示した。表１は、この図４
に記載した各試料１〜３についての各データの値を示す
表である。表中に各試料の比誘電率を示す。
膜の比誘電率の印加電圧依存特性を示すグラフである。
同図において、横軸に印加電圧Ｖ（ボルト単位）を取
り、縦軸に比誘電率εr を取って示した。また、本焼成
時の温度を６００℃で作成したＧｄ2 （ＭｏＯ4 ）3 膜
だけでなく、５５０℃および６５０℃で作成したＧｄ2
（ＭｏＯ4 ）3 膜についても比誘電率を測定して示し
た。図４には、５５０℃で作成したＧｄ2 （ＭｏＯ4 ）
3 膜（以下、試料１と称する。）のデータを記号○で示
し、６００℃で作成したＧｄ2 （ＭｏＯ4 ）3 膜（以
下、試料２と称する。）のデータを記号△で示し、ま
た、６５０℃で作成したＧｄ2 （ＭｏＯ4 ）3 膜（以
下、試料３と称する。）のデータを記号▽で示して各々
の記号をなめらかにつないで示した。表１は、この図４
に記載した各試料１〜３についての各データの値を示す
表である。表中に各試料の比誘電率を示す。
【００３４】
【表１】
【００３５】このように、Ｇｄ2 （ＭｏＯ4 ）3 膜の両
端間（上部電極２０および下部電極１６間）に印加する
電圧を２Ｖ〜１０Ｖまで変えて、１Ｖごとに比誘電率の
測定を行った。試料１は、印加電圧が２Ｖ〜６Ｖまでは
比較的低い比誘電率（５０〜６０）であるが、６Ｖより
大きな電圧を印加したときには、徐々に比誘電率が上昇
してしまい、印加電圧が１０Ｖのときには８０程度まで
上昇した。
端間（上部電極２０および下部電極１６間）に印加する
電圧を２Ｖ〜１０Ｖまで変えて、１Ｖごとに比誘電率の
測定を行った。試料１は、印加電圧が２Ｖ〜６Ｖまでは
比較的低い比誘電率（５０〜６０）であるが、６Ｖより
大きな電圧を印加したときには、徐々に比誘電率が上昇
してしまい、印加電圧が１０Ｖのときには８０程度まで
上昇した。
【００３６】また、試料２については、印加電圧２Ｖ〜
１０Ｖに渡って、変動が少なく、その比誘電率値も５０
〜６０の範囲であった。
１０Ｖに渡って、変動が少なく、その比誘電率値も５０
〜６０の範囲であった。
【００３７】試料３は、印加電圧の２Ｖ〜４Ｖに渡り変
動があるが、４Ｖ〜１０Ｖにおいては変動も少ない。し
かし、全体的に比誘電率の値が高く１００付近であっ
た。
動があるが、４Ｖ〜１０Ｖにおいては変動も少ない。し
かし、全体的に比誘電率の値が高く１００付近であっ
た。
【００３８】これら試料１〜３の比誘電率値を、従来よ
りＭＦＭＩＳ−ＦＥＴの強誘電体薄膜として用いられて
きたＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 （但し、ｘは組成
比を表していて０＜ｘ＜１を満たす値である。））、Ｐ
ＬＺＴ（ＰＺＴのＰｂの一部をＬａで置換したもの）お
よびＹ１（Ｂｉ層状化合物）等の比誘電率値（各物質の
代表的な比誘電率値は、ＰＺＴが９５０、ＰＬＺＴが１
３００、Ｙ１が１２０である。）と比べると、十分小さ
な値であることが理解される。
りＭＦＭＩＳ−ＦＥＴの強誘電体薄膜として用いられて
きたＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 （但し、ｘは組成
比を表していて０＜ｘ＜１を満たす値である。））、Ｐ
ＬＺＴ（ＰＺＴのＰｂの一部をＬａで置換したもの）お
よびＹ１（Ｂｉ層状化合物）等の比誘電率値（各物質の
代表的な比誘電率値は、ＰＺＴが９５０、ＰＬＺＴが１
３００、Ｙ１が１２０である。）と比べると、十分小さ
な値であることが理解される。
【００３９】尚、比誘電率の測定は、通常のソーヤ・タ
ワー（Ｓａｗｙｅｒ−Ｔｏｗｅｒ）法によって行った。
または、インピーダンス・アナライザーを用いて比誘電
率を測定することができる。
ワー（Ｓａｗｙｅｒ−Ｔｏｗｅｒ）法によって行った。
または、インピーダンス・アナライザーを用いて比誘電
率を測定することができる。
【００４０】図５は、Ｇｄ2 （ＭｏＯ4 ）3 強誘電体薄
膜の自発分極の印加電圧依存特性を示すグラフである。
同図において、横軸に印加電圧Ｖ（ボルト単位）を取
り、縦軸に自発分極Ｐr （μＣ／ｃｍ2 単位）を取って
示した。また、本焼成時の温度を６００℃で作成したＧ
ｄ2 （ＭｏＯ4 ）3 膜（試料２）だけでなく、５５０℃
および６５０℃で作成したＧｄ2 （ＭｏＯ4 ）3 膜（そ
れぞれ試料１、試料３）についても自発分極を測定して
示した（図５の記号については図４と同様である。）。
表２は、この図５に記載した各試料１〜３についての各
データの値を示す表である。表中に各試料の分極を［μ
Ｃ／ｃｍ2 ］単位で示す。
膜の自発分極の印加電圧依存特性を示すグラフである。
同図において、横軸に印加電圧Ｖ（ボルト単位）を取
り、縦軸に自発分極Ｐr （μＣ／ｃｍ2 単位）を取って
示した。また、本焼成時の温度を６００℃で作成したＧ
ｄ2 （ＭｏＯ4 ）3 膜（試料２）だけでなく、５５０℃
および６５０℃で作成したＧｄ2 （ＭｏＯ4 ）3 膜（そ
れぞれ試料１、試料３）についても自発分極を測定して
示した（図５の記号については図４と同様である。）。
表２は、この図５に記載した各試料１〜３についての各
データの値を示す表である。表中に各試料の分極を［μ
Ｃ／ｃｍ2 ］単位で示す。
【００４１】
【表２】
【００４２】このように、Ｇｄ2 （ＭｏＯ4 ）3 膜の両
端間に印加する電圧を２Ｖ〜１０Ｖまで変えて、１Ｖご
とに自発分極の測定を行った。
端間に印加する電圧を２Ｖ〜１０Ｖまで変えて、１Ｖご
とに自発分極の測定を行った。
【００４３】作成したＧｄ2 （ＭｏＯ4 ）3 強誘電体薄
膜の自発分極はソーヤ・タワー（Ｓａｗｙｅｒ−Ｔｏｗ
ｅｒ）法によって測定した。試料１〜３共に、印加電圧
の増加に伴って自発分極が増大する。試料２は印加電圧
が２Ｖのときに０．５μＣ／ｃｍ2 の自発分極を示し、
印加電圧が１０Ｖのときに２．２μＣ／ｃｍ2 の自発分
極を示す。試料１および試料３は、印加電圧が２Ｖのと
きに０．１μＣ／ｃｍ2 の自発分極を示す。印加電圧が
１０Ｖに至ったときにも試料１は０．７μＣ／ｃｍ2 の
低い自発分極に保たれている。これに対して、試料３に
１０Ｖの電圧を印加したときには、自発分極は１．８μ
Ｃ／ｃｍ2 にまで上昇する。
膜の自発分極はソーヤ・タワー（Ｓａｗｙｅｒ−Ｔｏｗ
ｅｒ）法によって測定した。試料１〜３共に、印加電圧
の増加に伴って自発分極が増大する。試料２は印加電圧
が２Ｖのときに０．５μＣ／ｃｍ2 の自発分極を示し、
印加電圧が１０Ｖのときに２．２μＣ／ｃｍ2 の自発分
極を示す。試料１および試料３は、印加電圧が２Ｖのと
きに０．１μＣ／ｃｍ2 の自発分極を示す。印加電圧が
１０Ｖに至ったときにも試料１は０．７μＣ／ｃｍ2 の
低い自発分極に保たれている。これに対して、試料３に
１０Ｖの電圧を印加したときには、自発分極は１．８μ
Ｃ／ｃｍ2 にまで上昇する。
【００４４】このように、測定されたＧｄ2 （ＭｏＯ
4 ）3 強誘電体薄膜の分極値は前述の強誘電体の分極値
（各物質の代表的な分極値は、ＰＺＴが２４、ＰＬＺＴ
が２５、Ｙ１が１３である（μＣ・ｃｍ-2単位）。）に
比べて小さな値である。
4 ）3 強誘電体薄膜の分極値は前述の強誘電体の分極値
（各物質の代表的な分極値は、ＰＺＴが２４、ＰＬＺＴ
が２５、Ｙ１が１３である（μＣ・ｃｍ-2単位）。）に
比べて小さな値である。
【００４５】図６は、この構成例のＭＦＭＩＳ−ＦＥＴ
の特性の説明に供する等価回路図である。ＭＦＭＩＳ−
ＦＥＴは、上部電極（図１のＰｔ電極２０）および半導
体基板（図１のＳｉ基板１０）間に電圧を印加すること
によってドレイン電流を制御する。従って、ＭＦＭＩＳ
−ＦＥＴの等価回路は、強誘電体薄膜の電気容量Ｃ
Fと、ゲート酸化膜の電気容量ＣI とが直列に接続され
た回路で表される。強誘電体薄膜およびゲート酸化膜間
は、図には省略してある金属膜（図１のＰｔ膜１６に相
当する。）によって接続されている。ここで、強誘電体
薄膜の比誘電率をεrF、膜厚をｄF 、分極をＰF とす
る。また、ゲート酸化膜の比誘電率をεrI、膜厚をｄI
とする。今、この直列接続された容量間に電圧Ｖを印加
する場合を考える。このとき、強誘電体薄膜に印加され
る電圧ＶF は次式の通りである。
の特性の説明に供する等価回路図である。ＭＦＭＩＳ−
ＦＥＴは、上部電極（図１のＰｔ電極２０）および半導
体基板（図１のＳｉ基板１０）間に電圧を印加すること
によってドレイン電流を制御する。従って、ＭＦＭＩＳ
−ＦＥＴの等価回路は、強誘電体薄膜の電気容量Ｃ
Fと、ゲート酸化膜の電気容量ＣI とが直列に接続され
た回路で表される。強誘電体薄膜およびゲート酸化膜間
は、図には省略してある金属膜（図１のＰｔ膜１６に相
当する。）によって接続されている。ここで、強誘電体
薄膜の比誘電率をεrF、膜厚をｄF 、分極をＰF とす
る。また、ゲート酸化膜の比誘電率をεrI、膜厚をｄI
とする。今、この直列接続された容量間に電圧Ｖを印加
する場合を考える。このとき、強誘電体薄膜に印加され
る電圧ＶF は次式の通りである。
【００４６】 ＶF ＝ＣI Ｖ／（ＣI ＋ＣF ） （１） 従って、強誘電体薄膜に印加される電圧ＶF は、容量Ｃ
F が容量ＣI に比べて小さいほど大きくなる。容量ＣF
およびＣI は次式で表される。
F が容量ＣI に比べて小さいほど大きくなる。容量ＣF
およびＣI は次式で表される。
【００４７】 ＣF ＝（εrF＋ｄＰF ／ｄＥF ）ε0 Ａ／ｄF （２） ＣI ＝εrIε0 Ａ／ｄI （３） （真空誘電率ε0 ＝８．８５４×１０-12 Ｆ・ｍ-2）こ
こで、Ａは、キャパシタ面積（強誘電体薄膜およびゲー
ト酸化膜のキャパシタ面積は等しいとする。）である。
また、ＥF は強誘電体薄膜中に形成される電界である。
この式（２）からも理解できるように、容量ＣF は強誘
電体薄膜の比誘電率εrFおよび自発分極ＰF の電界ＥF
に対する微分に従い大きくなる。従って、強誘電体薄膜
の両端間に印加される電圧ＶF を大きくするためには、
比誘電率εrFが小さく、しかも、自発分極ＰF が小さい
ことが望ましい。
こで、Ａは、キャパシタ面積（強誘電体薄膜およびゲー
ト酸化膜のキャパシタ面積は等しいとする。）である。
また、ＥF は強誘電体薄膜中に形成される電界である。
この式（２）からも理解できるように、容量ＣF は強誘
電体薄膜の比誘電率εrFおよび自発分極ＰF の電界ＥF
に対する微分に従い大きくなる。従って、強誘電体薄膜
の両端間に印加される電圧ＶF を大きくするためには、
比誘電率εrFが小さく、しかも、自発分極ＰF が小さい
ことが望ましい。
【００４８】この実施の形態の場合に、前述した各パラ
メータの測定値を代入して容量ＣFおよびＣI の比ＣF
／ＣI を求める。ｄI ／ｄF の値がほぼ１であるので、
（２）式においてｄＰF ／ｄＥF の項を無視すると、容
量の比ＣF ／ＣI の値は比誘電率の比εrF／εrIで表さ
れる。ゲート酸化膜の比誘電率は約４であり、また、こ
の実施の形態のＧｄ2 （ＭｏＯ4 ）3 強誘電体薄膜の比
誘電率の測定値は図４で説明した実験結果から約５０〜
６０の範囲の値であることが判明している。従って、容
量の比ＣF ／ＣI の値は約１２となる。よって、電圧Ｖ
の１３分の一程度の大きさの電圧ＶF が強誘電体薄膜に
印加されることが理解できる。
メータの測定値を代入して容量ＣFおよびＣI の比ＣF
／ＣI を求める。ｄI ／ｄF の値がほぼ１であるので、
（２）式においてｄＰF ／ｄＥF の項を無視すると、容
量の比ＣF ／ＣI の値は比誘電率の比εrF／εrIで表さ
れる。ゲート酸化膜の比誘電率は約４であり、また、こ
の実施の形態のＧｄ2 （ＭｏＯ4 ）3 強誘電体薄膜の比
誘電率の測定値は図４で説明した実験結果から約５０〜
６０の範囲の値であることが判明している。従って、容
量の比ＣF ／ＣI の値は約１２となる。よって、電圧Ｖ
の１３分の一程度の大きさの電圧ＶF が強誘電体薄膜に
印加されることが理解できる。
【００４９】このように、大まかに概算した場合、同じ
条件下においては、印加電圧ＶF の値は比誘電率の比に
よって決まる。この実施の形態のＧｄ2 （ＭｏＯ4 ）3
強誘電体薄膜の両端間に印加される電圧は、同じ条件下
で前述した他の強誘電体薄膜の両端間に印加される電圧
と比べると、ＰＺＴを用いたときの１９倍、ＰＬＺＴを
用いたときの２６倍、Ｙ１を用いたときの２倍程度の大
きさの電圧であることがわかる。
条件下においては、印加電圧ＶF の値は比誘電率の比に
よって決まる。この実施の形態のＧｄ2 （ＭｏＯ4 ）3
強誘電体薄膜の両端間に印加される電圧は、同じ条件下
で前述した他の強誘電体薄膜の両端間に印加される電圧
と比べると、ＰＺＴを用いたときの１９倍、ＰＬＺＴを
用いたときの２６倍、Ｙ１を用いたときの２倍程度の大
きさの電圧であることがわかる。
【００５０】以上説明した通り、このＧｄ2 （ＭｏＯ
4 ）3 強誘電体薄膜の比誘電率は、従来の強誘電体材料
のものに比べて小さいので印加される電圧を従来より大
きくすることができる。従って、このＧｄ2 （ＭｏＯ
4 ）3 強誘電体薄膜中に形成される自発分極も飽和し易
くなり、残留分極も大きくなる。よって、このＧｄ2
（ＭｏＯ4 ）3 強誘電体薄膜を用いたＭＦＭＩＳ−ＦＥ
Ｔの動作電圧を低くすることが可能である。また、ゲー
ト酸化膜に印加される電圧の割合を従来より低くするこ
とができるので、このゲート酸化膜が絶縁破壊されるお
それがない。
4 ）3 強誘電体薄膜の比誘電率は、従来の強誘電体材料
のものに比べて小さいので印加される電圧を従来より大
きくすることができる。従って、このＧｄ2 （ＭｏＯ
4 ）3 強誘電体薄膜中に形成される自発分極も飽和し易
くなり、残留分極も大きくなる。よって、このＧｄ2
（ＭｏＯ4 ）3 強誘電体薄膜を用いたＭＦＭＩＳ−ＦＥ
Ｔの動作電圧を低くすることが可能である。また、ゲー
ト酸化膜に印加される電圧の割合を従来より低くするこ
とができるので、このゲート酸化膜が絶縁破壊されるお
それがない。
【００５１】
【発明の効果】この発明の強誘電体ゲートメモリによれ
ば、強誘電体薄膜材料としてＧｄ2 （ＭｏＯ4 ）3 を用
いることによって、ゲート電極に印加する電圧（動作電
圧）のうち、強誘電体薄膜に印加される電圧を、絶縁膜
に印加される電圧に比べて高くすることができる。従っ
て、強誘電体薄膜中に形成される自発分極は飽和し易く
なり、また、残留分極が大きくなる。よって、データの
保持が容易に可能になり、従来に比べて動作電圧を低く
することができる。また、これと相俟って、絶縁膜に印
加される電圧の割合は従来に比べて低下するので、絶縁
膜の絶縁破壊の心配が無くなる。
ば、強誘電体薄膜材料としてＧｄ2 （ＭｏＯ4 ）3 を用
いることによって、ゲート電極に印加する電圧（動作電
圧）のうち、強誘電体薄膜に印加される電圧を、絶縁膜
に印加される電圧に比べて高くすることができる。従っ
て、強誘電体薄膜中に形成される自発分極は飽和し易く
なり、また、残留分極が大きくなる。よって、データの
保持が容易に可能になり、従来に比べて動作電圧を低く
することができる。また、これと相俟って、絶縁膜に印
加される電圧の割合は従来に比べて低下するので、絶縁
膜の絶縁破壊の心配が無くなる。
【００５２】また、この発明のＧｄ2 （ＭｏＯ4 ）3 強
誘電体薄膜の形成方法によれば、半導体基板上に絶縁膜
を介して良好な結晶構造を有するＧｄ2 （ＭｏＯ4 ）3
強誘電体薄膜を形成することができる。
誘電体薄膜の形成方法によれば、半導体基板上に絶縁膜
を介して良好な結晶構造を有するＧｄ2 （ＭｏＯ4 ）3
強誘電体薄膜を形成することができる。
【００５３】さらに、この発明のＧｄ2 （ＭｏＯ4 ）3
前駆体溶液を用いれば、塗布熱分解法によって、良好な
結晶構造を有するＧｄ2 （ＭｏＯ4 ）3 強誘電体薄膜を
半導体基板上に絶縁膜を介して形成することができる。
前駆体溶液を用いれば、塗布熱分解法によって、良好な
結晶構造を有するＧｄ2 （ＭｏＯ4 ）3 強誘電体薄膜を
半導体基板上に絶縁膜を介して形成することができる。
【図１】実施の形態の構成を示す図である。
【図２】実施の形態の形成工程を示す図である。
【図３】実施の形態の形成工程を示す図である。
【図４】実施の形態の特性の説明に供する図である。
【図５】実施の形態の特性の説明に供する図である。
【図６】実施の形態の特性の説明に供する図である。
１０：Ｓｉ基板、１２：ゲート電極 １４：ＳｉＯ2 膜 １６：Ｐｔ膜 １８：Ｇｄ2 （ＭｏＯ4 ）3 膜 ２０：Ｐｔ電極 ２２：ソース・ドレイン領域 ２４：積層体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/22 Ｈ０１Ｌ 27/10 ６５１ Ｈ０１Ｌ 27/10 ４５１ 27/108 21/8242 (72)発明者 金原 隆雄 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 高谷 和樹 兵庫県尼崎市南塚口町６丁目10番73号 神 東塗料株式会社内
Claims (7)
- 【請求項１】 半導体基板の上面に絶縁膜を介して強誘
電体薄膜を具える強誘電体ゲートメモリにおいて、 前記強誘電体薄膜材料としてＧｄ2 （ＭｏＯ4 ）3 を用
いることを特徴とする強誘電体ゲートメモリ。 - 【請求項２】 請求項１に記載の強誘電体ゲートメモリ
において、前記絶縁膜と前記強誘電体薄膜との間に金属
膜を具えることを特徴とする強誘電体ゲートメモリ。 - 【請求項３】 請求項１に記載の強誘電体ゲートメモリ
において、前記絶縁膜をゲート酸化膜とすることを特徴
とする強誘電体ゲートメモリ。 - 【請求項４】 半導体基板の上面に絶縁膜を介して強誘
電体薄膜を具える強誘電体ゲートメモリの作成に当た
り、強誘電体薄膜の形成は、 Ｇｄ2 （ＭｏＯ4 ）3 前駆体溶液を絶縁膜上に直接また
は間接的に塗布する工程と、 前記塗布されたＧｄ2 （ＭｏＯ4 ）3 前駆体溶液に熱処
理を施して結晶化を行ってＧｄ2 （ＭｏＯ4 ）3 膜とし
ての強誘電体薄膜を形成する工程とを含むことを特徴と
する強誘電体薄膜の形成方法。 - 【請求項５】 請求項４に記載の強誘電体薄膜の形成方
法おいて、 前記Ｇｄ2 （ＭｏＯ4 ）3 前駆体溶液を前記絶縁膜上に
間接的に塗布する場合には、該塗布前に前記絶縁膜上に
金属膜を形成し、該金属膜上に前記Ｇｄ2 （ＭｏＯ4 ）
3 前駆体溶液を塗布することを特徴とする強誘電体薄膜
の形成方法。 - 【請求項６】 請求項４に記載の強誘電体薄膜の形成方
法において、前記絶縁膜をゲート酸化膜とすることを特
徴とする強誘電体薄膜の形成方法。 - 【請求項７】 オクチル酸Ｇｄとオクチル酸ＭｏとをＧ
ｄおよびＭｏの重量モル比が２：３となるように混合し
た有機溶剤溶液とすることを特徴とするＧｄ2 （ＭｏＯ
4 ）3 前駆体溶液。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013038A JPH09213818A (ja) | 1996-01-29 | 1996-01-29 | 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013038A JPH09213818A (ja) | 1996-01-29 | 1996-01-29 | 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213818A true JPH09213818A (ja) | 1997-08-15 |
Family
ID=11821954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8013038A Withdrawn JPH09213818A (ja) | 1996-01-29 | 1996-01-29 | 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213818A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1983070A3 (en) * | 2004-10-26 | 2009-04-15 | Takashi Katoda | Molybdenum oxide layer formed on substrates and its fabrication methods |
-
1996
- 1996-01-29 JP JP8013038A patent/JPH09213818A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1983070A3 (en) * | 2004-10-26 | 2009-04-15 | Takashi Katoda | Molybdenum oxide layer formed on substrates and its fabrication methods |
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