JPH09213725A - 半導体装置 - Google Patents

半導体装置

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JPH09213725A
JPH09213725A JP8013710A JP1371096A JPH09213725A JP H09213725 A JPH09213725 A JP H09213725A JP 8013710 A JP8013710 A JP 8013710A JP 1371096 A JP1371096 A JP 1371096A JP H09213725 A JPH09213725 A JP H09213725A
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dam
base film
sealing resin
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device hole
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佳子 久保
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体装置において、封止樹脂領域の狭域化
を容易にする。 【解決手段】 ベースフィルム2のデバイスホール4の
周辺部にダム1を設けているので、デバイスホール4と
半導体素子5との隙間を充填し、かつ、インナーリード
6の先端部と半導体素子5との接合部とを覆う封止樹脂
3が、封止樹脂形成領域外へ流れ出ることを防ぐことが
できる。したがって、封止樹脂形成領域の狭域化を容易
に実現することができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置の封止樹
脂の形成に関するものである。
【0002】
【従来の技術】近年、半導体装置の封止方法において、
テープ・オート・ボンディング工法(以下、TAB工法
と称す)を用いて組み立てられるテープ・キャリア・パ
ッケージ(以下、TCPと称す)形状を用いるものが知
られている。TCPが用いられる半導体装置には、小型
化、薄型化の実現を目的とする液晶ドライバー用の半導
体装置が一例として挙げられる。
【0003】以下、従来の半導体装置について、図7を
参照しながら説明する。図7は従来の半導体装置を示
し、図7(a)は封止樹脂3を形成する前の半導体装置
の構成を示す断面図で、図7(b)は封止樹脂3を形成
し、封止処理が完了した半導体装置の構成を示す断面図
である。
【0004】図7に示すように、5は半導体素子で、半
導体素子5のボンディングパット部(図示せず)上には
バンプ8が形成され、バンプ8を介してインナーリード
6の一方の端が半導体素子5と接続されている。また、
インナーリード6の他方は、ベースフィルム2に接着さ
れている。なお、ベースフィルム2及びインナーリード
6を含めてテープキャリアと呼び、ベースフィルム2の
開口部をデバイスホール4と呼ぶ。3は封止樹脂で、A
uバンプ8の接合部の保護及び、テープキャリア9と半
導体素子5との一体固着をするためのもので、半導体素
子5、インナーリード6、及びバンプ8の接合部を覆う
ように形成される。
【0005】次に、封止樹脂3の塗布方法について、図
5及び図6を参照しながら以下、説明する。
【0006】封止樹脂の塗布方法には、代表的なものに
ポッティング方式と印刷方式があり、まず、ポッティン
グ方式の塗布装置について説明する。
【0007】図5は、ポッティング方式の塗布装置の構
成を示す図である。17は筒状のシリンジで、下端部に
吐出口18を有するノズル19が取り付けられており、
内部に封止樹脂3を充填することができる。また、シリ
ンジ17の上端部には、チューブ20が接続されてお
り、チューブ20は、シリンジ17の内部に充填される
封止樹脂3を加圧し、吐出するための圧縮空気を、シリ
ンジ17に供給するためのものである。シリンジ17
は、X−Yステージ22のシリンジ固定部22aに固定
されており、X−Yステージ22にはX−Yステージ2
2を上下動作可能とする上下動装置23が取り付けられ
ている。なお、X−Yステージ22及び上下動装置23
は、あらかじめ設定されたプログラムに従って、上下及
び水平方向への移動が可能となる。
【0008】なお、図5における半導体装置10の構成
は図7に示す半導体装置の構成と同様であるので、ここ
では説明を省略する。
【0009】以上のように構成されるポッティング方式
の塗布装置の動作について、以下に説明する。
【0010】まず、ノズル19の先端が、半導体装置1
0上に封止樹脂3を塗布するのに適切な位置にくるよう
に上下動装置23により、シリンジ17を移動させる。
次に、X−Yステージ22によりシリンジ17を水平方
向に移動させると同時に、チューブ20を介して圧縮空
気をシリンジ17に供給することで、封止樹脂3の吐出
を開始し、半導体装置10上に封止樹脂3の描画を行
う。描画が終わった時点で封止樹脂3の吐出を停止し、
上下動装置23によりノズル19を初期位置にもどし、
塗布作業を完了する。封止樹脂3の塗布領域は、封止樹
脂3の吐出量、ノズル19の移動速度、ノズル19の描
画パターン等によって調節される。
【0011】次に印刷方式の塗布装置について図6を参
照しながら説明する。図6は、印刷方式の塗布装置の構
成の一部を示す図で、図6に示すように、24はメタル
マスクで、金属プレートに開口部26を設けたものであ
る。10は半導体装置で、図7に示した半導体装置と同
様であるので説明を省略する。25はスキージで、封止
樹脂3を半導体装置10にのせるためのもので、一般に
樹脂製のものが用いられる。
【0012】以上のように構成される塗布装置の動作に
ついて、以下に説明する。まず、メタルマスク24の開
口部26を、半導体装置10の適切な位置にくるように
位置合わせする。次に、封止樹脂3をメタルマスク24
の開口部26付近に塗布する。その後、スキージ25を
メタルマスク24の面と平行に移動させることにより、
メタルマスク24上に置かれた封止樹脂3を開口部26
より押し出し、塗布作業を完了する。封止樹脂3の塗布
領域は、開口部26の形状、メタルマスク24の厚み、
スキージ25の硬度、スキージ24の開口部26への圧
力等によって調節される。
【0013】
【発明が解決しようとする課題】半導体装置の小型化が
求められるのに伴って、封止樹脂形成領域の狭域化が望
まれている。しかしながら、従来の半導体装置では、封
止樹脂の塗布を行う際、封止樹脂3の流れ出し量を制御
するために、封止樹脂の材料、封止樹脂の吐出量、封止
樹脂の粘度、塗布条件(例えば、ノズルの移動速度、ノ
ズルの描画パターン、環境条件)等、多数の条件を調整
して決定し行っていたため、封止樹脂形成領域の狭域化
は非常に困難であった。
【0014】例えば、インナーリード6が半導体素子5
へ渡っている部分では、封止樹脂3がインナーリード6
の隙間を介して裏面へ流れ易い。ところが、半導体装置
の裏面に封止樹脂3が流れる際、インナーリード6を介
するため、封止樹脂3が均一に裏面に広がり難く、未充
填や気泡が発生し易い。このようにあらゆる状況を考慮
したうえで、塗布条件を決定しているため、封止樹脂の
塗布量を制限するにも限界があり、狭域化は非常に困難
であった。
【0015】本発明は、上記従来の問題点を解決するも
ので、封止樹脂の形成領域の狭域化を実現できる半導体
装置を提供することを目的とする。
【0016】
【課題を解決するための手段】本発明は上記課題を解決
するために、デバイスホールの周辺部のベースフィルム
上にダムを設けたものである。
【0017】この構成により、封止樹脂形成領域の狭域
化を実現できる半導体装置を提供できる。
【0018】
【発明の実施の形態】請求項1に記載の発明は、デバイ
スホールを有するベースフィルムと、前記デバイスホー
ルの周辺部のベースフィルム上に構成されるダムとを有
するものであり、封止樹脂形成領域の狭域化を図ること
ができるとういう作用を有する。
【0019】請求項2、請求項3、請求項4に記載の発
明は、デバイスホールを有するベースフィルムと、前記
ベースフィルム上に構成されるインナーリードと、前記
デバイスホールの周辺部の前記ベースフィルム上または
前記インナーリード上の少なくとも一方に構成されるダ
ムと、前記デバイスホールの内側に配置される半導体素
子と、前記デバイスホールと前記半導体素子との隙間を
充填し、かつ、前記インナーリードの先端部と前記半導
体素子との接合部とを覆う封止樹脂とで構成されるもの
であり、封止樹脂形成領域の狭域化を図ることができる
という作用を有する。
【0020】請求項5、請求項7、請求項8に記載の発
明は、デバイスホールを有するベースフィルムと、前記
ベースフィルム上に構成されるインナーリードと、前記
デバイスホールの周辺部の前記ベースフィルム上または
前記インナーリード上の少なくとも一方に構成されるダ
ムと、前記デバイスホールとの重なる位置に配置される
半導体素子と、前記デバイスホールと前記半導体素子と
の隙間を充填し、かつ、前記インナーリードの先端部と
前記半導体素子との接合部とを覆う封止樹脂とで構成さ
れるものであり、封止樹脂形成領域の狭域化を図ること
ができるという作用を有する。
【0021】請求項6に記載の発明は、デバイスホール
を有するベースフィルムと、前記ベースフィルム上に構
成されるインナーリードと、前記デバイスホールの周辺
部の前記ベースフィルムの裏面に構成されるダムと、前
記デバイスホールと重なる位置に配置される半導体素子
と、前記デバイスホールと前記半導体素子との隙間を充
填し、かつ、前記インナーリードの先端部と前記半導体
素子との接合部とを覆う封止樹脂とで構成され、前記ダ
ムが前記ベースフィルムと前記半導体素子の間の前記ベ
ースフィルム上に構成され、前記ダムの形状が前記デバ
イスホールを隙間を有して囲む形状であることを特徴と
するものであり、封止樹脂形成領域の狭域化を図ること
ができるという作用を有するうえ、ベースフィルムと半
導体素子の間隔を一定以上に保つことができるという作
用を有する。
【0022】以下、本発明の実施の形態について、図1
〜図3を参照して説明する。 (実施の形態1)図1(a)は本発明の第一の実施の形
態による半導体装置の断面図、図1(b)はその下面図
である。
【0023】1はダムで、ベースフィルム2の裏面に構
成されており、ダム1の材料としては、ポリイミド、エ
ポキシ系樹脂、金属等を用いることができる。図1に示
す第一の実施の形態では、ダム1が、ベースフィルム2
のデバイスホール4の周辺部に形成されている。ベース
フィルム2、半導体素子5、インナーリード6、バンプ
8、テープキャリア9の構成については、図7を参照し
ながら説明した従来の半導体装置の構成と同様であるの
で、同一の符号を付して説明を省略する。
【0024】図1に示す半導体装置の第一の実施の形態
は、ベースフィルム2に開けられているデバイスホール
4のサイズは半導体素子5より大きいタイプのものであ
り、半導体素子5の周辺部にバンプ8が形成されている
のが一般的である。なお、半導体素子5の中心部にバン
プ8が形成されていても何等問題はない。
【0025】このようなタイプの半導体装置において
は、半導体素子5とベースフィルム2とが重なる領域が
ないため、デバイスホール4と半導体素子5との隙間を
充填し、かつ、インナーリード6の先端部と半導体素子
5との接合部とを覆うことによって、半導体素子5とベ
ースフィルム2とを固定している。このような、デバイ
スホール4のサイズが半導体素子5より大きいタイプの
半導体装置を以下、ギャップありの半導体装置と表わ
し、逆に、デバイスホール4のサイズが半導体素子5よ
り小さいタイプの半導体装置をギャップなしタイプの半
導体装置と表わす。
【0026】以上のように構成される半導体装置の製造
方法の一例について、以下説明する。
【0027】まず、半導体素子5の外部引出し電極であ
るボンディングパット部(図示せず)上にTi、W等の
バリアメタル層を介して、電解メッキ法により高さ約1
5〜20μmのAuを材料とするバンプ8を形成する。
この時点では、複数個の半導体装置5が一体となってお
り、バンプ8を形成した後、電気特性検査工程を経て切
断分離され、個々の半導体素子5となる。
【0028】一方、ベースフィルム2の表面にはCu箔
が貼り付けられ、エッチング法によりCu箔を所定のパ
ターンに形成する。その後、無電解メッキ法によりコン
マ数μm程度のSnメッキがほどこされ、インナーリー
ド6が完成する。また、ベースフィルム2の裏面には、
ダム1を形成する。ダム1の形成方法としては、印刷方
式または露光エッチング方式がある。形成されるダム1
の高さは封止樹脂3の高さによって異なるが、通常、1
0〜50μm程度が適当である。
【0029】そして、ベースフィルム2のデバイスホー
ル4の内側に半導体素子5が配置され、約500℃、1
バンプ当たり数10gfの条件で加熱加圧される。デバ
イスホール4の内側に突出したインナーリード6の先端
とAuバンプ8は、インナーリード6の表面にメッキさ
れたSnと前記Auバンプ8との共晶により、接合され
る。このように、インナーリード6の半導体素子5への
ボンディング(以下ILBと称す)が完成する。その
後、半導体素子5の表面とインナーリード6の付近に液
状エポキシ樹脂を塗布し硬化させ封止工程が完了する。
【0030】次に、上記で説明した半導体装置の封止樹
脂3を形成する封止工程について、図4〜図6を参照し
ながらさらに詳細に説明する。
【0031】まず、図4に示す封止装置の概略図を参照
しながら、封止装置について簡単に説明する。
【0032】図4に示すように、封止装置は、ローダ部
13、塗布部15、硬化炉16、アンローダ部14で構
成されている。ローダ部13及びアンローダ部14は、
それぞれリール12a,12を設置することができる。
【0033】なお、半導体装置10は、複数個の半導体
装置10が連なった形態をとっており、図7に示す封止
樹脂形成前の半導体装置を参照しながら説明すると、ベ
ースフィルム2が、隣の半導体装置のベースフィルム2
とつながって、複数個が連なった形態をとっている。従
って、半導体装置10はリール12に巻き取ることがで
きる。
【0034】以上のように構成される封止装置を用いた
封止工程の動作について、以下、説明する。
【0035】リール12aには、図7に示す封止樹脂3
が形成される前の半導体装置10が巻かれており、ロー
ダ部13に設置される。その後、塗布部15に半導体装
置10が順次送られ、そこで、封止樹脂3が塗布され
る。さらに、封止樹脂3が塗布された半導体装置10
は、硬化炉16に送られ、硬化炉16で半導体装置10
が加熱され、封止樹脂3が硬化する。封止樹脂3の硬化
処理終了後の半導体装置10は、アンローダ部14に送
られ、そこでリール12に巻き取られる。なお、塗布部
15での封止樹脂3の塗布方法は、図5または図6を参
照しながら説明した従来の塗布方法と同様であるので、
ここでは説明を省略する。
【0036】以上の説明から明らかなように、上記実施
の形態の半導体装置では、テープキャリア9の裏面にダ
ム1を設けているので、封止樹脂3が流れ出るのを抑え
ることができ、封止樹脂形成領域の狭域化を図ることが
できる。言い換えれば、塗布領域の最大範囲が決ってい
る場合、ダム1を設けた方が、ダム1を設けない場合と
比較して、塗布条件に幅を持たせることができる。
【0037】例えば、封止樹脂3の塗布量を例に挙げて
説明すると、封止樹脂3を塗布してよいテープキャリア
9上の最大領域が決っているとする。ダム1を設けるこ
とによって、従来可能であった最大塗布量より、さらに
多量の封止樹脂3を塗布しても、規格内に塗布領域を抑
えることが可能となる。また、ダム1を設けていない従
来の半導体装置と、ダム1を設けた上記実施の形態の半
導体装置に同量の封止樹脂3を塗布した場合、ダム1を
設けた上記実施の形態の半導体装置の方が塗布領域を狭
く抑えることができる。
【0038】なお、図6を参照しながら説明した印刷方
式の塗布装置で用いる封止樹脂3の方が、図5を参照し
ながら説明したポッティング方式の塗布装置で用いる封
止樹脂3に比べて粘度が高いのが一般的である。従っ
て、図4を参照しながら説明した封止工程の塗布部15
において、印刷方式の塗布装置を用いる場合、塗布部1
5で塗布処理が完了した後、リール12を用いて半導体
装置10を巻き取り、リール12に巻き取った状態のま
まで硬化炉16で硬化処理をしてもよい。
【0039】(実施の形態2)図2は本発明の第二の実
施の形態による半導体装置を示し、図2(a)はその断
面図、図2(b)は封止樹脂3及び半導体素子5を形成
する前の状態を示す下面図である。
【0040】図2に示す半導体装置は、ギャップなしの
タイプの半導体装置であり、半導体素子5のサイズがデ
バイスホール4のサイズより大きいタイプのものであ
る。図1を参照に上記で説明したギャップありのタイプ
の半導体装置との構成との相違点は、半導体素子5をテ
ープキャリア9に固定した時、デバイスホール4の内側
にバンプ8が位置するように構成しなければならない点
である。そこで、第二の実施の形態では、図2に示すよ
うに、半導体素子5の中心部にバンプ8を形成したタイ
プのもので説明する。なお、ギャップなしのタイプの半
導体装置において、半導体素子5の中心部にバンプ8が
構成されているとは限らず、少なくともデバイスホール
4の内側に位置するような領域にバンプ8が位置されて
いればよい。
【0041】1はダムで、ベースフィルム2の裏面のデ
バイスホール4の周辺部でかつ、半導体素子5と重なる
領域に形成されている。そして、突起状の複数個のダム
1がデバイスホール4を囲むように構成されている。そ
の他の構成については、図1に示した半導体装置と同様
であるので、同一の符号を付して説明を省略する。
【0042】以上のように構成される第二の実施の形態
の半導体装置では、図1に示した第一の実施の形態と同
様に、テープキャリア9の裏面にダム1を設けているの
で、封止樹脂3の流れ量、流れ方向を制御することが可
能となり、封止樹脂形成領域の狭域化を図ることができ
る。
【0043】そのうえ、ベースフィルム2と半導体素子
5との間にダム1が位置しているので、ベースフィルム
2と半導体素子5との間隔を一定量(ダム1の高さ以
上)確保することが可能となる。従って、インナーリー
ド6をバンプ8と接続させるためにインナーリード6を
曲げる工程において、ベースフィルム2と半導体素子5
との間隔が狭くなるのを防止することができる。ベース
フィルム2と半導体素子5との間隔が狭くなるのを防止
することができるので、ベースフィルム2と半導体素子
5との間隔が狭くなるために、封止樹脂3がインナーリ
ード6の間を通ってベースフィルム2の裏面に流れ込み
にくくなる現象(封止樹脂3の未充填現象)を防止する
ことができる。特に、印刷方式では、一般に、粘度の高
い封止樹脂3を用いるため、封止樹脂3の未充填現象が
発生し易いので、効果が顕著に現れる。
【0044】なお、第二の実施の形態では、ダム1と半
導体素子5が接触する可能性があるため、ダム1に低硬
度の材質を選択すれば、半導体素子5の表面を傷つける
ことはない。
【0045】また、第二の実施の形態では、ダム1が半
導体素子5と重なる領域に形成されているので、ダム1
が封止樹脂3に覆われる構成となる。したがって、ダム
1に、隙間を設け、その隙間から封止樹脂3が流れ出る
ように構成する必要がある。しかしながら、第二の実施
の形態のような、ギャップなしのタイプの半導体装置で
あっても、ダム1が半導体素子5と重ならない領域に形
成する場合は、図1(a)に示すようなデバイスホール
4を隙間なく囲んでも、隙間を設けてもどちらの構成を
とってもよい。
【0046】(実施の形態3)図3は本発明の第三の実
施の形態による半導体装置の構成を示す図で、封止樹脂
3及び半導体素子5を形成する前の下面図である。図3
に示すように、ダム1が交互に並んでいる構成をとって
いる。その他の構成については、図2に示す半導体装置
と同様である。
【0047】ダム1はその他、様々な構成が考えられる
が、封止樹脂の流れ出しを制御できるものであれば同様
の効果が得られるのは明らかである。また、上記実施の
形態では、裏面にのみダム1を構成しているが、テープ
キャリア9の表面にダム1を設ける等、封止樹脂3の領
域付近あるいは領域内部の、封止樹脂3の流動制御が可
能な位置であればどこでもよい。ただし、テープキャリ
ア9の表面にダム1を設けた実施の形態については、図
面及び説明を省略する。
【0048】以上の説明からも明らかなように、上記第
三の実施の形態の半導体装置では、第一及び第二の実施
の形態と同様、封止樹脂3の流動制御が可能であり、封
止樹脂形成領域の狭域化を図ることができる。
【0049】なお、ダム1の配置、大きさ、を変えるこ
とによって、封止樹脂3の裏面への流れ出し量を様々に
制御でき、上記実施の形態に限定されない。
【0050】また、ダム1の材質、形成方法、形状、数
についても、上記実施の形態に限定されない。
【0051】また、上記実施の形態では、ダム1をデバ
イスホール4の周辺から離れた領域に形成しているが、
デバイスホール4の周辺に接するようにダム1を形成し
てもよい。
【0052】
【発明の効果】本発明は、ダムを設けることにより、封
止樹脂の流れ量、流れ方向を制御することが可能とな
る。従って、封止樹脂形成領域の狭域化を実現できる。
言い換えれば、塗布量に幅を持たせることができ、塗布
条件の管理が容易になる。
【0053】また、ギャップなしのタイプの半導体装置
では、ベースフィルムと半導体素子との間隔を一定以上
に保つことができるので、ベースフィルムと半導体素子
の間隔が狭くなるために、封止樹脂が流れ込みにくくな
る封止樹脂の未充填現象が発生し難くなるという効果が
得られる。また、インナーリードをダイパットに接続す
るために、インナーリードを曲げる時の圧力によって、
ベースフィルムと半導体素子の間隔が狭くなることを防
止することができ、インナーリードの成形がし易くなる
という効果が得られる。
【図面の簡単な説明】
【図1】本発明の第一の実施の形態による半導体装置の
構成を示す図
【図2】本発明の第二の実施の形態による半導体装置の
構成を示す図
【図3】本発明の第三の実施の形態による半導体装置の
構成を示す図
【図4】封止装置の概略図
【図5】ポッティング方式の塗布装置の構成を示す図
【図6】印刷方式の塗布装置の構成の一部を示す図
【図7】従来の半導体装置の構成を示す断面図
【符号の説明】
1 ダム 2 ベースフィルム 3 封止樹脂 4 デバイスホール 5 半導体素子 6 インナーリード 8 バンプ 9 テープキャリア 10 半導体装置 12,12a リール 13 ローダ部 14 アンローダ部 15 塗布部 16 硬化炉 17 シリンジ 18 吐出口 19 ノズル 20 チューブ 21 電磁弁 22 X−Yステージ 23 上下動装置 24 メタルマスク 25 スキージ 26 開口部

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 デバイスホールを有するベースフィルム
    と、前記デバイスホールの周辺部のベースフィルム上に
    構成されるダムとを有する半導体装置。
  2. 【請求項2】 デバイスホールを有するベースフィルム
    と、前記ベースフィルム上に構成されるインナーリード
    と、前記デバイスホールの周辺部の前記ベースフィルム
    上または前記インナーリード上の少なくとも一方に構成
    されるダムと、前記デバイスホールの内側に配置される
    半導体素子と、前記デバイスホールと前記半導体素子と
    の隙間を充填し、かつ、前記インナーリードの先端部と
    前記半導体素子との接合部とを覆う封止樹脂とで構成さ
    れる半導体装置。
  3. 【請求項3】 ダムがデバイスホールの周辺部に構成さ
    れ、前記ダムが前記デバイスホールを囲む形状であるこ
    とを特徴とする請求項2記載の半導体装置。
  4. 【請求項4】 ダムがデバイスホールの周辺部に構成さ
    れ、前記ダムが前記デバイスホールを、隙間を有して囲
    む形状であることを特徴とする請求項2記載の半導体装
    置。
  5. 【請求項5】 デバイスホールを有するベースフィルム
    と、前記ベースフィルム上に構成されるインナーリード
    と、前記デバイスホールの周辺部の前記ベースフィルム
    上または前記インナーリード上の少なくとも一方に構成
    されるダムと、前記デバイスホールと重なる位置に配置
    される半導体素子と、前記デバイスホールと前記半導体
    素子との隙間を充填し、かつ、前記インナーリードの先
    端部と前記半導体素子との接合部とを覆う封止樹脂とで
    構成される半導体装置。
  6. 【請求項6】 デバイスホールを有するベースフィルム
    と、前記ベースフィルム上に構成されるインナーリード
    と、前記デバイスホールの周辺部の前記ベースフィルム
    の裏面に構成されるダムと、前記デバイスホールと重な
    る位置に配置される半導体素子と、前記デバイスホール
    と前記半導体素子との隙間を充填し、かつ、前記インナ
    ーリードの先端部と前記半導体素子との接合部とを覆う
    封止樹脂とで構成され、前記ダムが前記ベースフィルム
    と前記半導体素子との間の前記ベースフィルムの上に構
    成され、前記ダムの形状が前記デバイスホールを隙間を
    有して囲む形状であることを特徴とする半導体装置。
  7. 【請求項7】 ダムがデバイスホールの周辺部のベース
    フィルムと半導体素子とが重ならない領域の前記ベース
    フィルムの裏面に構成され、前記ダムが前記デバイスホ
    ールを囲む形状であることを特徴とする請求項5記載の
    半導体装置。
  8. 【請求項8】 ダムがデバイスホールの周辺部のベース
    フィルムと半導体素子とが重ならない領域の前記ベース
    フィルムの裏面に構成され、前記ダムが前記デバイスホ
    ールを隙間を有して囲む形状であることを特徴とする請
    求項5記載の半導体装置。
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* Cited by examiner, † Cited by third party
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KR100457482B1 (ko) * 1997-02-17 2005-05-13 세이코 엡슨 가부시키가이샤 테이프캐리어패키지
JP2009177061A (ja) * 2008-01-28 2009-08-06 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100457482B1 (ko) * 1997-02-17 2005-05-13 세이코 엡슨 가부시키가이샤 테이프캐리어패키지
US7911018B2 (en) 2007-10-30 2011-03-22 Panasonic Corporation Optical device and method of manufacturing the same
US7977138B1 (en) 2007-10-30 2011-07-12 Panasonic Corporation Optical device and method of manufacturing the same
JP2009177061A (ja) * 2008-01-28 2009-08-06 Nec Electronics Corp 半導体装置及び半導体装置の製造方法

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