KR20090031279A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20090031279A
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semiconductor
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KR1020080092006A
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겐지 아마노
하지메 하세베
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명의 과제는 다이 본드재의 유출을 방지하여 반도체 장치의 품질ㆍ신뢰성을 향상시키는 것이다.
탭(1b)과, 탭(1b)의 주위에 배치된 복수의 리드(1a)와, 탭(1b)의 칩 지지면(1c) 상에 배치된 은 페이스트(6)와, 탭(1b) 상에 은 페이스트(6)를 통해 탑재된 반도체 칩(2)을 갖고 있다. 또한, 반도체 칩(2)의 패드(2a)와 리드(1a)를 전기적으로 접속하는 복수의 와이어(4)와, 반도체 칩(2)과 복수의 와이어(4)를 수지 밀봉하는 밀봉체(3)를 갖고 있고, 탭(1b)의 칩 지지면(1c)의 주연부에 칩 지지면(1c)보다 높이가 낮은 단차부(1e)가 형성되어 있음으로써, 탭(1b)으로부터 비어져 나온 은 페이스트(6)를 이 단차부(1e)에 머무르게 할 수 있고, 그 결과 은 페이스트(6)의 밀봉체(3)의 이면(3a)으로의 유출을 방지할 수 있다.
Figure P1020080092006
은 페이스트, 반도체 칩, 현수 리드, 리드, 와이어

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로, 특히 탭(칩 탑재부)을 노출시키는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
다이 패드의 외형 치수를 그 위에 탑재하는 반도체 칩의 외형 치수보다도 작게 함으로써, 반도체 칩과 수지의 접착 면적을 크게 하고, 또한 반도체 칩의 외형 치수에 따라서 리드의 선단부를 적당한 길이로 절단함으로써, 외형 치수가 다른 각종 반도체 칩을 다이 패드 상에 탑재 가능하게 한 기술이 있다(예를 들어, 특허문헌 1 참조).
또한, 외부 단자가 하방으로 돌출된 QFN에 있어서, 다이 패드에 반절단부가 형성되어 중앙부가 주변부보다도 업셋되어 있음으로써, 현수 리드와의 간섭을 초래하지 않고 반도체 칩의 사이즈를 자유롭게 선택하는 것이 가능해지는 기술이 있다(예를 들어, 특허문헌 2 참조).
[특허문헌 1] 일본 특허 출원 공개 평6-216303호 공보
[특허문헌 2] 일본 특허 출원 공개 제2000-243891호 공보
QFN(Quad Flat Non-leaded Package) 등의 논리드형의 반도체 장치에서는, 각 리드의 일부가 밀봉체의 이면의 주연부에 노출되어 배치되고, 이들이 외부 단자로 되어 있다. 이와 같은 QFN에 있어서, 한층 더 소형화ㆍ박형화에 수반하여 칩 사이즈를 가능한 한 패키지 사이즈에 가깝게 한 반도체 장치가 요구되고 있다. 또한, 최근 반도체 장치는 고기능화의 경향이 있으므로, 반도체 칩으로부터 발생하는 열량도 커진다. 그로 인해, 반도체 장치의 신뢰성을 고려한 경우, 방열성의 향상도 요구된다. 또한, 이들 요구에 더하여, 제조 비용의 증가를 억제할 필요도 있다.
그래서, 이들 요구에 따르기 위해, 본원 발명자는 이하와 같이 검토하였다.
우선, 반도체 장치의 소형화를 실현하기 위해서는, QFN 구조에서는, 가능한 한 큰 반도체 칩을 탑재할 수 있도록 탭(칩 탑재부)의 주위에 배치된 리드 상에, 반도체 칩의 외주부를 오버랩시키는 구조를 검토하였다. 즉, 반도체 칩의 하부에 각 리드의 칩측의 단부를 숨어 들어가게 한 구조이다.
이에 의해, 반도체 장치의 소형화에 대응할 수 있으나, 이와 같은 구조에서는, 탭은 필연적으로 그 외형의 크기가 반도체 칩의 외형 사이즈보다 작은, 소위 소탭 구조가 된다.
다음에, 반도체 장치의 방열성을 고려하면, 탭의 이면을 밀봉체의 이면에 노출시키는, 소위 탭 노출형의 QFN을 생각할 수 있다. 즉, 이 경우, 소탭 구조에서 탭 노출형의 QFN이 된다. 여기서, 탭을 밀봉체로부터 노출함으로써 방열성은 향상 되지만, 밀봉체로부터 노출된 탭을 실장 기판의 전극에 접합재를 통해 접속함으로써, 보다 방열성을 향상시킬 수 있다.
그러나, 이와 같은 소탭 구조의 QFN에서는, 탭의 칩 지지면의 면적이 비교적 작아진다. 그로 인해, 이와 같은 외형 사이즈가 작은 탭에 확실하게 반도체 칩을 고정하기 위해서는, 반도체 칩과 탭 사이에 다이 본드재를 간극없이 설치할 필요가 있다. 이에 의해, 다이 본드재인 은 페이스트(페이스트재)가 칩 지지면으로부터 비어져 나오는 경우가 있고, 반도체칩의 다이 본드 공정에 있어서 칩 지지면으로부터 비어져 나온 은 페이스트가 탭의 측면을 타고 탭의 이면으로 유출되어 버린다. 그 결과, 탭 노출형의 구조의 경우, 탭의 이면에 외장 도금을 실시할 필요가 있지만, 패키지 이면에 은 페이스트가 부착되어 버리므로, 탭의 이면에 외장 도금을 형성하는 것이 곤란해진다. 이에 의해, 방열성을 충분히 향상시키는 것이 곤란해진다.
그때, 다이 본드재로서, 필름 타입의 접착재를 사용함으로써 다이 본드재의 비어져 나옴ㆍ유출을 방지하는 것도 생각할 수 있지만, 필름 타입의 접착재는 페이스트재에 비하면 재료 비용이 높아, 제조 비용의 저감화가 곤란해진다. 또한, 필름 타입을 사용하는 경우, 탭의 칩 지지면에 대해 필름을 정확하게 배치하는 것도 곤란하다.
또한, 상기 특허문헌 1(일본 특허 출원 공개 평6-216303호 공보)에는, 소탭 구조의 반도체 장치의 예가 기재되어 있지만, 소탭 구조에서는 상기한 바와 같이 페이스트재가 비어져 나오는 현상이 발생하기 쉬워 페이스트재가 유출되는 요인을 만들어내는 것이 문제이다.
또한, 상기 특허문헌 2(일본 특허 출원 공개 제2000-243891호 공보)에 기재된 패키지 구조에서는, 다이 패드(탭)가 오프셋 가공되어 있다. 즉, 다이 패드의 중앙부를 이면측으로부터 프레스로 밀어올리는 오프셋 가공이 실시되어 있고, 그 결과, 다이 패드의 중앙부의 주면(칩 지지면)이 리드의 주면(와이어 접속면)보다 높은 위치로 되어 있어, 패키지의 박형화가 곤란한 구조로 되어 있다.
또한, 다이 패드의 오프셋 가공에 의해 형성되는 외주부는 오프셋 가공으로 이루어지므로, 단차의 폭을 크게 취할 필요가 있다. 이것들로부터, 다이 패드의 중앙부의 면적이 작아지고, 반도체 칩과의 접합 면적도 작아진다. 그 결과, 반도체 칩의 접합 신뢰성이나 방열성이 저하된다고 하는 문제가 발생한다.
본 발명의 목적은, 다이 본드재의 유출을 방지하여 반도체 장치의 품질ㆍ신뢰성을 향상시킬 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 이하와 같다.
즉, 본 발명은 칩 탑재부의 주위에 배치된 복수의 리드와, 칩 탑재부의 칩 지지면 상에 배치된 페이스트재와, 칩 탑재부의 칩 지지면 상에 페이스트재를 통해서 탑재된 반도체 칩과, 반도체 칩의 복수의 전극과 복수의 리드를 각각 접속하는 복수의 와이어와, 반도체 칩과 복수의 와이어와 복수의 리드 각각의 일부와 칩 탑재부의 일부를 수지 밀봉하는 밀봉체를 갖는 것이다. 또한, 본 발명은 칩 탑재부의 칩 지지면의 외형 사이즈는 반도체 칩의 이면보다 작고, 칩 탑재부의 칩 지지면과 반대측의 이면은 밀봉체로부터 노출되어, 칩 탑재부의 칩 지지면의 주연부에 칩 지지면보다 높이가 낮은 단차부가 형성되어 있는 것이다.
또한, 본 발명은 칩 지지면의 주연부에 칩 지지면보다 높이가 낮은 단차부가 형성된 칩 탑재부와, 칩 탑재부의 주위에 배치된 복수의 리드를 갖는 리드 프레임을 준비하는 공정과, 칩 탑재부의 칩 지지면 상에 페이스트재를 도포하는 공정과, 반도체 칩의 이면보다 외형 사이즈가 작은 칩 탑재부의 칩 지지면 상에 페이스트재를 통해 반도체 칩을 접합하는 공정을 갖는 것이다. 또한, 본 발명은 반도체 칩의 복수의 전극과 복수의 리드를 전기적으로 접속하는 공정과, 복수의 반도체 장치 형성 영역을 수지 성형 금형의 1개의 캐비티로 덮은 상태에서 밀봉용 수지를 캐비티 내에 주입하고, 반도체 칩과 칩 탑재부의 단차부 사이에 밀봉용 수지를 돌아 들어가게 하고, 또한 칩 탑재부의 칩 지지면과 반대측의 이면 및 복수의 리드 각각의 일부가 노출되도록 반도체 칩을 수지 밀봉하는 공정을 갖는 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 이하와 같다.
칩 탑재부의 칩 지지면의 주연부에 칩 지지면보다 높이가 낮은 단차부가 형성되어 있음으로써, 칩 탑재부로부터 비어져 나온 페이스트재(다이 본드재)를 이 단차부에 머무르게 할 수 있고, 페이스트재의 밀봉체의 이면으로의 유출을 방지할 수 있다. 이에 의해, 패키지 이면의 외장 도금에 페이스트재가 부착하는 것을 저지할 수 있고, 또한 외장 도금을 형성할 수 없게 되는 문제를 일으키지 않게 된다. 그 결과, 반도체 장치의 품질이나 신뢰성을 향상시킬 수 있다.
칩 탑재부의 단차부에 반도체 칩을 향해 돌출된 돌기부가 형성되어 있음으로써, 앵커 효과에 의해 수지와 칩 탑재부의 밀착성을 높일 수 있다. 이에 의해, 칩 탑재부의 단차부에서의 박리를 억제할 수 있다. 그 결과, 칩 탑재부와 수지의 계면에 불순물이 들어가기 힘들게 되어, 불순물의 유출에 의한 외장 도금의 변색을 방지할 수 있다. 따라서, 반도체 장치의 품질이나 신뢰성을 향상시킬 수 있다.
이하의 실시 형태에서는 특별히 필요한 때 이외에는 동일 또는 같은 부분의 설명을 원칙으로 하여 반복하지 않는다.
또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계인 것은 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이라도 좋고 이하라도 좋은 것으로 한다.
이하, 본 발명의 실시 형태를 도면을 기초로 하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일 부호를 부여하고, 그 반복 설명은 생략한다.
(제1 실시 형태)
도1은 본 발명의 제1 실시 형태의 반도체 장치의 구조의 일례를 밀봉체를 투과하여 도시하는 사시도, 도2는 도1에 도시하는 반도체 장치의 구조를 도시하는 평면도, 도3은 도1에 도시하는 반도체 장치의 구조를 도시하는 측면도, 도4는 도1에 도시하는 반도체 장치의 구조를 도시하는 이면도, 도5는 도1에 나타내는 A-A선을 따라 절단한 구조의 일례를 나타내는 단면도, 도6은 도1에 나타내는 B-B선을 따라 절단한 구조의 일례를 나타내는 단면도, 도7은 도1에 도시하는 반도체 장치에 있어서의 탭, 현수 리드, 및 리드의 구조를 밀봉체를 투과하여 도시하는 부분 평면도, 도8은 도7에 나타내는 C-C선을 따라 절단한 단면도, 도9는 도8의 변형예도이다.
도1 내지 도9에 도시하는 본 제1 실시 형태의 반도체 장치는, 수지 밀봉형이고, 또한 소형의 반도체 패키지이며, 밀봉체(3)의 이면(3a)의 주연부에 복수의 리드(1a) 각각의 실장면(1g)이 노출되어 나란히 배치된 논리드형의 것이다. 본 제1 실시 형태에서는, 상기 반도체 장치의 일례로서, QFN(5)을 예로 들어 설명한다. 또한, 본 제1 실시 형태의 QFN(5)은 소형의 반도체 패키지이지만, 탑재되는 반도체 칩(2)의 크기를 가능한 한 패키지의 크기에 가깝게 한 것이다.
QFN(5)의 구성에 대해 설명하면, 반도체 칩(2)을 탑재 가능한 칩 지지면(1c)을 구비한 칩 탑재부인 탭(다이 패드라고도 함)(1b)과, 탭(1b)과 일체로 형성된 복 수의 현수 리드(1i)와, 복수의 현수 리드(1i) 사이에 위치하고 탭(1b) 주위에 배치된 복수의 리드(1a)와, 탭(1b)의 칩 지지면(1c) 상에 배치된 페이스트재인 은 페이스트(6)와, 탭(1b)의 칩 지지면(1c) 상에 은 페이스트(6)를 통해 탑재된 반도체 칩(2)을 갖고 있다. 또한, QFN(5)은 반도체 칩(2)의 복수의 패드(전극)(2a)와 복수의 리드(1a)를 각각 전기적으로 접속하는 복수의 금선인 도전성의 와이어(4)와, 반도체 칩(2)과 복수의 와이어(4)과 복수의 리드(1a) 각각의 일부와 탭(1b)의 일부를 수지 밀봉하는 밀봉체(3)를 갖고 있다.
또한, 탭(1b), 현수 리드(1i) 및 복수의 리드(1a)는 같은 1매의 리드 프레임으로 구성된다.
또한, QFN(5)에서는, 탭(1b)의 칩 지지면(1c)의 외형 사이즈(외형 치수, 면적)는, 도5에 도시한 바와 같이 반도체 칩(2)의 이면(2c)보다 작게 형성되어 있다. 또한, 탭(1b)의 칩 지지면(1c)과 반대측의 이면(1d)은, 도4에 도시한 바와 같이 밀봉체(3)로부터 노출되어 있다. 또한, 도5에 도시한 바와 같이 탭(1b)의 칩 지지면(1c)의 주연부에 칩 지지면(1c)보다 높이가 낮은 단차부(1e)가 형성되어 있다.
즉, QFN(5)은 소탭 구조이며, 또한 탭 노출형의 반도체 패키지이며, 탭(1b)의 칩 지지면(1c)의 주연부에 있어서의 현수 리드(1i)를 제외한 부위(도7 참조)에, 칩 지지면(1c)보다 높이가 낮은 단차부(1e)가 형성되어 있는 것이다.
탭(1b)의 주연부의 단차부(1e)는, 예를 들어 하프 에칭 가공에 의해 형성되는 것으로, 예를 들어 리드 프레임의 판 두께가 0.2 ㎜인 경우, 탭(1b)의 두께도 0.2 ㎜이며, 그때, 단차부(1e)는 하프 에칭 가공에 의해 판 두께 0.1 ㎜가 된다. 즉, 단차부(1e)의 높이는 칩 지지면(1c)보다 0.1 ㎜ 낮은 위치가 된다. 단차부(1e)는 탭(1b)의 칩 지지면(1c)으로부터 넘쳐 비어져 나온 은 페이스트(6)를 받아들이는 것이며, 비어져 나온 은 페이스트(6)를 단차부(1e)에 정류(停留)시켜 밀봉체(3)의 이면(3a)에 노출되지 않도록 하기 위한 것이다.
QFN(5)은 탭(1b)의 이면(1d)이 도4에 도시한 바와 같이 밀봉체(3)의 이면(3a)으로부터 노출되어 있으므로, 방열성을 높일 수 있다.
또한, 본 제1 실시 형태의 QFN(5)의 탭(1b)에는, 단차부(1e)는 형성되어 있지만, 오프셋 가공 등의 프레스 가공은 실시되어 있지 않다. 따라서, QFN(5)에서는, 도5에 도시한 바와 같이 탭(1b)의 칩 지지면(1c)과, 복수의 리드(1a) 각각의 와이어 접속면(1h)은 동일 높이로 되어 있다.
즉, QFN(5)에서는, 탭(1b)에는 오프셋 가공과 같은 굽힘 가공은 실시되어 있지 않으므로, 오프셋 가공이 실시되어 다이 패드의 중앙부 부근이 리드의 와이어 접속면보다 높은 위치로 된 반도체 패키지에 비교하여, 패키지[QFN(5)]의 박형화를 도모할 수 있다.
또한, 본 제1 실시 형태의 QFN(5)은 소형의 반도체 패키지이지만, 한층 더 소형화, 박형화에 대응 가능하도록 칩 사이즈를 가능한 한 패키지 사이즈에 가깝게 한 것이다.
따라서, 가능한 한 큰 반도체 칩(2)을 탑재할 수 있도록 탭(1b) 주위에 배치된 리드(1a) 상에, 반도체 칩(2)의 외주부를 오버랩시켜 배치한 구조로 되어 있다.
즉, 도1 및 도5에 도시한 바와 같이, 복수의 리드(1a) 각각의 칩측 단부는 반도체 칩(2)의 이면(2c)의 주연부와 대향하고 있다. 그때, 복수의 리드(1a) 각각의 칩측 단부에 제1 박육부(1f)가 형성되고, 이 제1 박육부(1f)가 반도체 칩(2)의 이면(2c)과 대향하고 있다. 이에 의해, 리드(1a)의 표면(와이어 접속면)과 탭(1b)의 칩 지지면(주면)(1c)이 같은 높이로 되어 있어도, 반도체 칩(2)의 이면(2c)에 있어서의 주연부와 각 리드(1a)의 칩측에 위치하는 단부의 접촉 불량을 억제할 수 있다. 이 결과, 반도체 장치의 소형화ㆍ박형화를 유지하면서, 패키지 사이즈에 가까운 크기의 반도체 칩(2)을 탑재할 수 있다.
또한, 제1 박육부(1f)는, 예를 들어 하프 에칭 가공에 의해 형성된다. 예를 들어, 리드 프레임의 판 두께가 0.2 ㎜인 경우, 각 리드(1a)의 두께도 0.2 ㎜이며, 그때, 제1 박육부(1f)는 하프 에칭 가공에 의해 판 두께 0.1 ㎜가 된다.
이와 같이 반도체 칩(2)의 이면(2c)의 외주부의 하부에 복수의 리드(1a) 각각의 제1 박육부(1f)를 숨어 들어가게 한 구조이므로, 필연적으로 탭(1b)은 그 외형의 크기가 반도체 칩(2)의 이면(2c)의 외형 사이즈보다 작은, 소위 소탭 구조로 되어 있다.
또한, 각 리드(1a)의 칩측과 반대측의 단부는 도1 및 도5에 도시한 바와 같이 밀봉체(3)의 측면(3b)에 노출되어 종단하고 있다.
또한, QFN(5)에서는 다이 본드재로서 은 페이스트(6)를 채용하고 있고, 필름 타입의 접착재를 사용하는 것에 비교하여 제조 비용의 저감화를 도모할 수 있지만, 은 페이스트(6)의 채용에 의해 그 유출 대책이 필요해지므로, 이 은 페이스트(6)의 유출 대책으로서 탭(1b)의 주연부에 단차부(1e)가 형성되어 있다.
또한, QFN(5)에서는, 탭(1b)의 주연부에 단차부(1e)가 형성되어 있으므로, 탭(1b)의 칩 지지면(1c)을 은 페이스트(6)로 충분히 적실 수 있다. 즉, QFN(5)에 있어서는, 도5에 도시한 바와 같이 탭(1b)의 칩 지지면(1c)의 전체면에 은 페이스트(6)가 배치되어 있다.
이와 같이 탭(1b)의 칩 지지면(1c)의 전체면에 은 페이스트(6)가 배치되어 있음으로써, 탭(1b)과 반도체 칩(2) 사이에 간극이 형성되기 어려워지기 때문에, 은 페이스트(6) 내에 보이드가 형성되는 것을 저감시킬 수 있다.
다음에, 리드(1a)는, 도8에 도시한 바와 같이 하프 에칭에 의해 와이어 접속면(1h)의 폭이 밀봉체(3)로부터 노출되는 실장면(1g)의 폭보다도 굵어지도록 형성되어 있다. 간략하게 하면, 그 단면 형상이 역사다리꼴 형상으로 형성되어 있다.
이에 의해, 복수의 리드(1a)가 밀봉체(3)로부터 탈락되는 문제를 억제하고 있다. 여기서, 본 제1 실시 형태에서는 하프 에칭에 의해 형성하는 것에 대해 설명하였지만, 이에 한정되는 것은 아니며, 도9에 도시한 바와 같이 프레스 가공에 의해 형성해도 좋다. 단, 상기한 바와 같이, 탭(1b)이나 단차부(1e)는 하프 에칭 가공에 의해 형성하므로, 복수의 리드(1a)도 하프 에칭 가공에 의해 형성함으로써, 공정의 간략화를 도모할 수 있다.
한편, 탭(1b)에 대해서는, 비어져 나온 은 페이스트(6)를 정류시키기 위한 단차부(1e)를 상면(칩 지지면)측으로부터 하프 에칭 가공에 의해 형성하므로, 그 단면 형상을 역사다리꼴 형상으로 형성하는 것이 곤란하다.
그래서, 본 제1 실시 형태에서는, 탭(1b)과 연결되는 복수의 현수 리드(1i) 에 탭(1b)의 탈락을 방지하는 대책을 실시하고 있다.
즉, 탭(1b)과 연결하는 동시에 코너부를 향해 연장되는 현수 리드(1i)는, 도6에 도시한 바와 같이 그 이면측이 하프 에칭에 의해 깎여 얇게 형성된 제2 박육부(1j)를 구비하고 있다. 이에 의해, 제2 박육부(1j)는 밀봉체(3) 내에 매립되어 있고, 그 단부는 밀봉체(3)의 코너부의 측면(3b)에 노출되어 종단하고 있다. 이때, 도7에 도시한 바와 같이, 현수 리드(1i)의 선단부를 분기시켜 인접하는 밀봉체의 각각의 측면으로부터 노출시킴으로써, 복수의 리드(1a)와 현수 리드(1i)를 같은 다이싱 공정에 의해 절단하는 것이 가능해져, 공정의 간략화가 도모된다.
이와 같이, 탭(1b)과 그 4개의 코너부에서 연결하는 현수 리드(1i)의 제2 박육부(1j)가 밀봉체(3) 내에 매립되어 있음으로써, 현수 리드(1i)와 연결되어 있는 탭(1b)의 밀봉체(3)로부터의 누락(탈락)을 방지할 수 있다.
또한, 도5 및 도6에 도시한 바와 같이, 탭(1b)의 이면(1d)과 리드(1a)의 실장면(1g)에는 외장 도금(7)이 형성되어 있다. 즉, 밀봉체(3)로부터 노출되는 리드 부분인 탭(1b)의 이면(1d)과 리드(1a)의 실장면(1g)에는, 예를 들어 주석-비스무트 등의 Pb 프리 땜납으로 이루어지는 외장 도금(7)이 형성되어 있다.
또한, 반도체 칩(2)은 예를 들어 실리콘으로 이루어지고, 그 주면(2b)에 반도체 소자 및 복수의 전극인 패드(2a)가 형성되어 있고, 이들 패드(2a)와 각 패드(2a)에 대응하는 리드(1a)가 각각 도전성 와이어(4)에 의해 전기적으로 접속되어 있다. 와이어(4)는 예를 들어 금선이다.
또한, 각 리드(1a), 탭(1b) 및 현수 리드(1i)는 예를 들어 구리 합금으로 이 루어지고, 각각의 두께는 예를 들어 0.2 ㎜ 정도이다.
또한, 밀봉체(3)는 예를 들어 에폭시계의 열경화성 수지로 이루어진다.
본 제1 실시 형태의 반도체 장치[QFN(5)]에 따르면, 탭(1b)의 칩 지지면(1c)의 주연부에 칩 지지면(1c)보다 높이가 낮은 단차부(1e)가 형성되어 있음으로써, 탭(1b)으로부터 비어져 나온 은 페이스트(6)(다이 본드재)를 이 단차부(1e)에서 받아들여 단차부(1e)에 정류시킬 수 있다.
이에 의해, 은 페이스트(6)의 밀봉체(3)의 이면(3a)으로의 유출을 방지할 수 있고, 그 결과, 패키지 이면의 외장 도금(7)에 은 페이스트(6)가 부착되는 것을 저지할 수 있다. 또한, 외장 도금(7)을 형성할 수 없게 되는 문제를 일으키지 않게 된다.
그 결과, QFN(5)(반도체 장치)의 품질이나 신뢰성을 향상시킬 수 있다.
(제2 실시 형태)
도10은 본 발명의 제2 실시 형태의 반도체 장치의 구조의 일례를 밀봉체를 투과하여 도시하는 사시도, 도11은 도10에 도시하는 반도체 장치의 구조를 도시하는 평면도, 도12는 도10에 도시하는 반도체 장치의 구조를 도시하는 측면도, 도13은 도10에 도시하는 반도체 장치의 구조를 도시하는 이면도, 도14는 도10에 나타내는 A-A선을 따라 절단한 구조의 일례를 나타내는 단면도, 도15는 도10에 나타내는 B-B선을 따라 절단한 구조의 일례를 나타내는 단면도이다. 또한, 도16은 도10에 도시하는 반도체 장치에 있어서의 탭과 돌기부의 구조를 밀봉체를 투과하여 도시하는 부분 평면도, 도17은 본 발명의 제2 실시 형태의 변형예의 반도체 장치에 있어 서의 탭과 돌기부의 구조를 밀봉체를 투과하여 도시하는 부분 평면도, 도18은 본 발명의 제2 실시 형태의 반도체 장치의 조립순의 일례를 나타내는 제조 흐름도이다. 또한, 도19는 본 발명의 제2 실시 형태의 반도체 장치의 조립에 사용되는 테이프가 부착된 리드 프레임의 구조의 일례를 나타내는 평면도, 도20은 도19에 도시하는 테이프가 부착된 리드 프레임의 구조의 일례를 나타내는 단면도, 도21은 도19에 도시하는 테이프가 부착된 리드 프레임에 부착된 테이프의 구조의 일례를 나타내는 단면도이다.
또한, 도22는 본 발명의 제2 실시 형태의 반도체 장치의 조립의 다이 본딩 공정에 있어서의 페이스트재 도포 상태의 일례를 나타내는 부분 평면도, 도23은 본 발명의 제2 실시 형태의 반도체 장치의 조립의 다이 본딩 공정에 있어서의 페이스트재 도포 후의 젖음 확산 상태의 일례를 나타내는 부분 평면도이다. 또한, 도24는 본 발명의 제2 실시 형태의 반도체 장치의 조립의 몰드 공정에 있어서의 수지 주입 상태의 일례를 나타내는 부분 단면도, 도25는 도24에 도시하는 수지 주입 상태를 도시하는 부분 평면도, 도26은 본 발명의 제2 실시 형태의 반도체 장치의 조립의 몰드 완료 후의 구조의 일례를 나타내는 평면도, 도27은 도26에 도시하는 몰드 완료 후의 구조를 도시하는 단면도이다. 또한, 도28은 본 발명의 제2 실시 형태의 반도체 장치의 조립의 테이프 박리 공정에 있어서의 테이프 박리 상태의 일례를 나타내는 단면도이다.
본 제2 실시 형태는 제1 실시 형태의 QFN(5)과 마찬가지로 소탭 구조이며, 또한 탭 노출형의 반도체 장치[QFN(12)]의 구조와 그 조립에 대해 설명하는 것이 며, 특별히 설명하지 않은 부위에 대해서는, 본 제1 실시 형태와 동일한 구성으로 한다.
소형화를 도모한 QFN(12)을 조립하는 경우, 그 생산 효율의 높이로부터 MAP(Mold Array Package) 방식을 채용하는 경우가 많다. 즉 MAP 방식을 사용함으로써 1프레임당 제품의 취득 개수를 각 단으로 늘려 생산 효율을 높이는 것이다.
또한, QFN(12)을 MAP(Mold Array Package) 방식으로 조립할 때는, 그 몰드 공정에 있어서, 도28에 도시한 바와 같이 리드 프레임의 이면(1s)으로부터 테이프(11)를 박리할 때에, 접착층(11b)이 부착된 테이프(11)를 사용하므로, 탭(다이 패드라고도 함)(1b)에 대해 당기는 힘이 작용하여 탭(1b)의 단차부(1e)와 밀봉체(3) 사이에서 박리가 발생하기 쉬워진다.
여기서, QFN(12)의 조립에 있어서의 접착층(11b)이 부착된 테이프(11)의 필요성에 대해 설명한다. MAP 방식으로 QFN(12)을 조립하는 경우, 그 몰드 공정에서의 수지 성형 금형(9)의 클램프시에는, 리드 프레임 상의 제품 영역의 외측의 외주부만 클램프할 수 있다. 이 상태에서 수지 성형 금형 내로의 수지의 주입을 행하면, 수지 주입시의 압력에 의해 리드 프레임의 외주부로부터 먼 제품 영역의 중앙 부근에서는, 리드 프레임으로부터 테이프(11)가 부유해 버려, 리드 프레임과 테이프(11) 사이에 수지가 들어가, 리드 프레임의 이면(1s)에 수지 버어(resin burr)가 형성된다.
따라서, 리드 프레임의 이면(1s)측에 상기 수지 버어가 형성되지 않도록, 접착층(11b)이 부착된 테이프(11)를 사용하여 접착층(11b)을 통해 리드 프레임에 확 실하게 테이프(11)를 접착한 상태에서 수지 몰딩을 행한다.
즉, QFN(12)의 조립에서는, 수지 버어 대책으로서, 접착층(11b)이 부착된 테이프(11)를 사용하는 것이 필요해진다.
따라서, 몰드 공정에 있어서의 수지 밀봉 후의 테이프(11)의 박리 공정에서, 테이프(11)가 접착층(11b)을 통해 리드 프레임에 단단히 접착되어 있으므로, 테이프(11)를 박리할 때에, 탭(1b)도 당겨져 탈락하는 방향으로 힘이 작용하여, 탭(1b)의 단차부(1e)와 밀봉체(3) 사이에 박리가 발생하기 쉬워진다. 특히, 탭(1b)의 단차부(1e)에는 은 페이스트(6)가 유출되어 있는 경우가 있고, 그 경우, 탭(1b)과 밀봉체(3)의 밀착성은 저하되어 있어 박리되기 쉽다. 결과적으로는, 그곳에 간극이 생기기 쉽다.
또한, 탭(1b)의 단차부(1e)와 밀봉체(3) 사이에 박리가 발생하면, 그곳에 간극이 형성되어, 몰드 후의 공정에서 간극에 도금액 등의 불순물이 들어가고, 또한 그 후의 공정에서 간극에 들어간 불순물이 비어져 나와 외장 도금(7)이 변색되는 등의 문제가 발생한다.
또한, 테이프 박리 후의 테이프 박리면 클리닝 공정에서 세정을 위해 사용하는 유기계 용제 등의 약액이 상기 간극에 들어가고, 상기와 같이 그 후의 공정에서 간극에 들어간 상기 약액 등의 불순물이 비어져 나와 외장 도금(7)이 박리되는 등의 문제가 발생한다.
그래서, 본 제2 실시 형태의 QFN(12)은 제1 실시 형태의 QFN(5)과 마찬가지로 탭(1b)에 단차부(1e)를 마련함으로써, 은 페이스트(6)(페이스트재)의 밀봉체(3) 로의 유출을 저지하는 동시에, 탭(1b)의 단차부(1e)와 밀봉체(3)의 박리를 억제하는 것이다.
여기서, 본 제2 실시 형태의 QFN(12)의 구성에 대해 설명한다. 여기서는, QFN(12)의 제1 실시 형태의 QFN(5)과의 차이점만 설명한다.
도10 내지 도15에 도시하는 본 제2 실시 형태의 QFN(12)은, 제1 실시 형태의 QFN(5)과 마찬가지로 소형이고, 소탭 구조, 또한 탭 노출형의 반도체 패키지이다. QFN(12)에도, QFN(5)과 마찬가지로 탭(1b)의 칩 지지면(1c)의 주연부에 하프 에칭 가공에 의해 단차부(1e)가 형성되어 있다. 이 단차부(1e)는, 도16에 도시한 바와 같이 탭(1b)의 칩 지지면(1c)의 주연부에 있어서의 현수 리드(1i)를 제외한 부분에, 칩 지지면(1c)보다 낮은 위치에 형성되어 있다.
도14의 C부에 나타낸 바와 같이, 단차부(1e)가 형성되어 있음으로써, 칩 지지면(1c)으로부터 넘쳐 비어져 나온 은 페이스트(6)는 단차부(1e)를 향하는 부위에서 정류하고 있어, 은 페이스트(6)가 밀봉체(3)의 이면(3a)으로 유출되는 일은 없다.
본 제2 실시 형태의 QFN(12)의 특징은 탭(1b)의 단차부(1e)에 반도체 칩(2)을 향해 단차부(1e)로부터 돌출된 돌기부(1k)가 형성되어 있는 것이다.
이 돌기부(1k)는 탭(1b)의 단차부(1e)와 밀봉체(3)의 앵커 효과를 높여 양자의 밀착성을 높이는 것으로, 탭(1b)의 단차부(1e)와 밀봉체(3)의 박리를 억제하는 것이다.
또한, 탭(1b)의 단차부(1e)의 하프 에칭 가공시에 이 돌기부(1k)의 부위에 마스크를 배치한 상태에서, 돌기부(1k)의 주위를 하프 에칭에 의해 깎음으로써 돌기부(1k)의 부위를 남기는 방법으로 형성한 것이다. 따라서, 돌기부(1k)의 높이는 탭(1b)의 칩 지지면(1c)의 높이와 같은 높이로 되어 있다.
또한, 돌기부(1k)는 도14에 도시한 바와 같이 그 선단부 부근이 중앙부 부근보다 폭넓게 되어 있고, 역사다리꼴 형상으로 되어 있다. 즉, 하프 에칭시에, 돌기부(1k)의 높이 방향의 중앙 부근은 마스크가 배치된 선단부 부근보다 에칭률이 크기 때문에, 선단부 부근보다 많이 깎여, 결과적으로 역사다리꼴 형상이 된다. 돌기부(1k)의 선단부 부근의 형상이 역사다리꼴 형상인 것에 의해, 앵커 효과를 더욱 높일 수 있다.
또한, QFN(12)에서는, 도16에 도시한 바와 같이 탭(1b)의 칩 지지면(1c)이 사각형을 이루고, 돌기부(1k)는 사각형의 탭(1b)의 한 변에 대응한 단차부(1e)의 중앙부에 형성되어 있다. 또한, 사각형의 탭(1b)의 한 변에 대응한 단차부(1e)에 하나씩 형성되어 있다.
단, 돌기부(1k)의 수에 대해서는, 앵커 효과만을 향상시키는 것이면, 사각형의 탭(1b)의 한 변에 대응한 단차부(1e)에 복수개 형성된 쪽이 바람직하지만, 밀봉용 수지(8)(도24 참조)의 유동성을 저해하지 않도록 하기 위해서는, 도16에 도시한 바와 같이 한 변에 대응한 각 단차부(1e)의 중앙부 부근에 1개씩 형성되어 있는 것이 바람직하다.
또한, 돌기부(1k)와 탭(1b)의 거리는, 예를 들어 리드 프레임의 판 두께가 0.2 ㎜인 경우, 밀봉용 수지(8)나 에칭액을 통과시키기 쉽게 하기 위해, 예를 들어 0.2 ㎜ 정도 필요하다.
그래서, 도17은 돌기부(1k)의 변형예를 나타내는 것으로, 가늘고 긴 돌기부(1k)를 각각의 변의 단차부(1e)에 형성한 경우이며, 돌기부(1k)와 탭(1b) 사이에 밀봉용 수지(8)나 에칭액을 충분히 통과시키는 것만큼의 거리를 유지할 수 없는 경우에는, 칩 지지면(1c)의 각 변에 각 변의 돌기부(1k)로부터 멀어지는 방향으로 도려내어진 절결부(오목부)(1m)를 형성해도 좋다.
이와 같이 칩 지지면(1c)에 절결부(1m)를 형성함으로써, 가늘고 긴 돌기부(1k)[탭(1b)의 수평 방향으로의 오목해짐]를 형성해도 밀봉용 수지(8)나 에칭액을 충분히 통과시키는 것이 가능해지는 동시에, 탭(1b)과 밀봉체(3)의 앵커 효과를 보다 높일 수 있다.
다음에, 본 제2 실시 형태의 QFN(12)(반도체 장치)의 제조 방법을 도18에 도시하는 조립 흐름도를 따라 설명한다.
우선, 웨이퍼를 공급하여 도18의 스텝 S1에 나타내는 웨이퍼 BG를 행한다. 즉, 웨이퍼의 이면 연마를 행하여 웨이퍼를 원하는 두께로 한다.
그 후, 다이싱 지그에 웨이퍼를 고정하는 스텝 S2에 나타내는 웨이퍼 마운트를 행한다.
그 후, 스텝 S3에 나타내는 다이싱을 행한다. 즉, 다이싱에 의해 웨이퍼를 절단하고, 각 반도체 칩(2)으로 개별 조각화한다.
다음에, 도19 및 도20에 도시하는 테이프가 부착된 리드 프레임(리드 프레임)(1)을 준비하고, 이 테이프가 부착된 리드 프레임(1)을 공급하고, 또한 은 페이 스트(6)를 공급하여 스텝 S4에 나타내는 다이 본딩을 행한다. 또한, 본 제2 실시 형태의 QFN(12)의 조립에 사용되는 리드 프레임은 테이프가 부착된 리드 프레임(1)이다.
즉, QFN(12)을 MAP 방식에 의한 수지 몰딩을 행하여 조립하기 위해, 전술한 바와 같이 리드 프레임의 이면(1s)측에 상기 수지 버어가 형성되지 않도록 테이프가 부착된 리드 프레임(1)을 사용한다.
또한, 테이프가 부착된 리드 프레임(1)은, 예를 들어 구리 합금 등으로 이루어지는 금속의 리드 프레임인 프레임 본체(1t)의 이면(1s)에, 도21에 도시하는 바와 같은 기재(11a)와 접착층(11b)으로 이루어지는 테이프(11)를 부착한 것이다. 즉, 프레임 본체(1t)의 이면(1s)에 접착층(11b)을 갖는 테이프(11)를 부착한 것이다. 또한, 테이프가 부착된 리드 프레임(1)의 주면(칩 탑재측의 면)에는, 도19에 도시한 바와 같이 매트릭스 배열로 복수의 디바이스 영역(반도체 장치 형성 영역)(1n)이 인접하여 형성되어 있다.
또한, 각 디바이스 영역(1n)에는, 칩 지지면(1c)의 주연부에 칩 지지면(1c)보다 높이가 낮은 단차부(1e)가 형성된 탭(1b)과, 탭(1b)의 주위에 배치된 복수의 리드(1a)와, 단차부(1e)에 형성된 돌기부(1k)가 형성되어 있다. 또한, 테이프가 부착된 리드 프레임(1)의 프레임 본체(1t)의 길이 방향에 평행한 방향의 프레임부(1p)에는 복수의 가이드 구멍(1r)이 형성되어 있고, 또한 복수의 디바이스 영역(1n)의 집합체끼리의 사이에는 슬릿(1q)이 형성되어 있다.
또한, 스텝 S4에 나타내는 다이 본딩 공정에서는, 우선 탭(1b)의 칩 지지 면(1c) 상에 은 페이스트(6)를 도포한다. 또한, 탭(1b)은 반도체 칩(2)의 이면(2c)보다 외형 사이즈가 작은, 소위 소탭이다. 도22에 도시한 바와 같이, 우선 탭(1b)의 중앙부에 은 페이스트(6)를 도포한다, 그 후, 탭(1b)의 칩 지지면(1c) 상에 은 페이스트(6)를 통해 반도체 칩(2)을 접합한다. 그때, 칩 지지면(1c) 상에 반도체 칩(2)을 탑재하면, 도23에 도시한 바와 같이 칩 지지면(1c)의 대략 전체면에 걸쳐서 은 페이스트(6)가 젖어 확산된 상태가 된다. 또한, 은 페이스트(6)를 충분히 도포하고, 가령 은 페이스트(6)이 칩 지지면(1c)으로부터 비어져 나와 떨어져도 탭(1b)의 주연부에는 단차부(1e)가 형성되어 있으므로, 떨어진 은 페이스트(6)를 수용할 수 있고, 밀봉체(3)의 이면(3a)에 은 페이스트(6)가 유출되는 것을 방지할 수 있다.
이에 의해 다이 본딩 공정을 완료한다.
그 후, 스텝 S5에 나타내는 베이크를 행하여 은 페이스트(6)를 열처리한다.
그 후, 스텝 S6에 나타내는 와이어 본딩을 행한다. 여기서는, 와이어(4)를 공급하여, 도14에 도시한 바와 같이 반도체 칩(2)의 복수의 패드(2a) 각각과, 이에 대응하는 리드(1a) 각각의 와이어 접속면(1h)을 금선 등의 와이어(4)에 의해 전기적으로 접속한다.
그 후, 스텝 S7에 나타내는 조립 외관 검사를 행한다.
그 후, 스텝 S8에 나타내는 수지 몰드를 행한다. 여기서는, 도24 및 도25에 도시한 바와 같이, 복수의 디바이스 영역(반도체 장치 형성 영역)(1n)을 수지 성형 금형(9)의 1개의 캐비티(9c)로 덮은 상태에서 밀봉용 수지(8)를 캐비티(9c) 내에 주입한다.
그때, 접착층(11b)을 갖는 테이프(11)가 프레임 본체(1t)(리드 프레임)의 이면(1s)에 부착된 상태에서, 도24에 도시한 바와 같이 이 테이프가 부착된 리드 프레임(1)을 하형(9b)의 금형면(9d) 상에 배치하고, 그 후 상형(9a)의 캐비티(9c)로 도25에 도시하는 복수의 디바이스 영역(1n)을 덮도록 하여 수지 성형 금형(9)의 상형(9a)과 하형(9b)을 클램프하고, 이 상태에서 밀봉용 수지(8)를 캐비티(9c) 내에 주입한다.
밀봉용 수지(8)의 주입에 의해, 도14에 도시한 바와 같이 반도체 칩(2)과 탭(1b)의 단차부(1e) 사이에 밀봉용 수지(8)를 돌아 들어가게 하고, 또한 탭(1b)의 칩 지지면(1c)과 반대측의 이면(1d) 및 복수의 리드(1a) 각각의 실장면(1g)(일부)이 노출되도록 반도체 칩(2)과 복수의 와이어(4)를 수지 밀봉하고, 이에 의해 도26 및 도27에 도시한 바와 같이 일괄 밀봉체(10)를 형성한다.
그 후, 도18에 나타내는 스텝 S9의 테이프 박리를 행한다. 여기서는, 도28에 도시한 바와 같이, 테이프가 부착된 리드 프레임(1)의 프레임 본체(1t)의 이면(1s)으로부터 테이프(11)를 당겨 박리한다.
이때, QFN(12)에서는, 탭(1b)의 단차부(1e)에 반도체 칩(2)을 향해 돌출시킨 돌기부(1k)가 형성되어 있고, 이 돌기부(1k)에 의해 탭(1b)의 단차부(1e)와 밀봉체(3)의 앵커 효과가 높아져 있다. 즉, 탭(1b)의 단차부(1e)와 밀봉체(3)의 밀착성이 높아져 있기 때문에, 테이프(11)를 박리할 때에, 탭(1b)이 밀봉체(3)로부터 탈락하는 방향으로 당겨져 탭(1b)의 단차부(1e)와 밀봉체(3)의 박리를 억제할 수 있다.
이에 의해, 테이프 박리시에, 탭(1b)과 밀봉체(3) 사이에 간극이 형성되는 것을 억제할 수 있다.
그 후, 스텝 S10에 나타내는 테이프 박리면 클리닝을 행한다. 즉, 테이프가 부착된 리드 프레임(1)의 프레임 본체(1t)의 이면(1s)을 세정한다. 여기서는, 예를 들어 아세톤 등의 유기계 용제를 사용하여 테이프(11)의 접착층(11b)의 나머지를 제거한다. 그때, 본 제2 실시 형태의 QFN(12)에서는, 탭(1b)의 단차부(1e)에 돌기부(1k)가 형성되어 있고, 그 앵커 효과에 의해 탭(1b)과 밀봉체(3) 사이에 간극이 형성되기 어렵게 되어 있다.
따라서, 유기계 용제 등의 약액을 사용해도 이 약액이 탭(1b)과 밀봉체(3) 사이에는 들어가기 어렵게 되어 있고, 그 결과, 이후의 처리 공정에서 상기 유기계 용제 등의 약액(불순물)이 스며나오는 (유출되는) 것을 억제할 수 있다.
그 후, 스텝 S11에 나타내는 몰드 베이크를 행한다. 여기서는, 열처리에 의해 밀봉체(3)를 경화시킨다.
그 후, 스텝 S12에 나타내는 외장 도금 형성을 행한다. 여기서는, 일괄 밀봉체(10)로부터 노출되는 탭(1b)의 이면(1d) 및 복수의 리드(1a) 각각의 실장면(1g)에 외장 도금(7)을 형성한다. 외장 도금(7)은 예를 들어 주석-비스무트 등의 무Pb(Pb-free) 땜납이다. 또한, QFN(12)의 조립에서는, 탭(1b)의 단차부(1e)에 돌기부(1k)가 형성됨으로써, 앵커 효과에 의해 탭(1b)과 밀봉체(3) 사이에 간극이 형성되기 어렵게 되어 있고, 그 결과 약액 등의 불순물도 탭(1b)과 밀봉체(3) 사이 에는 들어가기 어렵게 되어 있기 때문에, 외장 도금 형성 공정에서 약액 등의 불순물이 스며나오는 것을 억제할 수 있다.
따라서, 본 제2 실시 형태의 QFN(12)의 조립에서는, 단차부(1e)와 밀봉체(3) 사이에 불순물이 들어가기 어렵기 때문에, 외장 도금 형성 공정에서 상기 불순물이 비어져 나와 외장 도금(7)을 변색시키는 것을 억제할 수 있다. 또한, 불순물이 스며나옴으로써 외장 도금(7)이 박리되는 것도 억제할 수 있다.
그 후, 스텝 S13에 나타내는 레이저 마크를 행하여 밀봉체(3)의 표면에 원하는 마크를 부여한다.
그 후, 스텝 S14에 나타내는 패키지 다이싱을 행한다. 여기서는, 일괄 밀봉체(10) 및 리드 프레임[프레임 본체(1t)]을 절단하여 각 QFN(12)으로 개별 조각화한다.
그 후, 스텝 S15의 DC 테스트, 스텝 S16의 외관 검사를 행하여 QFN(12)의 조립 완료가 된다.
본 제2 실시 형태의 QFN(12) 및 그 제조 방법에 따르면, 탭(1b)의 단차부(1e)에 반도체 칩(2)을 향해 돌출된 돌기부(1k)가 형성되어 있음으로써, 앵커 효과에 의해 밀봉체(3)와 탭(1b)의 밀착성을 높일 수 있다.
이에 의해, 탭(1b)의 단차부(1e)에서의 박리를 억제할 수 있다. 즉, 탭(1b)과 밀봉체(3)의 간극을 가능한 한 작게 함으로써, 탭(1b)의 밀봉체(3)의 계면에 약액 등의 불순물이 들어가기 어려워지고, 따라서 상기 불순물의 유출에 의한 외장 도금(7)의 변색을 억제할 수 있다. 또한, 상기 불순물의 유출에 의한 외장 도 금(7)의 박리도 억제할 수 있다.
그 결과, QFN(12)(반도체 장치)의 품질이나 신뢰성을 향상시킬 수 있다.
본 제2 실시 형태의 QFN(12) 및 그 제조 방법에 의해 얻을 수 있는 그 밖의 효과에 대해서는 제1 실시 형태와 마찬가지이므로, 그 중복 설명은 생략한다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태를 기초로 구체적으로 설명하였지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어, 상기 제2 실시 형태에서는, 탭(1b)의 단차부(1e)에 마련되어 있는 돌기부(1k)의 높이가 탭(1b)의 칩 지지면(1c)과 같은 높이의 경우에 대해 설명하였지만, 돌기부(1k)의 높이는 밀봉체(3)와의 사이에서 앵커 효과를 얻는 것이 가능한 높이이면, 칩 지지면(1c)보다 낮아도 좋다.
본 발명은 소형의 전자 장치 및 그 제조 기술에 적합하다.
도1은 본 발명의 제1 실시 형태의 반도체 장치의 구조의 일례를 밀봉체를 투과하여 도시하는 사시도.
도2는 도1에 도시하는 반도체 장치의 구조를 도시하는 평면도.
도3은 도1에 도시하는 반도체 장치의 구조를 도시하는 측면도.
도4는 도1에 도시하는 반도체 장치의 구조를 도시하는 이면도.
도5는 도1에 나타내는 A-A선을 따라 절단한 구조의 일례를 나타내는 단면도.
도6은 도1에 나타내는 B-B선을 따라 절단한 구조의 일례를 나타내는 단면도.
도7은 도1에 도시하는 반도체 장치에 있어서의 탭, 현수 리드, 및 리드의 구조를 밀봉체를 투과하여 도시하는 부분 평면도.
도8은 도7에 나타내는 C-C선을 따라 절단한 단면도.
도9는 도8의 변형예도.
도10은 본 발명의 제2 실시 형태의 반도체 장치의 구조의 일례를 밀봉체를 투과하여 도시하는 사시도.
도11은 도10에 도시하는 반도체 장치의 구조를 도시하는 평면도.
도12는 도10에 도시하는 반도체 장치의 구조를 도시하는 측면도.
도13은 도10에 도시하는 반도체 장치의 구조를 도시하는 이면도.
도14는 도10에 나타내는 A-A선을 따라 절단한 구조의 일례를 나타내는 단면도.
도15는 도10에 나타내는 B-B선을 따라 절단한 구조의 일례를 나타내는 단면 도.
도16은 도10에 도시하는 반도체 장치에 있어서의 탭과 돌기부의 구조를 밀봉체를 투과하여 도시하는 부분 평면도.
도17은 본 발명의 제2 실시 형태의 변형예의 반도체 장치에 있어서의 탭과 돌기부의 구조를 밀봉체를 투과하여 도시하는 부분 평면도.
도18은 본 발명의 제2 실시 형태의 반도체 장치의 조립순의 일례를 나타내는 제조 흐름도.
도19는 본 발명의 제2 실시 형태의 반도체 장치의 조립에 사용되는 테이프가 부착된 리드 프레임의 구조의 일례를 나타내는 평면도.
도20은 도19에 도시하는 테이프가 부착된 리드 프레임의 구조의 일례를 나타내는 단면도.
도21은 도19에 도시하는 테이프가 부착된 리드 프레임에 부착된 테이프의 구조의 일례를 나타내는 단면도.
도22는 본 발명의 제2 실시 형태의 반도체 장치의 조립의 다이 본딩 공정에 있어서의 페이스트재 도포 상태의 일례를 나타내는 부분 평면도.
도23은 본 발명의 제2 실시 형태의 반도체 장치의 조립의 다이 본딩 공정에 있어서의 페이스트재 도포 후의 젖음 확산 상태의 일례를 나타내는 부분 평면도.
도24는 본 발명의 제2 실시 형태의 반도체 장치의 조립의 몰드 공정에 있어서의 수지 주입 상태의 일례를 나타내는 부분 단면도.
도25는 도24에 도시하는 수지 주입 상태를 도시하는 부분 평면도.
도26은 본 발명의 제2 실시 형태의 반도체 장치의 조립의 몰드 완료 후의 구조의 일례를 나타내는 평면도.
도27은 도26에 도시하는 몰드 완료 후의 구조를 도시하는 단면도.
도28은 본 발명의 제2 실시 형태의 반도체 장치의 조립의 테이프 박리 공정에 있어서의 테이프 박리 상태의 일례를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 테이프가 부착된 리드 프레임(리드 프레임)
1a : 리드
1b : 탭(칩 탑재부)
1c : 칩 지지면
1d : 이면
1e : 단차부
1f : 제1 박육부
1g : 실장면
1h : 와이어 접속면
1i : 현수 리드
1j : 제2 박육부
1k : 돌기부
1m : 절결부
1n : 디바이스 영역(반도체 장치 형성 영역)
1p : 프레임부
1q : 슬릿
1r : 가이드 구멍
1s : 이면
1t : 프레임 본체
2 : 반도체 칩
2a : 패드(전극)
2b : 주면
2c : 이면
3 : 밀봉체
4 : 와이어
5 : QFN(반도체 장치)

Claims (17)

  1. 칩 지지면을 구비한 칩 탑재부와, 상기 칩 탑재부의 주위에 배치된 복수의 리드와, 상기 칩 탑재부의 상기 칩 지지면 상에 배치된 페이스트재와, 상기 칩 탑재부의 상기 칩 지지면 상에 상기 페이스트재를 통해 탑재된 반도체 칩과, 상기 반도체 칩의 복수의 전극과 상기 복수의 리드를 각각 전기적으로 접속하는 복수의 와이어와, 상기 반도체 칩과 상기 복수의 와이어와 상기 복수의 리드 각각의 일부와 상기 칩 탑재부의 일부를 수지 밀봉하는 밀봉체를 갖고, 상기 칩 탑재부의 상기 칩 지지면의 외형 사이즈는 상기 반도체 칩의 이면보다 작고, 상기 칩 탑재부의 상기 칩 지지면과 반대측의 이면은 상기 밀봉체로부터 노출되고, 상기 칩 탑재부의 상기 칩 지지면의 주연부에 상기 칩 지지면보다 높이가 낮은 단차부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 복수의 리드 각각의 칩측의 단부는 상기 반도체칩의 이면과 대향하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 복수의 리드 각각의 칩측의 단부에 제1 박육부가 형성되고, 상기 제1 박육부가 상기 반도체 칩의 이면과 대향하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 칩 탑재부의 상기 칩 지지면과, 상기 복수의 리드 각각의 와이어 접속면은 같은 높이인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 칩 탑재부와 연결되는 현수 리드를 갖고, 상기 현수 리드는 에칭에 의해 형성된 제2 박육부를 구비하고, 상기 제2 박육부는 상기 밀봉체 내에 매립되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 칩 탑재부의 상기 칩 지지면의 전체면에 상기 페이스트재가 배치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 칩 탑재부의 상기 단차부에 상기 반도체 칩을 향해 돌출된 돌기부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 칩 탑재부의 상기 칩 지지면이 사각형을 이루고, 상기사각형의 상기 칩 지지면의 각 변에 이 각 변에 설치된 상기 돌기부로부터 멀어지는 방향으로 도려내어진 절결부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 돌기부는 사각형의 상기 칩 탑재부의 한 변에 대응한 상기 단차부의 중앙부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 돌기부는 사각형의 상기 칩 탑재부의 한 변에 대응한 상기 단차부에 1개씩 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. (a) 칩 지지면의 주연부에 상기 칩 지지면보다 높이가 낮은 단차부가 형성된 칩 탑재부와, 상기 칩 탑재부의 주위에 배치된 복수의 리드를 갖는 리드 프레임을 준비하는 공정과, (b) 상기 칩 탑재부의 상기 칩 지지면 상에 페이스트재를 도포하는 공정과, (c) 반도체 칩의 이면보다 외형 사이즈가 작은 상기 칩 탑재부의 상기 칩 지지면 상에 상기 페이스트재를 통해 반도체 칩을 접합하는 공정과, (d) 상기 반도체 칩의 복수의 전극과 상기 복수의 리드를 각각 전기적으로 접속하는 공정과, (e) 복수의 반도체 장치 형성 영역을 수지 성형 금형의 1개의 캐비티로 덮은 상태에서 밀봉용 수지를 상기 캐비티 내에 주입하고, 상기 반도체 칩과 상기 칩 탑재부의 상기 단차부 사이에 밀봉용 수지를 돌아 들어가게 하고, 또한 상기 칩 탑재부의 상기 칩 지지면과 반대측의 이면 및 상기 복수의 리드 각각의 일부가 노출되도록 상기 반도체 칩과 복수의 와이어를 수지 밀봉하여 일괄 밀봉체를 형성하는 공정과, (f) 상기 일괄 밀봉체 및 상기 리드 프레임을 절단하여 각 반도체 장치로 개별 조각화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 (e) 공정에서, 접착층을 갖는 테이프를 상기 리드 프레임의 이면에 부착한 상태에서 상기 수지 성형 금형을 클램프하고, 이 상태에서 상기 밀봉용 수지를 상기 캐비티 내에 주입하여 상기 일괄 밀봉체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 상기 (e) 공정 후, 상기 리드 프레임의 이면으로부터 상기 테이프를 박리하는 박리 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 상기 (e) 공정 후, 상기 리드 프레임의 이면으로부터 상기 테이프를 박리하는 박리 공정을 갖고, 또한 상기 박리 공정 후에, 상기 리드 프레임의 이면을 세정하는 세정 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 세정 공정에서, 유기계 용제에 의해 상기 리드 프레임의 이면을 세정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서, 상기 세정 공정 후에, 상기 일괄 밀봉체로부터 노출되는 상기 칩 탑재부의 이면 및 상기 복수의 리드 각각의 일부에 외장 도금을 형성하는 도금 처리 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제11항에 있어서, 상기 칩 탑재부의 상기 단차부에 상기 반도체 칩을 향해 돌출된 돌기부가 에칭에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치의 제 조 방법.
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