JPH09211085A - スキューキャリブレーション装置 - Google Patents
スキューキャリブレーション装置Info
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- JPH09211085A JPH09211085A JP8015823A JP1582396A JPH09211085A JP H09211085 A JPH09211085 A JP H09211085A JP 8015823 A JP8015823 A JP 8015823A JP 1582396 A JP1582396 A JP 1582396A JP H09211085 A JPH09211085 A JP H09211085A
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- signal
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- Tests Of Electronic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 簡単な構成で高速処理を行うことができるス
キューキャリブレーション装置を提供する。 【解決手段】 外部から入力された信号Ｓinの位相を基
準信号Ｓ0 の位相と比較する位相比較器１０７と、この
位相比較器１０７の比較結果に基づいてカウント値Ｓc
を増加させるカウンタ１１２と、このカウンタ１１２の
カウント値に対応するアドレスの記憶値を位相シフト情
報として出力するメモリ１１３と、このメモリ１１３か
ら入力された位相シフト情報に応じて信号Ｓinの位相を
シフトさせる位相シフト回路１０３とを備える。
キューキャリブレーション装置を提供する。 【解決手段】 外部から入力された信号Ｓinの位相を基
準信号Ｓ0 の位相と比較する位相比較器１０７と、この
位相比較器１０７の比較結果に基づいてカウント値Ｓc
を増加させるカウンタ１１２と、このカウンタ１１２の
カウント値に対応するアドレスの記憶値を位相シフト情
報として出力するメモリ１１３と、このメモリ１１３か
ら入力された位相シフト情報に応じて信号Ｓinの位相を
シフトさせる位相シフト回路１０３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば半導体自動
測定装置等に使用される、ドライブ出力信号用のスキュ
ーキャリブレーション装置に関するものである。
測定装置等に使用される、ドライブ出力信号用のスキュ
ーキャリブレーション装置に関するものである。
【０００２】
【従来の技術】従来のドライブ出力信号用のスキューキ
ャリブレーション装置について、半導体自動測定装置に
使用される場合を例に採って説明する。
ャリブレーション装置について、半導体自動測定装置に
使用される場合を例に採って説明する。
【０００３】図５は、かかるスキューキャリブレーショ
ン装置の一構成例を示すブロック図である。
ン装置の一構成例を示すブロック図である。
【０００４】図５に示したように、半導体自動測定装置
のスキューキャリブレーション装置は、出力ピンごとに
ドライバが設けられている。図５では、ドライバの総数
をｎ個とし、符号５０１−１，・・・，５０１−ｎを付
している。そして、このスキューキャリブレーション装
置によって、各ドライバ５０１−１〜５０１−ｎ間の出
力信号のスキューが校正される。
のスキューキャリブレーション装置は、出力ピンごとに
ドライバが設けられている。図５では、ドライバの総数
をｎ個とし、符号５０１−１，・・・，５０１−ｎを付
している。そして、このスキューキャリブレーション装
置によって、各ドライバ５０１−１〜５０１−ｎ間の出
力信号のスキューが校正される。
【０００５】各ドライバ５０１−１〜５０１−ｎにおい
て、入力端子５０２−１〜５０２ーｎから入力されたク
ロック信号Ｓin1 〜Ｓinn は、遅延回路５０３−１〜５
０３−ｎで遅延された後（後述）、増幅器５０４−１〜
５０４−ｎで増幅され、出力信号Ｓout1〜Ｓoutnとして
出力端子５０５−１〜５０５−ｎから出力される。ま
た、これらの出力信号Ｓout1〜Ｓoutnは、リレーマトリ
クス５０６にも入力される。
て、入力端子５０２−１〜５０２ーｎから入力されたク
ロック信号Ｓin1 〜Ｓinn は、遅延回路５０３−１〜５
０３−ｎで遅延された後（後述）、増幅器５０４−１〜
５０４−ｎで増幅され、出力信号Ｓout1〜Ｓoutnとして
出力端子５０５−１〜５０５−ｎから出力される。ま
た、これらの出力信号Ｓout1〜Ｓoutnは、リレーマトリ
クス５０６にも入力される。
【０００６】リレーマトリクス５０６は、まず、各ドラ
イバ５０１−１〜５０１−ｎから入力された各出力信号
Ｓout1〜Ｓoutnを、電圧変換器５０７に対して、順次出
力する。電圧変換器５０７は、リレーマトリクス５０６
から順次入力された信号Ｓou t1〜Ｓoutnの位相を、外部
から入力された基準信号Ｓ0 とそれぞれ比較し、比較結
果を示す判定信号Ｓj1〜Ｓjnを順次出力する。これらの
判定信号Ｓj1〜Ｓjnは、アナログ／デジタル変換器５０
８で順次デジタル信号Ｓj1′〜Ｓjn′に変換されて、そ
れぞれ、ＣＰＵ(Central Processing Unit) ５０９に入
力される。
イバ５０１−１〜５０１−ｎから入力された各出力信号
Ｓout1〜Ｓoutnを、電圧変換器５０７に対して、順次出
力する。電圧変換器５０７は、リレーマトリクス５０６
から順次入力された信号Ｓou t1〜Ｓoutnの位相を、外部
から入力された基準信号Ｓ0 とそれぞれ比較し、比較結
果を示す判定信号Ｓj1〜Ｓjnを順次出力する。これらの
判定信号Ｓj1〜Ｓjnは、アナログ／デジタル変換器５０
８で順次デジタル信号Ｓj1′〜Ｓjn′に変換されて、そ
れぞれ、ＣＰＵ(Central Processing Unit) ５０９に入
力される。
【０００７】ＣＰＵ５０９は、入力した信号Ｓj1′〜Ｓ
jn′に基づいて、ドライバ出力信号Ｓout1〜Ｓoutnの内
で位相の遅れが最も大きいものを判定する。そして、そ
の最大遅れのドライバ出力信号を基準ドライバ出力信号
とし、他のドライバ出力信号の位相が基準ドライバ出力
信号の移相と一致するように、各遅延回路５０３−１〜
５０３−ｎの遅延量を制御する。
jn′に基づいて、ドライバ出力信号Ｓout1〜Ｓoutnの内
で位相の遅れが最も大きいものを判定する。そして、そ
の最大遅れのドライバ出力信号を基準ドライバ出力信号
とし、他のドライバ出力信号の位相が基準ドライバ出力
信号の移相と一致するように、各遅延回路５０３−１〜
５０３−ｎの遅延量を制御する。
【０００８】これにより、各ドライバ５０１−１〜５０
１−ｎについて、出力信号Ｓout1〜Ｓoutnの位相を揃え
ることができる。
１−ｎについて、出力信号Ｓout1〜Ｓoutnの位相を揃え
ることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、図５に
示したような従来のスキューキャリブレーション装置で
は、各ドライバ５０１−１〜５０１−ｎの出力信号Ｓ
out1〜Ｓoutnをリレーマトリクス５０６で順次選択する
こととして、すべてのドライバ５０１−１〜５０１−ｎ
の出力信号Ｓout1〜Ｓoutnの位相検出を１個の電圧変換
器５０７によって行う必要があったので、ドライバの総
数が多くなるほどスキューキャリブレーションに要する
時間も増加してしまうという欠点があった。これに対し
て、半導体自動測定装置の出力ピン数（したがってドラ
イバ数）は将来的に増加することが予想されており、し
たがって、スキューキャリブレーションに要する時間を
短縮することができる技術が望まれる。
示したような従来のスキューキャリブレーション装置で
は、各ドライバ５０１−１〜５０１−ｎの出力信号Ｓ
out1〜Ｓoutnをリレーマトリクス５０６で順次選択する
こととして、すべてのドライバ５０１−１〜５０１−ｎ
の出力信号Ｓout1〜Ｓoutnの位相検出を１個の電圧変換
器５０７によって行う必要があったので、ドライバの総
数が多くなるほどスキューキャリブレーションに要する
時間も増加してしまうという欠点があった。これに対し
て、半導体自動測定装置の出力ピン数（したがってドラ
イバ数）は将来的に増加することが予想されており、し
たがって、スキューキャリブレーションに要する時間を
短縮することができる技術が望まれる。
【００１０】また、従来のスキューキャリブレーション
装置では、図５に示したように、各遅延回路５０３−１
〜５０３−ｎによる遅延量の制御は、ＣＰＵ５０９で行
っていたので、スキューキャリブレーションに要する時
間がＣＰＵ５０９の処理速度に依存しており、このこと
もスキューキャリブレーションに要する時間が長くなる
原因となっていた。また、スキューキャリブレーション
用プログラムの開発に時間を要するという欠点もあっ
た。
装置では、図５に示したように、各遅延回路５０３−１
〜５０３−ｎによる遅延量の制御は、ＣＰＵ５０９で行
っていたので、スキューキャリブレーションに要する時
間がＣＰＵ５０９の処理速度に依存しており、このこと
もスキューキャリブレーションに要する時間が長くなる
原因となっていた。また、スキューキャリブレーション
用プログラムの開発に時間を要するという欠点もあっ
た。
【００１１】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、簡単な構成で高速処理を行う
ことができるスキューキャリブレーション装置を提供す
ることを目的とする。
みてなされたものであり、簡単な構成で高速処理を行う
ことができるスキューキャリブレーション装置を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】本発明に係るスキューキ
ャリブレーション装置は、外部から入力された入力信号
の位相を基準信号の位相と比較する位相比較手段と、こ
の位相比較手段の比較結果に基づいてカウント値を増加
または減少させるカウンタと、このカウンタの前記カウ
ント値に対応する番地の記憶情報を位相シフト情報とし
て出力するメモリと、このメモリから与えられた前記位
相シフト情報に応じて前記入力信号の位相をシフトさせ
る位相シフト手段と、を備えたことを特徴とする。
ャリブレーション装置は、外部から入力された入力信号
の位相を基準信号の位相と比較する位相比較手段と、こ
の位相比較手段の比較結果に基づいてカウント値を増加
または減少させるカウンタと、このカウンタの前記カウ
ント値に対応する番地の記憶情報を位相シフト情報とし
て出力するメモリと、このメモリから与えられた前記位
相シフト情報に応じて前記入力信号の位相をシフトさせ
る位相シフト手段と、を備えたことを特徴とする。
【００１３】本発明は、外部から入力された信号の位相
と基準信号の位相とを位相比較手段で比較し、この比較
結果に基づいてカウンタのカウント値を増加または減少
させ、カウンタのカウント値に対応するアドレスの位相
シフト情報をメモリから読み出し、そして、この位相シ
フト情報を用いて、位相シフト手段による入力信号の位
相シフトを行うこととしたものである。
と基準信号の位相とを位相比較手段で比較し、この比較
結果に基づいてカウンタのカウント値を増加または減少
させ、カウンタのカウント値に対応するアドレスの位相
シフト情報をメモリから読み出し、そして、この位相シ
フト情報を用いて、位相シフト手段による入力信号の位
相シフトを行うこととしたものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。
て、図面を用いて説明する。
【００１５】（実施の形態１）以下、本発明の第１の実
施の形態について、図１および図２を用いて説明する。
施の形態について、図１および図２を用いて説明する。
【００１６】図１は、本実施の形態に係るスキューキャ
リブレーション装置の構成を概略的に示すブロック図で
ある。
リブレーション装置の構成を概略的に示すブロック図で
ある。
【００１７】なお、本実施の形態の半導体自動測定装置
のスキューキャリブレーション装置においても、従来の
装置（図５参照）と同様、出力ピンごとにドライバが設
けられているが、図１では、そのうちの１個のドライバ
のみを示す。
のスキューキャリブレーション装置においても、従来の
装置（図５参照）と同様、出力ピンごとにドライバが設
けられているが、図１では、そのうちの１個のドライバ
のみを示す。
【００１８】ドライバ１００において、入力端子１０２
から入力された入力クロック信号Ｓinは、位相シフト回
路１０３で位相をシフトされた後（後述）、増幅器１０
４で増幅され、出力信号Ｓout として出力端子１０５か
ら出力される。また、この出力信号Ｓout は、リレース
イッチ１０６を介して、位相比較器１０７にも入力され
る。位相比較器１０７は、各ドライバ１００ごとに設け
られている。
から入力された入力クロック信号Ｓinは、位相シフト回
路１０３で位相をシフトされた後（後述）、増幅器１０
４で増幅され、出力信号Ｓout として出力端子１０５か
ら出力される。また、この出力信号Ｓout は、リレース
イッチ１０６を介して、位相比較器１０７にも入力され
る。位相比較器１０７は、各ドライバ１００ごとに設け
られている。
【００１９】この位相比較器１０７は、この信号Ｓout
を、外部から入力された基準クロックＳ0 と比較する。
そして、信号Ｓout の位相が基準クロックＳ0 の位相よ
りも遅れている場合には、判定信号Ｓ1 として「０」
を、判定信号Ｓ2 として「１」を、判定信号Ｓ3 として
「０」を、それぞれ出力する。一方、信号Ｓout の位相
が基準クロックＳ0 の位相よりも進んでいる場合には、
判定信号Ｓ1 として「１」を、判定信号Ｓ2 として
「０」を、判定信号Ｓ3 として「０」を、それぞれ出力
する。
を、外部から入力された基準クロックＳ0 と比較する。
そして、信号Ｓout の位相が基準クロックＳ0 の位相よ
りも遅れている場合には、判定信号Ｓ1 として「０」
を、判定信号Ｓ2 として「１」を、判定信号Ｓ3 として
「０」を、それぞれ出力する。一方、信号Ｓout の位相
が基準クロックＳ0 の位相よりも進んでいる場合には、
判定信号Ｓ1 として「１」を、判定信号Ｓ2 として
「０」を、判定信号Ｓ3 として「０」を、それぞれ出力
する。
【００２０】ＮＯＴ回路１０８は、判定信号Ｓ1 を入力
する。また、ＡＮＤ回路１０９は、一方の入力端からＮ
ＯＴ回路１０８の出力信号を入力し、他方の入力端から
判定信号Ｓ2 を入力する。ＮＯＲ回路１１０は、一方の
入力端からＡＮＤ回路１０９の出力信号を入力し、他方
の入力端から判定信号Ｓ3 を入力する。さらに、ＡＮＤ
回路１１１は、一方の入力端からＮＯＲ回路１１０の出
力信号Ｓe を入力し、他方の入力端から判定信号Ｓ1 を
入力する。このような構成によれば、後述するような理
由により、信号Ｓout の位相が基準クロックＳ0 の位相
よりも進んでいる場合にのみ、ＡＮＤ回路１１１からパ
ルス（信号値「１」）を出力させることができる。
する。また、ＡＮＤ回路１０９は、一方の入力端からＮ
ＯＴ回路１０８の出力信号を入力し、他方の入力端から
判定信号Ｓ2 を入力する。ＮＯＲ回路１１０は、一方の
入力端からＡＮＤ回路１０９の出力信号を入力し、他方
の入力端から判定信号Ｓ3 を入力する。さらに、ＡＮＤ
回路１１１は、一方の入力端からＮＯＲ回路１１０の出
力信号Ｓe を入力し、他方の入力端から判定信号Ｓ1 を
入力する。このような構成によれば、後述するような理
由により、信号Ｓout の位相が基準クロックＳ0 の位相
よりも進んでいる場合にのみ、ＡＮＤ回路１１１からパ
ルス（信号値「１」）を出力させることができる。
【００２１】カウンタ１１２は、ＡＮＤ回路１１１から
パルスを入力するたびに、カウント値Ｓc を「１」ずつ
増加させる（「１」ずつ減少させることとしてもよ
い）。すなわち、信号Ｓout の位相が基準クロックＳ0
の位相よりも進んでいる場合にのみカウント値Ｓc を増
加させ、信号Ｓout の位相が基準クロックＳ0 の位相よ
りも遅れている場合はそのままのカウント値Ｓc を維持
させる。
パルスを入力するたびに、カウント値Ｓc を「１」ずつ
増加させる（「１」ずつ減少させることとしてもよ
い）。すなわち、信号Ｓout の位相が基準クロックＳ0
の位相よりも進んでいる場合にのみカウント値Ｓc を増
加させ、信号Ｓout の位相が基準クロックＳ0 の位相よ
りも遅れている場合はそのままのカウント値Ｓc を維持
させる。
【００２２】メモリ１１３は、異なる値の複数のディレ
イ値を記憶している。そして、このメモリ１１３は、カ
ウンタ１１２のカウント値Ｓc をアドレス・データとし
て入力し、このカウント値Ｓc に対応する番地に格納さ
れたディレイ値を、位相シフト回路１０３に対して出力
する。
イ値を記憶している。そして、このメモリ１１３は、カ
ウンタ１１２のカウント値Ｓc をアドレス・データとし
て入力し、このカウント値Ｓc に対応する番地に格納さ
れたディレイ値を、位相シフト回路１０３に対して出力
する。
【００２３】そして、位相シフト回路１０３が、メモリ
１１３から入力されたディレイ値に基づいてクロック信
号Ｓinを位相をシフトさせる。
１１３から入力されたディレイ値に基づいてクロック信
号Ｓinを位相をシフトさせる。
【００２４】ＣＰＵ１１４は、判定信号Ｓ2 ，Ｓ3 を取
り込んで、クロック信号Ｓinが基準信号Ｓ0 の位相と一
致したか否かの判断を行うとともに、リレースイッチ１
０６の開閉の制御等を行う。
り込んで、クロック信号Ｓinが基準信号Ｓ0 の位相と一
致したか否かの判断を行うとともに、リレースイッチ１
０６の開閉の制御等を行う。
【００２５】図２は、図１に示した位相比較器１０７の
内部構成の一例を示す論理回路図である。
内部構成の一例を示す論理回路図である。
【００２６】同図において、セット・リセット回路２０
１は、基準クロックＳ0 を、セット入力端子Ｓから入力
する。ＯＲ回路２０２は、一方の入力端からセット・リ
セット回路２０１の出力信号を入力し、他方の入力端か
ら基準クロックＳ0 を入力する。また、セット・リセッ
ト回路２０３は、セット入力端子Ｓから信号Ｓout を入
力し、リセット入力端子ＲからＯＲ回路２０２の出力信
号を入力する。そして、このセット・リセット回路２０
３の出力信号が、判定信号Ｓ1 となる。
１は、基準クロックＳ0 を、セット入力端子Ｓから入力
する。ＯＲ回路２０２は、一方の入力端からセット・リ
セット回路２０１の出力信号を入力し、他方の入力端か
ら基準クロックＳ0 を入力する。また、セット・リセッ
ト回路２０３は、セット入力端子Ｓから信号Ｓout を入
力し、リセット入力端子ＲからＯＲ回路２０２の出力信
号を入力する。そして、このセット・リセット回路２０
３の出力信号が、判定信号Ｓ1 となる。
【００２７】一方、セット・リセット回路２０４は、信
号Ｓout を、セット入力端子Ｓから入力する。ＯＲ回路
２０５は、一方の入力端からセット・リセット回路２０
４の出力信号を入力し、他方の入力端から信号Ｓout を
入力する。セット・リセット回路２０５は、セット入力
端子Ｓから基準クロックＳ0 を入力し、リセット入力端
子ＲからＯＲ回路２０５の出力信号を入力する。さら
に、セット・リセット回路２０７は、セット・リセット
回路２０５の出力信号をセット入力端子Ｓから入力す
る。そして、このセット・リセット回路２０７の出力信
号が、判定信号Ｓ2となる。
号Ｓout を、セット入力端子Ｓから入力する。ＯＲ回路
２０５は、一方の入力端からセット・リセット回路２０
４の出力信号を入力し、他方の入力端から信号Ｓout を
入力する。セット・リセット回路２０５は、セット入力
端子Ｓから基準クロックＳ0 を入力し、リセット入力端
子ＲからＯＲ回路２０５の出力信号を入力する。さら
に、セット・リセット回路２０７は、セット・リセット
回路２０５の出力信号をセット入力端子Ｓから入力す
る。そして、このセット・リセット回路２０７の出力信
号が、判定信号Ｓ2となる。
【００２８】また、ＡＮＤ回路２０８は、一方の入力端
からセット・リセット回路２０３の出力信号（すなわち
判定信号Ｓ1 ）を入力し、他方の入力端からセット・リ
セット回路２０７の出力信号（すなわち判定信号Ｓ2 ）
を入力する。そして、このＮＡＮＤ回路２０８の出力信
号が、判定信号Ｓ3 となる。
からセット・リセット回路２０３の出力信号（すなわち
判定信号Ｓ1 ）を入力し、他方の入力端からセット・リ
セット回路２０７の出力信号（すなわち判定信号Ｓ2 ）
を入力する。そして、このＮＡＮＤ回路２０８の出力信
号が、判定信号Ｓ3 となる。
【００２９】次に、図１および図２に示したスキューキ
ャリブレーション装置の動作について説明する。
ャリブレーション装置の動作について説明する。
【００３０】なお、ここででは、初期状態においては、
カウンタ１１２がの出力するカウント値Ｓc は「０」と
し、また、メモリ１１３の「０」番地に格納されている
ディレイ値は「０」とする。さらに、位相比較器１０７
は、初期状態では、すべてのセット・リセット回路２０
１，２０３，２０４，２０６，２０７はそれぞれリセッ
トされており、出力信号の値は「０」となっているもの
とする。したがって、判定信号Ｓ1 ，Ｓ2 ，Ｓ3 の値
は、それぞれ、「０」，「０」，「０」となっているの
で、ＡＮＤ回路１１１の出力も「０」となっている。
カウンタ１１２がの出力するカウント値Ｓc は「０」と
し、また、メモリ１１３の「０」番地に格納されている
ディレイ値は「０」とする。さらに、位相比較器１０７
は、初期状態では、すべてのセット・リセット回路２０
１，２０３，２０４，２０６，２０７はそれぞれリセッ
トされており、出力信号の値は「０」となっているもの
とする。したがって、判定信号Ｓ1 ，Ｓ2 ，Ｓ3 の値
は、それぞれ、「０」，「０」，「０」となっているの
で、ＡＮＤ回路１１１の出力も「０」となっている。
【００３１】まず、ＣＰＵ１１４の制御によりリレース
イッチ１０６を閉じた後で、最初の信号Ｓinを入力す
る。これにより、増幅器１０４からは、ディレイ値が
「０」の信号Ｓout が出力される。この信号Ｓout は、
リレースイッチ１０６を介して、位相比較器１０７に入
力される。
イッチ１０６を閉じた後で、最初の信号Ｓinを入力す
る。これにより、増幅器１０４からは、ディレイ値が
「０」の信号Ｓout が出力される。この信号Ｓout は、
リレースイッチ１０６を介して、位相比較器１０７に入
力される。
【００３２】ここで、位相比較器１０７に信号Ｓout の
方が基準クロックＳ0 よりも先に入力された場合（すな
わち、信号Ｓout の位相が基準クロックＳ0 の位相より
も進んでいる場合）は、セット・リセット回路２０３は
セットされ、出力信号が「１」となる。また、このと
き、セット・リセット回路２０４がセットされるので、
セット・リセット回路２０６のリセット入力は「１」と
なる。
方が基準クロックＳ0 よりも先に入力された場合（すな
わち、信号Ｓout の位相が基準クロックＳ0 の位相より
も進んでいる場合）は、セット・リセット回路２０３は
セットされ、出力信号が「１」となる。また、このと
き、セット・リセット回路２０４がセットされるので、
セット・リセット回路２０６のリセット入力は「１」と
なる。
【００３３】そして、信号Ｓout よりも遅れて基準クロ
ックＳ0 が入力されると、セット・リセット回路２０３
はリセットされ、出力信号が「０」に戻る。また、この
とき、セット・リセット回路２０６のセット入力は
「１」になるが、このセット・リセット回路２０６のリ
セット入力も「１」となっているので、出力信号は
「０」のままである。したがって、セット・リセット回
路２０７の出力信号も「０」のままである。
ックＳ0 が入力されると、セット・リセット回路２０３
はリセットされ、出力信号が「０」に戻る。また、この
とき、セット・リセット回路２０６のセット入力は
「１」になるが、このセット・リセット回路２０６のリ
セット入力も「１」となっているので、出力信号は
「０」のままである。したがって、セット・リセット回
路２０７の出力信号も「０」のままである。
【００３４】これにより、判定信号Ｓ2 ，Ｓ3 の値はそ
れぞれ「０」，「１」で固定されたままであるが、判定
信号Ｓ1 として値「１」を示すパルス信号が出力され
る。
れぞれ「０」，「１」で固定されたままであるが、判定
信号Ｓ1 として値「１」を示すパルス信号が出力され
る。
【００３５】したがって、ＡＮＤ回路１１１からカウン
タ１１２に信号は「１」が入力されるので、カウンタ１
１２のカウント値Ｓc が「１」だけ増加し、これにより
メモリ１１３から出力されるディレイ値が変化する。そ
して、メモリ１１３が出力したディレイ値にしたがっ
て、位相シフト回路１０３がクロック信号Ｓinを遅延さ
せる。
タ１１２に信号は「１」が入力されるので、カウンタ１
１２のカウント値Ｓc が「１」だけ増加し、これにより
メモリ１１３から出力されるディレイ値が変化する。そ
して、メモリ１１３が出力したディレイ値にしたがっ
て、位相シフト回路１０３がクロック信号Ｓinを遅延さ
せる。
【００３６】続いて、位相比較器１０７が、遅延後の信
号Ｓinの位相と基準クロックＳ0 の位相とを、再び比較
する。そして、遅延後の信号Ｓout の位相が基準クロッ
クＳ0 の位相よりも進んでいる場合は、上記と同様にし
て、カウンタ１１２のカウント値Ｓc が「１」だけ増加
され、これによりメモリ１１３の出力ディレイ値が変化
して、位相シフト回路１０３による信号Ｓinの遅延時間
が増加する。
号Ｓinの位相と基準クロックＳ0 の位相とを、再び比較
する。そして、遅延後の信号Ｓout の位相が基準クロッ
クＳ0 の位相よりも進んでいる場合は、上記と同様にし
て、カウンタ１１２のカウント値Ｓc が「１」だけ増加
され、これによりメモリ１１３の出力ディレイ値が変化
して、位相シフト回路１０３による信号Ｓinの遅延時間
が増加する。
【００３７】以下、信号Ｓout の位相が基準クロックＳ
0 の位相に追い付くまで、同様の動作が繰り返される。
0 の位相に追い付くまで、同様の動作が繰り返される。
【００３８】一方、信号Ｓout の位相が基準クロックＳ
0 の位相よりも遅れることとなった場合は、まず、基準
クロックＳ0 が位相比較器１０７に入力されることによ
り、セット・リセット回路２０６はセットされ、出力信
号が「１」となる。したがって、セット・リセット回路
２０７の出力信号も「１」となる。また、このとき、セ
ット・リセット回路２０１がセットされるので、セット
・リセット回路２０３のリセット入力は「１」となる。
0 の位相よりも遅れることとなった場合は、まず、基準
クロックＳ0 が位相比較器１０７に入力されることによ
り、セット・リセット回路２０６はセットされ、出力信
号が「１」となる。したがって、セット・リセット回路
２０７の出力信号も「１」となる。また、このとき、セ
ット・リセット回路２０１がセットされるので、セット
・リセット回路２０３のリセット入力は「１」となる。
【００３９】そして、基準クロックＳ0 よりも遅れて信
号Ｓout が入力されると、セット・リセット回路２０６
はリセットされて出力信号が「０」に戻るが、セット・
リセット回路２０７の出力は「１」のままとなる。ま
た、このとき、セット・リセット回路２０３のセット入
力は「１」になるが、このセット・リセット回路２０３
のリセット入力も「１」となっているので、出力信号は
「０」のままである。
号Ｓout が入力されると、セット・リセット回路２０６
はリセットされて出力信号が「０」に戻るが、セット・
リセット回路２０７の出力は「１」のままとなる。ま
た、このとき、セット・リセット回路２０３のセット入
力は「１」になるが、このセット・リセット回路２０３
のリセット入力も「１」となっているので、出力信号は
「０」のままである。
【００４０】これにより、判定信号Ｓ1 ，Ｓ2 ，Ｓ3 の
値は、それぞれ、「０」，「１」，「０」となる。
値は、それぞれ、「０」，「１」，「０」となる。
【００４１】したがって、ＡＮＤ回路１１１からカウン
タ１１２に出力される信号は「０」となるのでカウンタ
１１２のカウント値Ｓc は変化せず、これにより、メモ
リ１１３の出力も変化しない。このため、メモリ１１３
が出力するディレイ値は変更されないので、位相シフト
回路１０３は信号Ｓinの遅延時間も変更しない。
タ１１２に出力される信号は「０」となるのでカウンタ
１１２のカウント値Ｓc は変化せず、これにより、メモ
リ１１３の出力も変化しない。このため、メモリ１１３
が出力するディレイ値は変更されないので、位相シフト
回路１０３は信号Ｓinの遅延時間も変更しない。
【００４２】そしてＣＰＵ１１４が、スキューキャリブ
レーションが終了したと判断して、リレースイッチ１０
６を開く。
レーションが終了したと判断して、リレースイッチ１０
６を開く。
【００４３】このように、本実施の形態に係るスキュー
キャリブレーション装置によれば、簡単な構成でスキュ
ーキャリブレーションを行うことができるので、各ドラ
イバ毎に設けても、製造コストや回路規模はほとんど増
大しない。すなわち、本実施の形態によれば各ドライバ
について別個にスキューキャリブレーションを行うこと
ができるので、出力ピン数が増加してもスキューキャリ
ブレーションに要する時間が増大することがない。
キャリブレーション装置によれば、簡単な構成でスキュ
ーキャリブレーションを行うことができるので、各ドラ
イバ毎に設けても、製造コストや回路規模はほとんど増
大しない。すなわち、本実施の形態によれば各ドライバ
について別個にスキューキャリブレーションを行うこと
ができるので、出力ピン数が増加してもスキューキャリ
ブレーションに要する時間が増大することがない。
【００４４】また、ＣＰＵを使用する必要がないので、
スキューキャリブレーションに要する時間を短縮するこ
とができる。
スキューキャリブレーションに要する時間を短縮するこ
とができる。
【００４５】（実施の形態２）次に、本発明に係るスキ
ューキャリブレーション装置の第２の実施の形態につい
て、図３を用いて説明する。
ューキャリブレーション装置の第２の実施の形態につい
て、図３を用いて説明する。
【００４６】なお、本実施の形態にかかる半導体自動測
定装置のスキューキャリブレーション装置においても、
出力ピンごとにドライバが設けられているが、図３で
は、そのうちの１個のドライバ３００のみを示す。
定装置のスキューキャリブレーション装置においても、
出力ピンごとにドライバが設けられているが、図３で
は、そのうちの１個のドライバ３００のみを示す。
【００４７】図３において、図１と同じ符号を付した構
成部は、それぞれ、図１の場合と同じものを示してい
る。また、位相比較器１０７としては、図２に示したも
のと同じ構成のものが使用できる。
成部は、それぞれ、図１の場合と同じものを示してい
る。また、位相比較器１０７としては、図２に示したも
のと同じ構成のものが使用できる。
【００４８】本実施の形態に係るスキューキャリブレー
ション装置では、入力信号Ｓin′と比較電圧Ｖ0 とをア
ナログコンパレータ３０１に入力したときの出力信号
が、入力クロックとして位相シフト回路１０３に入力さ
れる。そして、位相シフト回路１０３で遅延されたクロ
ック信号Ｓout ′が、デジタルコンパレータ３０２に入
力される。
ション装置では、入力信号Ｓin′と比較電圧Ｖ0 とをア
ナログコンパレータ３０１に入力したときの出力信号
が、入力クロックとして位相シフト回路１０３に入力さ
れる。そして、位相シフト回路１０３で遅延されたクロ
ック信号Ｓout ′が、デジタルコンパレータ３０２に入
力される。
【００４９】また、位相比較器１０７に入力される基準
クロックとしては、デジタルコンパレータ３０２に入力
される比較クロックＳ0 ′が、そのまま使用される。
クロックとしては、デジタルコンパレータ３０２に入力
される比較クロックＳ0 ′が、そのまま使用される。
【００５０】本実施の形態にかかるスキューキャリブレ
ーション装置は、上述した第１の実施の形態１の場合と
ほぼ同様である。すなわち、まず、ＣＰＵ１１４の制御
によってリレースイッチ１０６が閉じられる。次に、最
初の信号Ｓin′が入力されると、位相シフト回路１０３
からディレイが「０」の信号Ｓout ′が出力され、位相
比較器１０７に取り込まれる。
ーション装置は、上述した第１の実施の形態１の場合と
ほぼ同様である。すなわち、まず、ＣＰＵ１１４の制御
によってリレースイッチ１０６が閉じられる。次に、最
初の信号Ｓin′が入力されると、位相シフト回路１０３
からディレイが「０」の信号Ｓout ′が出力され、位相
比較器１０７に取り込まれる。
【００５１】そして、信号Ｓout ′の位相が基準クロッ
クＳ0 ′の位相よりも進んでいる場合は、判定信号
Ｓ1 ，Ｓ2 ，Ｓ3 の値は「１」，「０」，「０」となる
ので、カウンタ１１２のカウント値Ｓc が「１」だけ増
加し、メモリ１１３から所定のディレイ値が出力され、
これにより、位相シフト回路１０３が信号Ｓin′を遅延
させる。
クＳ0 ′の位相よりも進んでいる場合は、判定信号
Ｓ1 ，Ｓ2 ，Ｓ3 の値は「１」，「０」，「０」となる
ので、カウンタ１１２のカウント値Ｓc が「１」だけ増
加し、メモリ１１３から所定のディレイ値が出力され、
これにより、位相シフト回路１０３が信号Ｓin′を遅延
させる。
【００５２】一方、信号Ｓout ′の位相が基準クロック
Ｓ0 ′の位相よりも遅れることとなった場合は、判定信
号Ｓ1 ，Ｓ2 ，Ｓ3 の値は、それぞれ、「０」，
「１」，「０」となるので、カウンタ１１２のカウント
値Ｓc は変化せず、これによりメモリ１１３の出力も変
化しないので、位相シフト回路１０３はクロック信号Ｓ
in′の遅延時間を変更しない。そして、ＣＰＵ１１４
は、スキューキャリブレーションが終了したと判断し
て、リレースイッチ１０６を開く。
Ｓ0 ′の位相よりも遅れることとなった場合は、判定信
号Ｓ1 ，Ｓ2 ，Ｓ3 の値は、それぞれ、「０」，
「１」，「０」となるので、カウンタ１１２のカウント
値Ｓc は変化せず、これによりメモリ１１３の出力も変
化しないので、位相シフト回路１０３はクロック信号Ｓ
in′の遅延時間を変更しない。そして、ＣＰＵ１１４
は、スキューキャリブレーションが終了したと判断し
て、リレースイッチ１０６を開く。
【００５３】このように、本実施の形態に係るスキュー
キャリブレーション装置によれば、簡単な構成で、デジ
タルコンパレータに入力される信号Ｓout ′を、このデ
ジタルコンパレータの比較クロックＳ0 ′の位相に一致
させることができる。
キャリブレーション装置によれば、簡単な構成で、デジ
タルコンパレータに入力される信号Ｓout ′を、このデ
ジタルコンパレータの比較クロックＳ0 ′の位相に一致
させることができる。
【００５４】そして、本実施の形態によれば、各ドライ
バについて別個にスキューキャリブレーションを行うこ
とができるので出力ピン数が増加してもスキューキャリ
ブレーションに要する時間が増大することがなく、且
つ、ＣＰＵを使用する必要がないのでスキューキャリブ
レーションに要する時間を短縮することができる。
バについて別個にスキューキャリブレーションを行うこ
とができるので出力ピン数が増加してもスキューキャリ
ブレーションに要する時間が増大することがなく、且
つ、ＣＰＵを使用する必要がないのでスキューキャリブ
レーションに要する時間を短縮することができる。
【００５５】（実施の形態３）次に、本発明に係るスキ
ューキャリブレーション装置の第３の実施の形態につい
て、図４を用いて説明する。
ューキャリブレーション装置の第３の実施の形態につい
て、図４を用いて説明する。
【００５６】図４において、図１および図３と同じ符号
を付した構成部は、それぞれ、これらの図の場合と同じ
ものを示している。
を付した構成部は、それぞれ、これらの図の場合と同じ
ものを示している。
【００５７】本実施の形態は、第１の実施の形態に係る
スキューキャリブレーション装置１００と第２の実施の
形態に係るスキューキャリブレーション装置３００とを
組み合わせたものである。また、スキューキャリブレー
ション装置１００，３００の基準クロックとしては、デ
ジタルコンパレータ３０２に入力される比較クロックＳ
0 ′が、そのまま使用されている。
スキューキャリブレーション装置１００と第２の実施の
形態に係るスキューキャリブレーション装置３００とを
組み合わせたものである。また、スキューキャリブレー
ション装置１００，３００の基準クロックとしては、デ
ジタルコンパレータ３０２に入力される比較クロックＳ
0 ′が、そのまま使用されている。
【００５８】このような装置によれば、入力クロックＳ
inを比較クロックＳ0 ′の位相に一致させた後にアナロ
グコンパレータ３０１で比較電圧Ｖ0 と比較し、このア
ナログコンパレータの出力信号を再び比較クロック
Ｓ0 ′の位相に一致させることができる。
inを比較クロックＳ0 ′の位相に一致させた後にアナロ
グコンパレータ３０１で比較電圧Ｖ0 と比較し、このア
ナログコンパレータの出力信号を再び比較クロック
Ｓ0 ′の位相に一致させることができる。
【００５９】そして、本実施の形態によれば、各ドライ
バについて別個にスキューキャリブレーションを行うこ
とができるので出力ピン数が増加してもスキューキャリ
ブレーションに要する時間が増大することがなく、且
つ、ＣＰＵを使用する必要がないのでスキューキャリブ
レーションに要する時間を短縮することができる。
バについて別個にスキューキャリブレーションを行うこ
とができるので出力ピン数が増加してもスキューキャリ
ブレーションに要する時間が増大することがなく、且
つ、ＣＰＵを使用する必要がないのでスキューキャリブ
レーションに要する時間を短縮することができる。
【００６０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、簡単な構成で高速処理を行うことができるスキュ
ーキャリブレーション装置を提供することができる。
れば、簡単な構成で高速処理を行うことができるスキュ
ーキャリブレーション装置を提供することができる。
【図１】第１の実施の形態に係るスキューキャリブレー
ション装置の構成を概略的に示すブロック図である。
ション装置の構成を概略的に示すブロック図である。
【図２】図１に示した位相比較器の内部構成の一例を示
す論理回路図である。
す論理回路図である。
【図３】第２の実施の形態に係るスキューキャリブレー
ション装置の構成を概略的に示すブロック図である。
ション装置の構成を概略的に示すブロック図である。
【図４】第３の実施の形態に係るスキューキャリブレー
ション装置の構成を概略的に示すブロック図である。
ション装置の構成を概略的に示すブロック図である。
【図５】従来のスキューキャリブレーション装置の構成
を概略的に示すブロック図である。
を概略的に示すブロック図である。
１００ ドライバ １０２ 入力端子 １０３ 位相シフト回路 １０４ 増幅回路 １０５ 出力端子 １０６ リレースイッチ １０７ 位相比較器 １０８ ＮＯＴ回路 １０９，１１１ ＡＮＤ回路 １１０ ＮＯＲ回路 １１２ カウンタ １１３ メモリ １１４ ＣＰＵ
Claims (5)
- 【請求項１】外部から入力された入力信号の位相を基準
信号の位相と比較する位相比較手段と、 この位相比較手段の比較結果に基づいてカウント値を増
加または減少させるカウンタと、 このカウンタの前記カウント値に対応する番地の記憶情
報を位相シフト情報として出力するメモリと、 このメモリから与えられた前記位相シフト情報に応じて
前記入力信号の位相をシフトさせる位相シフト手段と、 を備えたことを特徴とするスキューキャリブレーション
装置。 - 【請求項２】前記位相比較手段、前記カウンタ、前記メ
モリ、前記位相シフト手段が各ドライバごとに設けられ
ていることを特徴とする請求項１に記載のスキューキャ
リブレーション装置。 - 【請求項３】メモリが番地ごとに異なるディレイ値を位
相シフト情報として記憶するものである請求項１に記載
のスキューキャリブレーション装置。 - 【請求項４】入力信号と基準電圧とを比較するレベル比
較器を位相比較手段の前段にさらに備えたことを特徴と
する請求項１に記載のスキューキャリブレーション装
置。 - 【請求項５】外部から入力された信号の位相を基準信号
の位相と比較する第１の位相比較手段と、 この第１の位相比較手段の比較結果に基づいてそのカウ
ント値を増加または減少させる第１のカウンタと、 この第１のカウンタの前記第１のカウント値に対応する
番地の記憶情報を第１の位相シフト情報として出力する
第１のメモリと、 この第１のメモリから与えられた前記第１の位相シフト
情報に応じて前記入力信号の位相をシフトさせる第１の
位相シフト手段と、 この第１の位相シフト手段の出力信号を基準電圧とを比
較するレベル比較器と、 このレベル比較器の出力と前記基準信号の位相と比較す
る第２の位相比較手段と、 この第２の位相比較手段の比較結果に基づいてそのカウ
ント値を増加または減少させる第２のカウンタと、 この第２のカウンタのカウント値に対応する番地の記憶
情報を第２の位相シフト情報として出力する第２のメモ
リと、 この第２のメモリから与えられた前記第２の位相シフト
情報に応じて前記第１の位相シフト手段の出力信号の位
相をシフトさせる第２の位相シフト手段とを備えたスキ
ューキャリブレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015823A JPH09211085A (ja) | 1996-01-31 | 1996-01-31 | スキューキャリブレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015823A JPH09211085A (ja) | 1996-01-31 | 1996-01-31 | スキューキャリブレーション装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09211085A true JPH09211085A (ja) | 1997-08-15 |
Family
ID=11899583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8015823A Pending JPH09211085A (ja) | 1996-01-31 | 1996-01-31 | スキューキャリブレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09211085A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016092724A (ja) * | 2014-11-10 | 2016-05-23 | 株式会社メガチップス | スキュー調整回路及びスキュー調整方法 |
-
1996
- 1996-01-31 JP JP8015823A patent/JPH09211085A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016092724A (ja) * | 2014-11-10 | 2016-05-23 | 株式会社メガチップス | スキュー調整回路及びスキュー調整方法 |
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