JPH09205446A - 多段式ネットワークにおけるマルチキャスト・セルのバッファリング - Google Patents

多段式ネットワークにおけるマルチキャスト・セルのバッファリング

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JPH09205446A
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Abstract

(57)【要約】 【課題】 本発明は、自己ルーティング多段式ネットワ
ークにおいてマルチキャスト・ルーティングを可能にす
る方法および装置に関し、特に、改良されたミニマムツ
リー・マルチキャスト・ルーティングを提供する方法お
よび装置に関する。 【解決手段】 複数の入力ポートのうちのひとつで受信
された入力セルのマルチキャスティングは、複数の出力
ポートのうちのひとつ以上へ交換ネットワークを介して
行われる。受信された入力セルは、データ・ペイロード
と、データ・ペイロードが出力されるべきひとつ以上の
出力ポートを識別するビットマップ・セグメントとを含
む。データ・ペイロードは、利用可能なセル・バッファ
に格納され、各セル・バッファは、入力セルが出力され
るべきポートの数と等しい数を格納するための参照カウ
ンタと関連される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、自己ルーティング
多段式ネットワークにおいてマルチキャスト・ルーティ
ングを可能にする方法および装置に関し、特に、改良さ
れたミニマムツリー・マルチキャスト・ルーティングを
提供する方法および装置に関する。
【０００２】
【従来の技術】非同期転送モード（ＡＴＭ）交換網に
は、ひとつの入力ポートからひとつ（ユニキャストと呼
ぶ）、または複数の（マルチキャストと呼ぶ）出力ポー
トにセル転送を供給する目的がある。マルチキャスト接
続を処理する能力は、どのＡＴＭ交換機の構成でも必須
要件である。いくつかのＡＴＭ交換機ではミニマムツリ
ー・マルチキャスティングを使用しているが、そこで
は、マルチキャスト・セルは交換機内で可能な限り下流
にまで（交換機内の最下流まで）複製される。すなわ
ち、ある入力ポートに受信されたマルチキャスト・セル
の単一のコピーは、各トリー（分岐）の頂点で、そこに
つながる他の異なる頂点または出力の数だけ、複製され
る。ミニマムツリー・マルチキャスティングは、平均の
キューイング遅延と交換機が必要とするバッファサイズ
を最小化する。
【０００３】
【発明が解決しようとする課題】このようなミニマムツ
リー・マルチキャスティング能力を有するＡＴＭ交換機
における継続的課題は、ひとつの出力ポートでの遅延が
他の出力ポートに行くトラヒックに影響を及ぼす際に起
きる輻輳を避けることである。
【０００４】
【課題を解決するための手段】本発明は、交換ネットワ
ークの複数の入力ポートのひとつで受信された入力セル
を複数の出力ポートのうちのひとつ以上にマルチキャス
トする装置および方法に関するものである。データ・ペ
イロードと、データ・ペイロードが出力されるべきひと
つ以上の出力ポートを識別するビットマップ・セグメン
トとを含む入力セルが受信される。データ・ペイロード
は、利用可能なセル・バッファに格納され、各セル・バ
ッファは、入力セルが出力されるべきポートの数と等し
い数を格納するための参照カウンタと関連付けされる。
ビットマップ・セグメントは、データ・ペイロードが運
ばれるべき出力ポートを識別するため用いられ、出力ポ
ートごとに少なくともひとつの複数のリンク・リスト出
力キューが設けられる。ビットマップ・セグメントは、
データ・ペイロードが運ばれるべき出力ポートを識別す
るために訳され、関連するリンク・リスト出力キューへ
エントリが作成される。データペイロードの１コピー
は、対応するリンク・リスト出力キューにおけるエント
リによって決定されたシーケンスにしたがって、識別さ
れた出力ポートそれぞれに伝送される。単一リンク・リ
スト・キューそれぞれにおいて、エントリは、データ・
ペイロードが識別された出力ポートへ出力される際にそ
こから削除され、参照カウンタは１ずつ減らされる。参
照カウンタがゼロと等しくなった場合、セル・バッファ
は別の受信された入力セルへ利用可能とされる。
【０００５】関連する主題は、同時に同一の譲受人によ
り出願された同時係属出願：米国特許出願第０８／５８
４、９３５号（Chiussi 2-12-5）発明の名称「多段式ネ
ットワークにおける改良されたマルチキャスト・ルーテ
ィング」および米国特許出願第０８／５８４、９３６号
（Chiussi 3-13-6）発明の名称「マルチキャスト・ルー
ティング輻輳フィードバックを有する多段式ネットワー
ク」に開示されている。
【０００６】
【発明の実施の形態】
全般説明 以下の説明では、各図のアイテムやブロックにはそれぞ
れ、関連する符号が付けられており、最初の番号がその
アイテムが最初に出てくる図を参照する（例えば、１１
０は図１にある）。
【０００７】図１を参照すると、ここでは、現在の交換
機ノードの操作の概略を示す。本発明は、非同期転送モ
ード（ＡＴＭ）または同様の交換機におけるマルチキャ
スティング技術を提供する。
【０００８】図１は、３段式交換ノードまたはシステム
における本発明の典型的なインプリメンテーションを図
示している。このシステムでは、入力ポート・ユニット
１１０の多数の入力ポートカードは、それぞれ単一の内
部リンク１２０により中央相互接続交換ユニット（ここ
では交換機構とも称する）１３０に接続し、そしてこの
交換機構１３０は、単一の内部リンク１４０により出力
ポート・ユニット１５０の多数の出力ポート・カードそ
れぞれに接続している。入力ポート・ユニット１１０
は、具体的に６つのポート・カード（０〜５）を含み、
出力ポート１５０は、６つの出力ポート・カード（０〜
５）を含んでいる。一実施例では、入力ポート０と出力
ポート０は、同一のポートカード０を共有する。６つの
ポート・カードは図に示すとおり、それぞれが３２の入
力と３２の出力への相互接続を供給している。ポート・
カードは、それぞれ、ＡＴＭ階層マネージャ（ＡＬＭ）
およびＡＴＭバッファ・マネージャ（ＡＢＭ）集積回路
を含んでいる。一実施例では、ルックアップ（ＬＵＴ
１、ＬＵＴ２）、翻訳（ＴＲ）、ポリシング（ＰＯ
Ｌ）、およびヘッダ翻訳（ＨＴ）テーブルは、入力カウ
ンタ９０３および出力カウンタ９０４（これらは全て後
述する）と同様に単一のＡＬＭメモリ・ユニットの一部
である。外部の入力１００および出力１６０から入力お
よび出力ポート・ユニットへのリンクは、先頭から最後
まで、１００の桁が入力（出力）ポートを識別し、下二
桁がその入力（出力）ポート・ユニットのサブポートを
識別するように番号付けされている。例えば、入力サブ
ポート１，０２は、入力ポート・ユニット１のサブポー
ト２である。
【０００９】図２を参照して、図２には、数個（一般的
には３０）の入力サブポート回路（２１０）および出力
サブポート回路（２１２）と、これらのサブポート回路
を共通接続回路（２１１および２１３）によって、交換
機構にまたは交換機構から（図１あるいは図１１）相互
接続している複数の制御ロジックおよびＲＡＭメモリ・
ブロック（２０１〜２０８）とを含むポート・カード具
体例のブロック図が示されている。現在のインプリメン
テーションにおける制御ロジックブロックは、関連する
ＲＡＭメモリ（２０４）を伴うＡＴＭ階層マネージャ
（ＡＬＭ）（２０１および２０６）と、関連するＲＡＭ
メモリ（２０５）を伴うＡＴＭバッファ・マネージャ
（ＡＢＭ）（２０２、２０３、２０７および２０８）と
の２つの集積回路で構成されている。入力と出力のサブ
ポートは通常、サービスのため物理層転送インタフェー
ス装置（図示せず）に接続される。システム構成の目的
と管理上の目的、そして呼の組み立てのために、ＡＬＭ
とＡＢＭは両方ともマイクロプロセッサ・インタフェー
ス（図示せず）が備えられている。ＡＬＭは、仮想接続
の入力ポリシングと、交換機構のための経路ルックアッ
プと、出力仮想回線アドレス変換と、パフォーマンス統
計と、下記および付録の状態マシーン１および１１の説
明により詳しく記述するその他の機能とを供給する。Ａ
ＢＭは、入力および出力バッファリングと、出力マルチ
キャスト・ルーティングおよび出力サブポートへのレー
ト制御と、輻輳制御およびフロー制御と、追加のパフォ
ーマンス統計と、下記および付録の状態マシーン２、
３、９および１０の説明により詳しく記述するその他の
機能とを供給する。
【００１０】図３を参照して、図３には、６つの入力ポ
ートＩＰ０〜ＩＰ５と６つの出力ポートＯＰ０〜ＯＰ５
とを相互接続するための交換モジュールＡＳＸのブロッ
ク図が示されている。交換モジュールＡＳＸは、図１の
交換機構１３０を有する。ＡＳＸモジュールは、どの入
力ポートも１つ以上の出力ポートへ経路付けをおこなう
６×６ポート共有メモリ交換装置である。これは、出力
キューイング、マルチキャスティング、一段および多段
構成をサポートし、さらに非ブロック化ロスレス交換ノ
ード操作を可能にする。これは、マイクロプロセッサ・
インタフェース３０１を介して配列される。交換モジュ
ールＡＳＸは、セル・バッファに接続する６つの入力ポ
ート回路（３０２）および６つの出力ポート回路（３０
３）を含んでいる。セル・バッファ・ユニット３０４
は、経路付けアービトレーション回路３０５と、構成可
能リンク・リスト３０６と、キュー処理装置３０７と、
バックプレッシャ処理装置３０８と、マイクロプロセッ
サ・インタフェース３０１とに接続している。経路付け
アービトレーション回路３０５とバックプレッシャ処理
装置３０８は、入力および出力ポートに相互接続してい
る。図１に示されるＡＳＸ回路の６つの出力キューＯＰ
０〜ＯＰ５は、セルバッファ３０４およびリンク・リス
ト３０６の中にあり、ポート・カードのＡＢＭ回路と同
様に動作する。
【００１１】図１１を参照すると、ここには、入力ポー
ト１１１０と、３段交換ユニット（交換機構）１１３０
と、出力ポート・ユニット１１５０とを含む交換機ノー
ドが具体的に図示されている。図１１に示されている交
換機ノードは、１８×１８のポート交換機構を供給す
る。入力ポート１１１０および出力ポート１１５０は、
図１の入力ポート１１０および出力ポート１５０と同じ
回路を用いて実装される。３段交換機構１１３０は、６
つの交換モジュールＡＳＸを含む第１ステージ（入力）
１１３１と、６つの交換モジュールＡＸＢを持つ第２ス
テージ（クロスバー）１１３２と、６つの交換モジュー
ルＡＳＸを含む第３ステージ（出力）１１３３とを持っ
て実装される。第１ステージの６つの各ＡＳＸモジュー
ルは、３つの入力ポート・カードのいずれからも入力を
受け取ることができ、６つの第２ステージのＡＸＢモジ
ュールのどれにもアクセス可能な３→６伸長機として構
成されている。第２ステージの６つの各ＡＸＢモジュー
ルは、６つの第３ステージのＡＳＸモジュールのどれに
もアクセス可能な６×６ポート・クロスバーで構成され
ている。第３ステージの６つの各ＡＳＸモジュールは、
３つの出力ポート・カードのいずれにも出力可能な６→
３集線装置として構成される。ＡＳＸモジュールは、図
３参照により前に説明したものと同じである。
【００１２】図４に示されるＡＸＢモジュールは、プロ
セッサ・ベースであり、６つの出力ポート４０２に相互
接続する６つの入力ポート４０１と、相互接続されたマ
イクロプロセッサ・インタフェース４０３と、バックプ
レッシャ処理装置４０４と、経路付けアービトレーショ
ン回路４０５とを含む。バックプレッシャ処理装置４０
４および経路付けアービトレーション回路４０５は、そ
れぞれ４１０および４２０のパスを経由して、第１ステ
ージ１１３１および第３ステージ１１３３の交換モジュ
ールにもつながっている。ＡＸＢモジュールは、６×６
ポート・クロスバ相互接続装置である。ＡＸＢモジュー
ルの多くの機能は、ＡＳＸの機能と同様のものである。
しかしながら、バッファリングが利用されるのは入力４
０１および出力４０２ポート・ユニットだけである。こ
のように、ＡＸＢモジュールは、内部のＲＡＭストレー
ジを必要としない。
【００１３】本発明によれば、マルチキャスト要求に関
連し、１段（図１）または多段ＡＴＭ交換システム（図
１１）のいずれかの入力ポートから受信されたＡＴＭセ
ル（または同様のパケット）も、その交換機の出力ポー
トのマルチキャスト要求により定義されたどのセットに
も、可能な最小の数のストレージ・サイトと、交換機を
通る単一のパスで所望の出口（出力ポート）の全てに到
着するように交換する相互接続リンクを利用して分配さ
れる。この資源の最適使用を達成するため、所望の出口
のセットを定義するオリジナルのマルチキャスト要求Ｄ
は、交換機の相互接続リンクを通してミニマルツリー・
パスを構成する明示的なな経路のセットの１つもしくは
それ以上の部品に分解される。本発明によれば、これら
の最適経路要素の表現は、ストレージ制御機構およびリ
ンク割当機構を含む交換システムの制御構成要素が、こ
れを直接的に翻訳し要求されるシステム資源の最適使用
が達成することができるものである。
【００１４】本発明の最適経路の各部分の表現方法は、
ヘッダにリンクの明示的な出力ポートのビットマップ
（図５の５２１など）を含めるように変更することによ
って交換機構に入力された標準のＡＴＭセル（図５の５
００）を変更または拡張して、現在の位置から１段以上
の交換機構を通って、要求された出力ポートまで渡るよ
うにするものである。含まれるべき出力ポート・ビット
マップのパターンは、マルチキャスト・リクエスト−典
型的にはセル・ヘッダ（図５の５０１）中の仮想回線
（ＶＣ）アドレス（ＶＰＩ，ＶＣＩ）を参照することに
よる−で識別される翻訳テーブル（図９）ロケーション
から抜き出したものである。多段交換機構（図１１な
ど）の場合、出力ポート・ビットマップは、全体の段数
の部分だけを通るツリーパスを識別してもよい。部分的
な各パスの終点で、ビットマップの既に通過した部分は
廃棄され、ビットマップの新しい部分が、ここでもＶＣ
アドレスまたはその他の実装で決められたシステム固有
の接続情報を参照することにより抜き出され（または生
成され）付加される。この新しい部分的なパス・ビット
マップは、現在の交換機構ロケーションより、出力ポー
ト方向に向かって先のサブツリーの構成要素だけを表し
ている。この部分パス分解の階層的またはモジュール方
式テクニックにより、通過するトータルのパスは、どん
な一時点一地点で、交換機ノードまたはシステムのスト
レージと伝送の効率を損なうことなく、一度にセルに付
加できるであろうリンクやポートよりかなり多くのリン
クとポートから構成されているが、各ビットマップ・セ
グメントまたはサブツリー表現は少ないビット数で持つ
ことができる。
【００１５】交換システムの各ノードにおいて、すなわ
ち、交換機内のリンクおよび／またはポートの相互連結
の各ポイントにおいて、セルは、今度はそのパス内の各
前方のリンクへのアクセスのため格納されていてもよ
い。本発明では、このノードから前方に移動するリンク
の数とは無関係に、セルは各交換ノードごとに一回格納
される。これを達成するためのテクニックは、まず、セ
ルが加えられた参照カウント・フィールドで格納される
ことであり、この参照カウントは、そのセルが格納され
るノードから前方のリンクの数のビットマップ表現から
自動的に生まれるものである。次に、セルが格納される
ので、このノードから前方に通過するようにする各リン
クへの配信のためそれをキューイングするのに必要な情
報もまた、各入力リンクまたはポートからひとつのセル
をサーブするのに要する時間内で格納される。このマル
チキャスト・キューイング情報の並行ストレージは、交
換機のノードを入力するためにセル用に余地がある場
合、そのマルチキャスト・ツリー内のノードから前方の
リンクおよび／またはポートすべてへの配信が確実にな
されることを保障する。上記のインプリメンテーション
において、マルチキャスト・キューイング情報の並行ス
トレージは、次の２つの異なる方法で成し遂げられる。
【００１６】１．最高帯域幅のシステム要素について
は、完全に並列キューイング機構が、これらの要素のセ
ル・サービス時間内でセルと並行にセルのマルチキャス
ト目的地のすべてについての入力を行う。 ２．低い帯域幅のシステム要素、特に出力の数が大きい
ものについては、ビットマップが、セルの格納と並行に
且つセル・サービス時間内で特別マルチキャスト・ステ
ージング・キュー内に格納される。セル・サービス時間
内で追加のタイムスロットが提供され、よって各ステー
ジング・キュー・エントリが格納されるマルチキャスト
目的地ビットマップにしたがって、マルチキャスト・ス
テージングから出力キューに多数のキュー・エントリが
行われる。各セル・サービス時間内のそのような追加の
タイムスロットを十分な数提供することにより、すべて
のセルがシステムから物質的に離れることのできる率を
超える率でマルチキャスト・エントリが行える。キュー
イング・ハードウエアのそのようなタイムシェアリング
により、低い帯域幅の要素についてインプリメンテーシ
ョン全体の節約が成し遂げられる。
【００１７】
【詳細な説明】
【仮想接続情報】図９および１０を同時に参照して、図
１の交換システムにおける仮想接続のセットアップにつ
いて説明する。発呼者のマルチキャスト要求に応じて
（図１４のステップ１４０１）、交換システムは、マル
チキャスト仮想接続（ＶＣ）識別子を確立し、仮想接続
（または翻訳）テーブル図９の９００を初期設定し、各
発呼者のＶＣに関連する情報を格納および更新する。各
ＶＣテーブル・エントリは、具体的に、３つの連続した
ワード９０５〜９０７からなり、図９に示されたフォー
マットを有する。特定のポート・カードについて、仮想
接続テーブルのサイズは、ポートがサポートするように
設計される最大数の入力仮想接続の関数である。
【００１８】ＶＣテーブル９００に対するアドレス９０
１はＶＣ＿ｉｎｄｅｘおよびメモリ内のテーブルのベー
ス位置に対するポインタを用いて次のように計算され
る。
【００１９】
【数１】 このＶＣテーブル・アドレス９０１は、次の情報を含む
このマルチキャスト仮想接続に関する情報を格納するよ
う用いられる。 ●出力ポート・ビットマップ（たとえば３６ビット・ワ
イド）９０５は、セルが経路付けされるべき交換システ
ムの出力ポートを示す。ユニキャスト・セルについて
は、そのフィールド内の単一ビットのみが「１」に設定
され、マルチキャスト・セルについては、多数のセルが
「１」に設定される。ビット３２から３５が部分カード
０から１５を出力するものを識別しながら、個々のビッ
ト０から３１は、それぞれ出力カードの出力ポート０か
ら３１に対応する。 ●遅延優先順位（ＤＰ）フィールド９１１が、この仮想
接続のための４つの遅延優先順位（０〜３）のひとつを
提供する。ここで０の値は、低相対的待ち時間を有す
る。 ●ルーティング・フィールドのキュー９１２は、入力ポ
ートに関連し、入力キューイング・ロジックにより用い
られ、このセルを格納する出力キュー（ポート・カード
上のアウト０〜アウト５）を識別する。ポート・カード
上では、ポート・ビットマップは、出力キューを決定す
るためには用いられない。 ●バックプレッシャのキュー（ＱＢ）９１３は、入力キ
ューイング・ロジックにより使用され、交換機能内のト
ラヒック輻輳を決定し、マルチキャスト・セルをスイッ
チ機能へ送信する。
【００２０】接続タグ９０８は、ポート・カードのため
のヘッダ翻訳ルックアップ（ＨＴＬ）テーブル（図７）
に対するアドレス（ＨＸＬＵ）を割り出し、ｈｔｍ＿ｉ
ｎｄｅｘを得るために用いられる。ｈｔｍ＿ｉｎｄｅｘ
から、ヘッダ翻訳（ＨＴ）テーブル（図６）に対するア
ドレスが得られる。ＨＴテーブルは、接続ごとの発信ま
たは新たなＶＰＩ／ＶＣＩが記憶され、アクセスされる
ところである。１６ビットの接続タグは、６４Ｋまでの
出力ＶＣをサポートする。ＨＸＬＵデータ、ＨＸＬＵフ
ォーマット、ＨＴテーブル・データおよびＨＴテーブル
・フォーマットは、本明細書の後のセクションに記載さ
れている。
【００２１】ＶＣテーブルが確率すると、スイッチ・シ
ステム（図１または図１１）は、要求されるマルチキャ
スト接続の標準のＡＴＭセルを受ける準備が整う。
【００２２】ステップ２４０２において、システムは図
８のルックアップ・テーブルＬＵＴ１、ＬＵＴ２と、図
８のＨＴテーブルと、図７のＨＴＬテーブルを確立す
る。ステップ１４０３において、マルチキャスト・セル
は、標準のＡＴＭフォーマットにおけるシステムにより
受け取られる。
【００２３】図５を参照して、図１の入力ポート・ユニ
ット１１０で受信された標準ＡＴＭセル５００のフォー
マットについて説明する。ＡＴＭセル・フォーマット
は、５バイト（４０ビット）長のＡＴＭヘッダ５０１
と、４０バイト長のペイロードとを含む。ＡＴＭヘッダ
は、４ビットの基準フロー制御（ＧＦＣ）と、８ビット
の仮想パス識別子（ＶＰＩ）５０２と、１６ビットの仮
想チャネル識別子（ＶＣＩ）５０３と、３ビットのペイ
ロードタイプ識別子（ＰＴＩ）と、１ビットのセル・ロ
ス優先順位（ＣＬＰ）と、８ビットのヘッダ・エラー・
コントロール（ＨＥＣ）とを有する。
【００２４】図１４の１４０４から１４１０までのさま
ざまなステップは、本発明にしたがった有限状態マシー
ンにより実行される。これらのさまざまなマシーンの特
別な作動の詳細は、この明細の付録により詳しく記載さ
れている。１段ＡＴＭ交換機の操作は、１４０１から１
４１１までのステップにより記述され、マシーン１から
３および７から１１を利用する。多段ＡＴＭ交換機は、
１４０１から１４０６および１４０９から１４１１まで
のステップを含み、付録に記載のすべてのマシーン１〜
１１を利用する。
【００２５】ステップ１４０４（マシーン１により実行
される）では、ＡＴＭセルのヘッダは入力ポート・カー
ドにより修正される。入力ポート・ユニット１１０から
（図１のリンク１２０を通って）出力され、交換ユニッ
ト１３０に入力された修正されたフォーマットの出力セ
ルは、ローカル・ヘッダ５２３と、低標準ヘッダ５２４
と、ペイロードとを含むように５２０で示されている。
本発明によれば、標準ヘッダ５０１のＶＰＩおよびＶＣ
Ｉセグメントが用いられて、図８のルックアップ・テー
ブルＬＵＴ１およびＬＵＴ２と、図９のＶＣ（翻訳）テ
ーブルと、図７のＨＴＬテーブルと、図６のＨＴテーブ
ルとにアクセスし、ローカル・ヘッダを生成する。具体
的なローカル・ヘッダは、優先順位ビット（Ｐ）を含む
複数のセグメントと、接続タグ５２２と、出力ポート・
マップ５２１と、ルーティングのキュー（ＱＲ）と、サ
ービス特徴情報（ＮＩ、ＣＩ）、ポリシング情報（ＰＯ
Ｌ）と、Ｓビットとを含む。低標準ヘッダ５２４は、ヘ
ッダ翻訳プロセスの間に得られる標準ヘッダのＧＦＣ、
ＶＣＩ、ＰＴＩおよびＣＬＰセグメントを含む。ヘッダ
翻訳は、次のパラグラフに詳細に記述される。
【００２６】ヘッダ翻訳 図１の本発明の交換ノードの具体例は、標準ＵＮＩおよ
びＮＮＩインターフェイスで動作可能である。ＵＮＩイ
ンターフェイスについては、５ビットのサブポート部材
と、ＶＰＩ５０２の８つの最小有効ビット（ＬＳＢｓ：
least significant bits）と、ＶＣＩ５０３の１４ＬＳ
Ｂとが、２７ビットの潜在アドレス・スペースを創造す
る。ＮＮＩインターフェイスについては、追加の４つの
ＶＰＩビット（ＡＴＭセル５００のヘッダのＧＦＣビッ
ト）が３１ビットの潜在アドレス・スペースを創造する
ために用いられる。
【００２７】仮想接続インデックス（ＶＣ＿Ｉｎｄｅ
ｘ）は、ＶＣテーブル９００（翻訳テーブルとしても参
照される）（図９）に対するＶＣ＿Ａｄｄｒｅｓｓを割
り出し、特定の仮想接続に関連する出力ポート・ビット
マップ９０５（マルチキャスト・ビットマップとしても
参照される）を得る。インデクシングには２つのレベル
が用いられる。ＵＮＩインターフェイスについては、第
１のレベルが、８Ｋまでの単一ＶＰＩ接続のスペースに
対する各サブポートをマッピングする。ＮＮＩインター
フェイスについては、第１のレベルが６４Ｋまでの単一
ＶＩＰ接続のスペースに対する各サブポートをマッピン
グする。ＵＮＩおよびＮＮＩ両方のインターフェイスに
ついては、第２のレベルが６４Ｋまでの仮想接続のスペ
ースに対する各ＶＰＩ接続をマッピングする。図８は、
ルックアップ・テーブルＬＵＴ１およびＬＵＴ２を用い
て２レベル・インデクシングの例を示している。サポー
ト部材８０１は、アクセスＬＵＴ１＿Ａｄｄｒｅｓｓと
して用いられ、テーブルＬＵＴ１からＶＰ＿Ｂａｓｅお
よびＭＡＸ＿ＶＰＩ番号を得る。（ＡＴＭセル５００で
受け取られた）ＶＰＩ５０２がＶＰ＿ＢａｓｅとＶＰ＿
Ｂａｓｅ＋ＭＡＸ＿ＶＰＩとの間に下がる場合、ＡＴＭ
セルは受け入れられる。あるいは、受け入れられない。
ＶＰ＿Ｂａｓｅ＋ＶＰＩ５０２は、テーブルＬＵＴ２に
対するアクセス・アドレス（ＬＵＴ２＿Ａｄｄｒｅｓ
ｓ）として用いられ、ＶＰ＿Ｂａｓｅ、ＭＡＸ＿ＶＣ
Ｉ、ＶＣＩ＿Ｉｎｄｅｘを得るために用いられる。受け
取られたＶＰＩ５０２がＶＰ＿Ｂａｓｅ＋ＭＡＸ＿ＶＣ
Ｉよりも小さい場合、ＡＴＭセル５００は、受け入れら
れる。または受け入れられない。
【００２８】図８に示されたように、テーブルＬＵＴ２
から得られた仮想接続ＶＣテーブル・アドレス９０１
は、図９のＶＣ（翻訳）テーブル９００、ポリシング・
テーブル９０２および入力カウンタ９０３にアクセスす
るために用いられるＶＰ＿Ｂａｓｅ＋ＶＣ＿Ｉｎｄｅｘ
である。
【００２９】図９を参照すると、ポリシング・テーブル
９０２は、翻訳テーブル９００として同様にアクセスさ
れ、標準「ＵＰＣ」操作のためのメモリと制御情報を提
供する。すなわち、セルをマーク付けまたは注目するた
めに用いられる。
【００３０】入力カウンタ９０３および出力カウンタ９
０４は、ポリシングの結果の統計を集めるために用いら
れる。
【００３１】ＶＣ翻訳テーブル９００は、ＶＣテーブル
・アドレス９０１を用いて、出力ポート・ビットマップ
９０５と、接続タグ９０８と、遅延優先順位９１１と、
ルーティングのキュー（ＱＲ）フィールド９１２へ各仮
想接続のためのアクセスを提供する。
【００３２】出力ポート・ビットマップ・フィールド９
０５は、本発明の例示的マルチキャスト接続のために、
相互接続する交換ユニット１３０を介して入力ポート１
０２からマップを提供する。
【００３３】マルチキャスト接続のための翻訳テーブル
９００エントリが一度アクセスされると、ヘッダ翻訳を
発生することができる。
【００３４】ヘッダ翻訳は、入力ポート・ユニット１１
０のサブポート・キューから読み込まれた出力セルのた
めのローカル・ヘッダ５２３および低標準ヘッダ５２４
を生成するために用いられる。ヘッダ翻訳は、図６に示
されたヘッダ翻訳（ＨＴ）テーブル６００にアクセスす
ることにより発生する。ヘッダ翻訳（ＨＴ）テーブル６
００は、フィールド：つまりＰ（ワード上の奇数パリテ
ィ）と、Ｒ（予約された）と、Ｓ（ＶＰ交換フラッグ）
と、ｖｐｉ４（ＧＦＣ／ＶＰＩヘッダ・ビットを置き換
えるか否かを示すための制御ビット）と、新たなＶＰＩ
＿４（ＶＰＩの最も有効なビットＭＳＢ）と、新たなＶ
ＰＩ＿８（ＶＰＩの８つの最小有効ビットＬＳＢ）；新
たなＶＣＩ（１６ビットと）からなる。
【００３５】前述したように、新たなＶＰＩおよびＶＣ
Ｉの値６０１は、呼セットアップの間に発信ＶＣごとの
マイクロプロセッサによって図６のヘッダ翻訳（ＨＴ）
テーブルに格納された。「ｖｐｉ４ビット」と呼ばれる
新たＶＰＩ／ＶＣＩの値が格納された制御ビット新たな
ＶＰＩの４ＭＳＢがいかにして処理されるかを決定す
る。ＶＰ交換フラグＳとともにこれらの値およびＡＴＭ
ヘッダ５０１は、図５の出力セル５２０のための新たな
修正されたヘッダ（ローカル・ヘッダ５２３および低標
準ヘッダ５２４）を生成するために用いられる。
【００３６】ＰＴＩおよびＣＬＰビットは、ＡＴＭヘッ
ダ５０１から読み込まれ、出力セル５２０の低標準ヘッ
ダ５２４へ挿入される。Ｓビットは、（ＡＴＭヘッダ５
０１に格納された）オリジナルのＶＣＩまたは（ＨＴテ
ーブル６００に格納された）新たなＶＣＩが発信低標準
ヘッダ５２４に挿入されるか否かを決定する。ｖｐｉ４
ビットは、（ＡＴＭヘッダ５０１に格納された）ＧＦＣ
フィールドまたは新たなＶＰＩ（ＨＴテーブル６００に
格納された新たなＶＰＩの４ＭＳＢビット）が発信低標
準ヘッダ５２４のフィールド５１５に挿入されるか否か
を決定する。新たなＶＰＩ（ＨＴテーブル６００に格納
された新たなＶＰＩの４ＬＳＢビット）の残りのビット
もまた、低標準ヘッダ５２４のフィールドに挿入され
る。
【００３７】修正ヘッダ・セグメント５２３および５２
４を生成するには、２レベルのルックアップを介して、
適切なＨＴテーブル６００エントリへアクセスしなけれ
ばならない。ＶＣテーブル９００のワード９０７の接続
タグは、図７のヘッダ翻訳ルックアップ（ＨＴＬ）テー
ブルに対するインデックスとして用いられる。ＨＴＬテ
ーブル内のバードのアドレス、ｈｘｌｕ、は、次の式：
【数２】 から得られる。
【００３８】ＨＴＬのｈｘｌｕ＿ａｄｄｒｅｓｓは、接
続タグと関連する図６のＨＴテーブル６００内のｈｔｔ
＿ａｄｄｒｅｓｓを指すインデックス（ｈｔｍ＿ｉｎｄ
ｅｘ７０１）を格納する。ｈｔｔ＿ａｄｄｒｅｓｓは、
ローカル・ヘッダ５２３および低標準ヘッダ５２４に格
納される得られた出力セルのためのＳやｖｐｉ４ビット
と同様に、新たなＶＰＩおよびＶＣＩの値を得るために
用いられる。
【００３９】ＨＴテーブル６００におけるワードのアド
レスは、次の式：
【数３】 から得られる。
【００４０】ユニキャスト・セルいついては、ｈｔｍ＿
ｏｆｆｓｅｔ（マルチキャスト・アドレス・オフセット
としても参照される）は、ゼロと等しく画定される。マ
ルチキャスト・セルについては、多重ヘッダ（マルチキ
ャスト出力ポートごとにひとつ）は、連続メモリ位置に
格納される。マルチキャスト・セルの出力ポート接続ご
とに、適切なｈｔｍ＿ｏｆｆｓｅｔが用いられる。ｈｔ
ｍ＿ｏｆｆｓｅｔは、マルチキャスト・ヘッダそれぞれ
にアクセスするために用いられる。
【００４１】６４Ｋの出力ＶＣをサポートするには、メ
モリの６４ＫのワードがＨＴＬテーブル７００に必要で
ある。
【００４２】交換機１３０から（図１のリンク１４０を
通して）出力され、出力ポート・ユニット１５０に入力
されるセルのフォーマットは、図５における５４０とし
て示される。セル５４０のフォーマットは、修正ローカ
ル・ヘッダ５４２（出力ポート・マップ・セグメントが
出力ポート・バックプレッシャ・マップで置換された状
態）と、低標準ヘッダと、ペイロードとを含む。出力ポ
ート・ユニット１５０から出力されるセルのフォーマッ
トは、図５における５６０で示される。セル５６０は、
新たなＶＰＩセグメントを持ち、新たなＶＣＩセグメン
トを持っても持たなくてもよいことを除けば、５００で
示される標準ＡＴＭセルである。
【００４３】開示された実施例によれば、図６、７、８
および９のテーブルは、すべてポート・カードのＡＬＭ
集積回路のＡＬＭメモリに格納される。
【００４４】マルチキャスト接続処理 次の例は、入力ポート・ユニット１１０、交換ユニット
１３０および出力ポート・ユニット１５０で行われるマ
ルチキャスト接続処理を記述する。
【００４５】処理の例として、出力ポート１０１（すな
わち、サブポート１またはポート・カード１、出力ポー
ト０１）、１０４、２０３、２０４および４０２へのデ
リバリのためのマルチキャスト接続リクエストと関連す
る入力ポート１０２（すなわち、サブポート１，０２）
に到着したセルを考えよう。マルチキャスト・セルのデ
リバリは、入力ポート１０２と要求された出力ポートと
の間に確立された仮想接続（ＶＣ）を介して発生する。
前述したように、ステップ１４０１および１４０２にお
いて、最初にマルチキャスト接続が確立されたとき、図
１の交換システムは、発呼者のマルチキャスト・リクエ
ストに答えて、出力ポート・ビットマップＰＢＭや、キ
ュー番号ＱＮや、遅延優先順位ＤＬＰや、接続タグなど
のエントリを含むＬＵＴ１、ＶＣ、ＨＴＬおよびＨＴテ
ーブルを確立し、ＶＰＩおよびＶＣＩ識別子をマルチキ
ャスト接続の間に送られたセルすべてと関連付ける。ス
テップ１４０３では、ＶＰＩおよびＶＣＩ識別子は、入
力ポート１０２が修正ヘッダ５２３および５２４をステ
ップ１４０１で生成できるようにする。修正ヘッダ５２
３および５２４で識別された出力ポート・ビットマップ
５２１は、交換ノードが入力ポート１０２と識別された
出力ポートとの間の所望の仮想接続を確立できるように
する。
【００４６】出力ポート１０１（すなわち、出力カード
１、出力ポート０１）のための出力ビットマップは、図
９のＶＣテーブル９００の出力ポート・ビットマップ９
０５におけるビット１における「１」とビット０，２−
３１におけるすべての「０」とを有し、出力ポート・ビ
ットマップ９０５のビット３２〜３５は、２進数にコー
ド化され、出力カード１を示す「０００１」となる。
【００４７】ＡＴＭセル５００は、ポート・カードに配
されるＡＴＭレイヤ・マネジャ（ＡＬＭ）およびＡＴＭ
バッファ・マネジャ（ＡＢＭ）回路により処理される。
本例では、ＡＴＭセルは入力ポート１０２に到着するの
で、ポートカード１のＡＬＭ１およびＡＢＭ１がＡＴＭ
セルを処理する。
【００４８】本例のマルチキャスト・リクエストについ
ては、各ＡＴＭセルは、代表的ペイロード・ビット・パ
ターン「１１０１」で、相互交換ユニット１３０を介し
て出力ポート・カード１、２および４に運ばれるはずで
ある。
【００４９】入力キューイング ステップ１４０５（マシーン２によって実行される）に
おいて、セルが入力サブポート（たとえば、入力ポート
１０２）からポート・カード１へ入力されるとき、セル
はＡＢＭメモリに格納される（図１０）。ＡＢＭメモリ
（図１０）は、セルに関する情報を格納するために２つ
の別々のメモリ・セクション：つまりポインタ・メモリ
１０１０とセル・メモリ１０２０とを有する。それらは
それぞれ、入力セクション１０１１、１０２１および出
力セクション１０１２、１０２５に対応するエリアへさ
らに分割される。セルの格納アドレスは、利用可能なメ
モリ・アドレス（すなわち、フリー・リスト）のリンク
・リスト１００１から得られる。セル・ベース上に配置
されたリンク・リスト１００１は、セル・メモリ１０２
０の入力セクション１０２１内のセル・バッファにアク
セスするために用いられる。
【００５０】既知の方法で、インデクシング・スキーム
は、リンク・リスト１００１上の各セルを見失わないよ
うにする。インデックスは、物理的メモリ・アドレスで
はなく、テーブルへのオフセットである。これらのイン
デックスは、リンク・リストを形成するため連鎖されて
いる。各インデックスは、リンク・リスト内の次のエン
トリに対するポインタである。ポインタは、リンク・リ
スト１００１のキュー・ポインタ・セクションに割り当
てられ、格納される。入力リンク・リスト・メモリ１０
０１内のポインタとセル・バッファ１０２３に格納され
たセルとの間には一対一対応が存在する。これは、与え
られたリストのヘッド・レジスタがセル・メモリに格納
されているセルのインデックスを格納するということで
ある。
【００５１】入力ポート・ビットマップ（ローカル・ヘ
ッダ５２３のワード５２１）は、ポインタ・メモリ１０
１０の入力ポート・ビットマップ・セクション１００３
に格納される。
【００５２】交換機構１１３０に予定されている入力ポ
ート・カードを残すセルは、セル・メモリ１０２０から
読み込まれ、入力リンク・リストから離れる、つまりキ
ューから外される（decueued）。各タイムスロットにお
いて、入力セルはセル・メモリ１０２０に格納され、メ
モリからのセルは交換機構１１３０に送られる。
【００５３】セルをキューから外すには、ステップ１４
０６（マシーン３により実行される）において、入力キ
ュー１００１から取り除かれ、読み込み選択アルゴリズ
ムにしたがってタイムスロットごとに一度ずつ交換機構
１１３０に送られる。付録内のマシーン３として記述さ
れるマシーンで参照される本発明の読み込み選択アルゴ
リズムにしたがって、キューは、ラウンド・ロビン基準
にしたがって滞在される。キューが空の場合またはキュ
ー内のすべての遅延優先順位（Ｐｒ０〜Ｐｒ３）がバッ
クプレッシャ化された（マシーン３に詳細に記載されて
いる）場合、そのキューはその機会をのがし、その選択
ロジックによって飛ばされる。
【００５４】ステップ１４０６（マシーン３により実行
される）がセルを出力した後、セルはステップ１４０７
（マシーン７により実行される）で記述されるように交
換機構により処理される。一段単一装置が実装される場
合、その装置のオペレーション、ステップ１４０７およ
び１４０８は、マシーン７および８で記述される（後述
する）ものと基本的に同一である。キュー・バックプレ
ッシャがクロスバー？？？プロセス（マシーン５、６お
よび７の一部として記述される）を介して間接的にでは
なく出力ポート・カードに直接信号が送られる。
【００５５】ルーティング・ビットマップは相互交換ユ
ニット１１３０を介してルーティングをカバーしている
ので、ＶＣ対ルーティング・マップ・ルックアップ機能
は必要ない。相互交換ユニット１１３０内のオペレーシ
ョンは、比較的簡単であり、図１０のＡＢＭ回路メモリ
の前述のオペレーションと同様である。
【００５６】ステップ１４０８（マシーン８で実行され
る）では、質問内のセルが割り当てられる相互交換ユニ
ット１１３０の複数の出力キュー（Ｏｕｔ０〜Ｏｕｔ
５）のいずれにおいても、問題のそのセルの先の他のす
べてのエントリがサーブされたあと、マルチキャスト・
セルは入力ポート・ユニットのセル・バッファ１０２３
から抜き出され、格納された参照カウントはひとつずつ
減らされ、セルは図１０で示された出力ポート・ユニッ
ト１１５０へそのキューに関するリンク１１４０を横切
って運ばれる。参照カウントについての減少オペレーシ
ョンがゼロの値を示した場合、これは、そのセルのすべ
てのキュー・エントリがサーブされたことを示し、相互
交換ユニットにおける関連セル・バッファはフリーであ
ると印付けされる。
【００５７】図１０のインプリメンテーションの例で
は、初期のルーティング・ビットマップのみが入力ポー
トを介して延在し、交換ステージ１１３０と相互接続す
る。したがって、出力ポート・ユニットに対するエント
リ上で、そのユニットのＶＣ対マップ・ルックアップ回
路（すなわち、ＬＵＴ１、ＬＵＴ２およびＴＲテーブ
ル）に対して２回目のリファレンスが行われなければな
らない。出力キューイング
【００５８】次のセクションは、出力ポート・カード上
の出力キューイングの概略を説明する。
【００５９】ステップ１４０９（マシーン９により実行
される）において、交換機構１１３０から出力ポート・
カードを入力するセルは、それらが伝送されるまで、セ
ル・メモリ（たとえば、図１０の１０２５）の出力セク
ションに格納される。出力セルは、キューごとに優先順
位リンク・リストで３２の出力サブポート・キューへ構
成される。各リンク・リストは、異なる遅延優先順位に
対応する。
【００６０】図９の仮想接続（ＶＣ）テーブル９００か
らのキュー番号ＱＮおよび遅延優先順位ＤＬＰは、出力
キューのひとつと得られたセルの４つのリストのうちの
ひとつを識別し、適切な出力リンク・リスト１００４上
のセルをキューに入れるために使用される。
【００６１】リストごとに、次の値が維持される： ●ヘッド リストの最初のセルに対するポインタ ●テイル リストの最後のセルに対するポインタ リスト上の各セルを見失わないようにするために間接的
ポインタ・スキームが用いられる。インデックス・ペア
（ＩＰ）と呼ばれる小さなブロックのインデックス値
は、リンク・リスト５５１を形成するために連鎖され
る。各ＩＰは、次の２つのフィールドを含む： ●セル・インデックス セル・データの最初のワード
に対するインデックス ●次のインデックス リンク・リスト内の次のエント
リに対するポインタ ＩＰは、セル・バッファ１０２３とは別に出力ＩＰメモ
リ１０５１に割り当てられ、格納される。これは、ＩＰ
に対する得られたリスト・ポイントのヘッド：ひとつの
インデックスはセルの位置を提供し、もう一方のインデ
ックスは次のＩＰの位置を提供することを意味する。こ
れは、ＩＰｓ（ＩＰフリー・リスト）用とセル（出力フ
リー・リスト）用の２つのフリー・リストが必要であ
る。
【００６２】出力ポートの出力キューイングは、図１０
の出力ポインタ・メモリ１０１２と出力セル・メモリ１
０２５を用いる。
【００６３】出力ポインタ・メモリ１０１２は、出力側
用に次のデータを含む： ●ＩＰフリー・リスト（出力ＩＰメモリ１０５１に格納
されている） ●出力フリー・リストおよびマルチキャスト・フリー・
リスト（出力リンク・リスト・メモリに格納されてい
る） ●出力リスト（３２個のキュー×４＝１２８個のサブポ
ート・リスト；出力ＩＰメモリ１０５１に格納されてい
る） ●出力ヘッダ翻訳オフセット（出力ヘッダ翻訳オフセッ
ト・テーブル１０５２に格納されている） ●サブポート・マルチキャスト・ビットマップ／マルチ
キャスト・カウンタ（セル・メモリに格納される出力セ
ルごとにひとつ；サブポート・マルチキャスト・ビット
マップ・エリア１０５４に格納されている） ●ラウンド・ロビン・スケジュール（１００５に格納さ
れている） 出力インデックス・ペア（ＩＰ）メモリ１０５１は、Ｉ
Ｐフリー・リストと、さまざまな出力サブポートの全実
行中のキュー・エントリとを含む。インデックス・ペア
（ＩＰ）フリー・リストは、出力ＩＰｓを格納するよう
に規定されるポインタ・メモリ１０１０の１０５１内の
インデックス・ペア（セル・インデックスおよびリンク
・ポインタ）のリンク・リストである。そのリストは、
リスト内の最初と最後のエントリをそれぞれ指すヘッド
・レジスタとテイル・レジスタとからなる。出力ＩＰは
２つのワードからなる。第１のワードは、セル・インデ
ックスであり、第２のワードは、次のインデックスであ
る。セル・インデックス・フィールドは、セル・メモリ
１０２０内の３２Ｋまでの出力セルのアドレスを決める
に十分な１５ビットである。最初のフリー・アドレス
は、出力ＩＰフリー・リストのヘッド・レジスタ内に格
納される次のインデックスの値から求められる。フリー
・リストから得られ、さまざまなサブポート出力キュー
にリンクされたＩＰｓは、出力セル・メモリ１０２５内
の格納セルのセル・インデックスで修正される。よっ
て、さまざまなサブポート・キュー上のいくつかのエン
トリは、すべて同じセル・ストレージ・ロケーションを
参照する。
【００６４】出力リンク・リスト・メモリ１００４は、
出力フリーとマルチキャスト・ステージング・リンク・
リストとを両方含む。出力フリー・リストは、ユニキャ
ストおよびマルチキャスト・セルに用いられるポインタ
・メモリ内のフリー・ブロックのリンク・リストであ
る。フリー・リストは、リスト内の最初と最後のエント
リをそれぞれ指すヘッド・レジスタとテイル・レジスタ
からなる。マルチキャスト・ステージング・リンク・リ
スト・エントリは、あるワード−次のインデックスポイ
ンタからなる。次のインデックス・ポインタは、セル・
メモリ内の３２Ｋまでのマルチキャスト・セルのアドレ
スを決めるに十分である。優先順位ごとにひとつのマル
チキャスト・リストはそれぞれ、リスト内の最初と最後
のセルをそれぞれ指すヘッド・レジスタとテイル・レジ
スタからなる。
【００６５】マルチキャスト・キューがサブポート・キ
ュー（たとえばＳｕｂ０）へセルをリンクする場合、サ
ブポート・キューと関連するオフセットは１０５２に格
納される。オフセットは、ヘッダ翻訳の間マルチキャス
トの特別なレッグのヘッダ翻訳エントリを求めるために
用いられる。出力ＩＰメモリ１０５２におけるセル・イ
ンデクス・ペア（ＩＰ）ごとにひとつのヘッダ翻訳オフ
セットが存在する。
【００６６】サブポート・ビットマップ１０５４は、各
ビットが出力ポート・カード上のサブポートに対応する
３２ビットからなる。各入力ＶＣ接続は、関連接続タグ
およびサブポート・ビットマップ１０５４を有する。サ
ブポート・ビットマップ１０５４は、ＶＣ接続がセット
アップするときにポート・カード・マイクロプロセッサ
により書き込まれる。セルが交換機構１１３０から到着
したあと、受信されたセルが書き込まれる出力サブポー
ト・キューを決定するためにアクセスされる。特定の接
続のためのサブポート・ビットマップは、接続に対応す
る接続タグ・データを用いて１０５４に位置決めされ
る。ユニキャスト・セルについては、サブポート・ビッ
トマップ１０５４のたったひとつのビットが設定され、
セルは対応するサブポート・リストに付加される。サブ
ポート・マルチキャストについては後のパラグラフで記
述する。
【００６７】ステップ１４１０（マシーン１０により実
行される）では、マルチキャスト・セルがマルチキャス
ト・リストのヘッドに行く場合、サブポート・マルチキ
ャスト・ビットマップ１０５４は、セルのコピーが予定
されている場所を決定するために検索される。セル・メ
モリ１０２０内のマルチキャスト・セルは、それぞれ、
ポインタ・メモリ１００５に格納された関連サブサポー
ト・マルチキャスト・ビットマップ１０５４を有する。
サブポート・マルチキャスト・ビットマップがマルチキ
ャスト・キューのヘッドでエントリにより読み込まれる
と、マルチキャスト・アドレス・オフセットはその場所
に格納される。セル・メモリ内の出力セルは、それぞ
れ、セルの多くのコピーがいかにして作られるかを決定
する単一の５ビット（３２カウント）マルチキャスト・
カウンタ１０５５と関連している。ユニキャスト・セル
が交換機構から受け取られ、セル・メモリに書き込まれ
た場合に、マルチキャスト・カウントは、「１」に初期
化される。マルチキャスト・セルが交換機構から受け取
られた場合、マルチキャスト・カウンタは、サブポート
・マルチキャスト・ビットマップがマルチキャスト・キ
ューにより読み込まれ、スキャンされる前には初期化さ
れない。得られたセルのマルチキャスト・カウンタ１０
５５は、セルがサブポート・キューから読み込まれるご
とに減少される。マルチキャスト・カウントが０と等し
い場合、マルチキャスト・セル・ロケーションは出力フ
リー・リストに移動される。リンク・リスト１００４内
の次のマルチキャスト・セルはマルチキャスト・リスト
のヘッドへ行く。
【００６８】ラウンド・ロビン・スケジュールは、ポイ
ンタ・メモリ１０１０内の１００５に格納される複数の
エントリからなる。タイムスロットごとに１エントリが
読み込まれる。
【００６９】各タイムスロットごとに、ひとつのセルが
サブポート・キューから取り除かれ、出力サブポートへ
送られる。読み取り選択アルゴリズムは、前述の入力側
と同様である。しかしながら、厳密な順番でキューをサ
ーブする代わりに、キューはさまざまな長さの重みづけ
されたラウンド・ロビン・スケジュール１００５を用い
て処理される。テーブル内の各エントリは、「読み込ま
れるセルなし」の値と同様、このタイムスロットを読み
込むためにサポート番号を指定する。
【００７０】サブポート出力速度は、特定のサブポート
がスケジュールに現われる周波数により決定される。４
６１の具体的なスケジュール長さ（Ｌ）は、１．５Ｍｂ
ｐｓステップで１．５Ｍｂｐｓから６２２Ｍｂｐｓまで
のデータ転送率を許容する。特定のサブポート・キュー
を参照する（referencing）するエントリの数をＮ、合
計のスケジュール長さをＬとすると、可能な速度は、次
の式：
【数４】 で算出される。
【００７１】遅延優先順位は、前述した１６エントリ重
みづけされたラウンド・ロビン・スケジュールを用い
て、入力側と全く同様の方法でサブポート・キュー内で
サービスされる。
【００７２】５６０で示されるサブポートからの出力セ
ルのデータ・フォーマットは、ＶＰＩが新しいこと、Ｖ
ＣＩが新しくてもそうでなくともよいことを除けば入力
セルのデータ・フォーマットと同一である。
【００７３】サブポート・マルチキャスト・オペレーシ
ョンは、次のように進行する。交換機構１３０から受け
取られた各セルについて、ポインタ・メモリ５１０に記
憶されたサブポート・ビットマップにアクセスするため
に接続タグが用いられる。サブポート・ビットマップに
おける１個以上のビットが「１」に設定される場合、受
け取られたセルは、マルチキャスト・セルである。セル
は、他の仮想接続のユニキャスト・セルとともに介在ベ
ース上の適切なサブポート・キューすべてに順次に伝送
されるまで、特定のマルチキャスト・キュー上に一時的
に格納される。
【００７４】たとえば、キュー処理装置は、各タイムス
ロットごとに、２つのセルをキューに入れ、ひとつのセ
ルをキューから外す十分な能力を有すると仮定する。マ
ルチキャスト・キュー上で待っているいくつかのセルが
存在する場合、キューに入れられたセルのひとつをマル
チキャスト・キューから取りだし、適切なサブポート・
キューに送る。フルロード状態で、新たなユニキャスト
がタイムスロットごとに到着する場合、これにより特定
のサブポート・リスト上のユニキャスト・セルと１：１
で介在されたマルチキャスト・セルを生じる。もちろ
ん、アイドル・セルが交換機構から受け取られた場合、
マルチキャスト・セルのひとつに置き換えることができ
る。得られたセルは、サブポート・ビットマップに指定
された予定されたサブポートに書き込まれるまで、マル
チキャスト・キューのヘッドに残る。マルチキャスト・
セルは３２までのサブポート・キューに書き込まれるこ
とが可能なので、そのセルについて、それらのセル・イ
ンデックス・フィールドにおいてどれも同じ値を有す
る、すなわちセル・メモリ内の同じセルを指す３２個の
異なる出力ＩＰが存在する。セルが各サブポート・キュ
ーに書き込まれた場合、マルチキャスト・リストのヘッ
ドから取り除かれ、マルチキャスト・リストのヘッド・
レジスタが更新される。
【００７５】本発明のマルチキャスト・リクエストにつ
いて、図１０の右上の出力ポート・ユニットは、ポート
１０１および１０４用のビットマップ表現つまり「１０
０１」を生じる。上述のパラグラフ２に記述された低パ
フォーマンス要素について、第２のインプリメンテーシ
ョンとしてこのケースを引用する。オリジナルの翻訳
（入力ポート・ユニット内）により、有効なルーティン
グ・マップ・エントリの存在によって、セルは出力ポー
ト・ユニットのセル・バッファ内のフリーな場所に格納
されるが、この場合、マルチキャスト・ルーティング・
ビットマップはなく、マルチキャスト・ビットマップ内
の数「１」と等しい参照カウントを有する。
【００７６】セルのストレージと並行して、マルチキャ
スト・ルーティング・ビットマップとセル・ストレージ
・バッファに対するポインタとを含むエントリが出力ポ
ート・ユニットのマルチキャスト・ステージング・キュ
ーに入力される。一般的に、このステージング・キュー
は、ＦＩＦＯキューでもある。マルチキャスト・エント
リがステージング・キューのヘッドに行くと、出力ポー
ト・ユニット・ロジックは、１回に１つずつ、それぞれ
セル・ストレージ・バッファに対するポインタのコピー
とともに、最終出力キュー（例のライン１０１および１
０４）へ分配する。マルチキャスト・ステージング・キ
ューの出力に十分早いサービス速度を供給することによ
り、制御ロジックは、最終の出力ポートへのデリバリ速
度よりも早い速度でマルチキャストのすべてのコピーを
提供することができる。このたった２つのスピードアッ
プ要素は、最終出力ポートを介しておそらく分配される
マルチキャスト・リクエストのどの組合せにおいてもセ
ル入力においてこの目的を達成するに十分である。
【００７７】最後に、前にキューに入れられたエントリ
が出力ポートでサービスされるので、２つのコピー（例
の１０１と１０４）は取り除かれ、セル・バッファ参照
カウントは減少されるであろう。そして、上述したよう
に、セル・バッファ参照カウントがゼロになった場合
は、セルはフリーと印付けされる。
【００７８】交換機構（すなわち、交換ユニット１３０
および１１３０）のロスレス・オペレーションを確実と
し、いずれの出力ポートもオーバーロード状態によるセ
ル・メモリの不均衡なシェアを持たないようにするため
に、バックプレッシャが利用される。バックプレッシャ
は、各キューの遅延優先順位に選択的に付与される。各
タイムスロットごとに、キュー・リストに割り当てられ
た最大数のメモリ位置は、動的に更新される。いずれか
のリストのサイズがその算出された論理限界を超える場
合、そのキュー・リストに応じたバックプレッシャ状況
ビットが主張される。調整的に、状況ビットはバックプ
レッシャ・ビットマップとして参照される。各キュー・
リストのバックプレッシャ状況は、特別キュー・リスト
からのセルが交換機構の次のステージまたは出力ポート
へ伝送されるべきか否かを示す。バックプレッシャ・ビ
ットマップは、出力ポート・カード１１３０の出力側か
ら第３ステージ・モジュール１１３３へ；第３ステージ
・モジュール１１３３から第２ステージ・クロスバー・
モジュール１１３２へ；第２ステージ・モジュール１１
３２から第１ステージ・モジュール１１３１へ；第１ス
テージ・モジュール１１３１から出力ポート・カード１
１１０の入力側へ輻輳フィードバックを提供する。
【００７９】マシーン１１で実行されるステップ１４１
１において、テーブル６および７に記述された接続タグ
および出力・オフセットに基づいて出力セル・ヘッダが
翻訳される。
【００８０】多段交換ユニット構成 図１１を参照して、多段交換ユニット１１５０構成に用
いられた３つのタイプのバックプレッシャ機構について
記述する。これらのバックプレッシャ機構は、実際の物
理的連結性パスではなく論理的パスを示す。たとえば、
第１のステージ・モジュールからポート・カードの入力
側への実際の物理的接続は存在しない。
【００８１】第３ステージから第２ステージへ 第２ステージにより発生される第３ステージにおけるバ
ッファのオーバーフローの防止は、２つのパートで行わ
れる。第１のパートでは、バックプレッシャ情報が第３
ステージ・モジュール１１３３から各第２ステージ・ク
ロスバー・モジュール１１３２へ伝送される。第２のパ
ートでは、第２ステージが後のパラグラフで記述される
ように、第１のステージ・モジュール１１３１と通信す
る。
【００８２】各タイムスロットごとに、各第３ステージ
・モジュール１１３３は、どのレコードのキュー（Ｑ
Ｒ．）が現在の動的論理限界を超えたかを確かめる。得
られた論理限界を超えたリストに対応するビットはバッ
クプレッシャ・ビットマップに設定される。各モジュー
ル１１３３からのバックプレッシャ・ビットマップは、
専用のパスにより各クロスバー・モジュール１１３２へ
直接搬送るされる。１８×１８ポート交換機構１１３０
を考える。３つの出力ポートをサポートするよう構成さ
れたモジュールのためのバックプレッシャ・ビットマッ
プ・フォーマットが図１２に示されている。したがっ
て、各出力モジュールは、図１１の各クロスバー・モジ
ュール１１３２へ１２ビットの情報を伝送する。その結
果、各クロスバーは、タイムスロットごとに一回、１８
までの出力ポートに対応する完全なバックプレッシャ・
ビットマップを受ける。
【００８３】第２ステージから第１ステージへ 図１１を参照すると、第３ステージ・モジュール１１３
３におけるバッファのオーバーフローを防止するため、
または、クロスバー・モジュール１１３２における出力
回線争奪を避けるために、第２ステージ・モジュール１
１３２から第１ステージ・モジュールへのバックプレッ
シャが主張される。第２から第１ステージのフィードバ
ックは、専用のパスを介して搬送される。第２ステージ
へ次のフィードバック：アクセプト；第３ステージ・モ
ジュールにおけるバッファ・フル；第２ステージ・モジ
ュールで利用できない出力ラインを提供する。
【００８４】ポート・カードの入力側への第１ステージ 交換機構１１３０の第１ステージ・モジュール１１３１
におけるバッファのオーバーフローを防止するために、
第１ステージ・モジュール１１３１から入力ポート・カ
ード１１１０へのバックプレッシャーが主張される。バ
ックプレッシャの適用は、リンク・リスト（ＡＬカウン
タ）のサイズが算出された論理限界を超えるか否かに基
づいて行われる。フィードバックは、得られた入力ステ
ージ・モジュールへ直接接続されたライン・カードの入
力側に搬送される。
【００８５】２つのパートでバックプレッシャ信号が起
きる。まず、バックプレッシャ・ビットマップが第１ス
テージ・モジュールからバンドの外の対応する第３ステ
ージ・モジュールへ伝送される。各入力ステージ・モジ
ュールは、図１３に示されたように、それを扱う１８の
キューについてバックプレッシャ・ビットマップを保持
する。一面構造において、各第１ステージ・モジュール
１１３１は、バックプレッシャ情報を専用のパスを介し
てひとつの第３ステージ・モジュール１１３３へつな
ぐ。
【００８６】１８×１８のポート交換機構の出力ステー
ジ・モジュールは、各面からバックプレッシャ・マップ
を取り、情報を発信ＡＴＭセルのポート・ビットマップ
に多重化する。出力モジュールは、２つのタイムスロッ
トごとに順次にポート０〜８および９〜１７に対応する
ビットマップを出力する。ポート０〜８に対応するビッ
トマップが発信ＡＴＭセルに伝送される場合、バックプ
レッシャ・マップ同期ビットは「１」に設定される。あ
るいは、ビットは「０」に設定される。
【００８７】得られたポート・カードに予定されるセル
がない場合は、アイドル・セルがそのポート・カードへ
バックプレッシャ・ビットマップを運ぶために生成され
る。
【００８８】第３ステージに対するポートカードの出力
側 各出力ポート・カードはまた、ポート・カード１１１０
の入力側から交換機構へ伝送されるセルを介して、帯域
内の（in-band ）交換機構１１３０のその対応する第３
ステージ・モジュール１１３３へ４ビットのバックプレ
ッシャ状況を各遅延優先順位ごとにひとつずつ供給す
る。４ビットの情報は、遅延優先順位０からはじまり、
遅延優先順位３で終わるように、４つのタイムスロット
のコースを通って順次伝送される。出力バックプレッシ
ャ同期ビット（３）は情報に伴う。遅延優先順位「０」
が送られた場合、それは「１」に設定される。あるい
は、それは「０」に設定される。第１ステージ・モジュ
ールは、着信ＡＴＭセルから２ビットのバックプレッシ
ャ情報をはぎ取り、専用のパスを介して対応する第３ス
テージ・モジュール１１３３に出力ポート・カード・バ
ックプレッシャ状況の第１ステージ出力側にそって情報
を搬送する。入力ポート・カードが交換機構に予定され
るセルを持たない場合、ＡＢＭは、交換機構へ遅延優先
順位バックプレッシャ情報を運ぶためアイドル・セルを
生成する。
【００８９】本発明の別の実施例にしたがい、全般説明
のパラグラフ１で参照された高パフォーマンスのインプ
リメンテーションについて説明する。付随のルーティン
グ・ビットマップを伴うマルチキャスト・セルは、その
入力ポート・ユニットから相互接続リンクをサーブする
ためにスケジュールに組まれた特定の時間（ひとつもし
くはそれ以上のクロック間隔、連続の必要はない）で入
力バスに現われる。この指定された時間の間に、セル
は、マルチキャスト・ルーティング・ビットマップでは
なく、そのビットマップにセットされたビットの数の参
照カウントで、相互接続交換ユニットのセル・バッファ
におけるフリーな位置にコピーされる。コピーと並行し
て、ビットマップのビットは、ビットマップで識別され
且つ内部リンクおよびセルが最終的に運ばれるであろう
出力ポート・ユニットと関連するそれらのキューにおけ
る並列キューイング・オペレーションを開始するために
用いられる。このようにして並列ハードウエアおよび並
行オペレーションを提供することにより、システムの最
高スループット要素のクロック速度を減少することがで
きる。
【００９０】本発明の具体例 本発明のマルチキャスト・ルーティング技術の具体的且
つさらに特定したインプリメンテーションが添付の付録
に表現されている。付録は、本発明の機能を共に実行す
る１１の処理マシーンそれぞれについての動作シーケン
ス（高レベル類似コード・フォーマット）を記述する。
その記述の目的により、マシーンは、明確なプログラム
・シーケンスにおいて入力から出力まで実行するコント
ローラとして規定されている。マシーンは、状態レジス
タおよび組合せロジックを用いて既知の有限状態マシー
ンとして実装される。データがさまざまな長さの時間で
バッファに記憶される場合、バッファはマシーンに対す
る出力、そしてその後、入力として機能し、いずれかの
側の「シーケンサー」は別の機械としてもっとも容易に
理解される。
【００９１】各マシーンの動作シーケンスについて説明
する前に、記述されたマシーンすべてに関する２・３の
一般的説明をする。動作シーケンスは、既知の高レベル
プログラム制御文（たとえば、ｉｆ、ｔｈｅｎ、ｅｌｓ
ｅなど）を使用する。特別な機能やプログラム文の適用
を説明するコメントには、最初に「／／」をつける。た
とえば／／これはコメントである。
【００９２】さまざまなマシーンの操作およびマシーン
間のデータの流れは、図１、３、４およびその他の図面
を伴い図１１に示された多段ＡＴＭ交換の実施例に特別
に関連して記述される。
【００９３】マシーン１は、すべての入力サブポートで
行われる（図１１の入力ポートユニット１１１０のＡＢ
Ｍ０からＡＢＭ１７についての）ＡＬＭ入力オペレーシ
ョンの動作シーケンスを記述する。
【００９４】マシーン２は、ＡＬＭから受信された各セ
ルごとに（図１１の入力ポート・ユニット１１１０のＡ
ＢＭ０からＡＢＭ１７についての）ＡＢＭ入力バッファ
の挿入の動作シーケンスを記述する。
【００９５】マシーン３は、各セルの時間、（図１１の
入力ポート・ユニット１１１０のＡＢＭ０からＡＢＭ１
７についての）ＡＢＭ入力バッファの取りだし（unload
ing）の動作シーケンスを記述する。
【００９６】マシーン４は、（図３にともに関連して図
１１のＡＳＸ入力モジュール０〜５それぞれについて
の）第１ステージＡＳＸ交換入力バッファの挿入の動作
シーケンスを記述する。
【００９７】マシーン５は、並列キュー・リストすべて
について（それらの４つの優先順位レベルを超えて）
（図３にともに関連して図１１のＡＳＸ入力モジュール
０〜５それぞれについての）第１ステージＡＳＸ交換入
力バッファの取りだしの動作シーケンスを記述する。
【００９８】マシーン６は、「ランダム」開始点から循
環的に、且つその点から「ランダム」な順番に、各入力
ポートごとに（図４にともに関連して図１１のＡＸＢク
ロスバー０〜５それぞれについての）中央ステージＡＸ
Ｂクロスバー交換装置の動作シーケンスを記述する。
【００９９】マシーン７は、ＡＳＸの各出力ポートごと
に（図３にともに関連して図１１の各ＡＳＸ出力モジュ
ール０〜５についての）第３ステージＡＳＸ交換出力バ
ッファの挿入の動作シーケンスを記述する。
【０１００】マシーン８は、ＡＳＸの各出力ポートごと
に（図３にともに関連して図１１の各ＡＳＸ出力モジュ
ール０〜５についての）第３ステージＡＳＸ交換出力バ
ッファの取りだしの動作シーケンスを記述する。
【０１０１】マシーン９は、ＡＳＸ出力モジュールから
受け取られたセルごとに（図３にともに関連して図１１
の出力ポート・ユニット１１５０のＡＢＭ０からＡＢＭ
１７についての）ＡＢＭ出力バッファの挿入の動作シー
ケンスを記述する。
【０１０２】マシーン１０は、ラウンド・ロビン・シー
ケンスにおいて、出力サブポートごとに（図３にともに
関連して図１１の出力ポート・ユニット１１５０のＡＢ
Ｍ０からＡＢＭ１７についての）ＡＢＭ出力バッファの
取りだしの動作シーケンスを記述する。
【０１０３】マシーン１１は、関連するＡＢＭから使用
可能なセルごとに（図３にともに関連して図１１の出力
ポート・ユニット１１５０のＡＢＭ０からＡＢＭ１７に
ついての）ＡＬＭ出力の動作シーケンスを記述する。
【０１０４】これまで説明してきたものは、本発明の原
理の適用の具体例に過ぎない。他の構成や方法が、本発
明の趣旨および範囲を逸脱することなく当業者により実
現されることも可能である。特に、４つの集積回路装置
の特定の設定上で分離された特定数の順序マシーンによ
る記述は、明確にするためのものであり、記述されたオ
ペレーションの原理は、固定あるいはプログラム可能な
ロジックや適切な性能のプロセッサを用いて他の構成で
実現可能である。
【０１０５】
【付録】
【図面の簡単な説明】
【図１】本発明に係る単段ＡＴＭ交換機の具体例を示す
図である。
【図２】ポート・カードのブロック図である。
【図３】交換モジュールＡＳＸのブロック図である。
【図４】交換ユニットＡＸＢのブロック図である。
【図５】本発明に用いられる標準且つ改良ＡＴＭセルの
フォーマットを示す図である。
【図６】ヘッダ翻訳テーブルを示す図である。
【図７】ヘッダ翻訳ルックアップ・テーブルを示す図で
ある。
【図８】ルックアップ・テーブルを用いる２レベルのイ
ンデクシングを示す図である。
【図９】本発明のインプリメンテーションで用いられた
仮想接続（翻訳）テーブルを示す図である。
【図１０】ＡＢＭメモリを示す図である。
【図１１】３つのタイプのバックプレッシャ機構を用い
る多段ＡＴＭ交換機を示す図である。
【図１２】バックプレッシャ・ビットマップの形式を示
す図である。
【図１３】バックプレッシャ・ビットマップ具体例を示
す図である。
【図１４】本発明の典型的動作シーケンスのフローチャ
ートを示す図である。
【符号の説明】
１００ 入力 １１０ 入力ポート・ユニット １２０ 内部リンク １３０ 中央相互接続交換ユニット（交換機構） １４０ 内部リンク １５０ 出力ポート・ユニット １６０ 出力
フロントページの続き (72)発明者 ジョセフ ジョージ クナウァー アメリカ合衆国 07704 ニュージャーシ ィ，フェア ヘヴン，オークラウン ロー ド 46 (72)発明者 ヴジェイ ポチャンパリ クマー アメリカ合衆国 07728 ニュージャーシ ィ，フリーホールド，タワー ロード ３

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 複数の出力ポートのうちのひとつ以上の
    出力ポートへ複数の入力ポートのうちのひとつで受信さ
    れた入力セルをマルチキャストする装置において、 （ａ）データ・ペイロードと、データ・ペイロードが出
    力されるべきひとつ以上の出力ポートを識別するビット
    マップ・セグメントとを含む入力セルを受信する手段と （ｂ）利用可能なセル・バッファにデータ・ペイロード
    を格納する手段と、 （ｃ）出力ポートごとに少なくともひとつの、複数のリ
    ンク・リスト出力キューと、 （ｄ）入力セルが出力されるべきポートの数と等しい数
    を格納するための、各セル・バッファに関連する参照カ
    ウンタと、 （ｅ）データ・ペイロードが運ばれるべき出力ポートを
    識別するためビットマップ・セグメントを訳し、ひとつ
    以上のリンク・リスト出力キューへエントリを作成する
    手段と、 （ｆ）対応するリンク・リスト出力キューにおけるエン
    トリによって決定されたシーケンスにしたがって、デー
    タ・ペイロードの１コピーを識別された出力ポートそれ
    ぞれに伝送する手段と、 （ｇ）ペイロードが識別された出力ポートに出力される
    とき、リンク・リスト出力キューそれぞれにおいてそこ
    からエントリを削除し、参照カウンタを減少し、そして
    参照カウンタがゼロとなったとき、セル・バッファを利
    用可能とする手段とからなることを特徴とする装置。
  2. 【請求項２】 セル・バッファおよびリンク・リスト出
    力キューは、同じメモリ内に位置していることを特徴と
    する請求項１記載の装置。
  3. 【請求項３】 出力ポートそれぞれのリンク・リスト出
    力キューは、同じメモリ内に位置していることを特徴と
    する請求項１記載の装置。
  4. 【請求項４】 各出力ポートごとに別々のメモリが提供
    されており、リンク・リスト出力キューへのエントリは
    並行して行われることを特徴とする請求項１記載の装
    置。
  5. 【請求項５】 ビットマップ・セグメントは別々のキュ
    ーへ置かれ、エントリは入力セル受信速度と等しいもし
    くはよりも速い速度で行われることを特徴とする請求項
    １記載の装置。
  6. 【請求項６】 リンク・リスト出力キューへのエントリ
    は、出力ポートの数で乗じた入力セル受信速度と等しい
    速度で生じることを特徴とする請求項１記載の装置。
  7. 【請求項７】 少なくともひとつの出力ポートは複数の
    リンク・リスト出力キューを含み、前記少なくともひと
    つの出力ポートについての単一リンク・リスト出力キュ
    ーそれぞれの処理は単独していることを特徴とする請求
    項１記載の装置。
  8. 【請求項８】 前記処理は、入力セルに含まれたヘッダ
    ・データによって決定される優先順位に基づくことを特
    徴とする請求項１記載の装置。
  9. 【請求項９】 受信されたユニキャスト入力セルについ
    ての別個のリンク・リスト出力キューと、受信されたマ
    ルチキャスト入力セルについての別個のリンク・リスト
    出力キューとをさらに含むことを特徴とする請求項１記
    載の装置。
  10. 【請求項１０】 ２つ以上のリンク・リスト出力キュー
    が出力ポート用に用いられ、次のセルが処理されるべき
    ２つ以上のリンク・リスト出力キューを示すひとつ以上
    の追加ビットを有する単一リンク・リスト出力キューと
    して２つ以上のリンク・リスト出力キューが実装される
    ことを特徴とする請求項１記載の装置。
  11. 【請求項１１】 複数の出力ポートのうちのひとつ以上
    の出力ポートへ入力ポートで受信された入力セルをマル
    チキャストするための交換機において、 データ・ペイロードと、データ・ペイロードが出力され
    るべきひとつ以上の出力ポートを識別するビットマップ
    ・セグメントとを含む入力セルを受信するための入力ポ
    ートと、 （ａ）利用可能なセル・バッファにデータ・ペイロード
    を格納し、 （ｂ）出力ポートごとに少なくともひとつ、複数のリン
    ク・リスト出力キューを確立し、 （ｃ）入力セルが出力されるべきポートの数と等しい数
    を格納するための参照カウンタと各セル・バッファとを
    関連させ、 （ｄ）データ・ペイロードが運ばれるべき出力ポートを
    識別するためビットマップ・セグメントを訳し、 （ｅ）識別された出力ポートごとに、関連するリンク・
    リスト出力キューへエントリを作成し、 （ｆ）対応するリンク・リスト出力キューにおけるエン
    トリによって決定されたシーケンスにしたがって、デー
    タ・ペイロードの１コピーを識別された出力ポートそれ
    ぞれに伝送し、 （ｇ）ペイロードが識別された出力ポートに出力される
    とき、リンク・リスト出力キューそれぞれにおいてそこ
    からエントリを削除して、参照カウンタを減少し、 （ｈ）参照カウンタがゼロとなったとき、セル・バッフ
    ァを利用可能とすることにより入力セルを処理する処理
    装置と、 処理装置から受信されたペイロードを出力するための出
    力ポートとからなることを特徴とする交換機。
  12. 【請求項１２】 複数の出力ポートのうちのひとつ以上
    の出力ポートへ複数の入力ポートのうちのひとつで受信
    された入力セルをマルチキャストする方法において、 （ａ）データ・ペイロードと、データ・ペイロードが出
    力されるべきひとつ以上の出力ポートを識別するビット
    マップ・セグメントとを含む入力セルを受信する工程
    と、 （ｂ）利用可能なセル・バッファにデータ・ペイロード
    を格納する工程と、 （ｃ）出力ポートごとに少なくともひとつ、複数のリン
    ク・リスト出力キューを確立する工程と、 （ｄ）入力セルが出力されるべきポートの数と等しい数
    を格納するための参照カウンタと各セル・バッファとを
    関連させる工程と、 （ｅ）データ・ペイロードが運ばれるべき出力ポートを
    識別するためビットマップ・セグメントを訳す工程と、 （ｆ）識別された出力ポートごとに、関連するリンク・
    リスト出力キューへエントリを作成する工程と、 （ｇ）対応するリンク・リスト出力キューにおけるエン
    トリによって決定されたシーケンスにしたがって、デー
    タ・ペイロードの１コピーを識別された出力ポートそれ
    ぞれに伝送する工程と、 （ｈ）ペイロードが識別された出力ポートに出力される
    とき、リンク・リスト出力キューそれぞれにおいてそこ
    からエントリを削除して、参照カウンタを減少する工程
    と、 （ｉ）参照カウンタがゼロとなったとき、セル・バッフ
    ァを利用可能とする工程とからなることを特徴とする方
    法。
  13. 【請求項１３】 セル・バッファおよびリンク・リスト
    出力キューは、同じメモリ内に位置することを特徴とす
    る請求項１２記載の装置。
  14. 【請求項１４】 出力ポートそれぞれのリンク・リスト
    出力キューは、同じメモリ内に位置していることを特徴
    とする請求項１２記載の装置。
  15. 【請求項１５】 各出力ポートごとに別々のメモリが提
    供されており、リンク・リスト出力キューへのエントリ
    は並行して行われることを特徴とする請求項１２記載の
    装置。
  16. 【請求項１６】 ビットマップ・セグメントは別々のキ
    ューへ置かれ、エントリは入力セル受信速度と等しいも
    しくはよりも速い速度で行われることを特徴とする請求
    項１２記載の装置。
  17. 【請求項１７】 リンク・リスト出力キューへのエント
    リは、出力ポートの数で乗じた入力セル受信速度と等し
    い速度で生じることを特徴とする請求項１２記載の装
    置。
  18. 【請求項１８】 少なくともひとつの出力ポートは複数
    のリンク・リスト出力キューを含み、前記少なくともひ
    とつの出力ポートについての単一リンク・リスト出力キ
    ューそれぞれの処理は独立していることを特徴とする請
    求項１２記載の装置。
  19. 【請求項１９】 前記処理は、入力セルに含まれたヘッ
    ダ・データによって決定される優先順位に基づくことを
    特徴とする請求項１８記載の装置。
  20. 【請求項２０】 受信されたマルチキャスト入力セルに
    ついての別個のリンク・リスト出力キューと、受信され
    たユニキャスト入力セルについての別個のリンク・リス
    ト出力キューとをさらに含むことを特徴とする請求項１
    ２記載の装置。
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