JPH09204354A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH09204354A JPH09204354A JP3542696A JP3542696A JPH09204354A JP H09204354 A JPH09204354 A JP H09204354A JP 3542696 A JP3542696 A JP 3542696A JP 3542696 A JP3542696 A JP 3542696A JP H09204354 A JPH09204354 A JP H09204354A
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- JP
- Japan
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- bus
- cpu
- data
- storage means
- switching
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Abstract
(57)【要約】
【課題】 必要最小面積の回路基板を使用するととも
に、メモリチップの有効利用を図りながら、メモリチッ
プを実装した後にあってもアプリケーションの種類に対
応してカラー表示とモノクロ表示とに回路構成を容易に
切り換え使用できる様にする。 【解決手段】 ＣＰＵ１１としてデータバス１２のバス
幅が変更できるものを使用するとともに、そのデータバ
ス１２中に切換手段１３を介装し、ＣＰＵ１１側におけ
るバス幅変更動作と連動して、ＣＰＵ１１と記憶手段１
０間におけるバスラインの接続構成を変更できる様にす
る。
に、メモリチップの有効利用を図りながら、メモリチッ
プを実装した後にあってもアプリケーションの種類に対
応してカラー表示とモノクロ表示とに回路構成を容易に
切り換え使用できる様にする。 【解決手段】 ＣＰＵ１１としてデータバス１２のバス
幅が変更できるものを使用するとともに、そのデータバ
ス１２中に切換手段１３を介装し、ＣＰＵ１１側におけ
るバス幅変更動作と連動して、ＣＰＵ１１と記憶手段１
０間におけるバスラインの接続構成を変更できる様にす
る。
Description
【０００１】
【発明の属する技術分野】この発明はコンピュータ応用
装置におけるメモリ装置であって、特にＣＰＵとメモリ
素子間におけるデータバスラインの接続構造に関する。
装置におけるメモリ装置であって、特にＣＰＵとメモリ
素子間におけるデータバスラインの接続構造に関する。
【０００２】
【従来の技術】通常この種のコンピュータ応用装置に使
用する表示デバイスには、カラー表示を可能とするもの
と白黒表示しかできないものがあり、使用目的やコスト
等を勘案して使用する表示デバイスが選択される。
用する表示デバイスには、カラー表示を可能とするもの
と白黒表示しかできないものがあり、使用目的やコスト
等を勘案して使用する表示デバイスが選択される。
【０００３】ここで、カラー表示に必要とするデータ量
よりモノクロ表示に必要とするデータ量の方が少ないた
めに１つのピクセルを構成するビット数が異なるが、デ
ータ処理の一貫性を保つため、白黒表示用のデータをカ
ラー用のピクセル構成に対応させて設定されることが多
い。
よりモノクロ表示に必要とするデータ量の方が少ないた
めに１つのピクセルを構成するビット数が異なるが、デ
ータ処理の一貫性を保つため、白黒表示用のデータをカ
ラー用のピクセル構成に対応させて設定されることが多
い。
【０００４】例えば１ピクセルを４ビットで表現する場
合、図２（ａ）の様にカラーではＲ・Ｇ・Ｂの３原色に
加えて点滅状態を指示するＢＬとで４ビット全部を使用
するのに対し、モノクロの場合に使用されるのはデータ
ビットＷと点滅指示のためのビットＢＬの２ビットであ
り、残る２ビットは使用されない。
合、図２（ａ）の様にカラーではＲ・Ｇ・Ｂの３原色に
加えて点滅状態を指示するＢＬとで４ビット全部を使用
するのに対し、モノクロの場合に使用されるのはデータ
ビットＷと点滅指示のためのビットＢＬの２ビットであ
り、残る２ビットは使用されない。
【０００５】更に、データバスのバス幅が１６ビットの
ＣＰＵを使用した場合、上記したモノクロ時における４
ピクセル分のデータが一度に読み書きできるが、そのビ
ット構成は図２（ｂ）の様になる。ここで、モノクロ表
示にあって使用されているのは、斜線を引いて示す１６
ビットの内の８ビット分（図示例にあっては、２・３・
６・７・１０・１１・１４・１５ビット目）だけである
ことを利用し、この８ビット分のデータラインとそれ以
外のデータライン（図示例では、０・１・４・５・８・
９・１２・１３ビット目）とを２つのメモリチップに分
離して接続することにより、カラー時には２チップ、モ
ノクロ時には１チップのメモリ素子で回路を動作させる
ことが行われている。
ＣＰＵを使用した場合、上記したモノクロ時における４
ピクセル分のデータが一度に読み書きできるが、そのビ
ット構成は図２（ｂ）の様になる。ここで、モノクロ表
示にあって使用されているのは、斜線を引いて示す１６
ビットの内の８ビット分（図示例にあっては、２・３・
６・７・１０・１１・１４・１５ビット目）だけである
ことを利用し、この８ビット分のデータラインとそれ以
外のデータライン（図示例では、０・１・４・５・８・
９・１２・１３ビット目）とを２つのメモリチップに分
離して接続することにより、カラー時には２チップ、モ
ノクロ時には１チップのメモリ素子で回路を動作させる
ことが行われている。
【０００６】また、ある種のＣＰＵにあって、１６ビッ
トバスに加えて８ビットバスにも切り換え使用できるい
わゆる「ダイナミック・バス・サイジング」という機能
を備えたものが提供されている。かかるＣＰＵを使用し
た場合、０〜７ビット目の間にある８ビット分のバスラ
インのみを使用して１つのメモリチップをアクセスする
様に構成することにより、モノクロ表示時ばかりでなく
カラー表示時にあっても、メモリチップが１つで動作で
きる様にしたものも提案されている。
トバスに加えて８ビットバスにも切り換え使用できるい
わゆる「ダイナミック・バス・サイジング」という機能
を備えたものが提供されている。かかるＣＰＵを使用し
た場合、０〜７ビット目の間にある８ビット分のバスラ
インのみを使用して１つのメモリチップをアクセスする
様に構成することにより、モノクロ表示時ばかりでなく
カラー表示時にあっても、メモリチップが１つで動作で
きる様にしたものも提案されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
たアドレスラインを２つのメモリチップに分離して配線
する方法にあっては、常に２チップ分の基板面積を必要
とするとともに、メモリチップを実装した後にあっては
その変更が極めて難しい。一方、８ビット分のバスライ
ンのみを使用するものにあっては、モノクロ表示時に不
使用のビットが半分存在するなどメモリチップの無駄が
多い。
たアドレスラインを２つのメモリチップに分離して配線
する方法にあっては、常に２チップ分の基板面積を必要
とするとともに、メモリチップを実装した後にあっては
その変更が極めて難しい。一方、８ビット分のバスライ
ンのみを使用するものにあっては、モノクロ表示時に不
使用のビットが半分存在するなどメモリチップの無駄が
多い。
【０００８】この発明は上記した不都合を一挙に解消す
るものであって、必要最小面積の回路基板を使用し、メ
モリチップの有効利用を図りながら、メモリチップを実
装した後にあってもアプリケーションの種類に対応して
カラー表示とモノクロ表示とに回路構成を容易に切り換
え使用できるメモリ装置を提供することを目的とする。
るものであって、必要最小面積の回路基板を使用し、メ
モリチップの有効利用を図りながら、メモリチップを実
装した後にあってもアプリケーションの種類に対応して
カラー表示とモノクロ表示とに回路構成を容易に切り換
え使用できるメモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明にかかるメモリ装
置は、図１にその概略的な構成を示す如く、記憶手段１
０と、その記憶手段１０とＣＰＵ１１との間を接続する
データバス１２中に介装される切換手段１３とを備え
る。更に、この切換手段１３が、所定の切り換え動作と
連動して、上記データバス１２を構成する各バスライン
の接続関係を変更可能としたことを特徴とする。
置は、図１にその概略的な構成を示す如く、記憶手段１
０と、その記憶手段１０とＣＰＵ１１との間を接続する
データバス１２中に介装される切換手段１３とを備え
る。更に、この切換手段１３が、所定の切り換え動作と
連動して、上記データバス１２を構成する各バスライン
の接続関係を変更可能としたことを特徴とする。
【００１０】また、所定の信号入力と連動してバス幅を
複数段階に切換可能としたＣＰＵ１１を使用した場合、
ＣＰＵ１１側において切り替えられる最狭のバス幅と同
一のバス幅を有する記憶手段１０と、ＣＰＵ１１と記憶
手段１０間のデータバス１２中に介装される切換手段１
３とを備える。更に、上記最狭のバス幅時におけるバス
ラインＡの内、その一部のラインＡ１をＣＰＵ１１側か
ら記憶手段１０側へ直接的に接続する一方、上記最狭の
バス幅時におけるバスラインＡの中の残りのラインＡ２
と、ＣＰＵ１１側の全バスライン中におけるバスライン
Ａの残りのバスラインＢとを、上記切換手段１３におい
て上記信号入力と連動して択一的に記憶手段１０に接続
可能としている。
複数段階に切換可能としたＣＰＵ１１を使用した場合、
ＣＰＵ１１側において切り替えられる最狭のバス幅と同
一のバス幅を有する記憶手段１０と、ＣＰＵ１１と記憶
手段１０間のデータバス１２中に介装される切換手段１
３とを備える。更に、上記最狭のバス幅時におけるバス
ラインＡの内、その一部のラインＡ１をＣＰＵ１１側か
ら記憶手段１０側へ直接的に接続する一方、上記最狭の
バス幅時におけるバスラインＡの中の残りのラインＡ２
と、ＣＰＵ１１側の全バスライン中におけるバスライン
Ａの残りのバスラインＢとを、上記切換手段１３におい
て上記信号入力と連動して択一的に記憶手段１０に接続
可能としている。
【００１１】更にまた、所定の信号入力と連動してバス
幅を１６ビットまたは８ビットに切換可能としたＣＰＵ
１１に対して接続されるメモリ装置である場合、８ビッ
トのバス幅を有する記憶手段１０と、ＣＰＵ１１と記憶
手段１０間のデータバス１２中に介装される切換手段１
３とを備えることが可能である。また、上記ＣＰＵ１１
を８ビットのバス幅への切り換え時におけるデータバス
ラインＡの内、その一部のラインＡ１をＣＰＵ１１側か
ら記憶手段１０側へ直接的に接続する一方、上記８ビッ
トのバス幅時におけるデータバスラインＡの中の残りの
ラインＡ２と、ＣＰＵ１１側の全データバスライン中で
データバスラインＡの残りのデータバスラインＢの一部
または全部のラインＢ１とを、切換手段１３において上
記信号入力と連動して選択的に記憶手段１０に接続可能
としている。この場合、図３の様に、上記した記憶手段
１０をビデオメモリとし、切換手段１３を双方向型のマ
ルチプレクサで構成することが可能である。
幅を１６ビットまたは８ビットに切換可能としたＣＰＵ
１１に対して接続されるメモリ装置である場合、８ビッ
トのバス幅を有する記憶手段１０と、ＣＰＵ１１と記憶
手段１０間のデータバス１２中に介装される切換手段１
３とを備えることが可能である。また、上記ＣＰＵ１１
を８ビットのバス幅への切り換え時におけるデータバス
ラインＡの内、その一部のラインＡ１をＣＰＵ１１側か
ら記憶手段１０側へ直接的に接続する一方、上記８ビッ
トのバス幅時におけるデータバスラインＡの中の残りの
ラインＡ２と、ＣＰＵ１１側の全データバスライン中で
データバスラインＡの残りのデータバスラインＢの一部
または全部のラインＢ１とを、切換手段１３において上
記信号入力と連動して選択的に記憶手段１０に接続可能
としている。この場合、図３の様に、上記した記憶手段
１０をビデオメモリとし、切換手段１３を双方向型のマ
ルチプレクサで構成することが可能である。
【００１２】上記した構成により、データラインＡ１は
ＣＰＵ１１と記憶手段１０間で直結され、データバス幅
の変更に拘らず常に有効なデータラインとして両者間で
データの受け渡しを行う。しかし残りのデータラインＡ
２とＢとは、そのバス幅の変更あるいは使用するデータ
におけるビット構成の変更に対応して切換手段１３にお
いて選択され、必要なデータラインのみがＣＰＵ１１と
記憶手段１０間で接続されてデータの受け渡しが行われ
るのである。
ＣＰＵ１１と記憶手段１０間で直結され、データバス幅
の変更に拘らず常に有効なデータラインとして両者間で
データの受け渡しを行う。しかし残りのデータラインＡ
２とＢとは、そのバス幅の変更あるいは使用するデータ
におけるビット構成の変更に対応して切換手段１３にお
いて選択され、必要なデータラインのみがＣＰＵ１１と
記憶手段１０間で接続されてデータの受け渡しが行われ
るのである。
【００１３】
【発明の効果】本発明は上記の如く、データバス１２中
に切換手段１３を介装し、ＣＰＵ１１と記憶手段１０間
におけるバスラインの接続構成を変更できる様に構成し
たので、使用するデータのビット構成の変更に即応し
て、容易に回路構成を変更が行われる。
に切換手段１３を介装し、ＣＰＵ１１と記憶手段１０間
におけるバスラインの接続構成を変更できる様に構成し
たので、使用するデータのビット構成の変更に即応し
て、容易に回路構成を変更が行われる。
【００１４】また、ＣＰＵ１１にバス幅の変更ができる
ものを使用することにより、使用する基板面積を最小限
に抑制しながら、メモリチップを有効に利用できるとと
もに、使用するデータにおけるビット構成の変化に即応
して、容易に回路構成の変更が図れる。
ものを使用することにより、使用する基板面積を最小限
に抑制しながら、メモリチップを有効に利用できるとと
もに、使用するデータにおけるビット構成の変化に即応
して、容易に回路構成の変更が図れる。
【００１５】
【発明の実施の形態】以下本発明を、図３に示す汎用的
なマイコン装置におけるＣＰＵ１１とビデオメモリ１４
間のデータバス１２に実施した一例に基づいて説明する
がこれに限らず、専用あるいは汎用を問わず、各種のマ
イコン応用装置に対しても略同様に実施できることは勿
論である。なお、その他の回路構成については従来の装
置と略同様なので、以下においてはその説明を省略す
る。
なマイコン装置におけるＣＰＵ１１とビデオメモリ１４
間のデータバス１２に実施した一例に基づいて説明する
がこれに限らず、専用あるいは汎用を問わず、各種のマ
イコン応用装置に対しても略同様に実施できることは勿
論である。なお、その他の回路構成については従来の装
置と略同様なので、以下においてはその説明を省略す
る。
【００１６】本発明に使用するＣＰＵ１１は、そのデー
タバスラインが通常は１６ビットであるが、切換端子Ｓ
に印加する信号のレベル変化に対応して、１６ビット構
成から８ビット構成のものに切り換わる、所謂「ダイナ
ミック・バス・サイジング」機能を有するものが使用さ
れる。一方、ビデオメモリ１４は８ビットのデータバス
サイズを有する１チップ構成のダイナミックＲＡＭが使
用され、更にデータバス１２中には後記する切換部１５
が介装されている。
タバスラインが通常は１６ビットであるが、切換端子Ｓ
に印加する信号のレベル変化に対応して、１６ビット構
成から８ビット構成のものに切り換わる、所謂「ダイナ
ミック・バス・サイジング」機能を有するものが使用さ
れる。一方、ビデオメモリ１４は８ビットのデータバス
サイズを有する１チップ構成のダイナミックＲＡＭが使
用され、更にデータバス１２中には後記する切換部１５
が介装されている。
【００１７】ここで、ビデオメモリ１４上における１ピ
クセル分のデータを、図２（ａ）の様に４ビットで表現
するとともに、カラー用データにあってはＲ・Ｇ・Ｂの
３原色に加えて点滅状態を指示するＢＬとで４ビット全
部を使用する場合を例示している。それに対し、モノク
ロ表示用のデータにあっては、前記したカラー用データ
との整合性を保つためにデータ自体は４ビットで構成す
るが、最初の２ビットは使用せず、残りの２ビットをデ
ータビットＷと点滅指示のためのビットＢＬとして使用
している。
クセル分のデータを、図２（ａ）の様に４ビットで表現
するとともに、カラー用データにあってはＲ・Ｇ・Ｂの
３原色に加えて点滅状態を指示するＢＬとで４ビット全
部を使用する場合を例示している。それに対し、モノク
ロ表示用のデータにあっては、前記したカラー用データ
との整合性を保つためにデータ自体は４ビットで構成す
るが、最初の２ビットは使用せず、残りの２ビットをデ
ータビットＷと点滅指示のためのビットＢＬとして使用
している。
【００１８】更にデータバス１２は標準で１６ビット幅
であるため、データは図２（ｂ）の様に４ピクセル分が
一度に処理される。しかしながら、モノクロ表示用のデ
ータにあっては、第２・３・６・７・１０・１１・１４
・１５ビット目のデータのみが有効である。また、デー
タバス１２を８ビット幅に縮小した場合にあっては、前
記１６ビット中における０〜７ビット間のみが有効とな
り、更にモノクロ表示データにあっては、第２・３・６
・７ビット目のデータのみが有効となる。
であるため、データは図２（ｂ）の様に４ピクセル分が
一度に処理される。しかしながら、モノクロ表示用のデ
ータにあっては、第２・３・６・７・１０・１１・１４
・１５ビット目のデータのみが有効である。また、デー
タバス１２を８ビット幅に縮小した場合にあっては、前
記１６ビット中における０〜７ビット間のみが有効とな
り、更にモノクロ表示データにあっては、第２・３・６
・７ビット目のデータのみが有効となる。
【００１９】そこで、データバス１２が接続されるビデ
オメモリ１４側のＤ０〜Ｄ３端子に対し、ＣＰＵ１１側
におけるＤ２・Ｄ３・Ｄ６およびＤ７の端子から伸びる
バスラインを直接的に接続することにより、データバス
幅が１６ビットか８ビットか、あるいはカラー表示かモ
ノクロ表示かに拘らず常に有効なビット位置のデータを
ビデオメモリ１４側と受け渡しできる様にしている。
オメモリ１４側のＤ０〜Ｄ３端子に対し、ＣＰＵ１１側
におけるＤ２・Ｄ３・Ｄ６およびＤ７の端子から伸びる
バスラインを直接的に接続することにより、データバス
幅が１６ビットか８ビットか、あるいはカラー表示かモ
ノクロ表示かに拘らず常に有効なビット位置のデータを
ビデオメモリ１４側と受け渡しできる様にしている。
【００２０】切換部１５は、第１〜第４の４組の双方型
マルチプレクサ１６ａ・１６ｂ・１６ｃ・１６ｄから構
成される。各双方型マルチプレクサ１６は、図４にその
構成を詳細に示す如く、２入力１出力タイプの単方向型
マルチプレクサ１７を使用し、その出力側に介装したア
ナログスイッチ１８をデータの書込信号によりオンさ
せ、出力側から２つの入力側に向けて接続したアナログ
スイッチ１９・２０を読出信号の入力と連動してオンさ
せる様に構成している。
マルチプレクサ１６ａ・１６ｂ・１６ｃ・１６ｄから構
成される。各双方型マルチプレクサ１６は、図４にその
構成を詳細に示す如く、２入力１出力タイプの単方向型
マルチプレクサ１７を使用し、その出力側に介装したア
ナログスイッチ１８をデータの書込信号によりオンさ
せ、出力側から２つの入力側に向けて接続したアナログ
スイッチ１９・２０を読出信号の入力と連動してオンさ
せる様に構成している。
【００２１】したがって、マルチプレクサ１７のＳ端子
に印加される信号に対応して、「１」または「０」端子
が択一的に出力側と接続される。ここで、上記した入力
端をＣＰＵ１１側に接続し、出力端をビデオメモリ１４
に接続することにより、データの書込み時および読み出
し時には、アナログスイッチ１８および１９・２０で分
離された個別のルートを介して、ＣＰＵ１１とビデオメ
モリ１４は双方向に接続されるのである。
に印加される信号に対応して、「１」または「０」端子
が択一的に出力側と接続される。ここで、上記した入力
端をＣＰＵ１１側に接続し、出力端をビデオメモリ１４
に接続することにより、データの書込み時および読み出
し時には、アナログスイッチ１８および１９・２０で分
離された個別のルートを介して、ＣＰＵ１１とビデオメ
モリ１４は双方向に接続されるのである。
【００２２】具体的には、第１〜第４の双方型マルチプ
レクサ１６ａ・１６ｂ・１６ｃ・１６ｄにおける各
「０」側入力端には、１６ビットのデータ幅時における
モノクロデータの有効ビットである、第１０・１１・１
４・１５ビット目に対応するＣＰＵ１１側のＤ１０・Ｄ
１１・Ｄ１４・Ｄ１５の各ラインが接続される。
レクサ１６ａ・１６ｂ・１６ｃ・１６ｄにおける各
「０」側入力端には、１６ビットのデータ幅時における
モノクロデータの有効ビットである、第１０・１１・１
４・１５ビット目に対応するＣＰＵ１１側のＤ１０・Ｄ
１１・Ｄ１４・Ｄ１５の各ラインが接続される。
【００２３】一方、第１〜第４の双方型マルチプレクサ
１６ａ・１６ｂ・１６ｃ・１６ｄにおける各「１」側入
力端には、８ビットのデータ幅における残りのビット位
置である第０・１・４・５ビット目に対応するＣＰＵ１
１側のＤ０・Ｄ１・Ｄ４・Ｄ５の各ラインが接続され
る。
１６ａ・１６ｂ・１６ｃ・１６ｄにおける各「１」側入
力端には、８ビットのデータ幅における残りのビット位
置である第０・１・４・５ビット目に対応するＣＰＵ１
１側のＤ０・Ｄ１・Ｄ４・Ｄ５の各ラインが接続され
る。
【００２４】したがって、ＣＰＵ１１を１６ビットバス
構成として使用した場合にあっては、双方型マルチプレ
クサ１６の「０」端子が選択され、ＣＰＵ１１側におけ
るＤ２・Ｄ３・Ｄ６・Ｄ７・Ｄ１０・Ｄ１１・Ｄ１４・
Ｄ１５がビデオメモリ１４側のＤ０〜Ｄ７に接続される
結果、モノクロ表示時における４ピクセル分のデータが
同時に読み書きできる。
構成として使用した場合にあっては、双方型マルチプレ
クサ１６の「０」端子が選択され、ＣＰＵ１１側におけ
るＤ２・Ｄ３・Ｄ６・Ｄ７・Ｄ１０・Ｄ１１・Ｄ１４・
Ｄ１５がビデオメモリ１４側のＤ０〜Ｄ７に接続される
結果、モノクロ表示時における４ピクセル分のデータが
同時に読み書きできる。
【００２５】一方、ＣＰＵ１１を８ビットバス構成とし
て使用した場合にあっては、ＣＰＵ１１側のＤ０〜Ｄ７
がビデオメモリ１４側のＤ０〜Ｄ７に接続される結果、
カラーおよびモノクロ表示時における２ピクセル分のデ
ータが同時に読み書きできるのである。
て使用した場合にあっては、ＣＰＵ１１側のＤ０〜Ｄ７
がビデオメモリ１４側のＤ０〜Ｄ７に接続される結果、
カラーおよびモノクロ表示時における２ピクセル分のデ
ータが同時に読み書きできるのである。
【００２６】なお、上記した各表示データにおけるビッ
ト構成は一例であって、そのビット構成に対応してデー
タバス１２の接続ラインあるいは接続位置は、適宜変更
して実施できることは勿論である。
ト構成は一例であって、そのビット構成に対応してデー
タバス１２の接続ラインあるいは接続位置は、適宜変更
して実施できることは勿論である。
【図１】本発明の構成を概略的に示す説明図である。
【図２】表示データにおけるビット構成の一例を示す説
明図であって、（ａ）は１ピクセル分のデータを、
（ｂ）は１６ビット幅のデータバス中における４ピクセ
ル分の表示データの位置関係を示す。
明図であって、（ａ）は１ピクセル分のデータを、
（ｂ）は１６ビット幅のデータバス中における４ピクセ
ル分の表示データの位置関係を示す。
【図３】本発明を実施した一例を示す全体的なブロック
図である。
図である。
【図４】切換部に使用する双方向型マルチプレクサの一
例を示すブロック図である。
例を示すブロック図である。
１０ 記憶手段 １１ ＣＰＵ １２ データバス １３ 切換手段 １４ ビデオメモリ １５ 切換部 １６ 双方向型マルチプレクサ １７ 単方向型マルチプレクサ １８ アナログスイッチ １９ アナログスイッチ ２０ アナログスイッチ
Claims (4)
- 【請求項１】 記憶手段（１０）と、該記憶手段（１
０）とＣＰＵ（１１）間を接続するデータバス（１２）
中に介装される切換手段（１３）とを備え、 上記切換手段（１３）が、所定の切換動作と連動して、
上記データバス（１２）を構成するバスラインの接続関
係を変更可能としたことを特徴とするメモリ装置。 - 【請求項２】 所定の信号入力と連動してバス幅を複数
段階に切換可能としたＣＰＵ（１１）に対して接続され
るメモリ装置であって、 ＣＰＵ（１１）側において切り替えられる最狭のバス幅
と同一のバス幅を有する記憶手段（１０）と、 ＣＰＵ（１１）と記憶手段（１０）間のデータバス（１
２）中に介装される切換手段（１３）とを備え、 上記最狭のバス幅時におけるバスラインＡの内、その一
部のラインＡ１をＣＰＵ（１１）側から記憶手段（１
０）側へ直接的に接続する一方、 上記最狭のバス幅時におけるバスラインＡの中の残りの
ラインＡ２と、ＣＰＵ（１１）側の全バスライン中にお
けるバスラインＡの残りのバスラインＢとを、上記切換
手段（１３）において上記信号入力と連動して択一的に
記憶手段（１０）に接続可能としたことを特徴とするメ
モリ装置。 - 【請求項３】 所定の信号入力と連動してバス幅を１６
ビットまたは８ビットに切換可能としたＣＰＵ（１１）
に対して接続されるメモリ装置であって、 ８ビットのバス幅を有する記憶手段（１０）と、 ＣＰＵ（１１）と記憶手段（１０）間のデータバス（１
２）中に介装される切換手段（１３）とを備え、 上記ＣＰＵ（１１）を８ビットのバス幅に切換時におけ
るデータバスラインＡの内、その一部のラインＡ１をＣ
ＰＵ（１１）側から記憶手段（１０）側へ直接的に接続
する一方、 上記８ビットのバス幅時におけるデータバスラインＡの
中の残りのラインＡ２と、ＣＰＵ（１１）側の全データ
バスライン中でデータバスラインＡの残りのデータバス
ラインＢの一部または全部のラインとを、切換手段（１
３）において上記信号入力と連動して択一的にメモリ手
段に接続可能としたことを特徴とするメモリ装置。 - 【請求項４】 上記した記憶手段（１０）はビデオメモ
リであり、切換手段（１３）は双方向型のマルチプレク
サである請求項３記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3542696A JPH09204354A (ja) | 1996-01-29 | 1996-01-29 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3542696A JPH09204354A (ja) | 1996-01-29 | 1996-01-29 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09204354A true JPH09204354A (ja) | 1997-08-05 |
Family
ID=12441546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3542696A Pending JPH09204354A (ja) | 1996-01-29 | 1996-01-29 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09204354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7991938B2 (en) | 2006-07-26 | 2011-08-02 | Samsung Electronics Co., Ltd. | Bus width configuration circuit, display device, and method configuring bus width |
-
1996
- 1996-01-29 JP JP3542696A patent/JPH09204354A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7991938B2 (en) | 2006-07-26 | 2011-08-02 | Samsung Electronics Co., Ltd. | Bus width configuration circuit, display device, and method configuring bus width |
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