JPH09186340A - 半導体装置および液晶表示装置 - Google Patents
半導体装置および液晶表示装置Info
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Abstract
(57)【要約】
【課題】 チャネルストップ層は十分な深さと濃度を得
るために、イオン注入に時間がかかる。ソース・ドレイ
ンとなる濃いｎ層とチャネルストップ層の間は間隔をあ
ける必要がある。 【解決手段】 ソース領域及びドレイン領域104，105と
なる不純物拡散領域及びゲート電極103、該ゲート電極
下のチャネル領域102をもち、前記チャネル領域102、ド
レイン領域105、ソース領域104の外周の少なくとも一部
に絶縁層110がある半導体装置において、前記ゲート電
極の電位を与える配線103又は、前記ソース、ドレイン
領域の少なくとも一方及びゲート電極の電位を与える各
配線103，108が、前記ソース、ドレイン領域とは異なる
導電型の前記チャネル領域より濃い不純物拡散領域109
上を通っている。そして、前記不純物拡散領域109は、
前記絶縁層110の薄いところの直下にある。
るために、イオン注入に時間がかかる。ソース・ドレイ
ンとなる濃いｎ層とチャネルストップ層の間は間隔をあ
ける必要がある。 【解決手段】 ソース領域及びドレイン領域104，105と
なる不純物拡散領域及びゲート電極103、該ゲート電極
下のチャネル領域102をもち、前記チャネル領域102、ド
レイン領域105、ソース領域104の外周の少なくとも一部
に絶縁層110がある半導体装置において、前記ゲート電
極の電位を与える配線103又は、前記ソース、ドレイン
領域の少なくとも一方及びゲート電極の電位を与える各
配線103，108が、前記ソース、ドレイン領域とは異なる
導電型の前記チャネル領域より濃い不純物拡散領域109
上を通っている。そして、前記不純物拡散領域109は、
前記絶縁層110の薄いところの直下にある。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及び液晶
表示装置に係わり、特にソース領域及びドレイン領域と
なる不純物拡散領域及びゲート電極、該ゲート電極下の
チャネル領域をもつ半導体装置及びそれを用いた液晶表
示装置に関わるものである。
表示装置に係わり、特にソース領域及びドレイン領域と
なる不純物拡散領域及びゲート電極、該ゲート電極下の
チャネル領域をもつ半導体装置及びそれを用いた液晶表
示装置に関わるものである。
【０００２】
【従来の技術】図８（ａ）に従来の半導体装置の平面図
を示す。図８（ｂ）は図８（ａ）のｄ−ｄ′断面図であ
る。図８（ｂ）の断面図中、鎖線はｄ−ｄ′の折れ曲っ
ている部分を表す。ここでは、ｎタイプ基板上にｎタイ
プＭＯＳトランジスタを形成した例について説明する。
８０１はアクティブ領域８０２を選択酸化により形成す
る前に形成されたｐウェルである。８０３はゲート電極
（たとえばＰｏｌｙシリコン）であり、ゲート電極とア
クティブ領域で外周が規定されるようにソース・ドレイ
ン領域の濃いｎ層８０４、８０５が形成されており、コ
ンタクト８０６により金属配線と接続されている（この
図では金属配線は省略されている。）。また、ｐウェル
の電位を固定するために、アクティブ領域がトランジス
タと同じｐウェル内に設けられ、濃いｐ層８０７が形成
されてコンタクトにより電位が与えられている。また、
ゲート電極の配線の電界により、選択酸化膜下の半導体
領域に寄生ＭＯＳトランジスタがオンし、ドレインと基
板あるいはドレインと隣接するトランジスタの、ソース
またはドレインがリークすることを阻止するため、くわ
えて、ソース、ドレイン領域の濃いｎ層、ｐウェル、ｎ
基板の間に構成される寄生バイポーラトランジスタの動
作を阻止するために、チャネルストップ層８０８がアク
ティブ領域形成前に形成されている。
を示す。図８（ｂ）は図８（ａ）のｄ−ｄ′断面図であ
る。図８（ｂ）の断面図中、鎖線はｄ−ｄ′の折れ曲っ
ている部分を表す。ここでは、ｎタイプ基板上にｎタイ
プＭＯＳトランジスタを形成した例について説明する。
８０１はアクティブ領域８０２を選択酸化により形成す
る前に形成されたｐウェルである。８０３はゲート電極
（たとえばＰｏｌｙシリコン）であり、ゲート電極とア
クティブ領域で外周が規定されるようにソース・ドレイ
ン領域の濃いｎ層８０４、８０５が形成されており、コ
ンタクト８０６により金属配線と接続されている（この
図では金属配線は省略されている。）。また、ｐウェル
の電位を固定するために、アクティブ領域がトランジス
タと同じｐウェル内に設けられ、濃いｐ層８０７が形成
されてコンタクトにより電位が与えられている。また、
ゲート電極の配線の電界により、選択酸化膜下の半導体
領域に寄生ＭＯＳトランジスタがオンし、ドレインと基
板あるいはドレインと隣接するトランジスタの、ソース
またはドレインがリークすることを阻止するため、くわ
えて、ソース、ドレイン領域の濃いｎ層、ｐウェル、ｎ
基板の間に構成される寄生バイポーラトランジスタの動
作を阻止するために、チャネルストップ層８０８がアク
ティブ領域形成前に形成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、図８の
構成では以下の問題が生じる。チャネルストップ層８０
８は選択酸化より前に形成する必要があり、十分な深さ
と濃度を得るために、イオン注入に時間がかかるという
プロセス上の課題がある。また、濃いｎ層８０４、８０
５とチャネルストップ層８０８の間はソース、ドレイン
とウェル間の耐圧を維持するために間隔をあける必要が
ある。この間隔は実使用バイアス条件でもソース、ドレ
イン領域から広がる空乏層がチャネルストップ領域に達
しない距離以上あけることが望ましい。このために、ト
ランジスタのサイズが大きくなり、回路の高集積化を阻
むことになる。また、ゲート電極８０３の下では、トラ
ンジスタがオンするバイアス条件の際には、ゲート電極
の電界の影響により反転領域８０９が形成される。この
際に選択酸化の際のバーズビーク下にもゲート電極の電
界の影響があり、反転領域８０９、ｐウェル８０１、ｎ
タイプ基板との間の寄生バイポーラトランジスタ８１０
が動作することによって、ラッチアップ等の回路の異常
動作の原因となる。
構成では以下の問題が生じる。チャネルストップ層８０
８は選択酸化より前に形成する必要があり、十分な深さ
と濃度を得るために、イオン注入に時間がかかるという
プロセス上の課題がある。また、濃いｎ層８０４、８０
５とチャネルストップ層８０８の間はソース、ドレイン
とウェル間の耐圧を維持するために間隔をあける必要が
ある。この間隔は実使用バイアス条件でもソース、ドレ
イン領域から広がる空乏層がチャネルストップ領域に達
しない距離以上あけることが望ましい。このために、ト
ランジスタのサイズが大きくなり、回路の高集積化を阻
むことになる。また、ゲート電極８０３の下では、トラ
ンジスタがオンするバイアス条件の際には、ゲート電極
の電界の影響により反転領域８０９が形成される。この
際に選択酸化の際のバーズビーク下にもゲート電極の電
界の影響があり、反転領域８０９、ｐウェル８０１、ｎ
タイプ基板との間の寄生バイポーラトランジスタ８１０
が動作することによって、ラッチアップ等の回路の異常
動作の原因となる。
【０００４】
【課題を解決するための手段】本発明者は、以上の問題
を解決するために鋭意努力した結果、以下の発明を得
た。すなわち、本発明の半導体装置は、ソース領域及び
ドレイン領域となる不純物拡散領域及びゲート電極、該
ゲート電極下のチャネル領域をもち、前記チャネル領
域、前記ドレイン領域、前記ソース領域の外周の少なく
とも一部に絶縁層がある半導体装置において、ソース、
ドレイン、ゲート電極の電位を与える配線の少なくとも
１つが、前記ソース、ドレイン領域とは異なる導電型の
前記チャネル領域より濃い不純物拡散領域上を通ってお
り、前記濃い不純物拡散領域は、前記絶縁層の薄いとこ
ろの直下にあることを特徴とする。
を解決するために鋭意努力した結果、以下の発明を得
た。すなわち、本発明の半導体装置は、ソース領域及び
ドレイン領域となる不純物拡散領域及びゲート電極、該
ゲート電極下のチャネル領域をもち、前記チャネル領
域、前記ドレイン領域、前記ソース領域の外周の少なく
とも一部に絶縁層がある半導体装置において、ソース、
ドレイン、ゲート電極の電位を与える配線の少なくとも
１つが、前記ソース、ドレイン領域とは異なる導電型の
前記チャネル領域より濃い不純物拡散領域上を通ってお
り、前記濃い不純物拡散領域は、前記絶縁層の薄いとこ
ろの直下にあることを特徴とする。
【０００５】ここで、前記電位を与える配線が、ゲート
電極に電位を与える配線であるとき、前記ゲート電極の
電位を与える配線の幅を、前記濃い不純物拡散領域上に
おいて、該濃い不純物拡散領域の横方向拡散長の２倍よ
り小さくするといい。また、前記ゲート電極の電位を与
える配線が前記濃い不純物拡散領域上を通る箇所におい
て、前記ゲート電極とは異なる導電性材料によって構成
されているといい。
電極に電位を与える配線であるとき、前記ゲート電極の
電位を与える配線の幅を、前記濃い不純物拡散領域上に
おいて、該濃い不純物拡散領域の横方向拡散長の２倍よ
り小さくするといい。また、前記ゲート電極の電位を与
える配線が前記濃い不純物拡散領域上を通る箇所におい
て、前記ゲート電極とは異なる導電性材料によって構成
されているといい。
【０００６】また、前記濃い不純物拡散領域はトランジ
スタ構成部の周囲を囲むように設けられていてもいい。
また、本発明の半導体装置を液晶表示装置に用いること
もできる。また、同じパターンの繰り返しである領域を
もち、その領域に信号を書き込み、或いは読み出すため
の回路を周囲にもつ半導体装置において、前記繰り返し
パターンを構成するトランジスタが前記の半導体装置よ
りなってもいい。
スタ構成部の周囲を囲むように設けられていてもいい。
また、本発明の半導体装置を液晶表示装置に用いること
もできる。また、同じパターンの繰り返しである領域を
もち、その領域に信号を書き込み、或いは読み出すため
の回路を周囲にもつ半導体装置において、前記繰り返し
パターンを構成するトランジスタが前記の半導体装置よ
りなってもいい。
【０００７】
〔作用〕本発明は、ソース、ドレイン、ゲート電極の少
なくとも１つの配線が、ソース、ドレイン領域とは異な
る導電型の前記チャネル領域より濃い不純物濃度をもつ
アクティブ領域の上を通るように配置することにより、
サイズの縮小により高集積化が可能で、寄生バイポーラ
トランジスタの動作を阻止し、ソース、ドレイン電極と
基板との間のリーク電流の発生や回路の異常動作を阻止
したトランジスタを提供するものである。また、素子を
分離する絶縁膜の薄いところに、チャネルストップ層を
設けるので、イオン注入の深さを小さくすることができ
る。また、ｎＭＯＳトランジスタのチャネルストップ層
に、ｐ型の高濃度層を使うが、このｐ型の高濃度層を作
るのと同時に、ｐＭＯＳトランジスタのソース・ドレイ
ン領域を作ることができる。また、不純物の導電型を逆
にしても同様である。
なくとも１つの配線が、ソース、ドレイン領域とは異な
る導電型の前記チャネル領域より濃い不純物濃度をもつ
アクティブ領域の上を通るように配置することにより、
サイズの縮小により高集積化が可能で、寄生バイポーラ
トランジスタの動作を阻止し、ソース、ドレイン電極と
基板との間のリーク電流の発生や回路の異常動作を阻止
したトランジスタを提供するものである。また、素子を
分離する絶縁膜の薄いところに、チャネルストップ層を
設けるので、イオン注入の深さを小さくすることができ
る。また、ｎＭＯＳトランジスタのチャネルストップ層
に、ｐ型の高濃度層を使うが、このｐ型の高濃度層を作
るのと同時に、ｐＭＯＳトランジスタのソース・ドレイ
ン領域を作ることができる。また、不純物の導電型を逆
にしても同様である。
【０００８】素子を分離する絶縁層の厚いところの膜厚
としては、２０００〜２００００Åが望ましく、さらに
は４０００〜１００００Åが望ましい。また、素子を分
離する絶縁層の薄いところ、つまりチャネルストップ層
の直上の絶縁層の膜厚はトランジスタのゲート酸化膜と
同時に形成することが可能であり、５０〜２０００Åが
望ましく、さらには、１００〜１０００Åが望ましい。
としては、２０００〜２００００Åが望ましく、さらに
は４０００〜１００００Åが望ましい。また、素子を分
離する絶縁層の薄いところ、つまりチャネルストップ層
の直上の絶縁層の膜厚はトランジスタのゲート酸化膜と
同時に形成することが可能であり、５０〜２０００Åが
望ましく、さらには、１００〜１０００Åが望ましい。
【０００９】本発明によれば、チャネルストップ層を作
るために、特別な工程を行うことがないので、プロセス
が楽である。また、トランジスタの配線下にソース、ド
レインとは異なる導電型の濃い不純物領域を設けること
により、サイズの縮小が可能で、回路の誤動作が起こり
にくく、高い動作電圧まで使用可能な半導体装置を得る
ことができる。そのことにより、高い集積度をもち、製
造工程が簡略化できることから安価な半導体装置を得る
ことができる。また、本発明による半導体装置を液晶表
示装置に応用した場合には、高精細で安価な液晶表示装
置を得ることができる。 〔発明の実施の形態〕以下、図面を用いて本発明の実施
形態について説明する。 （第一の実施形態）図１（ａ）に本発明による第一の実
施形態の平面図を、図１（ｂ）に図１（ａ）のａ−ａ′
断面図を示す。図１（ｂ）の断面図中の鎖線は、ａ−
ａ′の折れ曲っている部分を表す。ここでは、ｎタイプ
基板上にｎタイプＭＯＳトランジスタを構成した場合に
ついて説明する。１０１はｐウェルであり、ｐウェル中
にアクティブ領域１０２が存在する。ｐウェル１０１は
ｐ- あるいはｐ--となっている。１０３はゲート電極及
びその配線であり、１０４、１０５はそれぞれ濃いｎ層
で形成されたソース及びドレイン領域である。１０６は
ソース、ドレイン耐圧を向上するために注入する薄いｎ
層のマスクパターンであり、ゲートセルフアラインで注
入するため、ゲート電極下以外のアクティブ領域表面に
より薄いｎ層が形成される。ソース、ドレイン領域１０
４、１０５はコンタクト１０７を介して、金属配線（た
とえば、アルミ配線）１０８と接続されている。ゲート
電極の配線は濃いｐ層１０９の上を通っている。この実
施形態では、濃いｐ層１０９にはコンタクト１０７によ
って配線１０８からウェル電位が与えられており、ウェ
ル電位固定のための濃いｐ層の役割を兼ねており、トラ
ンジスタの小型化を図っているが、ウェル電位固定のた
めのコンタクトを別に設けるかあるいは設けなかったと
しても本発明の効果は有効である。図１（ｂ）の断面構
造を得るためには、濃いｐ層のイオン注入をゲート電極
形成前に行なえばよい。ＣＭＯＳ構成とする場合、ウェ
ルコンタクトを取るための濃いｐ層とｐタイプＭＯＳト
ランジスタのソース、ドレイン領域を同一のプロセスで
形成することによりプロセスを簡略化することができる
が、本実施形態においては、耐圧向上のための薄いｐ層
をゲートセルフアラインで注入することにより、トラン
ジスタの性能を悪化させることなく本発明の効果を得る
ことが可能である。
るために、特別な工程を行うことがないので、プロセス
が楽である。また、トランジスタの配線下にソース、ド
レインとは異なる導電型の濃い不純物領域を設けること
により、サイズの縮小が可能で、回路の誤動作が起こり
にくく、高い動作電圧まで使用可能な半導体装置を得る
ことができる。そのことにより、高い集積度をもち、製
造工程が簡略化できることから安価な半導体装置を得る
ことができる。また、本発明による半導体装置を液晶表
示装置に応用した場合には、高精細で安価な液晶表示装
置を得ることができる。 〔発明の実施の形態〕以下、図面を用いて本発明の実施
形態について説明する。 （第一の実施形態）図１（ａ）に本発明による第一の実
施形態の平面図を、図１（ｂ）に図１（ａ）のａ−ａ′
断面図を示す。図１（ｂ）の断面図中の鎖線は、ａ−
ａ′の折れ曲っている部分を表す。ここでは、ｎタイプ
基板上にｎタイプＭＯＳトランジスタを構成した場合に
ついて説明する。１０１はｐウェルであり、ｐウェル中
にアクティブ領域１０２が存在する。ｐウェル１０１は
ｐ- あるいはｐ--となっている。１０３はゲート電極及
びその配線であり、１０４、１０５はそれぞれ濃いｎ層
で形成されたソース及びドレイン領域である。１０６は
ソース、ドレイン耐圧を向上するために注入する薄いｎ
層のマスクパターンであり、ゲートセルフアラインで注
入するため、ゲート電極下以外のアクティブ領域表面に
より薄いｎ層が形成される。ソース、ドレイン領域１０
４、１０５はコンタクト１０７を介して、金属配線（た
とえば、アルミ配線）１０８と接続されている。ゲート
電極の配線は濃いｐ層１０９の上を通っている。この実
施形態では、濃いｐ層１０９にはコンタクト１０７によ
って配線１０８からウェル電位が与えられており、ウェ
ル電位固定のための濃いｐ層の役割を兼ねており、トラ
ンジスタの小型化を図っているが、ウェル電位固定のた
めのコンタクトを別に設けるかあるいは設けなかったと
しても本発明の効果は有効である。図１（ｂ）の断面構
造を得るためには、濃いｐ層のイオン注入をゲート電極
形成前に行なえばよい。ＣＭＯＳ構成とする場合、ウェ
ルコンタクトを取るための濃いｐ層とｐタイプＭＯＳト
ランジスタのソース、ドレイン領域を同一のプロセスで
形成することによりプロセスを簡略化することができる
が、本実施形態においては、耐圧向上のための薄いｐ層
をゲートセルフアラインで注入することにより、トラン
ジスタの性能を悪化させることなく本発明の効果を得る
ことが可能である。
【００１０】図１（ｂ）を用いて、本発明による第一の
実施形態の効果について説明する。本実施形態ではチャ
ネルストップの形成のための特別な工程がないため、工
程の簡略化が図れている。一方、本実施形態では選択酸
化膜下にチャネルストップ層がないため選択酸化膜の下
１１０にゲート電極１０３の電界の影響で反転層が励起
された場合、基板や隣接するトランジスタの電極とのあ
いだのリークパスが生じるが、濃いｐ層１０９により、
このパスを完全に遮断することができる。また、濃いｐ
層１０９と濃いｎ層１０５、薄いｎ層１０６の距離は耐
圧を考えても、従来のチャネルストップ領域の場合と同
程度まで近づけることが可能であり、ウェル電位固定の
ための濃いｐ領域を新たに設ける必要がないことから、
トランジスタの小型化が図れるという利点もある。本実
施形態ではｎ基板上にｎタイプＭＯＳトランジスタを構
成した場合について述べたが、ｐ基板上にｐタイプＭＯ
Ｓトランジスタを構成した場合や、ＣＭＯＳ回路に応用
した場合にも本発明の効果が得られることはいうまでも
ない。
実施形態の効果について説明する。本実施形態ではチャ
ネルストップの形成のための特別な工程がないため、工
程の簡略化が図れている。一方、本実施形態では選択酸
化膜下にチャネルストップ層がないため選択酸化膜の下
１１０にゲート電極１０３の電界の影響で反転層が励起
された場合、基板や隣接するトランジスタの電極とのあ
いだのリークパスが生じるが、濃いｐ層１０９により、
このパスを完全に遮断することができる。また、濃いｐ
層１０９と濃いｎ層１０５、薄いｎ層１０６の距離は耐
圧を考えても、従来のチャネルストップ領域の場合と同
程度まで近づけることが可能であり、ウェル電位固定の
ための濃いｐ領域を新たに設ける必要がないことから、
トランジスタの小型化が図れるという利点もある。本実
施形態ではｎ基板上にｎタイプＭＯＳトランジスタを構
成した場合について述べたが、ｐ基板上にｐタイプＭＯ
Ｓトランジスタを構成した場合や、ＣＭＯＳ回路に応用
した場合にも本発明の効果が得られることはいうまでも
ない。
【００１１】また、ｐ基板上にｎタイプＭＯＳを構成す
るなど、ウェルを形成する必要がない場合についても、
隣接するトランジスタとの間の電気的な隔離の方法とし
て、本実施形態は有効である。 （第二の実施形態）図２（ａ）及び図２（ｂ）に本発明
による第二の実施形態の説明図を示す。図２（ａ）は平
面図、図２（ｂ）は図２（ａ）のｂ−ｂ′断面図であ
る。この実施形態では、濃いｐ層をゲート電極形成後に
イオン注入により構成する場合について述べる。図２
（ａ）に示すように、ゲート電極の配線２０３が濃いｐ
領域を乗り越える場所においてはゲート電極の配線２０
３はトランジスタのゲート幅に比べて細くなっている。
この部分における配線幅を濃いｐ層の横方向の拡散長の
２倍より小さくすることで図２（ｂ）に示す構造を得る
ことができる。つまり、直接イオン注入することができ
ない配線直下にも、拡散によりｐ層を設けることができ
る。このことから、本実施形態においては濃いｐ層をゲ
ート電極形成後にイオン注入することができる。このこ
とにより、ＣＭＯＳ工程でｐＭＯＳトランジスタに耐圧
向上のための薄いｐ層がない場合においても、ゲートセ
ルフアラインでｐＭＯＳトランジスタのソース、ドレイ
ン領域を形成する工程と、ｎＭＯＳトランジスタのウェ
ル電位を固定するための濃いｐ層２０９を形成する工程
を同時にすることができる。ここでは、濃いｐ層をゲー
ト電極配線下に拡散させる場合について説明したが、不
純物のタイプをそれぞれ逆にすれば、濃いｎ層をゲート
電極配線下にいれる工程とｎＭＯＳトランジスタのソー
ス、ドレイン領域を同一工程で形成できることはいうま
でもない。また、ゲート電極配線下にはいる濃い不純物
層の電位を配線によってとらない場合でも本実施形態の
効果は有効である。 （第三の実施形態）図３（ａ）及び図３（ｂ）に本発明
による第三の実施形態の説明図を示す。図３（ａ）は平
面図、図３（ｂ）は図３（ａ）のｃ−ｃ′断面図であ
る。図３（ｂ）の断面図に示すように半導体領域までの
絶縁層の厚さは、ゲート電極材料を配線として使用して
いる部分の下の厚さ３１０より金属配線下の部分の厚さ
３１１の方が厚く、寄生ＭＯＳトランジスタのしきい値
は金属配線下の方がオンしにくくなる。しかしながら、
ドレインに高い電圧がかかる回路の場合この部分での寄
生ＭＯＳトランジスタがオンすることによる回路の不良
動作が起こることがある。本実施形態では、この問題に
関しても本発明が効果的であることを示す。この実施形
態では第一の実施形態に加えて、ソース、ドレインの金
属配線３０８の下にもゲートの配線と同様に濃いｐ層が
配置されている。このことにより、金属配線による寄生
ＭＯＳトランジスタの動作は遮断され、回路の動作不良
を阻止することができる。図３（ａ）ではソース側の金
属配線下の濃いｐ層と、ドレイン側の金属配線下の濃い
ｐ層およびゲート電極の配線下の濃いｐ層は同じアクテ
ィブ領域にあり、電位が与えられているが、それぞれ別
のアクティブ領域に分離されていたり、電位が与えられ
ていなくても本発明の効果が有効であることはいうまで
もない。 （第四の実施形態）第三の実施形態において、濃いｐ領
域を配線下のみならず、トランジスタの四辺を囲うよう
に配置することにより、本発明は更に効果的である。そ
の平面図を図４（ａ）に示す。この図ではトランジスタ
の外周は完全に濃いｐ領域４０９に囲まれている。この
ような形状にすることにより、ドレインから広がる空乏
層の幅を狭めることができ、隣接する素子との分離幅を
小さくすることが可能となる。その理由を図４（ｂ）の
断面図を用いて説明する。本発明によるトランジスタの
ドレイン４０４の外側には、隣接するトランジスタのソ
ース４１２との間を遮蔽するように濃いｐ領域４０９が
配置されている。このため、ドレイン４０４から広がる
空乏層４１３は濃いｐ領域４０９で止まり、隣接するト
ランジスタに達することがなく、回路の誤動作を阻止す
ることができる。この図では隣接するトランジスタのゲ
ート下は基板と同じ濃度になっているが、隣接するトラ
ンジスタが４０１とは異なる導電型のウェルに形成され
ている場合や、同じ導電型の異なるウェルに形成されて
いる場合、さらには同じウェル中に形成されている場合
にも本発明による効果は有効である。 （第五の実施形態）ゲート電極の配線がコンタクトを介
して金属配線にのりかえたあとで濃いｐ領域を越える構
造とすることで、本発明の効果は更に効果的である。本
実施形態では、図５に示すようにゲート電極５０３はコ
ンタクト５１０を介して金属配線５１１に乗り換えたあ
と濃いｐ領域５０９を乗り越えている。このことによ
り、ゲート配線と濃いｐ領域の間の寄生容量を減少する
ことができ、回路の高速駆動が可能となる。また、寄生
ＭＯＳトランジスタのしきい値もゲート電極の場合に比
べ金属配線の方がよりオンしにくく、さらに高い電圧ま
で正常動作が可能となる。また、本実施形態の構造で
は、第二の実施形態と同様に、濃いｐ領域のイオン注入
をゲート電極形成後に行うことができることから、第二
の実施形態で得られた効果を得ることができる。くわえ
て、本実施形態では第二の実施形態に比べてゲート電極
の寄生抵抗が著しく低下することから高速動作が可能に
なるというメリットも得られる。 （第六の実施形態）本発明による半導体装置を液晶表示
装置に応用した場合について説明する。各画素にスイッ
チを持つ液晶表示装置の例を図６に従って説明する。６
０１は表示部であり、各画素にはスイッチ６０２があり
信号線６０３から画像信号がゲート線６０４の制御によ
り液晶６０５に印加される。ゲート線６０４はシフトレ
ジスタ６０６によって、１ビット目から順にｎビット目
まで順次画素スイッチがオンする電位が与えられる。と
ころで、表示部の高精細化を行うためにｎを大きくする
場合や、１ウエハの取れ数を増やすためにチップサイズ
の縮小をねらう場合、１ビットあたりの間隔は小さくな
る。たとえば、表示部のサイズが１インチで画素数３０
万の表示装置をつくる場合、１ビットの間隔はおよそ３
０ミクロン程度になる。この間隔の中にシフトレジスタ
の回路１ビット分を納める必要があり、各トランジスタ
の分離は重要な課題となる。本発明による第一〜第五の
実施形態によるトランジスタを液晶表示装置に応用した
場合、トランジスタのサイズが小さくできることから、
ビット数を増やすことができ高精細な液晶表示装置を得
ることができる。また、チャネルストップ層の形成のた
めの特別な工程を行うことが必要ないことから、スルー
プットがよく、安価な液晶表示装置を得ることができ
る。
るなど、ウェルを形成する必要がない場合についても、
隣接するトランジスタとの間の電気的な隔離の方法とし
て、本実施形態は有効である。 （第二の実施形態）図２（ａ）及び図２（ｂ）に本発明
による第二の実施形態の説明図を示す。図２（ａ）は平
面図、図２（ｂ）は図２（ａ）のｂ−ｂ′断面図であ
る。この実施形態では、濃いｐ層をゲート電極形成後に
イオン注入により構成する場合について述べる。図２
（ａ）に示すように、ゲート電極の配線２０３が濃いｐ
領域を乗り越える場所においてはゲート電極の配線２０
３はトランジスタのゲート幅に比べて細くなっている。
この部分における配線幅を濃いｐ層の横方向の拡散長の
２倍より小さくすることで図２（ｂ）に示す構造を得る
ことができる。つまり、直接イオン注入することができ
ない配線直下にも、拡散によりｐ層を設けることができ
る。このことから、本実施形態においては濃いｐ層をゲ
ート電極形成後にイオン注入することができる。このこ
とにより、ＣＭＯＳ工程でｐＭＯＳトランジスタに耐圧
向上のための薄いｐ層がない場合においても、ゲートセ
ルフアラインでｐＭＯＳトランジスタのソース、ドレイ
ン領域を形成する工程と、ｎＭＯＳトランジスタのウェ
ル電位を固定するための濃いｐ層２０９を形成する工程
を同時にすることができる。ここでは、濃いｐ層をゲー
ト電極配線下に拡散させる場合について説明したが、不
純物のタイプをそれぞれ逆にすれば、濃いｎ層をゲート
電極配線下にいれる工程とｎＭＯＳトランジスタのソー
ス、ドレイン領域を同一工程で形成できることはいうま
でもない。また、ゲート電極配線下にはいる濃い不純物
層の電位を配線によってとらない場合でも本実施形態の
効果は有効である。 （第三の実施形態）図３（ａ）及び図３（ｂ）に本発明
による第三の実施形態の説明図を示す。図３（ａ）は平
面図、図３（ｂ）は図３（ａ）のｃ−ｃ′断面図であ
る。図３（ｂ）の断面図に示すように半導体領域までの
絶縁層の厚さは、ゲート電極材料を配線として使用して
いる部分の下の厚さ３１０より金属配線下の部分の厚さ
３１１の方が厚く、寄生ＭＯＳトランジスタのしきい値
は金属配線下の方がオンしにくくなる。しかしながら、
ドレインに高い電圧がかかる回路の場合この部分での寄
生ＭＯＳトランジスタがオンすることによる回路の不良
動作が起こることがある。本実施形態では、この問題に
関しても本発明が効果的であることを示す。この実施形
態では第一の実施形態に加えて、ソース、ドレインの金
属配線３０８の下にもゲートの配線と同様に濃いｐ層が
配置されている。このことにより、金属配線による寄生
ＭＯＳトランジスタの動作は遮断され、回路の動作不良
を阻止することができる。図３（ａ）ではソース側の金
属配線下の濃いｐ層と、ドレイン側の金属配線下の濃い
ｐ層およびゲート電極の配線下の濃いｐ層は同じアクテ
ィブ領域にあり、電位が与えられているが、それぞれ別
のアクティブ領域に分離されていたり、電位が与えられ
ていなくても本発明の効果が有効であることはいうまで
もない。 （第四の実施形態）第三の実施形態において、濃いｐ領
域を配線下のみならず、トランジスタの四辺を囲うよう
に配置することにより、本発明は更に効果的である。そ
の平面図を図４（ａ）に示す。この図ではトランジスタ
の外周は完全に濃いｐ領域４０９に囲まれている。この
ような形状にすることにより、ドレインから広がる空乏
層の幅を狭めることができ、隣接する素子との分離幅を
小さくすることが可能となる。その理由を図４（ｂ）の
断面図を用いて説明する。本発明によるトランジスタの
ドレイン４０４の外側には、隣接するトランジスタのソ
ース４１２との間を遮蔽するように濃いｐ領域４０９が
配置されている。このため、ドレイン４０４から広がる
空乏層４１３は濃いｐ領域４０９で止まり、隣接するト
ランジスタに達することがなく、回路の誤動作を阻止す
ることができる。この図では隣接するトランジスタのゲ
ート下は基板と同じ濃度になっているが、隣接するトラ
ンジスタが４０１とは異なる導電型のウェルに形成され
ている場合や、同じ導電型の異なるウェルに形成されて
いる場合、さらには同じウェル中に形成されている場合
にも本発明による効果は有効である。 （第五の実施形態）ゲート電極の配線がコンタクトを介
して金属配線にのりかえたあとで濃いｐ領域を越える構
造とすることで、本発明の効果は更に効果的である。本
実施形態では、図５に示すようにゲート電極５０３はコ
ンタクト５１０を介して金属配線５１１に乗り換えたあ
と濃いｐ領域５０９を乗り越えている。このことによ
り、ゲート配線と濃いｐ領域の間の寄生容量を減少する
ことができ、回路の高速駆動が可能となる。また、寄生
ＭＯＳトランジスタのしきい値もゲート電極の場合に比
べ金属配線の方がよりオンしにくく、さらに高い電圧ま
で正常動作が可能となる。また、本実施形態の構造で
は、第二の実施形態と同様に、濃いｐ領域のイオン注入
をゲート電極形成後に行うことができることから、第二
の実施形態で得られた効果を得ることができる。くわえ
て、本実施形態では第二の実施形態に比べてゲート電極
の寄生抵抗が著しく低下することから高速動作が可能に
なるというメリットも得られる。 （第六の実施形態）本発明による半導体装置を液晶表示
装置に応用した場合について説明する。各画素にスイッ
チを持つ液晶表示装置の例を図６に従って説明する。６
０１は表示部であり、各画素にはスイッチ６０２があり
信号線６０３から画像信号がゲート線６０４の制御によ
り液晶６０５に印加される。ゲート線６０４はシフトレ
ジスタ６０６によって、１ビット目から順にｎビット目
まで順次画素スイッチがオンする電位が与えられる。と
ころで、表示部の高精細化を行うためにｎを大きくする
場合や、１ウエハの取れ数を増やすためにチップサイズ
の縮小をねらう場合、１ビットあたりの間隔は小さくな
る。たとえば、表示部のサイズが１インチで画素数３０
万の表示装置をつくる場合、１ビットの間隔はおよそ３
０ミクロン程度になる。この間隔の中にシフトレジスタ
の回路１ビット分を納める必要があり、各トランジスタ
の分離は重要な課題となる。本発明による第一〜第五の
実施形態によるトランジスタを液晶表示装置に応用した
場合、トランジスタのサイズが小さくできることから、
ビット数を増やすことができ高精細な液晶表示装置を得
ることができる。また、チャネルストップ層の形成のた
めの特別な工程を行うことが必要ないことから、スルー
プットがよく、安価な液晶表示装置を得ることができ
る。
【００１２】図７に本発明を液晶表示装置に応用した場
合の断面図を説明する。７０１はたとえばｎタイプのシ
リコン基板であり、表示部の下はエッチングによりくり
ぬかれて表示部を光が透過するようにしてある。７０３
はｐウェルであり、駆動部のトランジスタはドレイン７
０４、ソース７０５、耐圧向上のための薄いｎ層７０
６、ゲート７０７により形成されている。また、本発明
による濃いｐ層７０８が配線７０９下に入っている。画
素のスイッチはコンタクトをとりやすくするためのＰｏ
ｌｙシリコン７１０及びチャネルとなるＰｏｌｙシリコ
ン７１１、ゲート７１２により形成される。Ｐｏｌｙシ
リコン７１０はコンタクトが十分にとれる場合にはなく
すことも可能である。画素のスイッチのドレインは配線
７１３を介して画素電極７１４に接続されている。７１
４はＩＴＯを用いて透明電極で形成することができる。
７１５は金属層で、表示部内の開口部以外の遮光、周辺
回路の遮光、また、画素電極の保持容量形成電極として
利用することができる。７１６はポリイミド膜で、ラビ
ング処理がなされている。また、対抗基板はガラス基板
７１７、ブラックマトリックス７１８、および、カラー
フィルタ７１９、平坦化膜７２０、ポリイミド７２１よ
りなる。７０１側の基板と対向基板の間に、液晶７２２
をはさみ込み図７の構成が形成されている。
合の断面図を説明する。７０１はたとえばｎタイプのシ
リコン基板であり、表示部の下はエッチングによりくり
ぬかれて表示部を光が透過するようにしてある。７０３
はｐウェルであり、駆動部のトランジスタはドレイン７
０４、ソース７０５、耐圧向上のための薄いｎ層７０
６、ゲート７０７により形成されている。また、本発明
による濃いｐ層７０８が配線７０９下に入っている。画
素のスイッチはコンタクトをとりやすくするためのＰｏ
ｌｙシリコン７１０及びチャネルとなるＰｏｌｙシリコ
ン７１１、ゲート７１２により形成される。Ｐｏｌｙシ
リコン７１０はコンタクトが十分にとれる場合にはなく
すことも可能である。画素のスイッチのドレインは配線
７１３を介して画素電極７１４に接続されている。７１
４はＩＴＯを用いて透明電極で形成することができる。
７１５は金属層で、表示部内の開口部以外の遮光、周辺
回路の遮光、また、画素電極の保持容量形成電極として
利用することができる。７１６はポリイミド膜で、ラビ
ング処理がなされている。また、対抗基板はガラス基板
７１７、ブラックマトリックス７１８、および、カラー
フィルタ７１９、平坦化膜７２０、ポリイミド７２１よ
りなる。７０１側の基板と対向基板の間に、液晶７２２
をはさみ込み図７の構成が形成されている。
【００１３】周辺部のトランジスタはｐウェル中に入っ
ているが、基板と同じタイプのＭＯＳトランジスタの場
合、ウェルを持たないことも可能である。駆動部のトラ
ンジスタは本発明による第一〜第五のいずれかの実施形
態によるトランジスタで形成することができる。また、
それらの組み合わせで回路を構成することも可能であ
る。本実施形態では、これまでの実施形態で得られた効
果に加えて以下の利点がある。一般に、液晶表示装置は
光を上からあるいは下からあてて透過光を利用すること
により表示を見る、あるいはプロジェクタであれば投射
することができる。このとき、光をあてることにより光
キャリアが発生し、周辺部のトランジスタのリーク電流
を増大させることになる。この現象により、表示ができ
ない、あるいは、所望の電圧が画素に書き込めないこと
により、コントラスト、階調の劣化という問題が発生す
る。特にプロジェクタの場合は、強い光をあてる必要が
あり、この問題は更に深刻である。この液晶表示装置の
構成でも、たとえば光を図７上からあてた場合、金属膜
７１５により回路は遮光されているが、わずかな透過光
や開口部からの回り込みにより、光キャリアの発生を完
全になくすことは困難である。しかしながら、本発明で
はトランジスタのまわりの濃い層７０８が光キャリアを
吸収することにより、光キャリアの影響をなくすことが
できる。光キャリアの吸収層は単一のタイプのみなら
ず、ｎタイプ、ｐタイプの両方を設けることによりさら
に効果的になる。また、光キャリア吸収層の電位をとる
ことにより、光キャリア吸収の効果は増大する。特に、
ｐ層を回路の最低電位、ｎ層を回路の最高電位にするこ
とによりこの効果はより効果的になる。本実施形態では
周辺回路をバルクシリコン上に形成し、表示部をくり抜
くことで透過型の液晶表示装置を実現する場合について
述べたが、画素電極を反射金属電極にして、くり抜かず
に反射型の液晶表示装置を構成することも可能である。
液晶材料についてもＴＮ液晶等の偏光を利用したものの
みならず、高分子分散型液晶を用いることも可能であ
る。これらの場合にも本発明が有効であることは言うま
でもない。
ているが、基板と同じタイプのＭＯＳトランジスタの場
合、ウェルを持たないことも可能である。駆動部のトラ
ンジスタは本発明による第一〜第五のいずれかの実施形
態によるトランジスタで形成することができる。また、
それらの組み合わせで回路を構成することも可能であ
る。本実施形態では、これまでの実施形態で得られた効
果に加えて以下の利点がある。一般に、液晶表示装置は
光を上からあるいは下からあてて透過光を利用すること
により表示を見る、あるいはプロジェクタであれば投射
することができる。このとき、光をあてることにより光
キャリアが発生し、周辺部のトランジスタのリーク電流
を増大させることになる。この現象により、表示ができ
ない、あるいは、所望の電圧が画素に書き込めないこと
により、コントラスト、階調の劣化という問題が発生す
る。特にプロジェクタの場合は、強い光をあてる必要が
あり、この問題は更に深刻である。この液晶表示装置の
構成でも、たとえば光を図７上からあてた場合、金属膜
７１５により回路は遮光されているが、わずかな透過光
や開口部からの回り込みにより、光キャリアの発生を完
全になくすことは困難である。しかしながら、本発明で
はトランジスタのまわりの濃い層７０８が光キャリアを
吸収することにより、光キャリアの影響をなくすことが
できる。光キャリアの吸収層は単一のタイプのみなら
ず、ｎタイプ、ｐタイプの両方を設けることによりさら
に効果的になる。また、光キャリア吸収層の電位をとる
ことにより、光キャリア吸収の効果は増大する。特に、
ｐ層を回路の最低電位、ｎ層を回路の最高電位にするこ
とによりこの効果はより効果的になる。本実施形態では
周辺回路をバルクシリコン上に形成し、表示部をくり抜
くことで透過型の液晶表示装置を実現する場合について
述べたが、画素電極を反射金属電極にして、くり抜かず
に反射型の液晶表示装置を構成することも可能である。
液晶材料についてもＴＮ液晶等の偏光を利用したものの
みならず、高分子分散型液晶を用いることも可能であ
る。これらの場合にも本発明が有効であることは言うま
でもない。
【００１４】本発明の第六の実施形態によれば、小型で
高精細、かつ明るい液晶表示装置を実現することによ
り、ビデオカメラのカラービューファインダーや、投射
型液晶表示装置、電子ＯＨＰ、ヘッドマウントディスプ
レイを安価に実現することが可能である。 （第七の実施形態）本発明によるトランジスタを、メモ
リ、センサなどに応用した場合について述べる。繰り返
し領域の構成を例えば図４で示した様な周囲に濃い不純
物層を持つ形状にすると、繰り返し領域全体に渡って、
濃い不純物層の骨がはしり、より低抵抗でウエル又は基
板の電位を固定することができ、ウエル又は基板の電位
変動を抑えることができる。
高精細、かつ明るい液晶表示装置を実現することによ
り、ビデオカメラのカラービューファインダーや、投射
型液晶表示装置、電子ＯＨＰ、ヘッドマウントディスプ
レイを安価に実現することが可能である。 （第七の実施形態）本発明によるトランジスタを、メモ
リ、センサなどに応用した場合について述べる。繰り返
し領域の構成を例えば図４で示した様な周囲に濃い不純
物層を持つ形状にすると、繰り返し領域全体に渡って、
濃い不純物層の骨がはしり、より低抵抗でウエル又は基
板の電位を固定することができ、ウエル又は基板の電位
変動を抑えることができる。
【００１５】このことにより以下のメリットがある。 ふられ、ノイズ等の影響を小さくすることができ
る。 光センサなどチップに光があたる使い方をする場
合、発生した光キャリアが悪影響を与える場合がある
が、本発明の場合、濃い不純物層が光キャリアを吸収す
るため、影響を抑えることができる。 ＭＯＳトランジスタのＯＮ時は、使用するバイアス
が大きいとホットキャリアが発生し、トランジスタの劣
化を引き起こしたり、ウエル電位が変動することによる
動作不良をもたらす。本実施形態では、ウエルの電位が
変動しにくく、又周囲に濃い層があるため、ホットキャ
リアを吸収しやすく、トランジスタの耐圧が向上し、高
い信頼性を得ることができる。
る。 光センサなどチップに光があたる使い方をする場
合、発生した光キャリアが悪影響を与える場合がある
が、本発明の場合、濃い不純物層が光キャリアを吸収す
るため、影響を抑えることができる。 ＭＯＳトランジスタのＯＮ時は、使用するバイアス
が大きいとホットキャリアが発生し、トランジスタの劣
化を引き起こしたり、ウエル電位が変動することによる
動作不良をもたらす。本実施形態では、ウエルの電位が
変動しにくく、又周囲に濃い層があるため、ホットキャ
リアを吸収しやすく、トランジスタの耐圧が向上し、高
い信頼性を得ることができる。
【００１６】これらにより、動作の精度が高く、信頼性
の高いメモリ、センサチップ等を実現することができ
る。
の高いメモリ、センサチップ等を実現することができ
る。
【００１７】
【発明の効果】本発明によれば、チャネルストップ層を
作るために、特別な工程を行うことがないので、プロセ
スが楽である。また、トランジスタの配線下にソース、
ドレインとは異なる導電型の濃い不純物領域を設けるこ
とにより、サイズの縮小が可能で、回路の誤動作が起こ
りにくく、高い動作電圧まで使用可能な半導体装置を得
ることができる。そのことにより、高い集積度をもち、
製造工程が簡略化できることから安価な半導体装置を得
ることができる。また、本発明による半導体装置を液晶
表示装置に応用した場合には、高精細で安価な液晶表示
装置を得ることができる。
作るために、特別な工程を行うことがないので、プロセ
スが楽である。また、トランジスタの配線下にソース、
ドレインとは異なる導電型の濃い不純物領域を設けるこ
とにより、サイズの縮小が可能で、回路の誤動作が起こ
りにくく、高い動作電圧まで使用可能な半導体装置を得
ることができる。そのことにより、高い集積度をもち、
製造工程が簡略化できることから安価な半導体装置を得
ることができる。また、本発明による半導体装置を液晶
表示装置に応用した場合には、高精細で安価な液晶表示
装置を得ることができる。
【図１】本発明の半導体装置による第１の実施形態の平
面図及び断面図である。
面図及び断面図である。
【図２】本発明の半導体装置による第２の実施形態の平
面図及び断面図である。
面図及び断面図である。
【図３】本発明の半導体装置による第３の実施形態の平
面図及び断面図である。
面図及び断面図である。
【図４】本発明の半導体装置による第４の実施形態の平
面図及び断面図である。
面図及び断面図である。
【図５】本発明の半導体装置による第５の実施形態の説
明図である。
明図である。
【図６】本発明の半導体装置による第６の実施形態の説
明図である。
明図である。
【図７】本発明の半導体装置による第６の実施形態の断
面図である。
面図である。
【図８】従来例の半導体装置による平面図及び断面図で
ある。
ある。
１０１，２０１，３０１，４０１，５０１，８０１
ｐウェル １０２，２０２，３０２，４０２，５０２，８０２
アクティブ領域 １０３，２０３，３０３，４０３，５０３，８０３
ゲート電極 １０４，２０４，３０４，４０４，５０４，８０４
ソース領域 １０５，２０５，３０５，４０５，５０５，８０５
ドレイン領域 １０６，２０６，３０６，４０６，５０６ 薄いｎ領
域 １０７，２０７，３０７，４０７，５０７，８０６
コンタクト １０８，２０８，３０８，４０８，５０８ 金属配線 １０９，２０９，３０９，４０９，５０９，８０７
濃いｐ領域 １１０ 選択酸化膜下 ３１０ ゲート電極配線下絶縁層 ３１１ 金属配線下絶縁層 ４１０ 隣接するトランジスタのゲート電極 ４１１ 隣接するトランジスタのドレイン領域 ４１２ 隣接するトランジスタのソース領域 ４１３ トランジスタのドレイン領域から広がる空乏
層 ８０８ チャネルストップ層 ８０９ 反転領域 ８１０ 寄生バイポーラトランジスタの電流パス ７０１ シリコン基板 ７０２ 選択酸化膜 ７０３ ｐウェル ７０４ ドレイン ７０５ ソース ７０６ 薄いｎ層 ７０７ ゲート ７０８ 濃いｐ層 ７０９ 配線 ７１０ Ｐｏｌｙシリコン ７１１ チャネルＰｏｌｙシリコン ７１２ 画素スイッチのゲート ７１３ 配線 ７１４ 画素電極 ７１５ 金属膜 ７１６，７２１ ポリイミド ７１７ ガラス基板 ７１８ ブラックマトリクス ７１９ カラーフィルタ ７２０ 平坦化膜 ７２２ 液晶
ｐウェル １０２，２０２，３０２，４０２，５０２，８０２
アクティブ領域 １０３，２０３，３０３，４０３，５０３，８０３
ゲート電極 １０４，２０４，３０４，４０４，５０４，８０４
ソース領域 １０５，２０５，３０５，４０５，５０５，８０５
ドレイン領域 １０６，２０６，３０６，４０６，５０６ 薄いｎ領
域 １０７，２０７，３０７，４０７，５０７，８０６
コンタクト １０８，２０８，３０８，４０８，５０８ 金属配線 １０９，２０９，３０９，４０９，５０９，８０７
濃いｐ領域 １１０ 選択酸化膜下 ３１０ ゲート電極配線下絶縁層 ３１１ 金属配線下絶縁層 ４１０ 隣接するトランジスタのゲート電極 ４１１ 隣接するトランジスタのドレイン領域 ４１２ 隣接するトランジスタのソース領域 ４１３ トランジスタのドレイン領域から広がる空乏
層 ８０８ チャネルストップ層 ８０９ 反転領域 ８１０ 寄生バイポーラトランジスタの電流パス ７０１ シリコン基板 ７０２ 選択酸化膜 ７０３ ｐウェル ７０４ ドレイン ７０５ ソース ７０６ 薄いｎ層 ７０７ ゲート ７０８ 濃いｐ層 ７０９ 配線 ７１０ Ｐｏｌｙシリコン ７１１ チャネルＰｏｌｙシリコン ７１２ 画素スイッチのゲート ７１３ 配線 ７１４ 画素電極 ７１５ 金属膜 ７１６，７２１ ポリイミド ７１７ ガラス基板 ７１８ ブラックマトリクス ７１９ カラーフィルタ ７２０ 平坦化膜 ７２２ 液晶
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６２１
Claims (7)
- 【請求項１】 ソース領域及びドレイン領域となる不純
物拡散領域及びゲート電極、該ゲート電極下のチャネル
領域をもち、前記チャネル領域、前記ドレイン領域、前
記ソース領域の外周の少なくとも一部に絶縁層がある半
導体装置において、 ソース、ドレイン、ゲート電極の電位を与える配線の少
なくとも１つが、前記ソース、ドレイン領域とは異なる
導電型の前記チャネル領域より濃い不純物拡散領域上を
通っており、前記濃い不純物拡散領域は、前記絶縁層の
薄いところの直下にあることを特徴とする半導体装置。 - 【請求項２】 前記電位を与える配線は、ゲート電極に
電位を与える配線である請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極の電位を与える配線の幅
を、前記濃い不純物拡散領域上において、該濃い不純物
拡散領域の横方向拡散長の２倍より小さくした請求項２
記載の半導体装置。 - 【請求項４】 前記ゲート電極の電位を与える配線が前
記濃い不純物拡散領域上を通る箇所において、前記ゲー
ト電極とは異なる導電性材料によって構成されている請
求項２記載の半導体装置。 - 【請求項５】 前記濃い不純物拡散領域はトランジスタ
構成部の周囲を囲むように設けられている請求項１記載
の半導体装置。 - 【請求項６】 請求項１〜請求項５のいずれか記載の半
導体装置を用いた液晶表示装置。 - 【請求項７】 同じパターンの繰り返しである領域をも
ち、その領域に信号を書き込み、或いは読み出すための
回路を周囲にもつ半導体装置において、前記繰り返しパ
ターンを構成するトランジスタが請求項１〜請求項５の
いずれか記載の半導体装置よりなる半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28380096A JP3689505B2 (ja) | 1995-11-01 | 1996-10-25 | 半導体装置の作製方法 |
| TW085113248A TW371799B (en) | 1995-11-01 | 1996-10-30 | Semiconductor device and liquid crystal display apparatus |
| EP96307889A EP0772245A3 (en) | 1995-11-01 | 1996-10-31 | Field effect semiconductor device and liquid crystal display apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28492495 | 1995-11-01 | ||
| JP7-284924 | 1995-11-01 | ||
| JP28380096A JP3689505B2 (ja) | 1995-11-01 | 1996-10-25 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186340A true JPH09186340A (ja) | 1997-07-15 |
| JP3689505B2 JP3689505B2 (ja) | 2005-08-31 |
Family
ID=26555199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28380096A Expired - Fee Related JP3689505B2 (ja) | 1995-11-01 | 1996-10-25 | 半導体装置の作製方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0772245A3 (ja) |
| JP (1) | JP3689505B2 (ja) |
| TW (1) | TW371799B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006003920A (ja) * | 1997-10-31 | 2006-01-05 | Seiko Epson Corp | 液晶装置及び電子機器並びに投射型表示装置 |
| JP2008141101A (ja) * | 2006-12-05 | 2008-06-19 | Toshiba Corp | 高周波電力増幅器およびそれを用いた携帯型無線端末 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5867062A (ja) * | 1981-10-16 | 1983-04-21 | Nec Corp | 半導体装置 |
| US4748489A (en) * | 1985-03-22 | 1988-05-31 | Nec Corporation | Integrated circuit semiconductor device having improved isolation region |
| JPH0691250B2 (ja) * | 1988-09-27 | 1994-11-14 | 株式会社東芝 | 半導体装置 |
| JPH079932B2 (ja) * | 1989-04-07 | 1995-02-01 | 株式会社東芝 | 半導体装置 |
| EP0604231B8 (en) * | 1992-12-25 | 2001-04-11 | Canon Kabushiki Kaisha | Semiconductor device applicable for liquid crystal display device, and process for its fabrication |
| JP2596340B2 (ja) * | 1993-10-08 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
-
1996
- 1996-10-25 JP JP28380096A patent/JP3689505B2/ja not_active Expired - Fee Related
- 1996-10-30 TW TW085113248A patent/TW371799B/zh not_active IP Right Cessation
- 1996-10-31 EP EP96307889A patent/EP0772245A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006003920A (ja) * | 1997-10-31 | 2006-01-05 | Seiko Epson Corp | 液晶装置及び電子機器並びに投射型表示装置 |
| JP2008141101A (ja) * | 2006-12-05 | 2008-06-19 | Toshiba Corp | 高周波電力増幅器およびそれを用いた携帯型無線端末 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW371799B (en) | 1999-10-11 |
| EP0772245A3 (en) | 1998-03-11 |
| JP3689505B2 (ja) | 2005-08-31 |
| EP0772245A2 (en) | 1997-05-07 |
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Legal Events
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