JPH09186309A

JPH09186309A - 増幅型固体撮像素子及びその製造方法

Info

Publication number: JPH09186309A
Application number: JP8000968A
Authority: JP
Inventors: Hideji Abe; 秀司阿部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-01-08
Filing date: 1996-01-08
Publication date: 1997-07-15
Anticipated expiration: 2016-01-08
Also published as: JP3603438B2

Abstract

(57)【要約】【課題】信号電荷をサンプルホールドする容量素子の
容量を面積を変えずに増加させ小型でＳ／Ｎ比の良い増
幅型固体撮像素子を提供する。【解決手段】第１のＭＯＳトランジスタと同じＭＯＳ
構造からなる第１容量素子部４４と、この第１容量素子
部４４上に絶縁膜４６を介して第２のＭＯＳトランジス
タのゲート電極材を対向電極４７として設けてなる第２
容量素子部４８とを並列接続して構成した容量素子を、
信号電荷をサンプルホールドする容量素子として内蔵し
た構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号電荷をサンプ
ルホールドする容量素子を内蔵した増幅型固体撮像素子
及びその製造方法に関する。

【０００２】

【従来の技術】ＣＣＤ固体撮像素子は、通常、出力回路
として数段のソースフォロア回路からなる電荷検出回路
を内蔵するのみである。近年、固体撮像素子の高解像度
化の要求に従って、スミアが無く、微細画素の実現が可
能である増幅型固体撮像素子が開発されている。この増
幅型固体撮像素子は、画素毎に光信号を増幅するための
ＭＯＳトランジスタ、即ち画素ＭＯＳトランジスタを備
え、この画素ＭＯＳトランジスタに蓄積された電荷をＭ
ＯＳトランジスタの電流変調として信号を読み出すもの
である。

【０００３】図４は、増幅型固体撮像素子の回路構成の
一例を示す。この増幅型固体撮像素子１は、複数の単位
画素を構成する受光素子、即ち画素トランジスタ、例え
ば画素ＭＯＳトランジスタ２が行列状に配列され、各画
素ＭＯＳトランジスタ２の行毎のゲートがシフトレジス
タ等から構成される垂直走査回路３からの垂直走査信号
（即ち垂直選択パルス）φＶ〔φＶ₁，‥‥φＶ_i，φ
Ｖ_i+1，‥‥〕にて選択される垂直選択線４に接続さ
れ、そのドレインが電源Ｖ_DDに接続され、その列毎のソ
ースが垂直信号線５に接続される。

【０００４】垂直信号線５には、動作ＭＯＳスイッチ６
を介して信号電圧（電荷）をサンプルホールドする負荷
容量素子７が接続される。負荷容量素子７は、垂直信号
線５と接地電位との間に接続される。動作ＭＯＳスイッ
チ６のゲートには動作パルスφ_OPSが印加される。

【０００５】画素ＭＯＳトランジスタ２のソースと動作
ＭＯＳスイッチ６間の垂直信号線５には、負荷容量素子
７のリセットと垂直信号線５のリセットを兼ねるリセッ
トＭＯＳスイッチ８を介してリセットバイアス電圧Ｖ_RB
を供給するためのリセットバイアス電圧供給端子１３に
接続される。リセットＭＯＳスイッチ８のゲートにはリ
セットパルスφ_RSTが供給されるようになされる。

【０００６】９は、シフトレジスタ等から構成された水
平走査回路であり、この水平走査回路９は水平信号線１
０に接続された水平ＭＯＳスイッチ１１のゲートへ順次
水平走査信号（即ち水平走査パルス）φＨ〔φＨ₁，‥
‥φＨ_n，φＨ_n+1，‥‥〕が供給される。

【０００７】画素ＭＯＳトランジスタ２は、ソースがゲ
ート電極に囲まれた形の環状ゲート電極構造のＭＯＳト
ランジスタが用いられ、光電変換した電荷がゲート電極
下のシリコン基板中に蓄積されるようになされる。

【０００８】図５は、単位画素（即ち画素ＭＯＳトラン
ジスタ）２の半導体構造を示す断面図である。この図に
おいて、２１は第１導電型例えばｐ型のシリコン半導体
基板、２２は光電変換された信号電荷、この例ではホー
ル２０を蓄積するｐ型ウエル領域、２３は第２導電型即
ちｎ型のウエル領域である。ｐ型ウエル領域２２にｎ型
のソース領域２４及びドレイン領域２５が形成され、ソ
ース領域を囲むように両領域２４及び２５間のｐ型ウエ
ル領域２２上にゲート絶縁膜を介して、例えば光を透過
し得る薄膜の多結晶シリコンからなるゲート電極２６が
形成される。ゲート電極２６直下のｐ型ウエル領域２２
に光電変換によって蓄積されたホール２０は、読み出し
動作時におけるチャネル電流（ドレイン電流）を制御
し、そのチャネル電流の変化量が信号出力となる。

【０００９】この増幅型固体撮像素子では、受光期間に
おいて光電変換した電荷がゲート電極下のｐ型ウエル領
域に蓄積される。そして、水平ブランキング期間におい
て、画素ＭＯＳトランジスタ２の読み出し動作期間の前
に、即ちリセット期間で垂直信号線５と負荷容量素子７
をリセットバイアス電圧Ｖ_RBにリセットする。即ち、リ
セットパルスφ_RSTと動作パルスφ_OPSを与えてリセッ
トＭＯＳスイッチ８と動作ＭＯＳスイッチ６とを同時に
オンする。この結果、画素ＭＯＳトランジスタ２の読み
出し動作期間の前の垂直信号線５と負荷容量素子２の初
期電圧が、リセットバイアス電圧Ｖ_RBにリセットされ
る。

【００１０】この後、リセットＭＯＳスイッチ８をオフ
して、垂直選択線、例えばｉ行の垂直選択線４に垂直選
択パルスφＶ_iが与えられる。このとき動作パルスφ
_OPSは引き続き与えられ、動作ＭＯＳスイッチ６はオン
状態となっている。この時点で、選択されたｉ行の画素
ＭＯＳトランジスタ２がオンし、ソースへの電流の変調
としてこれにつながる垂直信号線５へ電流が流れ、動作
ＭＯＳスイッチ６を通して負荷容量素子７に一時的に電
荷として蓄積される。即ち、画素ＭＯＳトランジスタ２
に蓄積された信号電荷量（ホール量）に応じたチャネル
ポテンシャルに相当する信号電圧が負荷容量素子７に保
持される。この信号の読み出し動作は、１水平ブランキ
ング期間に１回行われ、水平一行を同時に読み出して、
各負荷容量素子７に読み出した電荷をサンプルホールド
する。

【００１１】次に、水平有効期間中に、これら負荷容量
素子７に保持された信号電荷が、水平走査回路９からの
水平走査信号φＨ〔φＨ₁，‥‥φＨ_n，φＨ_n+1，‥
‥〕で順に水平ＭＯＳスイッチ１１をオンすることによ
って水平信号線１０に流れ、出力回路を通じて信号電圧
として外部に出力される。

【００１２】このように、増幅型固体撮像素子では、信
号電荷を一度負荷容量素子７に蓄積した後、水平ＭＯＳ
スイッチ１１を通じて外部に読み出している。そのた
め、出力信号のランダムノイズは、水平ＭＯＳスイッチ
１１と負荷容量素子７の容量で決定される。そして、ス
イッチングＭＯＳトランジスタの駆動能力にもよるが、
一般に信号対ノイズの比、即ちＳ／Ｎ比は負荷容量素子
７の容量が大きいほど良い。例えば、画像素子として必
要なＳ／Ｎ比５０ｄＢを満足するには、負荷容量素子７
として、少なくとも１ｐＦ程度の容量が必要である。

【００１３】

【発明が解決しようとする課題】従来、かかる容量の負
荷容量素子７を実現するには、図６に示すように、周辺
回路を構成するＭＯＳトランジスタ（以下周辺ＭＯＳト
ランジスタという）と同時に形成したＭＯＳ構造で構成
していた。即ちフィールド絶縁膜３１で囲まれたシリコ
ン半導体領域、例えばｐ型ウエル領域２２の一面に形成
されたｎ^-領域３２上に周辺ＭＯＳトランジスタの形成
と同時にゲート絶縁膜（例えばゲート酸化膜）３３を介
して多結晶シリコンによるゲート電極３４を形成し、こ
のゲート電極３４とｎ^-領域３２間で負荷容量素子７が
構成される。

【００１４】このため、例えば、一般的なトランジスタ
長０．８μｍに用いられるゲート酸化膜厚２０ｎｍを用
いた場合、１ｐＦの容量を確保するためには、負荷容量
素子の幅を５μｍとすると、長さは４５０μｍ必要とな
る。この負荷容量素子が各垂直信号線毎に接続されるた
め、周辺回路の面積を非常に大きなものとしていた。

【００１５】特に、固定パターンノイズ除去を内蔵する
には、この容量素子が２個必要であり、さらに、フィー
ルド読み出しで垂直方向の隣り合う画素の信号を加算す
るため、さらに２倍の容量素子が必要となる。その結
果、合計４個の容量素子が水平画素毎に必要である。

【００１６】例えば、１／２インチの２００万画素の増
幅型固体撮像素子であれば、水平画素ピッチは３．６５
μｍであるため、３μｍ幅しかとれず、容量素子のパタ
ーン幅は６００μｍ以上となってしまう。これが４個
で、チップサイズの垂直方向に２．４ｍｍ以上占有する
ことになる。

【００１７】従って、小さな画角の固体撮像素子を実現
しようとすると、画素領域をせっかく小さくしても、Ｓ
／Ｎ比の良い画質の固体撮像素子を実現するには、周辺
回路が相対的に大きくなり、その結果、チップとしては
大きくなってしまうという問題があった。

【００１８】本発明は、上述の点に鑑み、信号電荷をサ
ンプルホールドするため容量素子の容量をチップ面積を
広げることなく増加し、小型でＳ／Ｎ比の良い増幅型固
体撮像素子及びその製造方法を提供するものである。

【００１９】

【課題を解決するための手段】本発明に係る増幅型固体
撮像素子は、第１のＭＯＳトランジスタと同じＭＯＳ構
造からなる第１容量素子部上に絶縁膜を介して第２のＭ
ＯＳトランジスタのゲート電極材を対向電極とした第２
容量素子部を設け、両容量素子部を並列接続して成る容
量素子を、信号電荷をサンプルホールドする容量素子と
して内蔵させた構成とする。

【００２０】この固体撮像素子においては、積層され且
つ並列接続された第１容量素子部と第２容量素子部によ
って容量素子を構成するので、実効的に容量素子の容量
を増加させることができ、その分、２次元的な面積を縮
小することが可能となり、Ｓ／Ｎ比を劣化させることな
く固体撮像素子の小型化を図ることができる。

【００２１】本発明に係る増幅型固体撮像素子の製造方
法は、半導体領域上に第１のＭＯＳトランジスタと同じ
ＭＯＳ構造の第１絶縁膜及びゲート電極材を形成した上
層にシリコン窒化膜を形成した後、シリコン窒化膜及び
ゲート電極材を同時にパターニングし、第２のＭＯＳト
ランジスタのゲート酸化後に、シリコン窒化膜上に第２
のＭＯＳトランジスタのゲート電極材による第２電極を
形成して信号電荷をサンプルホールドする容量素子を形
成するようになす。

【００２２】この製法によれば、シリコン窒化膜の形成
工程が１つ増すのみで増幅型固体撮像素子で用いられる
製造工程を殆ど変更することなく、信号電荷をサンプル
ホールドするための容量の大きい容量素子を作成でき
る。本発明に係る他の増幅型固体撮像素子の製造方法
は、半導体領域上に第１のＭＯＳトランジスタと同じＭ
ＯＳ構造の第１絶縁膜と第１電極を形成し、第２のＭＯ
Ｓトランジスタのゲート酸化時に生ずる第１電極の表面
酸化膜を第２絶縁膜とし、この第２絶縁膜上に第２のＭ
ＯＳトランジスタのゲート電極材による第２電極を形成
して信号電荷をサンプルホールドする容量素子を形成す
る。

【００２３】この製法によれば、従来の増幅型固体撮像
素子が用いられる製造工程を全く変更することなく信号
電荷をサンプルホールドする容量の大きな容量素子を作
成できる。

【００２４】

【発明の実施の形態】本発明に係る増幅型固体撮像素子
は、第１のＭＯＳトランジスタと同じＭＯＳ構造からな
る第１容量素子部と、この第１容量素子部上に絶縁膜を
介して第２のＭＯＳトランジスタのゲート電極材を対向
電極として設けてなる第２容量素子とを並列接続して構
成した容量素子を、信号電荷をサンプルホールドする容
量素子として内蔵する構成とする。

【００２５】本発明は、上記増幅型固体撮像素子におい
て、第１のＭＯＳトランジスタが周辺ＭＯＳトランジス
タ又は画素ＭＯＳトランジスタであり、第２のＭＯＳト
ランジスタが画素ＭＯＳトランジスタ又は周辺ＭＯＳト
ランジスタである構成とする。

【００２６】本発明は、上記増幅型固体撮像素子におい
て、絶縁膜をシリコン窒化膜で形成する構成とする。

【００２７】本発明は、上記増幅型固体撮像素子におい
て、第２のＭＯＳトランジスタのゲート酸化工程で生ず
るＭＯＳ構造の電極の表面酸化膜を第２容量素子部の絶
縁膜として用いる構成とする。

【００２８】本発明に係る増幅型固体撮像素子の製造方
法は、半導体領域上に第１のＭＯＳトランジスタと同じ
ＭＯＳ構造の第１絶縁膜とゲート電極材を形成させた上
層にシリコン窒化膜を形成した後、シリコン窒化膜及び
ゲート電極材を同時にパターニングして第２絶縁膜及び
第１電極を形成する工程と、第２のＭＯＳトランジスタ
のゲート酸化後に、シリコン窒化膜上に第２のＭＯＳト
ランジスタのゲート電極材による第２電極を形成する工
程とを有して信号電荷をサンプルホールドする容量素子
を形成する。

【００２９】また、本発明に係る増幅型固体撮像素子の
製造方法は、半導体領域上に第１のＭＯＳトランジスタ
と同じＭＯＳ構造の第１絶縁膜及び第１電極を形成する
工程と、第２のＭＯＳトランジスタのゲート酸化時に生
ずる第１電極の表面酸化膜を第２絶縁膜とする工程と、
第２絶縁膜上に第２のＭＯＳトランジスタのゲート電極
材による第２電極を形成する工程を有して、信号電荷を
サンプルホールドする容量素子を形成する。

【００３０】以下、図面を参照して本発明の実施例につ
いて説明する。

【００３１】本例の増幅型固体撮像素子においても、前
述の図４に示す回路構成をとる。即ち、図４に示すよう
に、複数の単位画素を構成する受光素子、即ち画素トラ
ンジスタ、例えば画素ＭＯＳトランジスタ２が行列状に
配列され、各画素ＭＯＳトランジスタ２の行毎のゲート
がシフトレジスタ等から構成される垂直走査回路３から
の垂直走査信号（即ち垂直選択パルス）φＶ〔φＶ₁，
‥‥φＶ_i，φＶ _i+1，‥‥〕にて選択される垂直選択
線４に接続され、そのドレインが電源Ｖ_DDに接続され、
その列毎のソースが垂直信号線５に接続される。

【００３２】垂直信号線５には、動作ＭＯＳスイッチ６
を介して信号電圧（電荷）をサンプルホールドする負荷
容量素子７が接続される。負荷容量素子７は、垂直信号
線５と接地電位との間に接続される。動作ＭＯＳスイッ
チ６のゲートには動作パルスφ_OPSが印加される。

【００３３】画素ＭＯＳトランジスタ２のソースと動作
ＭＯＳスイッチ６間の垂直信号線５には、負荷容量素子
７のリセットと垂直信号線５のリセットを兼ねるリセッ
トＭＯＳスイッチ８を介してリセットバイアス電圧Ｖ_RB
を供給するためのリセットバイアス電圧供給端子１３に
接続される。リセットＭＯＳスイッチ８のゲートにはリ
セットパルスφ_RSTが供給されるようになされる。

【００３４】そして、シフトレジスタ等から構成された
水平走査回路９より、水平信号線１０に接続された水平
ＭＯＳスイッチ１１のゲートへ順次水平走査信号（即ち
水平走査パルス）φＨ〔φＨ₁，‥‥φＨ_n，φ
Ｈ_n+1，‥‥〕が供給されるようになされる。

【００３５】画素ＭＯＳトランジスタ２は、ソースがゲ
ート電極に囲まれた形の環状ゲート電極構造のＭＯＳト
ランジスタが用いられ、光電変換した電荷がゲート電極
下のシリコン基板中に蓄積されるようになされる。単位
画素（即ち画素ＭＯＳトランジスタ）の半導体構造の一
例は、図５で示す通りである。

【００３６】この増幅型固体撮像素子の動作は、前述と
同様であるので説明を省略する。

【００３７】そして、本発明の実施例では、かかる増幅
型固体撮像素子において信号電荷をサンプルホールドす
る負荷容量素子を、従来の周辺ＭＯＳトランジスタに用
いられるＭＯＳ構造、即ち電極材となる多結晶シリコン
層と半導体基板との間の容量だけでなく、画素ＭＯＳト
ランジスタを構成する電極材である例えば薄膜多結晶シ
リコン層をも用いて互いに並列接続した容量素子で構成
するものである。

【００３８】図１は、本発明による容量素子構造の基本
的で簡単な実施例を示す。本例の容量素子、即ち負荷容
量素子７０１は、シリコン基板、即ちｐ型ウエル領域２
２の表面に形成したｎ^-半導体領域４２上に、例えば周
辺ＭＯＳトランジスタのゲート絶縁膜（例えばゲート酸
化膜）及び多結晶シリコンによるゲート電極の形成と同
時工程で、同様のゲート絶縁膜４１及び多結晶シリコン
による電極（いわゆる下部電極）４３を形成して、この
ゲート絶縁膜４１を挟むｎ^-半導体領域４２と多結晶シ
リコンの電極４３によって構成されるＭＯＳ構造の容量
素子部、即ち第１容量素子部４４を形成すると共に、こ
の第１容量素子部４４上、即ち電極４３上にさらに薄い
絶縁膜（例えば酸化膜或いはＳｉＮ膜）４６を介して画
素ＭＯＳトランジスタ２の薄膜多結晶シリコンによるゲ
ート電極の形成と同時工程で薄膜多結晶シリコン層を形
成し、パターニングしてこの薄膜多結晶シリコンによる
対向電極（いわゆる上部電極）４７を形成し、絶縁膜４
６を挟んで下部の電極４３と上部の対向電極４７間で第
２容量素子部４８を形成し、この第１容量素子部４４と
第２容量素子部４８とを電気的に並列に接続して構成す
る。即ち、ｎ^-半導体領域４２と対向電極４７を共通接
続し、下部の電極４３を垂直信号線５に接続する。４９
はフィールド酸化膜である。

【００３９】ここで第２容量素子部４８を構成する絶縁
膜４６は、画素ＭＯＳトランジスタ２のゲート絶縁膜を
形成するときのゲート酸化工程によって、電極４３の多
結晶シリコンが酸化されて出来る表面酸化膜によって形
成することができる。

【００４０】上述の負荷容量素子７０１によれば、周辺
ＭＯＳトランジスタと同時に形成したＭＯＳ構造の第１
容量素子部４４の多結晶シリコンによる電極４３上に、
さらに薄い絶縁膜４６及び画素ＭＯＳトランジスタのゲ
ート電極と同時形成の薄膜多結晶シリコンによる対向電
極４７を形成して第２容量素子部４８を設け、両容量素
子部４４及び４８を並列接続することで、面積は従来と
同じで容量のみを独立に増加させることができる。この
ように、実効的に負荷容量素子７０１の容量が増加する
ことで、その分、２次元的な面積を縮小することが可能
となり、Ｓ／Ｎ比を劣化させることなく、増幅型固体撮
像素子の小型化を図ることができる。

【００４１】通常、この多結晶シリコンの表面酸化膜
は、リンを高濃度に含んでいるため、ゲート絶縁膜の
１．５倍から３倍に厚く成長してしまう。従って、第２
容量素子部４８の絶縁膜４６を多結晶シリコンの電極４
３の表面酸化膜を用いる場合、第２容量素子部４８は、
必ずしも大きな容量を付与することにはならないが、従
来の製造プロセスを全く変更することなく容量を増加さ
せることができる。

【００４２】次に、容量を効果的により大きくするよう
に構成した本発明の他の実施例について説明する。本例
は、第２容量素子部の絶縁膜に薄いＳｉＮ膜を用いた場
合であり、その構造と製造方法を図２及び図３を用いて
説明する。

【００４３】先ず、図２に示すように、負荷容量素子７
０２を形成すべき領域、即ちフィールド酸化膜４９で囲
まれたｎ^-半導体領域２２を含んで上面に絶縁膜４１を
介して、電極となる多結晶シリコン層４３ＡをＣＶＤ
（化学気相成長）法により成長する。絶縁膜４１は、周
辺ＭＯＳトランジスタのゲート絶縁膜の形成と同時に形
成され、また多結晶シリコン層４３Ａも周辺ＭＯＳトラ
ンジスタのゲート電極となる多結晶シリコン層の形成と
同時に成長される。この多結晶シリコン層は、キャリア
不純物のリン（Ｐ）などがドーピングされた状態で形成
される。

【００４４】次に、この多結晶シリコン層４３Ａ上に負
荷容量素子の容量となる絶縁膜、例えばＳｉＮ膜５１を
例えばＣＶＤ法により薄く形成する。この膜厚は、負荷
容量素子に係る電位差下での絶縁リーク電流とサンプル
ホールドしていなければならない期間を考慮して決定す
る。膜厚は例えば５ｎｍから３０ｎｍ程度がよい。

【００４５】ここで、ＳｉＮ膜５１は一般に電圧を印加
した際のリーク電流がシリコン酸化膜より大きく、駆動
電圧的に問題である場合は、ＳｉＮ膜成長前に２μｍ程
度の熱酸化膜を、希釈酸素雰囲気などで形成しておけば
よい。ＳｉＮ膜５１を用いた理由は、ＳｉＮ膜は誘電率
が高く、且つ絶縁耐圧にも優れていることに加え、特
に、耐酸化性と耐フッ酸エッチング性を有していること
による。これについては後述する。

【００４６】次に、図２Ｂに示すように、レジストマス
ク５２を用いて、初めにＳｉＮ膜５１を選択的にエッチ
ング除去し、次いで同じレジストマスク５２を用いて多
結晶シリコン層４３Ａを連続して選択的にエッチング除
去する。これによって、負荷容量素子を形成する領域
に、容量素子用のＳｉＮ膜５１と多結晶シリコン層４３
Ａによる電極４３（いわゆる下部電極）とが形成され
る。ここで、エッチング装置は、ＳｉＮ膜５１と多結晶
シリコン層４３Ａで分けても良いし、連続的にエッチン
グ出来るならば同一のエッチング装置で絶縁膜のエッチ
ング条件でエッチングする工程と、多結晶シリコンをエ
ッチングする工程とを連続的に施すことも可能である。

【００４７】次に、画素ＭＯＳトランジスタのゲート絶
縁膜を形成するためのゲート酸化に先だって、先の周辺
ＭＯＳトランジスタ用のゲート酸化膜を画素部に該当す
る領域では、このゲート酸化膜をエッチング除去する必
要がある。このとき、負荷容量素子を構成するＳｉＮ膜
５１は耐フッ酸エッチング性に優れているため、何の特
別な配慮をすることなく、ＳｉＮ膜５１を有する領域を
含んだウエハ全面をフッ酸を含む溶液によってエッチン
グ処理し、その画素部の領域のゲート酸化膜を除去する
ことを、従来通り行うことができるという利点がある。
このエッチング工程の後に、画素ＭＯＳトランジスタの
ゲート絶縁膜の形成、即ちゲート酸化を行う。

【００４８】このゲート酸化工程で、図２Ｃに示すよう
に、ＳｉＮ膜５１は耐酸化性があるため、多結晶シリコ
ン層の電極４３が酸化されて絶縁膜が厚くなることはな
い。ただ、表面に露出している多結晶シリコンの電極４
３の側面は酸化され酸化膜５３が形成される。かかるゲ
ート酸化をウエット雰囲気で行うことで、ＳｉＮ膜５１
上にわずかながら酸化膜が形成され、負荷容量素子とし
て用いたとき、電圧による漏れ電流を低減できるという
利点もある。この分、ＳｉＮ膜５１をさらに薄くするこ
とが可能となっている。

【００４９】次に、図３Ｄに示すように、全面に画素Ｍ
ＯＳトランジスタのゲート電極用薄膜多結晶シリコンの
形成と同時に薄膜多結晶シリコン層５５を成長する。多
結晶シリコン層による電極４３のエッジ部での薄膜多結
晶シリコン層５５との耐圧は、図２Ｃの酸化工程によっ
て多結晶シリコン層の電極４３の側面が酸化され、充分
厚い酸化膜５３が形成されているため、全く問題がなく
なる。この点も本例の製造プロセスの優れた特徴であ
る。

【００５０】次に、図３Ｅに示すように、薄膜多結晶シ
リコン層５５上にレジストマスク５６を形成し、通常の
画素ＭＯＳトランジスタのゲート電極のパターニング工
程で、同時にレジストマスク５６を介して薄膜多結晶シ
リコン層５５をエッチングし、対向電極（いわゆる上部
電極）５５１を形成する。

【００５１】通常、ＳｉＮ膜は、ＳｉＯ₂膜に比べて多
結晶シリコンのエッチングストッパとしてはややエッチ
ングレートが大きいため、不利ではあるが、ここでは薄
膜多結晶シリコン層５５のエッチングであるため、画素
の薄膜多結晶シリコン層の膜厚が１００ｎｍ以内であれ
ば、ＳｉＮ膜５１が５ｎｍ程度でも十分なストッパとな
る。

【００５２】また、多結晶シリコン層による下部電極４
３を囲むようにして薄膜多結晶シリコン層５５をパター
ニングしても、先に述べたように耐圧は全く問題ない。
よって、薄膜多結晶シリコン層５５を下部電極４３の端
の内側又は外側でパターニングしても全く構わない。こ
のためパターニングの自由度が大きい。

【００５３】このようにして、基板上に、ｎ^-領域２２
と絶縁膜４１と多結晶シリコンによる下部電極４３とに
よる第１容量素子部５７と、下部電極４３と、ＳｉＮ膜
５１と多結晶シリコンによる上部電極５５１とによる第
２容量素子部５８との積層体が得られる。

【００５４】然る後、第１容量素子部５７及び第２容量
素子部５８を電気的に並列接続して、即ち、ｎ^-領域２
２と上記電極５５１とを共通接続して接地し、下部電極
４３を垂直信号線に接続して目的の負荷容量素子７０２
を形成する。

【００５５】この実施例の負荷容量素子７０２によれ
ば、容量素子部５７及び５８を積層して設けることによ
り、負荷容量素子の面積を増すことなく、容量を増加さ
せることができる。そして、第２の容量素子部５８とし
てその絶縁膜を誘電率の高いＳｉＮ膜５１を用いること
によって、より容量の大きい負荷容量素子を構成するこ
とができる。

【００５６】製造プロセスとしては、ＳｉＮ膜５１を成
長させるという１工程を追加するのみで、ほぼ通常の増
幅型固体撮像素子の製造プロセスを変更せず、大容量の
負荷容量素子７０２を形成することができる。容量増に
用いるＳｉＮ膜５１は、独立に厚くすることもできる
し、薄くすることもできるため、容量の設計の自由度が
大きいという利点がある。

【００５７】そして、本実施例においても、容量の大き
い負荷容量素子が得られるので、固体撮像素子における
Ｓ／Ｎ比を改善することができる。また、周辺回路の面
積を縮小でき、チップ面積を小さくできるため、固体撮
像素子の実装面積を小さくできるという商品価値の向上
と、１ウエハ当たりのチップ数が増えるため製造コスト
の低減が図れる。

【００５８】上例では、容量負荷動作方式の増幅型固体
撮像素子、特にその負荷容量素子の構造について説明し
たが、その他、その他の動作方式における信号電荷をサ
ンプルホールドする容量素子の構成にも適用できる。

【００５９】上例では、増幅型固体撮像素子において、
容量回路を形成する場合に特に効果的であるため増幅型
固体撮像素子への適用例について説明したが、２層多結
晶シリコンゲート構造で容量素子を形成する回路には、
本発明は十分適用可能である。

【００６０】

【発明の効果】本発明に係る増幅型固体撮像素子によれ
ば、その信号電荷をサンプルホールドする容量素子の容
量を、面積を増やすことなく増加させることができる。
従って、この容量が増加した分、固体撮像素子における
Ｓ／Ｎ比を改善することができる。

【００６１】また、この容量が増加した分、周辺回路の
面積を縮小でき、チップ面積を小さくできるため、固体
撮像素子の実装面積を小さくできるという商品価値の向
上と、１ウエハ当たりのチップ数が増えるため製造コス
トを低減することができる。

【００６２】容量素子として第２容量素子部を構成する
絶縁膜としてシリコン窒化膜を用いるときは、さらなる
容量の増加が可能となる。この場合、ＳｉＮ膜は他部の
膜の形成と兼用せず独立した工程で成長されるので、膜
厚を自由に設定することができるので、容量値の設計の
自由度が大きい。

【００６３】本発明に係る増幅型固体撮像素子の製造方
法によれば、従来の固体撮像素子の製造プロセスを全く
変更することなく、従来と同じ面積で容量を増加した容
量素子、即ち信号電荷をサンプルホールドする容量素子
を形成することができる。

【００６４】また、本発明に係る増幅型固体撮像素子の
製造方法によれば、シリコン窒化膜を成長させるという
１工程のみ追加し、他は製造プロセスを変更することな
く、従来と同じ面積で容量を増加した容量素子、即ち信
号電荷をサンプルホールドする容量素子を形成すること
ができる。従って、Ｓ／Ｎ比が改善され、且つチップ面
積の小さい増幅型固体撮像素子を、従来の製造プロセス
を殆ど変更させることなく容易に製造することができ
る。

【図面の簡単な説明】

【図１】本発明に係る増幅型固体撮像素子における負荷
容量素子の一例を示す構成図である。

【図２】Ａ本発明に係る増幅型固体撮像素子における
負荷容量素子の他の例を示す製造工程図である。Ｂ本発明に係る増幅型固体撮像素子における負荷容量
素子の他の例を示す製造工程図である。Ｃ本発明に係る増幅型固体撮像素子における負荷容量
素子の他の例を示す製造工程図である。

【図３】Ｄ本発明に係る増幅型固体撮像素子における
負荷容量素子の他の例を示す製造工程図である。Ｅ本発明に係る増幅型固体撮像素子における負荷容量
素子の他の例を示す製造工程図である。Ｆ本発明に係る増幅型固体撮像素子における負荷容量
素子の他の例を示す製造工程図である。

【図４】増幅型固体撮像素子の回路構成図である。

【図５】画素ＭＯＳトランジスタの半導体構造を示す断
面図である。

【図６】従来の増幅型固体撮像素子における負荷容量素
子の構成図である。

【符号の説明】

７，７０１，７０２負荷容量素子４１絶縁膜４２ｎ^- ４３多結晶シリコンによる電極４４，５７第１容量素子部４６絶縁膜４７多結晶シリコンによる電極４８，５８第２容量素子部５１ＳｉＮ膜５５１多結晶シリコンによる電極

Claims

【特許請求の範囲】

【請求項１】第１のＭＯＳトランジスタと同じＭＯＳ
構造からなる第１容量素子部と、該第１容量素子部上に絶縁膜を介して第２のＭＯＳトラ
ンジスタのゲート電極材を対向電極として設けてなる第
２容量素子部とを並列接続して構成した容量素子が、信
号電荷をサンプルホールドする容量素子として内蔵され
て成ることを特徴とする増幅型固体撮像素子。
【請求項２】前記第１のＭＯＳトランジスタが周辺Ｍ
ＯＳトランジスタ又は画素ＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタが画素ＭＯＳトランジス
タ又は周辺ＭＯＳトランジスタであることを特徴とする
請求項１に記載の増幅型固体撮像素子。
【請求項３】前記絶縁膜がシリコン窒化膜で形成され
て成ることを特徴とする請求項１に記載の増幅型固体撮
像素子。
【請求項４】前記第２のＭＯＳトランジスタのゲート
酸化工程で生ずる前記ＭＯＳ構造の電極の表面酸化膜を
前記第２容量素子部の絶縁膜として用いて成ることを特
徴とする請求項１に記載の増幅型固体撮像素子。
【請求項５】半導体領域上に第１のＭＯＳトランジス
タと同じＭＯＳ構造の第１絶縁膜とゲート電極材を形成
させた上層にシリコン窒化膜を形成した後、前記シリコ
ン窒化膜及び前記ゲート電極材を同時にパターニングし
て第２絶縁膜及び第１電極を形成する工程と、第２のＭＯＳトランジスタのゲート酸化後に、前記シリ
コン窒化膜上に第２のＭＯＳトランジスタのゲート電極
材による第２電極を形成する工程とを有して信号電荷を
サンプルホールドする容量素子を形成することを特徴と
する増幅型固体撮像素子の製造方法。
【請求項６】半導体領域上に第１のＭＯＳトランジス
タと同じＭＯＳ構造の第１絶縁膜及び第１電極を形成す
る工程と、第２のＭＯＳトランジスタのゲート酸化時に生ずる前記
第１電極の表面酸化膜を第２絶縁膜とする工程と、前記第２絶縁膜上に前記第２のＭＯＳトランジスタのゲ
ート電極材による第２電極を形成する工程を有して、信号電荷をサンプルホールドする容量素子を形成するこ
とを特徴とする増幅型固体撮像素子の製造方法。