JPH0918362A - 可変利得増幅器 - Google Patents
可変利得増幅器Info
- Publication number
- JPH0918362A JPH0918362A JP16178695A JP16178695A JPH0918362A JP H0918362 A JPH0918362 A JP H0918362A JP 16178695 A JP16178695 A JP 16178695A JP 16178695 A JP16178695 A JP 16178695A JP H0918362 A JPH0918362 A JP H0918362A
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- voltage
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- transistor
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- Pending
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Abstract
(57)【要約】
【目的】ミュート時、ＳＷ回路及びＳＷ制御回路を使用
せず、スイッチングノイズの発生も防止できる可変利得
増幅器を提供する。 【構成】制御回路（１）から供給された可変電圧に応じ
て利得が可変する利得増幅回路（２）を有した可変利得
増幅器において、ミュート時、制御回路（１）の入力電
圧を強制的に制御する手段（Ｄ３，Ｑ１）を具備するこ
とにより可変利得増幅回路の利得を最小にする。
せず、スイッチングノイズの発生も防止できる可変利得
増幅器を提供する。 【構成】制御回路（１）から供給された可変電圧に応じ
て利得が可変する利得増幅回路（２）を有した可変利得
増幅器において、ミュート時、制御回路（１）の入力電
圧を強制的に制御する手段（Ｄ３，Ｑ１）を具備するこ
とにより可変利得増幅回路の利得を最小にする。
Description
【０００１】
【産業上の利用分野】本発明は、可変利得増幅器に関
し、特に半導体集積回路を用いた可変利得増幅器に関す
る。
し、特に半導体集積回路を用いた可変利得増幅器に関す
る。
【０００２】
【従来の技術】従来の可変利得増幅器のブロック図を図
３に示す。図３で、可変可能な電圧が端子Ｐ１に入力さ
れこの電圧が制御回路１に供給される。制御回路１では
入力された電圧を内部基準電圧と比較し、その差に応じ
た電流に変換される。変換された電流は内部ダイオード
に伝わりふたたび電圧に変換される。変換された電圧は
利得増幅回路２に供給される。利得増幅回路２は端子Ｐ
２に入力された信号を制御回路１で得られた電圧に応じ
て増幅し、端子Ｐ４に出力する。このようなＶＣＡ（電
圧制御増幅）増幅回路において利得増幅回路２の出力信
号を端子Ｐ４よりミュートする時は、端子Ｐ３より入力
されるミュート制御信号をいったんスイッチ（ＳＷ）制
御回路４に伝え、ＳＷ制御回路４の出力によりスイッチ
（ＳＷ）回路３を制御する。これにより端子Ｐ４からの
出力信号をミュートする構成となっている。
３に示す。図３で、可変可能な電圧が端子Ｐ１に入力さ
れこの電圧が制御回路１に供給される。制御回路１では
入力された電圧を内部基準電圧と比較し、その差に応じ
た電流に変換される。変換された電流は内部ダイオード
に伝わりふたたび電圧に変換される。変換された電圧は
利得増幅回路２に供給される。利得増幅回路２は端子Ｐ
２に入力された信号を制御回路１で得られた電圧に応じ
て増幅し、端子Ｐ４に出力する。このようなＶＣＡ（電
圧制御増幅）増幅回路において利得増幅回路２の出力信
号を端子Ｐ４よりミュートする時は、端子Ｐ３より入力
されるミュート制御信号をいったんスイッチ（ＳＷ）制
御回路４に伝え、ＳＷ制御回路４の出力によりスイッチ
（ＳＷ）回路３を制御する。これにより端子Ｐ４からの
出力信号をミュートする構成となっている。
【０００３】次に、図３の可変利得増幅器を一般的な集
積回路で実現した従来例を図４に示して、説明する。同
図において端子Ｐ１より入力された制御電圧は、トラン
ジスタＱ２のベースに加わりトランジスタＱ３のベース
電圧と比較されその差に応じた電流がそれぞれトランジ
スタＱ４，Ｑ５に流れる。トランジスタＱ４はＱ６とカ
レントミラー回路で構成され、トランジスタＱ５はＱ７
とカレントミラー回路の構成となり、それぞれの電流が
トランジスタＱ６，Ｑ７に伝わる。トランジスタＱ６の
電流はトランジスタＱ６のコレクタと接続されているダ
イオードＤ１に伝わり、同じくトランジスタＱ７の電流
はトランジスタＱ７のコレクタと接続されているダイオ
ードＤ２に伝わり、それぞれのダイオードＤ１，Ｄ２で
ふたたび電圧に変換され、次段の利得増幅回路に供給さ
れる。利得増幅回路では、トランジスタＱ８〜Ｑ１５で
構成され、ダイオードＤ１で作られた電圧がトランジス
タＱ１０，Ｑ１３のベースに供給され、ダイオードＤ２
で作られた電圧がトランジスタＱ９，Ｑ１４のベースに
供給される。これにより、利得増幅回路の利得が可変
し、端子Ｐ２より入力された信号を制御している。
積回路で実現した従来例を図４に示して、説明する。同
図において端子Ｐ１より入力された制御電圧は、トラン
ジスタＱ２のベースに加わりトランジスタＱ３のベース
電圧と比較されその差に応じた電流がそれぞれトランジ
スタＱ４，Ｑ５に流れる。トランジスタＱ４はＱ６とカ
レントミラー回路で構成され、トランジスタＱ５はＱ７
とカレントミラー回路の構成となり、それぞれの電流が
トランジスタＱ６，Ｑ７に伝わる。トランジスタＱ６の
電流はトランジスタＱ６のコレクタと接続されているダ
イオードＤ１に伝わり、同じくトランジスタＱ７の電流
はトランジスタＱ７のコレクタと接続されているダイオ
ードＤ２に伝わり、それぞれのダイオードＤ１，Ｄ２で
ふたたび電圧に変換され、次段の利得増幅回路に供給さ
れる。利得増幅回路では、トランジスタＱ８〜Ｑ１５で
構成され、ダイオードＤ１で作られた電圧がトランジス
タＱ１０，Ｑ１３のベースに供給され、ダイオードＤ２
で作られた電圧がトランジスタＱ９，Ｑ１４のベースに
供給される。これにより、利得増幅回路の利得が可変
し、端子Ｐ２より入力された信号を制御している。
【０００４】このようなＶＣＡ回路構成において端子Ｐ
４により出力される信号をミュートしたい時には、ミュ
ート制御端子Ｐ３より入力された信号をいったんＳＷ制
御回路４に送り、トランジスタＱ１６〜Ｑ２１で構成さ
れたＳＷ回路の定電流源Ｉ７，Ｉ９をＳＷ５，ＳＷ６で
ＯＮ／ＯＦＦすることにより、信号ラインを切り換えて
いた。この場合、ＳＷ５をＯＮし、ＳＷ６をＯＦＦすれ
ば出力には信号成分が供給され、逆にＳＷ５をＯＦＦ
し、ＳＷ６をＯＮすれば、出力には信号成分は供給され
ず、トランジスタＱ１８，抵抗Ｒ２１，定電流Ｉ８で構
成されたバイアス直流成分が端子Ｐ４に出力される。こ
れにより、信号成分はミュートされる。
４により出力される信号をミュートしたい時には、ミュ
ート制御端子Ｐ３より入力された信号をいったんＳＷ制
御回路４に送り、トランジスタＱ１６〜Ｑ２１で構成さ
れたＳＷ回路の定電流源Ｉ７，Ｉ９をＳＷ５，ＳＷ６で
ＯＮ／ＯＦＦすることにより、信号ラインを切り換えて
いた。この場合、ＳＷ５をＯＮし、ＳＷ６をＯＦＦすれ
ば出力には信号成分が供給され、逆にＳＷ５をＯＦＦ
し、ＳＷ６をＯＮすれば、出力には信号成分は供給され
ず、トランジスタＱ１８，抵抗Ｒ２１，定電流Ｉ８で構
成されたバイアス直流成分が端子Ｐ４に出力される。こ
れにより、信号成分はミュートされる。
【０００５】
【発明が解決しようとする課題】ここで問題となるの
は、ミュート時、ミュート制御信号をいったんＳＷ制御
回路４に供給してからＳＷ５，６を制御することによっ
て信号成分ラインと直流成分ラインとの切り換えを行っ
ていたことである。すなわちミュート回路としては、Ｓ
Ｗ制御とＳＷ回路が必ず必要となり、半導体回路として
は、素子数が増え集積化には適さないという問題があっ
た。
は、ミュート時、ミュート制御信号をいったんＳＷ制御
回路４に供給してからＳＷ５，６を制御することによっ
て信号成分ラインと直流成分ラインとの切り換えを行っ
ていたことである。すなわちミュート回路としては、Ｓ
Ｗ制御とＳＷ回路が必ず必要となり、半導体回路として
は、素子数が増え集積化には適さないという問題があっ
た。
【０００６】また、ＳＷ回路を作るうえで利得増幅回路
の直流成分とまったく同じバイアス直流成分を作らなけ
ればならなかった。これにより、利得増幅回路とＳＷ回
路は、それぞれ独立に構成されているので各ブロックの
定電流源や素子のばらつきにより、利得増幅回路の出力
直流成分とＳＷ回路の出力直流成分に実際は差が生じ、
これがミュート切り換えタイミングの出力直流成分の段
差となって、出力される。この段差が次段の増幅回路に
伝わりスイッチングノイズとして出力されてしまうとい
う問題があった。
の直流成分とまったく同じバイアス直流成分を作らなけ
ればならなかった。これにより、利得増幅回路とＳＷ回
路は、それぞれ独立に構成されているので各ブロックの
定電流源や素子のばらつきにより、利得増幅回路の出力
直流成分とＳＷ回路の出力直流成分に実際は差が生じ、
これがミュート切り換えタイミングの出力直流成分の段
差となって、出力される。この段差が次段の増幅回路に
伝わりスイッチングノイズとして出力されてしまうとい
う問題があった。
【０００７】本発明の目的は、上記従来の問題を解決せ
んとするものであり、ミュート時にＳＷ回路やＳＷ制御
回路を使用せずに、しかもスイッチングノイズ等がない
可変利得増幅器を提供することである。
んとするものであり、ミュート時にＳＷ回路やＳＷ制御
回路を使用せずに、しかもスイッチングノイズ等がない
可変利得増幅器を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、可変電
圧を受け増幅回路の利得を制御する制御回路と、入力信
号を受け、制御回路の電圧により利得が可変する利得増
幅回路と、出力をミュートする時制御回路への電圧を強
制的に制御する回路とを具備し、利得増幅回路の利得を
最小にする可変利得器が得られる。
圧を受け増幅回路の利得を制御する制御回路と、入力信
号を受け、制御回路の電圧により利得が可変する利得増
幅回路と、出力をミュートする時制御回路への電圧を強
制的に制御する回路とを具備し、利得増幅回路の利得を
最小にする可変利得器が得られる。
【０００９】
【実施例】図１は本発明の実施例の概要を示す図であ
り、可変された電圧が端子Ｐ１より入力され、この電圧
が制御回路１に供給される。制御回路１では、入力され
た電圧を内部基準電圧と比較し、その差に応じた電流に
変換する。この電流は、内部ダイオードにてふたたび電
圧に変換され、その電圧は利得増幅回路２に供給され
る。利得増幅２では端子Ｐ２より入力された信号を制御
回路１で得られた電圧に応じて増幅し、端子Ｐ４に出力
する。またミュート時は、入力端子Ｐ３からの制御電圧
により制御回路１の入力電圧を強制的に制御することに
より利得増幅回路２の利得を最小にする。
り、可変された電圧が端子Ｐ１より入力され、この電圧
が制御回路１に供給される。制御回路１では、入力され
た電圧を内部基準電圧と比較し、その差に応じた電流に
変換する。この電流は、内部ダイオードにてふたたび電
圧に変換され、その電圧は利得増幅回路２に供給され
る。利得増幅２では端子Ｐ２より入力された信号を制御
回路１で得られた電圧に応じて増幅し、端子Ｐ４に出力
する。またミュート時は、入力端子Ｐ３からの制御電圧
により制御回路１の入力電圧を強制的に制御することに
より利得増幅回路２の利得を最小にする。
【００１０】次に図２に、本発明の一実施例を半導体回
路で実現するための構成図を示す。同図において、端子
Ｐ１より入力された電圧は、トランジスタＱ２のベース
に加わり、トランジスタＱ３のベース電圧と比較されそ
の差に応じた電流がそれぞれトランジスタＱ４，Ｑ５に
流れる。トランジスタＱ４はＱ６とカレントミラー回路
構成され、トランジスタＱ５はＱ７とカレントミラー回
路構成となり、それぞれの電流がトランジスタＱ６，Ｑ
７に流れることとなる。トランジスタＱ６の電流は、ト
ランジスタＱ６のコレクタと接続されているダイオード
Ｄ１に伝わり、同じくトランジスタＱ７の電流は、トラ
ンジスタＱ７のコレクタと接続されているダイオードＤ
２に伝わり、それぞれダイオードＤ１，Ｄ２でふたたび
電圧に変換され次段の利得増幅回路に供給される。利得
増幅回路は、トランジスタＱ８〜Ｑ１５で構成され、ダ
イオードＤ１で作られた電圧がトランジスタＱ１０，Ｑ
１３のベースに供給され、ダイオードＤ２で作られた電
圧がトランジスタＱ９，Ｑ１４のベースに供給される。
これにより、この利得増幅回路の利得が可変し、端子Ｐ
２より入力された信号を制御している。
路で実現するための構成図を示す。同図において、端子
Ｐ１より入力された電圧は、トランジスタＱ２のベース
に加わり、トランジスタＱ３のベース電圧と比較されそ
の差に応じた電流がそれぞれトランジスタＱ４，Ｑ５に
流れる。トランジスタＱ４はＱ６とカレントミラー回路
構成され、トランジスタＱ５はＱ７とカレントミラー回
路構成となり、それぞれの電流がトランジスタＱ６，Ｑ
７に流れることとなる。トランジスタＱ６の電流は、ト
ランジスタＱ６のコレクタと接続されているダイオード
Ｄ１に伝わり、同じくトランジスタＱ７の電流は、トラ
ンジスタＱ７のコレクタと接続されているダイオードＤ
２に伝わり、それぞれダイオードＤ１，Ｄ２でふたたび
電圧に変換され次段の利得増幅回路に供給される。利得
増幅回路は、トランジスタＱ８〜Ｑ１５で構成され、ダ
イオードＤ１で作られた電圧がトランジスタＱ１０，Ｑ
１３のベースに供給され、ダイオードＤ２で作られた電
圧がトランジスタＱ９，Ｑ１４のベースに供給される。
これにより、この利得増幅回路の利得が可変し、端子Ｐ
２より入力された信号を制御している。
【００１１】このようなＶＣＡ増幅回路において端子Ｐ
４より出力される信号をミュートしたい時には端子Ｐ３
の電圧がハイレベルに変わり、この端子Ｐ３に入力され
た制御信号はトランジスタＱ１のベースに入力され、ト
ランジスタＱ１をＯＮさせる。これによりトランジスタ
Ｑ２のベースは強制的にトランジスタＱ３のベースより
低くなることによって、トランジスタＱ３に流れ込む電
流の割合がトランジスタＱ２に比べ小さくなる。この電
流の大きな差がそれぞれのカレントミラー回路を介して
トランジスタＱ６，Ｑ７に伝わり、ダイオードＤ１，Ｄ
２で電圧に変換される。ここでの電圧ドロップは、電流
が大きいほど大きくなるのでトランジスタＱ６のコレク
タ電圧はトランジスタのＱ７のコレクタ電圧に比べ低く
なる。よってこの電流の割合が電圧の割合として変換さ
れ、次段の利得増幅回路に伝わる。
４より出力される信号をミュートしたい時には端子Ｐ３
の電圧がハイレベルに変わり、この端子Ｐ３に入力され
た制御信号はトランジスタＱ１のベースに入力され、ト
ランジスタＱ１をＯＮさせる。これによりトランジスタ
Ｑ２のベースは強制的にトランジスタＱ３のベースより
低くなることによって、トランジスタＱ３に流れ込む電
流の割合がトランジスタＱ２に比べ小さくなる。この電
流の大きな差がそれぞれのカレントミラー回路を介して
トランジスタＱ６，Ｑ７に伝わり、ダイオードＤ１，Ｄ
２で電圧に変換される。ここでの電圧ドロップは、電流
が大きいほど大きくなるのでトランジスタＱ６のコレク
タ電圧はトランジスタのＱ７のコレクタ電圧に比べ低く
なる。よってこの電流の割合が電圧の割合として変換さ
れ、次段の利得増幅回路に伝わる。
【００１２】トランジスタＱ６のコレクタはトランジス
タＱ１０，Ｑ１３のベースにつながり、トランジスタＱ
７のコレクタはトランジスタＱ９，Ｑ１４のベースにつ
ながっているのでこの利得増幅回路は、ミュート時最小
利得して働くこととなる。よって入力端子Ｐ２に入力さ
れる信号は出力されず増幅回路の直流成分だけが端子Ｐ
４に出力される。
タＱ１０，Ｑ１３のベースにつながり、トランジスタＱ
７のコレクタはトランジスタＱ９，Ｑ１４のベースにつ
ながっているのでこの利得増幅回路は、ミュート時最小
利得して働くこととなる。よって入力端子Ｐ２に入力さ
れる信号は出力されず増幅回路の直流成分だけが端子Ｐ
４に出力される。
【００１３】
【発明の効果】以上のように本発明によれば、可変利得
増幅回路のミュート時に、特別にＳＷ回路及びＳＷ制御
を具備すること無く、したがってＳＷ回路から発生する
出力直流成分によって引き起こされる出力段差もないの
で、スイッチングノイズの発生も妨げることができる。
さらに簡単な回路構成でミュートできることから半導体
集積回路には最適である。
増幅回路のミュート時に、特別にＳＷ回路及びＳＷ制御
を具備すること無く、したがってＳＷ回路から発生する
出力直流成分によって引き起こされる出力段差もないの
で、スイッチングノイズの発生も妨げることができる。
さらに簡単な回路構成でミュートできることから半導体
集積回路には最適である。
【図１】本発明の一実施例の概要を示す図。
【図２】本発明の実施例を半導体回路により実現するた
めの回路図。
めの回路図。
【図３】従来の可変利得増幅器の概要を示す図。
【図４】図３の従来例を半導体回路により実現するため
の回路図。
の回路図。
１ 制御回路 ２ 利得増幅回路 ３ ＳＷ回路 ４ ＳＷ制御回路 ５，６ ＳＷ Ｄ１〜Ｄ３ ダイオード Ｉ１〜Ｉ１０ 定電流回路 Ｐ１〜Ｐ４ 端子 Ｑ１〜Ｑ２１ トランジスタ Ｒ１〜Ｒ１２ 抵抗
Claims (3)
- 【請求項１】 被増幅入力信号を受け利得が可変する増
幅回路と、外部から制御情報を受け前記増幅回路の利得
を制御するため制御信号を作る制御回路と、前記制御回
路の入力側に設けられミュートのオン／オフ信号によっ
て制御回路の入力電圧を所定電圧にするミュート制御手
段とを具備する可変利得増幅器。 - 【請求項２】 前記ミュート制御手段がダイオードとト
ランジスタの直列回路からなる請求項１の可変利得増幅
器。 - 【請求項３】 前記トランジスタのベースに前記所定電
圧を受けることを特徴とする請求項２の可変利得増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16178695A JPH0918362A (ja) | 1995-06-28 | 1995-06-28 | 可変利得増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16178695A JPH0918362A (ja) | 1995-06-28 | 1995-06-28 | 可変利得増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918362A true JPH0918362A (ja) | 1997-01-17 |
Family
ID=15741887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16178695A Pending JPH0918362A (ja) | 1995-06-28 | 1995-06-28 | 可変利得増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0918362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303795B1 (ko) * | 1998-08-07 | 2001-09-24 | 윤종용 | 송신신호 이득 제어방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641782A (en) * | 1987-06-23 | 1989-01-06 | Idemitsu Petrochem Co Ltd | Adhesive composition |
-
1995
- 1995-06-28 JP JP16178695A patent/JPH0918362A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641782A (en) * | 1987-06-23 | 1989-01-06 | Idemitsu Petrochem Co Ltd | Adhesive composition |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303795B1 (ko) * | 1998-08-07 | 2001-09-24 | 윤종용 | 송신신호 이득 제어방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971028 |