JPH09182415A - 大電力昇圧チョッパ回路 - Google Patents

大電力昇圧チョッパ回路

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JPH09182415A
JPH09182415A JP34015795A JP34015795A JPH09182415A JP H09182415 A JPH09182415 A JP H09182415A JP 34015795 A JP34015795 A JP 34015795A JP 34015795 A JP34015795 A JP 34015795A JP H09182415 A JPH09182415 A JP H09182415A
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JP
Japan
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circuit
voltage
circuit block
energy
same
Prior art date
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Application number
JP34015795A
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English (en)
Inventor
Kiyoshi Suzuki
喜代志 鈴木
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Tohoku Oki Electric Co Ltd
Original Assignee
Tohoku Oki Electric Co Ltd
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Abstract

(57)【要約】 【課題】 昇圧チョッパ回路において、簡単な回路構成
で、低コスト、高信頼性の大電力化を可能にする。 【解決手段】 昇圧チョッパ回路の昇圧チョークコイル
1 ,主スイッチング素子FETQ1 及び整流ダイオー
ドD1からなる回路ブロックU1に、昇圧チョークコイル
2 、主スイッチング素子FETQ2及び整流ダイオー
ドD2からなる回路ブロックU2 を並列接続し、単一の
PWM制御部によって大電力駆動を可能にする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、PWM制御方式
の大電力昇圧チョッパ回路に係り、特に、昇圧チョーク
パコイル、主スイッチング素子、整流素子からなる回路
ブロックを複数段並列接続した大電力昇圧チョッパ回路
に関する。
【0002】
【従来の技術】一般的なPWM制御方式の昇圧チョッパ
回路としては図2に示される構成例が知られている。主
スイッチング素子Q1 (FET,Tr等)がONする
と、DCIN電圧VINは昇圧チョークコイルL1 にエネル
ギーとして蓄えられ、主スイッチング素子Q1OFF時
にVINに蓄積エネルギーを加えて、整流ダイオードD1
を通じ整流平滑コンデンサC1を充電する。PWM制御
用IC1はDCOUT電圧VOUTの値により、Q1 の駆動パ
ルス幅を制御してDCOUT電圧VOUTを一定に保つ。DC
OUT電流I0は電流検出用抵抗R1を流れ、R1の両端に電
圧VR1を発生させる。この発生電圧VR1が一定値を越え
ると、過電流保護作用が行なわれる。
【0003】従来、上記回路を使用して、主スイッチン
グ素子Q1,昇圧チョークコイルL1及び整流素子D1
電気的特性の動作可能範囲を越える電力を出力しようと
する場合には、図3,図4に示されるような昇圧チョッ
パ回路の大電化方法が知られている。図3は使用電気部
品を並列使用して図2と同じ回路構成にしたものであ
り、図4では図2回路全体を複数台使用して並列運転を
する場合が示されている。
【0004】
【発明が解決しようとする課題】しかしながら、上記図
3に示される回路では、並列使用の個々の部品の電気的
特性のバラツキから各部品に動作上のアンバランスが生
じ、並列使用している部品の一方にのみ過大負荷がかか
り、その部品を破損に至らせることがある。
【0005】また、図4回路ではPWM制御用IC1
IC2で示すように、同一のPWM制御回路が複数必要
であるから、回路部品の増加は自明であり、価格の上昇
化、信頼性の低下などの問題点があった。
【0006】
【課題を解決するための手段】本発明は上記問題点を解
決するために、PWM制御方式の昇圧チョッパ回路にお
いて、PWM制御部及び整流平滑コンデンサを除いた、
昇圧チョークコイル、主スイッチング素子及び整流素子
がT形に接続された回路ブロックを、所定の段数並列接
続し、これらを単一のPWM制御部によって駆動される
構成にしてものである。
【0007】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づいて説明する。図1は本発明に係る大電力
昇圧チョッパ回路の一実施形態を示す回路構成図であ
る。同図において図2と同一部分には同一符号が付され
ている。そして、昇圧チョークコイルL1 ,電界効果ト
ランジスタFET(トランジズも可)を使用した主スイ
ッチング素子Q1 及び整流ダイオードDをT形に接続し
た回路ブロックU1 には、昇圧チョークコイルL2,主
スイッチング素子Q2及び整流ダイオードD2をT形に接
続した回路ブロックU2が並列接続されている。
【0008】このように構成されているから、本発明は
次のように作動する。出力電流I0が電流検出用抵抗R1
を流れると、R1の両端には電圧VR1 が発生する。この
電圧VR1 が一定値を越えると、PWM制御回路IC1
主スイッチング素子Q1,Q2を同一タイミングで駆動
し、回路ブロックU1,U2(図の場合2段)を同時に動
作させる。ここで、回路ブロックU1 の動作は〔000
2〕で前述した如く、Q1 ON時にVINはL1にエネル
ギーとして蓄えられ、Q1OFF時にはVIN に蓄積エネ
ルギーを加えたものが、Dを通してC1を充電するほ
か、回路ブロックU2の場合も、前述したU1と全く同様
に作動する。従って、個々の使用部品の電気的特性はU
1,U2の動作範囲内で考慮すれば良く、図2の場合のよ
うに、電気的特性のバラツキによるアンバランスは考え
なくても良い利点がある。
【0009】ところで、上記実施形態では回路ブロック
がU1,U2のように2段の場合について説明したが、こ
れに限定されるものでなく、2段以上の構成にすること
も可能であり、大電力昇圧チョッパ回路としては好適で
あり、DC−DCコンバータ,高調波電流制御用アクテ
ィブフィルタ等にも適用可能である。
【0010】
【発明の効果】以上説明したように、本発明によれば、
昇圧チョークコイル,主スイッチング素子,整流素子を
一回路ブロックとして並列接続し、これを単一のPWM
制御部で駆動する回路構成にしたので、個々の電気部品
の電気的特性のバランスに留意する必要がなくなり、ま
た、PWM制御回路部品の増加を要しないため、コスト
の低減化と高信頼性が得られる大電力化が容易かつ確実
に得られるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施形態を示す回路図である。
【図2】従来の昇圧チョッパ回路である。
【図3】従来の昇圧チョッパ回路の大電力化例1を示す
回路図である。
【図4】従来の昇圧チョッパ回路の大電力化例2を示す
回路図である。
【符号の説明】
1,L2 昇圧チョークコイル Q1,Q2 主スイッチング素子(FET) D1,D2 整流ダイオード C1 整流平滑コンデンサ IC1 PWM制御用IC R1 電流検出用抵抗

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 PWM制御方式の昇圧チョッパ回路にお
    いて、前記昇圧チョッパ回路における昇圧チョークコイ
    ルと主スイッチング素子と整流素子とにより構成される
    回路ブロックに、少なくとも一個以上の前記回路ブロッ
    クと同一回路ブロックを並列に接続することを特徴とす
    る大電力昇圧チョッパ回路。
JP34015795A 1995-12-27 1995-12-27 大電力昇圧チョッパ回路 Pending JPH09182415A (ja)

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