JPH09181573A - ディジタル自動微同調回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧に対して依存性を有するＶＣＯであ
っても、フリーラン時の周波数調整を自動的に行うディ
ジタルＡＦＴ回路を提供すること。 【解決手段】 ＰＬＬ回路２１におけるＶＣＯ３３のフ
リーラン周波数を自動調整するディジタルＡＦＴ回路１
であって、基準となる発振周波数信号と中間周波数信号
とを比較する周波数比較器２と、前記周波数比較器２に
よる比較結果、各信号の周波数差情報をディジタルデー
タとして抽出する周波数差抽出部３と、を備え、前記周
波数差抽出部３により抽出された周波数差情報に基づい
て前記ＶＣＯ３３のフリーラン周波数の自動調整を行う
ように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、テレビジ
ョン受像機（以下、ＴＶ受像機）等のように、電圧制御
発振器（以下、ＶＣＯ：Voltage Controled Oscillato
r）を有する位相同期ループ（以下、ＰＬＬ：Phase Loc
ked Loop ）回路及び自動微同調（以下、ＡＦＴ：Auto
Fine Tuning）回路を共に備える装置の分野に関する。

【０００２】

【従来の技術】従来、このようなＰＬＬ回路及びＡＦＴ
回路を共に備える代表的な装置として、図７に示すよう
なＴＶ受像機がある。図７は、従来のＴＶ受像機の概略
構成例を示すブロック図であり、図７において、ＴＶ受
像機は、大別して、アンテナ１１、チューナ回路１２、
ＴＶリニア回路１３、音声回路１４、映像回路１５から
構成されている。アンテナ１１は、装置外部に設けられ
た高指向性アンテナ（携帯機器の場合には内蔵ロッドア
ンテナ）等からなり、受信した電波をチューナ回路１２
に導くためのものである。

【０００３】チューナ回路１２は、キー入力部１６、チ
ューニング制御回路１７、チューナ１８からなり、キー
入力部１６は、チューニング制御回路１７に対して、例
えば、チューニング設定用データ、チューニングアップ
／ダウン指示等のキー入力信号を出力する。チューニン
グ制御回路１７は、キー入力部１６におけるチューニン
グアップ／ダウンキーの操作及び後述するＴＶリニア回
路１３からのＡＦＴ信号等に基づいてチューニング信号
を作成し、チューナ１８に出力する。

【０００４】チューナ１８は、チューニング制御回路１
７からのチューニング信号に基づいて指定のチャネルを
選択し、アンテナ１１により受信した信号を中間周波信
号に変換するとともに、この中間周波信号を次段のＴＶ
リニア回路１３に出力する。ＴＶリニア回路１３は、中
間周波数増幅回路１９、映像検波回路２０、ＰＬＬ回路
２１、ＡＦＴ回路２２、映像増幅回路２３、クロマ回路
２４、同期分離回路２５からなり、中間周波数増幅回路
１９は、チューナ１８からの中間周波信号を増幅し、そ
の出力信号を映像検波回路２０，ＰＬＬ回路２１，ＡＦ
Ｔ回路２２に出力する。

【０００５】ＰＬＬ回路２１は、中間周波数増幅回路１
９から出力される中間周波信号とＶＣＯ（図示せず）か
らの信号との位相差を検出してＶＣＯの発振周波数を制
御するものであり、ＶＣＯから映像検波回路２０に対し
て位相信号を出力する。ＡＦＴ回路２２は、中間周波数
増幅回路１９から出力される中間周波信号と固定の発振
基準周波数との差をＡＦＴ検波（ＦＭ検波）によってＳ
字状のＡＦＴ信号として取り出し、チューニング制御回
路１７内のバリキャップを調整するための信号としてチ
ューニング制御回路１７に出力する。

【０００６】一方、映像検波回路２０では、中間周波信
号から映像を検波し、映像増幅回路２３に映像信号を出
力するとともに、音声回路１４に音声信号を出力する。
映像増幅回路２３は、映像検波回路２０からの映像信号
を映像増幅回路２３により増幅した後、クロマ回路２４
及び同期分離回路２５を介して映像回路１５及びチュー
ニング制御回路１７に対し、クロマ信号，復号同期信号
Ｃ−ＳＹＮＣ，水平同期信号Ｈ−ＳＹＮＣ及び垂直同期
信号Ｖ−ＳＹＮＣを出力する。詳しくは、同期分離回路
２５によって映像信号に含まれる水平及び垂直同期信号
を分離し、復号同期信号Ｃ−ＳＹＮＣをチューニング制
御回路１７に、水平同期信号Ｈ−ＳＹＮＣ及び垂直同期
信号Ｖ−ＳＹＮＣを後述するタイミング制御回路２７に
出力する。

【０００７】音声回路１４は、音声検波回路２６及び音
声増幅回路２７からなり、ＴＶリニア回路１３から入力
される音声信号を音声検波回路２６によって音声検波し
て低周波信号に変換し、音声増幅回路２７により音声増
幅してスピーカＳＰを駆動するものである。映像回路１
５は、同期分離回路２５から送られてくる各同期信号に
基づいて表示制御用の信号を作成するものである。

【０００８】図８は、図７におけるＰＬＬ回路及びＡＦ
Ｔ回路部分の要部ブロック図である。図８に示すよう
に、ＰＬＬ回路２１は、位相比較器３１、フィルタ３
２、ＬＣ時定数回路３３ａを有するＶＣＯ３３、位相シ
フト回路３４から構成され、ＡＦＴ回路２２は、周波数
比較器３５、低域フィルタ３６、基準発振器３７から構
成されている。

【０００９】前述したように、ＰＬＬ回路２１は、中間
周波数増幅回路１９から出力される中間周波信号を位相
比較器３１及びフィルタ３２を介してＶＣＯ３３に入力
し、ＶＣＯ３３からの出力を位相比較器３１にフィード
バックさせることにより発振周波数を制御するものであ
る。また、ＡＦＴ回路２２は、中間周波数増幅回路１９
から出力される中間周波信号と、リファレンスとなる高
精度な基準発振器３７（例えば、発振精度が０．２％以
下）からの発振基準周波数との周波数差をＳ字状のＡＦ
Ｔ信号として取り出してチューニング制御回路１７に出
力するものである。

【００１０】以上の構成において、ＰＬＬ回路２１内の
ＶＣＯ３３は、ＬＣ時定数回路３３ａのコイルＬを調整
することにより、予めフリーラン周波数の調整を行って
おく必要がある。これは、ＶＣＯ３３におけるフリーラ
ン周波数の調整が不十分だとＰＬＬ回路２１において定
常位相誤差が生じ、この定常位相誤差が映像信号に直交
歪みを発生させる原因となるからである。特に、近年普
及しているワイドＴＶ（画面の縦横比が１６：９で、画
面の縦横比が４：３である従来型ＴＶよりも横長画面の
ＴＶ）においては、この直交歪みによる画質の劣化が顕
著である。

【００１１】直交歪みによる画質の劣化に対しては、ル
ープゲインを上げることによってある程度対処すること
が可能であるが、設計上の問題もあって、やみくもにル
ープゲインを上げるこわけにはいかず、このループゲイ
ンのアップという手法には程度というものがある。上記
した理由から、ＶＣＯ３３のフリーラン周波数は、外付
けのＬＣ時定数回路３３ａのコイルＬを調整することに
より位相合わせを実現するのが一般的であり、図８に示
す従来例では、ＡＦＴ回路２２もＶＣＯ３３と同様にＬ
Ｃ時定数回路を備え、ＬＣ時定数回路内のコイルによっ
て発振基準周波数の調整を行っていた。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のＰＬＬ回路２１では、定常位相誤差を低減す
るためのＶＣＯ３３のフリーラン周波数の調整は、ＬＣ
時定数回路３３ａのコイルＬを調整することによって行
っており、また同様に、ＡＦＴ回路２２の調整も行われ
ていたため、調整作業が面倒であるという問題点があっ
た。一般に、ＡＦＴ回路２２に要求される精度は、ＶＣ
Ｏ３３に要求される精度よりも高い精度が要求される。
すなわち、調整済みのＡＦＴ回路２２によって出力され
る周波数信号に基づいて、フリーラン時におけるＶＣＯ
３３の周波数調整を行うことができれば、調整に要する
労力を低減することができる。

【００１３】また、調整用のために外付けされたＬＣ時
定数回路３３ａのコイルＬからは不要放射があり、不要
放射の悪影響を防止するためには、シールドの強化や特
別なパターン設計が必要となる。そこで、不要放射の原
因であるＬＣ時定数回路３３ａを取り除くことが考えら
れるが、この場合、電源電圧に対する依存性をなくすた
めの回路設計が必要となり、いずれにしても製造コスト
が上昇するという問題点があった。

【００１４】本発明の課題は、上記問題点を解消し、電
源電圧に対して依存性を有するＶＣＯであっても、フリ
ーラン周波数の自動調整を行うディジタルＡＦＴ回路を
提供することにある。

【００１５】

【課題を解決するための手段】請求項１記載のディジタ
ルＡＦＴ回路は、図１に示すように、ＰＬＬ回路２１に
おけるＶＣＯ３３のフリーラン周波数を自動調整するデ
ィジタルＡＦＴ回路１であって、基準となる発振周波数
信号と中間周波数信号とを比較する周波数比較器２と、
前記周波数比較器２による比較結果、各信号の周波数差
情報をディジタルデータとして抽出する周波数差抽出部
３と、を備え、前記周波数差抽出部３により抽出された
周波数差情報に基づいて前記ＶＣＯ３３のフリーラン周
波数の自動調整を行うように構成している。

【００１６】また、請求項２記載のディジタルＡＦＴ回
路は、基準となる発振周波数信号と中間周波数信号とを
比較する周波数比較器２と、該周波数比較器２による比
較結果、各信号の周波数差情報をディジタルデータとし
て抽出する周波数差抽出部３とを備え、ＰＬＬ回路２１
におけるＶＣＯ３３のフリーラン周波数を自動調整する
ディジタルＡＦＴ回路１であって、初期設定動作時と通
常動作時との各動作モードの切り替えを行う動作切替部
４を備え、前記動作切替部４による初期設定動作時には
前記周波数差抽出部３によって抽出された周波数差情報
を前記ＶＣＯ３３に出力し、前記動作切替部４による通
常動作時には当該周波数差情報に基づいて次段回路に対
する周波数制御情報をディジタルデータとして出力する
ように構成している。

【００１７】この場合、請求項２記載のディジタルＡＦ
Ｔ回路に追加して、請求項３に記載するように、前記動
作切替部４による初期設定動作時に、前記周波数差抽出
部３によって抽出された周波数差情報が所定数回安定し
て得られたとき、当該周波数差情報を次段回路に出力す
る中継回路５と、前記中継回路５により中継出力される
周波数差情報に基づいて前記ＶＣＯ３３のフリーラン周
波数を自動調整する調整回路６と、を備えるように構成
することが望ましい。

【００１８】さらにこの場合、前記中継回路５は、請求
項４に記載するように、前記周波数差抽出部３によって
抽出された周波数差情報を所定タイミング毎に保持する
情報保持部７と、前記情報保持部７に保持された周波数
差情報が前回の保持情報と同一情報であるか否かを判定
する判定部８と、前記判定部８によって同一であるとの
判定された回数をカウントし、予め設定されたカウント
値に達するとカウントアップ信号を出力するカウンタ部
９と、前記カウンタ部９からのカウントアップ信号に基
づいて前記情報保持部７に保持された周波数差情報を前
記調整回路６に出力する出力回路１０と、を有するよう
に構成することが有効である。

【００１９】

【発明の実施の形態】以下、本願発明の一実施形態を図
面に基づいて説明する。図２は、本発明のディジタルＡ
ＦＴ回路の要部構成を示すブロック示す図である。な
お、図２において、図１に示す原理図及び図７及び図８
に示す従来例と同一要素部分には同一符号を付してい
る。

【００２０】図２に示すように、ディジタルＡＦＴ回路
１は、周波数比較器２と、周波数差抽出部３と、動作切
替部４の機能を有するスイッチＳＷ１〜ＳＷ４と、中継
回路５及び調整回路６の機能を有する調整制御部５６と
から構成されている。また、、図２中には、ＰＬＬ回路
２１内の回路として、位相比較器３１、フィルタ（この
場合、ラグリードループフィルタ）３２、ＶＣＯ３３、
電圧制御器４０が表されている。

【００２１】周波数比較器２は、中間周波増幅回路１９
により得られる中間周波数に依存しない任意の基準周波
数をその内部に備え、この基準周波数と中間周波数とを
比較するものである。周波数差抽出部３は、周波数比較
器２の比較結果に基づいて基準周波数と中間周波数との
周波数差を抽出し、フリーラン動作時にはこの周波数差
情報を４ビットのディジタルデータとして調整制御部５
６に出力し、一方、通常動作時にはこの周波数差情報に
基づいて図示しない同調発振回路を制御するものであ
る。

【００２２】この場合、調整制御部５６に出力される周
波数差情報は、周波数比較器２によって生成することの
できる８ビット情報中の上位４ビットを用いたディジタ
ルデータであり、本発明のディジタルＡＦＴ回路１は、
ＬＣ時定数回路によって基準周波数を調整していた従来
のアナログＡＦＴ回路２２とは異なり、極めて正確な固
定周波数発振に基づいて中間周波数との周波数差情報を
出力することができるようになっている。

【００２３】スイッチＳＷ１〜ＳＷ４は、後述するカウ
ンタ９ａからの制御信号に基づいて動作モードを切り替
えるためのものであり、初期設定（トリミング）動作時
には、スイッチＳＷ１，ＳＷ２がオフするとともに、ス
イッチＳＷ４はＢ側を選択し、通常動作時には、スイッ
チＳＷ１，ＳＷ２がオンするとともに、スイッチＳＷ４
はＡ側を選択する。

【００２４】調整制御部５６は、図２に示すように、情
報保持部７となる第一レジスタ７ａ及び第二レジスタ７
ｂ、設定部７ｃ、判定部８となる比較器８ａ、カウンタ
部９となるカウンタ９ａ、出力回路１０となるＤ／Ａ変
換器１０ａから構成されている。第一レジスタ７ａ及び
第二レジスタ７ｂは、周波数差抽出部３から出力される
周波数差情報を所定タイミング毎に保持するものであ
り、第一レジスタ７ａは現時点での周波数差情報を保持
し、第二レジスタ７ｂは前時点での周波数差情報を保持
するものである。

【００２５】設定部７ｃは、最初の電源投入時に第一レ
ジスタ７ａ及び第二レジスタ７ｂの内容を初期化すると
ともに、比較器８ａの比較結果に基づいて第一レジスタ
７ａの内容を第二レジスタ７ｂに複写するものである。
比較器８ａは、第一レジスタ７ａ及び第二レジスタ７ｂ
に格納されている周波数差情報をそれぞれ比較し、一致
していたら設定部７ｃに対して複写処理を促す信号を出
力するとともに、カウンタ９ａに一致信号を出力する。

【００２６】カウンタ９ａは、比較器８ａからの一致信
号をカウントし、予め設定された所定数回（本例では、
３回）一致信号がカウントされたら、周波数差抽出部３
から安定した出力があったものと判断し、スイッチＳＷ
３をオンして第一レジスタ７ａ内に保持された位相差情
報をＤ／Ａ変換器１０ａに出力する。Ｄ／Ａ変換器１０
ａは、４ビットのディジタル信号をアナログ信号に変換
するものである。このように、調整制御部５６は、フリ
ーラン動作時に周波数差抽出部３から同一の周波数差情
報が所定数回（この場合、３回）安定して出力されたと
きに、この周波数差情報を電圧制御器４０に出力する。

【００２７】図３は、図２における調整制御部５６を除
くディジタルＡＦＴ回路１（以下、ディジタルＡＦＴ部
１ａ）及び調整制御部５６をそれぞれＬＳＩ化した場合
の信号線の接続関係を示す図であり、図４は、図３にお
けるディジタルＡＦＴ部１ａの要部回路図、図５は、図
３における調整制御部５６の要部回路図である。なお、
図３に示す例では、回路構成上、図２中のＤ／Ａ変換器
１０ａだけをＬＳＩ外部に設けている。

【００２８】ディジタルＡＦＴ部１ａは、図４に示すよ
うに、ＴフリップフロップＴ１〜Ｔ１６、Ｄフリップフ
ロップＤ１〜Ｄ６、ナンドゲートＮ１、インバータＩ１
から構成され、中間周波信号（５８．７５ＭＨｚ）、Ｐ
ＯＲ信号、基準周波信号（３．５８ＭＨｚ）の各入力信
号に基づいてＡＦＴｏｕｔＤＨ信号（“Ｈ”で固定）、
クロック信号ＣＬＫ、位相差情報ディジタル信号ｄａｔ
ａ１〜ｄａｔａ４を調整制御部５６に対して出力する。

【００２９】調整制御部５６は、図５に示すように、Ｄ
フリップフロップｄ１〜Ｄ１０、ナンドゲートｎ１〜ｎ
１８、インバータｉ１〜ｉ６から構成され、ＤＨ信号
（＝“Ｈ”）、クロック信号ＣＬＫ、位相差情報ディジ
タル信号ｄａｔａ１〜ｄａｔａ４、ｐｏｒ信号の各入力
信号に基づいて制御情報信号ｂｉｔ１〜ｂｉｔ４をＤ／
Ａ変換器１０ａに対して出力する。

【００３０】次に上述実施形態の作用について、図６を
参照して説明する。図６は、図５の各ノードＡ〜Ｉにお
ける波形図である。図６では、クロック信号ＣＬＫに基
づいてシフトレジスタのステータスが変化していき、 ｄａｔａ１＝ノードＡ＝ノードＢ， ｄａｔａ２＝ノー
ドＣ＝ノードＤ ｄａｔａ３＝ノードＥ＝ノードＦ， ｄａｔａ４＝ノー
ドＧ＝ノードＨ の各条件が成立したとき、同一周波数信号が３回入力し
たものとみなすことができ、そこで、ノードＩのステー
タスが変化し、出力のステータスはその後一定となる。

【００３１】ディジタルＡＦＴ部１ａでは、単位時間ｔ
における入力パルス数をカウントすることによって周波
数分別を行う。そして、ターゲットとなる中間周波数を
ｆｐ、基準発振周波数をｆｘとする。ここで、中間周波
数ｆｐ及び基準発振周波数ｆｘをそれぞれ分周し、周波
数分別を行う場合、解像度をＢｒ、中間周波数ｆｐのカ
ウント数をＮｐとすると、 ｆｐ／Ｂｒ≦Ｎｐ を満たすことが必要となる。一例として、日本向けＮＴ
ＳＣの中間周波数ｆｐ＝５８．７５ＭＨｚ、解像度Ｂｒ
＜５０ｋＨｚとし、Ｎｐ＝２^npで表示できるとすると、 ２^np＜ｆｐ／Ｂｒ ＝５８．７５×１０⁶ ／５０×１０
³ ＝１１７５ ∴ｎｐ≧１１となる。

【００３２】ところで、ＡＦＴでは入力周波数ｆｐ’が
中間周波数ｆｐに対して一般的に最大２ＭＨｚのズレし
か生じないため、これ以上の周波数差は無視しても構わ
ない。すなわち、カウンタはオーバーフローしても差し
支えない。ここで、｜ｆｐ’−ｆｐ｜＜２ＭＨｚと仮定
すると、ｎｐ＝１１とした場合、 Ｂｒ＝ｆｐ／２¹¹ ＝２８．７ｋＨｚ となり、入力周波数ｆｐ’をカウントするために必要な
けた数をｎとすると、 ２８．７×１０³ ×２ⁿ ≧２×１０⁶ ×２ ｎ≧８ となる。

【００３３】次に、基準発振周波数ｆｘに対する分周比
Ｎｘの必要条件は、 （Ｎｘ／ｆｘ）≧（１１７５／ｆｐ） Ｎｘ≧（１１７５×ｆｘ／ｆｐ）＝１１７５×（３．５
７９５４５×１０⁶ ／５８．７５）×１０⁶ ＝７２ となる。ここで、Ｎｘ＝２^nxとすると、Ｎｘ＝１２８、
ｎｘ＝７、ｔ＝１２８／ｆｘ＝３５．７５９μｓｅｃと
なり、この場合、実際のカウント数Ｎｐは、 Ｎｐ＝Ｎｘ×ｆｐ／ｆｘ ＝１２８×（５８．７５×１０⁶ ／３．５７９５４５×１０⁶ ） ＝２１０１ となり、Ｎｐ＝２１０１のとき、入力周波数を考える
と、 ｆｐ＝（２１０１／１２８）×ｆｘ ＝５８．７５５Ｍ
Ｈｚ ∴誤差ｆｅ＝５ｋＨｚ となる。

【００３４】今回２１０１回カウントした時点でカウン
タの最上位ビットが“１”→“０”になるものとする
と、８桁のダウンカウンタを使用した場合、ＡＦＴの応
答周波数レンジは、 ｆｍｉｎ−ｆｐ＝−３．５７９５４５ＭＨｚ ｆｍａｘ−ｆｐ＝３．５５ＭＨｚ となり、十分な特性範囲にあることがわかる。

【００３５】そして、調整制御部５６では、ＶＣＯ３３
のフリーラン周波数が安定したことを検知するためにデ
ィジタルＡＦＴ部１ａからの出力を一定周期毎に取り込
み、同一の信号をｎ回（＝３）続けて検出したとき、周
波数が安定したものと判断してラッチをかける。ラッチ
がかかると、レジスタは固定され、そのときに保持した
値をＤ／Ａ変換し、ＶＣＯ３３のフリーラン周波数がタ
ーゲット周波数に近づくように電圧制御器４０（電流
源）を補正する。その後、ＶＣＯ３３は、ＰＬＬ回路２
１の一部として動作し、ディジタルＡＦＴ部１ａは、本
来のＡＦＴ動作を開始する。

【００３６】以上説明したように、本発明では、ＡＦＴ
回路にディジタルＡＦＴ回路を採用することにより、中
間周波数をこれに依存しない任意の基準周波数との比較
で調整可能としたため、無調整、高精度のディジタルＡ
ＦＴを得ることができる。そして、このディジタルＡＦ
Ｔ回路の一部を利用して、ＶＣＯ３３のフリーラン周波
数と中間周波数との周波数ズレを検出し、ＶＣＯ３３の
フリーラン周波数のトリミングを行うことにより、無調
整でＰＬＬ回路２１における定常位相誤差を軽減するこ
とができる。

【００３７】なお、前述の実施形態では、ディジタルＡ
ＦＴ部１ａから出力される位相差情報として、８ビット
データ中の上位４ビットを用いているが、このビット数
は、求める精度により任意に設定可能であり、ＶＣＯ３
３または調整用のＤ／Ａ変換器１０ａの精度との兼ね合
いで決定すればよい。同様にして、比較器８ａにおける
比較回数も自由に設定可能である。

【００３８】また、前述の実施形態では、ＰＬＬ回路２
１及びＡＦＴ回路２２を共に備える装置として、ＴＶ受
像機を例に採り説明しているが、対応する装置として
は、TＶ受像機に限るものではなく、ＰＬＬ回路２１及
びＡＦＴ回路２２を共に備える装置であれば適用するこ
とが可能である。

【００３９】そして、本発明のディジタルＡＦＴ回路１
は、ＶＣＯ３３をコイルＬによって調整するタイプのＰ
ＬＬ回路２１にも適用することができる。また、不要放
射の悪影響を防止するために、不要放射の原因であるＬ
Ｃ時定数回路３３ａを取り除いた場合、電源電圧に対す
る依存性が生じやすくなるが、本発明のディジタルＡＦ
Ｔ回路１では、電源電圧に依存するＶＣＯであってもフ
リーラン周波数を自動調整することができる。

【００４０】また、ディジタルＡＦＴ回路１内の基準周
波数は、リファレンスとなる高精度の周波数が得られる
ようになっていればよく、例えば、水晶発振器等を内蔵
するものや外部からの入力周波数に基づいて周波数比較
を行うように構成してもよい。

【００４１】

【発明の効果】本発明では、ディジタルＡＦＴ回路内の
周波数差抽出部によって抽出された周波数差情報に基づ
いてＰＬＬ回路内のＶＣＯのフリーラン周波数調整を自
動的に行うことで、電源電圧に対して依存性のあるＶＣ
Ｏであっても、高精度、かつ、無調整のフリーラン周波
数調整回路を得ることができ、ＰＬＬ回路における定常
位相誤差を軽減することができる。

【図面の簡単な説明】

【図１】本発明のディジタルＡＦＴ回路の原理説明図。

【図２】本発明のディジタルＡＦＴ回路の要部構成を示
すブロック示す図。

【図３】図２におけるディジタルＡＦＴ部及び調整制御
部をそれぞれＬＳＩ化した場合の信号線の接続関係を示
す図。

【図４】図３におけるディジタルＡＦＴ部の要部回路
図。

【図５】図３における調整制御部の要部回路図。

【図６】図５の各ノードにおける波形図。

【図７】従来のＴＶ受像機の概略構成例を示すブロック
図。

【図８】図７におけるＰＬＬ回路及びＡＦＴ回路部分の
要部ブロック図。

【符号の説明】

１ ディジタル自動微同調回路（ディジタルＡＦＴ回
路） ２ 周波数比較器 ３ 周波数差抽出部 ４ 動作切替部 ＳＷ１〜ＳＷ４ スイッチ ５ 中継回路 ６ 調整回路 ５６ 調整制御部 ７ 情報保持部 ７ａ 第一レジスタ ７ｂ 第二レジスタ ７ｃ 設定部 ８ 判定部 ８ａ 比較器 ９ カウンタ部 ９ａ カウンタ １０ 出力回路 １０ａ Ｄ／Ａ変換器 １１ アンテナ １２ チューナ回路 １３ ＴＶリニア回路 １４ 音声回路 １５ 映像回路 １６ キー入力部 １７ チューニング制御回路 １８ チューナ １９ 中間周波増幅回路 ２０ 映像検波回路 ２１ ＰＬＬ回路 ２２ ＡＦＴ回路 ２３ 映像増幅回路 ２４ クロマ回路 ２５ 同期分離回路 ２６ 音声検波回路 ２７ 音声増幅回路 ３１ 位相比較器 ３２ フィルタ ３３ ＶＣＯ ３３ａ ＬＣ時定数回路 ３４ 位相シフト回路 ３５ 周波数比較器 ３６ 低域フィルタ ３７ 基準発振器 ４０ 電圧制御器

Claims (4)

【特許請求の範囲】
1. 【請求項１】位相同期ループ回路における電圧制御発振
   器のフリーラン周波数を自動調整するディジタル自動微
   同調回路であって、 基準となる発振周波数信号と中間周波数信号とを比較す
   る周波数比較器と、 前記周波数比較器による比較結果、各信号の周波数差情
   報をディジタルデータとして抽出する周波数差抽出部
   と、を備え、 前記周波数差抽出部により抽出された周波数差情報に基
   づいて前記電圧制御発振器のフリーラン周波数の自動調
   整を行うことを特徴とするディジタル自動微同調回路。
2. 【請求項２】基準となる発振周波数信号と中間周波数信
   号とを比較する周波数比較器と、該周波数比較器による
   比較結果、各信号の周波数差情報をディジタルデータと
   して抽出する周波数差抽出部とを備え、位相同期ループ
   回路における電圧制御発振器のフリーラン周波数を自動
   調整するディジタル自動微同調回路であって、 初期設定動作時と通常動作時との各動作モードの切り替
   えを行う動作切替部を備え、 前記動作切替部による初期設定動作時には前記周波数差
   抽出部によって抽出された周波数差情報を前記電圧制御
   発振器に出力し、前記動作切替部による通常動作時には
   当該周波数差情報に基づいて次段回路に対する周波数制
   御情報をディジタルデータとして出力することを特徴と
   するディジタル自動微同調回路。
3. 【請求項３】前記動作切替部による初期設定動作時に、
   前記周波数差抽出部によって抽出された周波数差情報が
   所定数回安定して得られたとき、当該周波数差情報を次
   段回路に出力する中継回路と、 前記中継回路により中継出力される周波数差情報に基づ
   いて前記電圧制御発振器のフリーラン周波数を自動調整
   する調整回路と、 を備えることを特徴とする請求項２記載のディジタル自
   動微同調回路。
4. 【請求項４】前記中継回路は、 前記周波数差抽出部によって抽出された周波数差情報を
   所定タイミング毎に保持する情報保持部と、 前記情報保持部に保持された周波数差情報が前回の保持
   情報と同一情報であるか否かを判定する判定部と、 前記判定部によって同一であるとの判定された回数をカ
   ウントし、予め設定されたカウント値に達するとカウン
   トアップ信号を出力するカウンタ部と、 前記カウンタ部からのカウントアップ信号に基づいて前
   記情報保持部に保持された周波数差情報を前記調整回路
   に出力する出力回路と、 を有することを特徴とする請求項３記載のディジタル自
   動微同調回路