JPH09161498A

JPH09161498A - 半導体記憶装置

Info

Publication number: JPH09161498A
Application number: JP31694095A
Authority: JP
Inventors: Yasumichi Mori; 康通森
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-12-05
Filing date: 1995-12-05
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】不良ビット線をリファレンス線とイコライズ
することを防止する半導体記憶装置を提供する。【解決手段】列アドレス比較回路２が複数のビット線
の中から任意のビット線を特定するアドレス信号を受け
取り、前記特定されたビット線が正常なビット線か不良
ビット線かを、前記アドレス信号に基づいて判断し、判
断した情報を含む制御信号を選択イコライズ手段５に出
力する。前記特定されたビット線が正常なビット線であ
る場合、選択イコライズ手段５が前記特定されたビット
線の電位とリファレンス線の電位とを等しくする。前記
特定されたビット線が不良ビット線である場合、前記選
択イコライズ手段５が少なくとも１つの予備ビット線の
うちの１つの予備ビット線の電位と前記リファレンス線
の電位とを等しくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビット線の電圧と
リファレンス線の電圧との比較により読み出しを行う半
導体記憶装置に関するもので、特に選択イコライズ回路
および冗長救済機構を備ている半導体記憶装置に関す
る。

【０００２】

【従来の技術】図８(a)は、冗長機構を持たない従来の
半導体記憶装置を示している。

【０００３】図８(a)の半導体記憶装置にアドレス情報
を含むアドレス信号が入力されると、アドレス情報を含
む信号に基づいて、メモリセルＭＳ０００、ＭＳ００１
〜ＭＳ００ｎ〜ＭＳ０ｎ０、およびＭＳ０ｎ１〜ＭＳ０
ｎｎの中から、例えばメモリセルＭＳ００１に格納され
ている情報が装置の外部に読み出される。メモリセルＭ
Ｓ０００、ＭＳ００１〜ＭＳ００ｎ〜ＭＳ０ｎ０、およ
びＭＳ０ｎ１〜ＭＳ０ｎｎは、ワード線Ｗ０、Ｗ１〜Ｗ
ｎのそれぞれに接続されている。

【０００４】以下に、メモリセルＭＳ００１に格納され
ている情報を読み出す動作について述べる。メモリセル
に格納されている情報を読み出すときには、トランジス
タＴｓ０およびＴｓｒｅｆのゲート電極に接続されてい
る線Ｓｇ０およびＳｇｒがハイレベルになり、トランジ
スタＴｓ０およびＴｓｒｅｆがオン状態になる。メモリ
セルＭＳ００１のゲート電極に所望の電圧を印加するた
めに、ゲート電極に接続されているゲート線Ｗ１に所望
の電圧を印可する。ここで、所望の電圧とは、従来の第
１の半導体記憶装置に供給される電源電圧と同じレベル
の電圧、または供給される電源電圧が昇圧回路（図示さ
れず）によって昇圧された電圧、つまり供給される電源
電圧よりも高いレベルの電圧である。メモリセルＭＳ０
０１に格納されている情報は、第１のビット線Ｂ００を
介して接続されているバイアス回路Ｂｉａｓ０に送られ
る。このとき、スイツチ回路Ｓ００は、オン状態になっ
ており、第１のビット線Ｂ００は、第２のビット線Ｂ０
と電気的に接続されている。

【０００５】バイアス回路Ｂｉａｓ０は、差動増幅回路
１００と接続されており、差動増幅回路１００の入力部
１０２には、メモリセルＭＳ００１の閾値の電圧に基づ
いて、ビット線に電圧が現れる。バイアス回路は、図８
(b)に示すフィードバック回路を有している。なお、フ
ィードバック回路は、トランジスタからなる別の構成に
よっても実現することができ、図８(b)に示すものに限
定されない。フィードバック回路の動作を、以下に簡単
に説明する。

【０００６】メモリセルＭＳ００１の閾値電圧がゲート
線Ｗ１の電圧よりも高く設定されている場合、選択され
たメモリセルＭＳ００１は導通しない。このため、第１
のビット線Ｂ００の電圧がハイレベルに保たれる。その
結果、フィードバック回路の出力端子ａの電圧がロウレ
ベルになり、転送ゲート用ＮチャネルトランジスタＴ１
が高抵抗状態になる。従って、メモリセルの閾値の電圧
がゲート電極の電圧よりも高く設定されているメモリセ
ルが選択された場合、第２のビット線Ｂ０はハイレベル
になり、差動増幅回路１００の入力の端子１０２の電圧
がハイレベルになる。

【０００７】一方、メモリセルＭＳ００１の閾値電圧が
ゲート線Ｗ１の電圧よりも低く設定されている場合、選
択されたメモリセルＭＳ００１は導通する。このため、
第１のビット線Ｂ００の電圧がロウレベルに保たれる。
その結果、フィードバック回路の出力端子ａの電圧がハ
イレベルになり、転送ゲート用Ｎチャネルトランジスタ
Ｔ１が低抵抗状態になる。従って、メモリセルの閾値の
電圧がゲート電極の電圧よりも低く設定されているメモ
リセルが選択された場合、第２のビット線Ｂ０はローレ
ベルになり、差動増幅回路１００の入力の端子１０２の
電圧がローレベルになる。

【０００８】同様に、リファレンスセルＴｒｅｆの閾値
電圧が所定の値に設定されている場合、リファレンスセ
ルＴｒｅｆのゲート電極に接続されているワード線Ｗｒ
ｅｆがハイレベルになり、差動増幅回路１００の入力の
端子１０４に一定の電圧、つまり基準電圧であるリファ
レンス電圧が現れる。リファレンスセルは、トランジス
タから構成されていてもよい。スイッチ回路Ｓｒｅｆ
は、常にオン状態であるので、リファレンス線Ｂｒｅｆ
はリファレンス線Ｂｒと常に電気的に接続されている。
なお、スイッチ回路Ｓｒｅｆは、スイッチ回路Ｓ００〜
Ｓ０ｎがオン状態になるときに、オン状態になるように
してもよい。

【０００９】リファレンス電圧は、差動増幅回路１００
の入力の端子１０２に現れる、ハイレベルおよびロウレ
ベルのほぼ真ん中のレベルになるように、リファレンス
セルＴｒｅｆの閾値電圧が予め調整されている。ここ
で、ロウレベルとは例えば０ボルトであり、ハイレベル
とは例えば、５ボルトである。

【００１０】差動増幅回路１００は、入力の端子１０２
の電圧および入力の端子１０４の電圧の関係から、メモ
リセルに記憶されている情報が”０”であるか”１”で
あるかを判別する。そして、その判断した結果の信号が
端子１０６から外部の回路に出力される。

【００１１】一般に、第１のビット線には多数のメモリ
セルのドレイン電極が並列に接続されていること、それ
によりビット線の配線が長くなることにより、そのよう
な半導体記憶装置では比較的大きな浮遊容量（寄生容
量）が存在する。このため、バイアス回路は、スイッチ
回路によって選択されたビット線の浮遊容量に電荷の充
電をするために、プリチャージを行う。バイアス回路の
バイアス用トランジスタＴｂｉａｓ０およびＴｂｉａｓ
ｒだけでなくフィードバック回路内のプリチャージ用ト
ランジスタＴｃｈａｒをも用いて、プリチャージが行わ
れる。プリチャージ中には、正確なビット線の電圧およ
びリファレンス電圧が得られれないため、差動増幅回路
１００を動作させないようにしなければならない。この
ため、センスイネーブル信号Ｓａｅｎによって差動増幅
回路が動作しないように制御される。従って、プリチャ
ージ中には、差動増幅回路１００が誤った出力信号を出
力しない。

【００１２】以下に、図８(a)の半導体記憶装置のビッ
ト線および端子１０６における各電圧と時間との関係を
図９を用いて説明する。

【００１３】太線Ｖｐは、メモリセルの閾値電圧がワー
ド線電圧よりも高く設定されている場合に、そのメモリ
セルが選択されたときのビット線の電圧を表している。
太い点線Ｖｅは、メモリセルの閾値電圧がワード線電圧
よりも低く設定されている場合に、メモリセルが選択さ
れたときのビット線の電圧を表している。太い破線Ｖｒ
ｅｆは、リファレンス電圧を表している。電圧Ｖｏｕｔ
ｅは、メモリセルの閾値電圧がワード線電圧よりも低く
設定されている場合に差動増幅回路１００の端子１０６
の電圧を表している。電圧Ｖｏｕｔｐは、メモリセルの
閾値電圧がワード線電圧よりも高く設定されている場合
に差動増幅回路１００の端子１０６の電圧を表してい
る。なお、差動増幅回路１００の端子１０６の電圧Ｖｏ
ｕｔｐおよびＶｏｕｔｅは、逆であってもよい。つま
り、電圧Ｖｏｕｔｐは、メモリセルの閾値電圧がワード
線電圧よりも低く設定されている場合に差動増幅回路１
００の端子１０６の電圧を表し、電圧Ｖｏｕｔｅは、メ
モリセルの閾値電圧がワード線電圧よりも高く設定され
ている場合に差動増幅回路１００の端子１０６の電圧を
表してもよい。

【００１４】プリチャージ信号Ｅｑｏｎが出力されてい
る期間Ｔｐｒｅでは、ビット線電圧ＶｐおよびＶｅが一
時的に低レベルに落ち込んでいる。これは、初期状態で
はビット線がロウレベルになっているためである。期間
Ｔｐｒｅで、トランジスタＴｂｉａｓ０およびＴｃｈａ
ｒの両方によってチャージされたビット線では、徐々に
充電されて電位が上昇する。

【００１５】リファレンス線についても、ビット線と同
様に浮遊容量（寄生容量）が存在するため、リファレン
ス線に電荷を充電する必要がある。ビット線がチャージ
されると同時にリファレンス線が充電される。ビット線
と同様の理由で、リファレンス電圧Ｖｒｅｆが一時的に
低レベルになる。リファレンス電圧が適切なレベルにな
るまでの間、ある充電期間が必要である。

【００１６】また、ノイズ期間Ｔａの間、電圧Ｖｐおよ
び電圧Ｖｅがリファレンス電圧Ｖｒｅｆより大きくなる
というノイズが発生する。ノイズ期間Ｔａでは、リファ
レンス電圧Ｖｅｆよりも低いはずのビット線の電圧Ｖｅ
がリファレンス電圧よりも高くなり、差動増幅回路の出
力端１０６の電圧Ｖｏｕｔｅが一時的にロウレベルの状
態に陥る。ノイズ期間Ｔａ以降は、適切なビット線電圧
およびリファレンス電圧が得られており、電圧Ｖｏｕｔ
ｅはハイレベルの状態に戻る。このように、ビット線の
電圧Ｖｅ変動によって、差動増幅回路の出力端１０６の
電圧Ｖｏｕｔｅが変動するため、正しいデータが確定す
るまでに遅延時間Ｔｎｏｉが必要になる。言い換える
と、正確なメモリセルに格納されている情報を読み出す
には、ノイズ期間Ｔａを含む遅延時間Ｔｎｏｉを必要と
する。つまり、チップ選択信号ＣＥ≠がハイレベルから
ロウレベルに推移してから正しいデータが出力されるま
での時間（チップイネーブルアクセス時間）、あるいは
チップ選択信号ＣＥ≠がロウレベルの状態でアドレス信
号が変化してから正しいデータが出力されるまでの時間
（アドレスアクセス時間）が増加することになる。な
お、印≠は、信号の論理否定を表している。例えば、信
号ＣＥ≠は、信号ＣＥを論理否定した信号を表してい
る。

【００１７】一般的に電源電圧が低い場合や動作温度が
高い場合に充電期間の相違が顕著に見られる傾向があ
る。なお、充電期間は、動作温度や電源電圧など多くの
要因によって変化し、一概に論ずることは難しい。

【００１８】リファレンス線の浮遊容量（寄生容量）と
ビット線の浮遊容量（寄生容量）とが異なるため、リフ
ァレンス線のプリチャージ期間とビット線のプリチャー
ジ期間とが異なる。このため、センス信号Ｓａｅｎが差
動増幅回路に入力され、差動増幅回路からの出力信号が
出力されるセンス期間Ｔｓｅｎであっても、正しい出力
信が出力されないノイズ期間（正しくセンスされない期
間）Ｔａが存在する。従って、上述した従来の半導体記
憶装置には、アクセス時間が長くなるという問題点があ
った。

【００１９】上述した問題点を解決するために、ビット
線とリファレンス線を充電している期間の間、ビット線
とリファレンス線とを短絡するイコライズ回路によっ
て、ビット線とリファレンス線とを同じ電位にし、ビッ
ト線を充電する期間とリファレンス線を充電する期間と
を等しくして、充電期間の相違により発生するノイズを
押さえる手法が提案されている（特公平６−８２５２０
号公報）。

【００２０】この手法による半導体記憶装置を図１０に
示す。上記半導体記憶装置は、図８(a)の半導体記憶装
置の構成に加えて、ビット線とリファレンス線とを短絡
するイコライズ回路を有している。イコライズ回路は、
プリチャージ期間に、イコライズ信号Ｅｑｏｎを受け取
り、ビット線とリファレンス線との間をＮチャネルトラ
ンジスタＴｅｑｎ１およびＰチャネルトランジスタＴｅ
ｑｐ１と、ＮチャネルトランジスタＴｅｑｎ２およびＰ
チャネルトランジスタＴｅｑｐ２を介してイコライズす
る。このことにより、ビット線の充電期間とファレンス
線の充電期間とを等しくすることができ、ビット線とリ
ファレンス線との充電期間の相違に起因して発生するノ
イズ期間Ｔａが発生しない。

【００２１】図１１は、図１０の半導体記憶装置のビッ
ト線における各電圧と時間との関係を示している。

【００２２】太線Ｖｐは、メモリセルの閾値電圧がワー
ド線電圧よりも高く設定されている場合に、そのメモリ
セルが選択されたときのビット線の電圧を表している。
太い点線Ｖｅは、メモリセルの閾値電圧がワード線電圧
よりも低く設定されている場合に、メモリセルが選択さ
れたときのビット線の電圧を表している。太い破線Ｖｒ
ｅｆは、リファレンス電圧を表している。

【００２３】プリチャージ期間Ｔｐｒｅの間、ビット線
およびリファレンス線がイコライズされているため電圧
Ｖｅ、電圧Ｖｐ、およびリファレンス電圧Ｖｒｅｆが同
電位になる。上述したようにイコライズすることによっ
て、従来の第２の半導体記憶装置では、図９に示される
ノイズ期間Ｔａが存在しなくなり、電圧Ｖｏｕｔｅの余
分な充放電による遅延時間Ｔｎｏｉも存在しない。この
ように、イコライズ回路は比較的簡単な構成で高速で正
確な読み出し動作を実現することができ、アクセスタイ
ム低減に有効な手段であると言える。

【００２４】しかしながら、イコライズ回路を冗長機構
を有する従来の半導体記憶装置に適用すると、後述する
ような問題が生じる。

【００２５】図１２、１３および１４は、冗長機構を有
する従来の半導体記憶装置を示している。

【００２６】図１２に示すように、このビット線冗長機
構は、列アドレス記意回路（ＣｏｎｔｅｘｔｓＡｄｄ
ｒｅｓｓａｂ１ｅＭｅｍｏｒｙ：以下ＣＡＭ回路と略
記する）２０１、列アドレス比較回路２０２、およびマ
ルチプレクサ回路２０３によって実現される。

【００２７】通常、チップの出荷テスト時において、全
てのビット線が正常に駆動するか否かが確認される。こ
の確認よって、不良ビット線の存在が認められたなら
ば、不良ビット線が存在する列アドレスを列アドレス記
憶回路２０１に記憶させる。もし、不良ビット線に接続
しているメモリセルに対して、書き込みまたは消去の動
作が行われた場合、列アドレス比較回路２０２が制御信
号を出力し、マルチプレクサ回路２０３が制御信号に基
づいて不良ビット線を介して出力される信号が予備ビッ
ト線を介して出力される信号に置き換えられる。

【００２８】また、不良ビット線に接続しているメモリ
セルに対して、読み出し動作が行われた場合、データ幅
に応じた数のビット線（不良ビット線を含む）、リファ
レンスビット線および予備ビット線にプリチャージが行
なわれ、イコライズ回路がビット線、リファレンスビッ
ト線および予備ビット線をイコライズする。その後、セ
ンス回路系２０５の差動増幅回路（図示されず）が、ビ
ット線または予備ビット線と、リファレンスビット線と
に現れる電圧を比較して、メモリセルに格納されている
情報を有する信号をデータバス２０４を介してマルチプ
レクサ回路２０３に送る。

【００２９】列アドレス比較回路２０２は、入力された
列アドレス情報の信号と、列アドレス記憶回路が出力す
る信号（不良ビット線の情報を有する情報の信号）とを
受け取り比較する。列アドレス比較回路２０２がビット
線の中に不良ビット線が存在するか否かを判定し、判定
した情報を有する制御信号をマルチプレクサ回路に出力
する。マルチプレクサ回路２０３は制御信号を受けと
り、制御信号に基づいて、差動増幅回路から送られてき
た信号の中に不良ビット線からの信号が含まれている場
合、不良ビット線からの信号を予備ビット線からの信号
に置き換える。正常なビット線からの信号と予備ビット
線からの信号とがマルチプレクサ回路２０３から出力さ
れる。

【００３０】図１３は、センスアンプ回路系２０５を詳
細に示している。センスアンプ回路系２０５は、差動増
幅回路ＳＡ０〜ＳＡ７およびＲＳＡ、バイアス回路ＳＢ
ｉａ０〜ＳＢｉａ７、ＲＳＢｉａおよびＢｉａｒ、およ
びスイッチ回路Ｓ０〜Ｓ７、ＲＳ、およびＳｒｅｆを有
している。

【００３１】メモリセルＭＳ０００〜ＭＳ７００、およ
びＢＭＳは、第１のビット線Ｂ０００〜Ｂ７００、およ
びＢＭＳを介してスイッチ回路Ｓ０〜Ｓ７、およびＲＳ
にそれぞれ接続されている。メモリセルＭＳ０００〜Ｍ
Ｓ７００に記憶されている情報は、スイッチ回路Ｓ０〜
Ｓ７、およびＲＳと、バイアス回路ＳＢｉａ０〜ＳＢｉ
ａ７、およびＲＳＢｉａとを介して差動増幅回路ＳＡ０
〜ＳＡ７およびＲＳＡに入力される。メモリセルに格納
されているデータを比較するための基準となるデータが
リファレンスセルＴｒｅｆに格納されている。

【００３２】差動増幅回路ＳＡ０〜ＳＡ７およびＲＳＡ
は、それぞれイコライズ回路を有している。それぞれの
イコライズ回路は、プリチャージ信号Ｅｑｏｎ０〜Ｅｑ
ｏｎ７およびＲＥｑｏｎを受け取る。プリチャージ信号
に基づき、プリチャージ信号を受け取ったイコライズ回
路を有する差動増幅回路に接続されているビット線とリ
ファレンス線とがイコラズされる。ビット線が不良ビッ
ト線であっても、不良ビット線であるビット線とリファ
レンス線とがイコラズされる。

【００３３】

【発明が解決しようとする課題】上述した冗長機構を持
つ半導体記憶回路には、以下に示すような問題点があ
る。

【００３４】図１４のバイアス回路Ｂｌａｓ０、スイッ
チ回路Ｓ００、およびメモリセルＭＳ０００、ＭＳ００
１〜ＭＳ００ｎは、図８(a)に示すそれらのものと同様
の構成である。図１４では、ビット線Ｂ０に接続される
イコライズ回路を省略している。

【００３５】メモリセルに起こる不良が、メモリセルが
常にオン状態になるような不良である場合、不良ビット
線Ｂ０およびＢ００とリファレンス線とをイコライズし
充電しようとしても、図１４に示すように、電荷が不良
メモリセルＭＳ０００ｎを通ってソース線に流れてい
く。このため、所定の時間内に充分な充電ができなくな
る。その結果、ビット線およびリファレンス線の充電後
の電圧が所定の電圧より低くなってしまう。

【００３６】図１５は、このような半導体記憶装置にお
いて、メモリセルが常にオン状態になるような不良メモ
リセルを含むビット線上にある他のメモリセルの情報を
呼びだした場合の、各電圧と時間との関係を示してい
る。太線Ｖｐは、メモリセルの閾値電圧がワード線電圧
よりも高く設定されている場合に、そのメモリセルが選
択されたときのビット線の電圧を表している。太い点線
Ｖｅは、メモリセルの閾値電圧がワード線電圧よりも低
く設定されている場合に、メモリセルが選択されたとき
のビット線の電圧を表している。太い破線Ｖｒｅｆは、
リファレンス電圧を表している。

【００３７】プリチャージ期間Ｔｐｒｅに、フイードバ
ック回路内のプリチャージ用トランジスタ（図示され
ず）が、不良ビット線およびリファレンス線にプリチャ
ージを行っているが、不良メモリセルを介して流出して
ゆく電荷があるために、プリチャージを行っても、リフ
ァレンス線の電圧が所定の電圧より低くなる。

【００３８】プリチャージ期間Ｔｐｒｅが終了すると、
イコライズ用トランジスタ（図示されず）がオフ状態に
なるとともにプリチャージ用トランジスタがオフ状態に
なる。

【００３９】センスイネ−ブル信号Ｓａｅｎが入力さ
れ、センス期間Ｔｓｅｎに入ってから、バイアス用トラ
ンジスタによって所定のビット線電圧およびリファレン
ス電圧が得られるまで、さらにビット線およびリファレ
ンス線を充電する必要がある。このため、イコライズ回
路を用いたにもかかわらず、ノイズ期間Ｔｂが存在す
る。また、データが確定するまでに遅延時間Ｔｎｏｉを
もたらす。

【００４０】さらに、回路内部の信号遅延などによっ
て、イコライズ用トランジスタよりプリチャージ用トラ
ンジスタＴの方が先にオフ状態になる場合、イコライズ
用トランジスタを通って不良メモリセルに電荷が流てい
く。イコライズ用トランジスタが完全にオフ状態になる
までの期間に、リファレンス線の電圧が低下していく。
このように、不良ビット線を正常なビット線と同じよう
にリファレンス線とイコライズすることにより、回路内
部の信号遅延によってノイズ期間が発生する可能性があ
る。

【００４１】上述したように、ビット線冗長救済機構を
有した半導体記憶装置にイコライズ回路を適応すると、
余分な充電期間が必要な分だけチップイネーブルアクセ
ス時間またはアドレスアクセス時間が増加したり、上記
の余分な充電期間に差動増幅回路の出力にノイズが発生
するといった弊害が起こる。

【００４２】上述した問題を解決するには、差動増幅回
路毎に独立したリファレンス線を設けることによって、
不良ビット線が選択されたとしても、正常なビット線に
影響を及ぼさないようにするといった手法が考えられ
る。しかしながら、差動増幅回路毎に独立したリファレ
ンス線を設けるといった構成では、読み出し精度を高め
るために、リファレンス線のリファレンスセルの各閾値
の電圧を厳密に等しく設定しなければならないという困
難な問題に加え、リファレンス線が増えることにより、
半導体記憶装置の面積が増大するという問題がある。従
って、上記手法は現実的とは言い難い。

【００４３】また、出力データの幅（８ｂｉｔ、１６ｂ
ｉｔなど）が出力データ幅制御信号（ｂｙｔｅ≠信号な
ど）に応じて変えられる半導体記憶装置では、使用して
いないビット線をリファレンス線とイコライズすると、
所定の期間内に、そのビット線に寄生する配線容量や配
線抵抗によりビット線の充電が充分に行なわれない。こ
のことによりビット線のデータが確定するまでの時間が
長くなり、チップイネーブルアクセス時間および／また
はアドレスアクセス時間を遅くする。

【００４４】本発明は、このような現状に鑑みてなされ
たものであり、その目的は、不良ビット線をリファレン
ス線とイコライズすることを防止することができる半導
体記憶装置を提供すること、およびデータの出力幅が可
変である半導体記憶装置において、不良ビット線および
使用されていないビット線をリファレンス線とイコライ
ズすることを防止することができる半導体記憶装置を提
供することである。

【００４５】

【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれが複数のメモリセルに接続されている複数
のビット線と、それぞれが複数の予備メモリセルに接続
されている少なくとも１つの予備ビット線と、基準の電
位が与えられるリファレンス線と、複数のビット線の中
から任意のビット線を特定するアドレス信号を受け取
り、前記特定されたビット線が正常なビット線か不良ビ
ット線かを、前記アドレス信号に基づいて判断する判断
手段と、前記特定されたビット線が正常なビット線であ
る場合、前記特定されたビット線の電位と前記リファレ
ンス線の電位とを等しくし、前記特定されたビット線が
不良ビット線である場合、前記少なくとも１つの予備ビ
ット線のうちの１つの予備ビット線の電位と前記リファ
レンス線の電位とを等しくするイコライズ手段とを備
え、そのことにより上記目的が達成される。

【００４６】前記複数のメモリセルは、複数のメモリセ
ル群に分類されており、前記半導体記憶装置前記複数の
メモリセル群の中から任意のメモリセル群を選択するス
イッチ手段をさらに備えていてもよい。

【００４７】前記判断手段が不良ビット線のアドレス情
報を予め記憶していてもよい。

【００４８】前記半導体記憶装置は、前記特定されたビ
ット線が正常なビット線である場合、前記特定されたビ
ット線に電荷を所定の電位までチャージし、前記特定さ
れたビット線が不良ビット線である場合、前記少なくと
も１つの予備ビット線のうちの１つの予備ビット線に電
荷を前記所定の電位までチャージするバイアス手段をさ
らに備えていてもよい。

【００４９】前記複数のビット線が少なくとも２つのビ
ット線群に分類されており、前記イコライズ手段が、デ
ータ幅制御信号を受け取り、前記少なくとも２つのビッ
ト線群のうちの１つのビット線群に属するビット線が正
常なビット線である場合、前記少なくとも２つビット線
群のうちの１つのビット線群に属するビット線の電位と
前記リファレンス線の電位とを前記データ幅制御信号に
応じて等しくし、前記少なくとも２つのビット線群のう
ちの１つのビット線群に属するビット線が不良ビット線
である場合、前記少なくとも１つの予備ビット線のうち
の１つの電位と前記リファレンス線の電位とを前記デー
タ幅制御信号に応じて等しくしてもよい。

【００５０】

【発明の実施の形態】以下に、本発明による半導体記憶
装置の第１の実施例を説明する。

【００５１】図１は、第１の実施例のブロック図であ
る。図１の半導体記憶装置は、列アドレス記憶回路（Ｃ
ｏｎｔｅｘｔｓＡｄｄｒｅｓｓａｂ１ｅＭｅｍｏｒ
ｙ：以下ＣＡＭ回路と略記する）１、列アドレス比較回
路２、マルチプレクサ回路３、および選択イコライズ回
路５を含むセンスアンプ回路系４を備えている。この実
施例の半導体記憶装置に、アドレス信号が入力される
と、行アドレスおよび列アドレスにデコードされ、ワー
ド線およびビット線が選択的にイネーブル状態になる。

【００５２】ＣＡＭ回路１には、不良ビット線の列アド
レス情報が格納されている。不良ビット線とは、不良メ
モリセルに接続されているビット線および／またはビッ
ト線とそれに接続されるべきメモリセルとの電気的接続
が断たれているビット線などをいう。

【００５３】列アドレス比較回路２は、ＣＡＭ回路１か
らの不良ビット線の列アドレス情報と、列デコーダから
の列アドレス情報とを受け取る。列アドレス比較回路２
は、ＣＡＭ回路１からの不良ビット線の列アドレス情報
と、列デコーダからの列アドレス情報とを比較し、列デ
コーダからの列アドレス情報が不良ビット線を示してい
る場合、制御信号をマルチプレクサ回路３および選択イ
コライズ回路５に出力する。その制御信号は、第１の制
御信号Ｍａｔｃｈ、および第２制御信号Ｐｏｓ０〜Ｐｏ
ｓ７、およびＲＰｏｓを含んでいる。第１の制御信号Ｍ
ａｔｃｈは、選択ビット線（例えば、８ビット）の中に
不良ビット線が存在するか否かの情報を有している。ま
た、第２制御信号Ｐｏｓ０〜Ｐｏｓ７は、選択ビット線
の中のどのビット線が不良ビット線なのかの情報を有し
ている。第２制御信号ＲＰｏｓは、予備ビット線を選択
するための信号を有していてもよい。

【００５４】選択イコライズ回路５は、制御信号（第１
の制御信号Ｍａｔｃｈ、および第２制御信号Ｐｏｓ０〜
Ｐｏｓ７、およびＲＰｏｓ）を受け取り、その制御信号
に従って、ビット線または予備ビット線とリファレンス
線とを同じ電位にする。選択ビット線（８ビット）の中
に不良ビット線が含まれている場合、選択イコライズ回
路５は、不良ビット線とリファレンス線とをイコライズ
する代わりに、予備ビット線とリファレンス線とをイコ
ライズする。

【００５５】また、メモリセルに格納されているデータ
は、センスアンプ回路系４を介してマルチプレクサ回路
３に送られる。なお、不良ビット線とリファレンス線と
はイコライズされないが、メモリセルに格納されている
データは、不良ビット線を含む選択ビット線、および予
備ビット線を介して出力される。

【００５６】マルチプレクサ回路３は、制御信号に基づ
いて、不良ビット線を介して出力されるデータの代わり
に、予備ビット線を介して出力されるデータを出力す
る。マルチプレクサ回路３が、正常なビット線を介して
出力されるデータを出力することは言うまでもない。正
常なビット線とは、不良ビット線以外のビット線をい
う。

【００５７】マルチプレクサ回路３とセンスアンプ回路
系４とを接続する第１のデータバスのビット数は、８＋
１ビットである。マルチプレクサ回路３から外部にデー
タを出力する第２のデータバスのビット数は、８ビット
である。言い換えると、選択ビット線の総数が２ｍであ
り、予備ビット線の総数がｎである場合、第１のデータ
バスのビット数は、２ｍ＋ｎであり、第２のデータバス
のビット数は２ｍである。なお、マルチプレクサ回路３
が後述する図５に示すような構成であれば、選択ビット
線の総数が２ｍであり、予備ビット線の総数がｎである
場合、第２のデータバスのビット数はｍであってもよ
い。マルチプレクサ回路３の構成によって、第２のデー
タバスのビット数が増減する。

【００５８】なお、本実施例の半導体記憶装置に、チッ
プ選択信号ＣＥ≠がハイレベルからロウレベルに推移し
たり、チップ選択信号ＣＥ≠がロウレベルの状態でアド
レス信号が変化したりすると、読み出し動作を開始する
アドレス信号遷移検出回路（ＡＴＤ回路）を設けてもよ
い。

【００５９】以下に、センスアンプ回路系４の詳細な構
成の一例およびその動作を図２を用いて説明する。

【００６０】センスアンプ回路系４は、差動増幅回路Ｓ
Ａ０〜ＳＡ７およびＲＳＡ、バイアス回路ＳＢｉａ０〜
ＳＢｉａ７、ＲＳＢｉａおよびＢｉａｒ、およびスイッ
チ回路Ｓ０〜Ｓ７、ＲＳ、およびＳｒｅｆを有してい
る。

【００６１】メモリセルＭＳ０００〜ＭＳ７００、およ
びＲＭＳは、第１のビット線Ｂ０００〜Ｂ７００、およ
びＢＭＳを介してスイッチ回路Ｓ０〜Ｓ７、およびＲＳ
にそれぞれ接続されている。メモリセルＭＳ０００〜Ｍ
Ｓ７００に記憶されている情報は、スイッチ回路Ｓ０〜
Ｓ７、およびＲＳと、バイアス回路ＳＢｉａ０〜ＳＢｉ
ａ７、およびＲＳＢｉａとを介して差動増幅回路ＳＡ０
〜ＳＡ７およびＲＳＡに入力される。メモリセルに格納
されているデータを比較するための基準となるデータが
リファレンスセルＴｒｅｆに格納されている。

【００６２】差動増幅回路ＳＡ０〜ＳＡ７およびＲＳＡ
は、それぞれ選択イコライズ回路を有している。それぞ
れの選択イコライズ回路は、プリチャージ信号Ｅｑｏｎ
０〜Ｅｑｏｎ７およびＲＥｑｏｎと、制御信号（第１の
制御信号Ｍａｔｃｈ、および第２制御信号Ｐｏｓ０〜Ｐ
ｏｓ７、およびＲＰｏｓ）とを受け取る。プリチャージ
信号、第１の制御信号、および第２制御信号に基づき、
プリチャージ信号を受け取った選択イコライズ回路を有
する差動増幅回路に接続されているビット線とリファレ
ンス線とがイコラズされる。

【００６３】バイアス回路ＳＢｉａ０〜ＳＢｉａ７、Ｒ
ＳＢｉａおよびＢｉａｒは、制御信号（第１の制御信号
Ｍａｔｃｈ、および第２制御信号Ｐｏｓ０〜Ｐｏｓ７、
およびＲＰｏｓ）およびバイアス信号Ｂｉａｓｅｎを受
け取る。第１の制御信号、第２制御信号およびバイアス
信号に基づいて、制御信号を受けとったバイアス回路に
接続されているビット線が所定の電位になるのまでバイ
アスされる。

【００６４】第１の制御信号Ｍａｔｃｈは、図３に示さ
れる第１の回路によって生成されてもよい。第１の回路
の回路は、ｎ個の排他的論理和（ＸＯＲ）素子と１つの
ＮＡＮＤ素子を有している。排他的論理和（ＸＯＲ）素
子の入力端子には、ビット線のアドレス情報を含む信号
Ｂａ０〜Ｂａｎと、不良ビット線の情報を含む信号ＲＢ
ａ０〜ＲＢａｎとが入力される。ビット線のアドレス情
報が不良ビット線のアドレス情報である場合、ハイレベ
ルの第１の制御信号ＭａｔｃｈがＮＡＮＤ素子の出力端
子から出力される。なお、ｎはビット線の数である。図
２に示される半導体記憶装置では、ｎは８である。

【００６５】以下に、メモリセルＭＳ０００に格納され
ているデータを読み出す場合について述べる。メモリセ
ルに格納されている情報を読み出すときには、トランジ
スタＴｓ０およびＴｓｒｅｆのゲート電極に接続されて
いる線Ｓｇ０およびＳｇｒがハイレベルになると、トラ
ンジスタＴｓ０およびＴｓｒｅｆがオン状態になる。メ
モリセルＭＳ０００が接続されているビット線が正常な
ビット線である場合には、選択イコライズ回路は、プリ
チャージ信号Ｅｑｏｎ０のレベルに応じて、ビット線Ｂ
０の電位とリファレンス線Ｂｒの電位が等しくなるよう
に、ビット線Ｂ０とリファレンス線Ｂｒとをイコライズ
する。バイアス回路ＳＢｉａ０およびＢｉａｒは、バイ
アス信号Ｂｉａｓｅｎおよび制御信号に基づいて、ビッ
ト線Ｂ０およびリファレンス線Ｂｒのそれぞれに電荷を
所定の電位までチャージする。その結果、ビット線Ｂ０
とリファレンス線Ｂｒとか同電位にプリチャージされ
る。

【００６６】プリチャージ信号Ｅｑｏｎ０のレベルに応
じて、選択イコライズ回路は、ビット線Ｂ０とリファレ
ンス線Ｂｒとをイコライズすることを停止する。また、
バイアス信号Ｂｉａｓｅｎのレベルに応じて、バイアス
回路ＳＢｉａ０およびＢｉａｒも、ビット線Ｂ０とリフ
ァレンス線Ｂｒとにプリチャージすることを停止する。
なお、バイアス回路がプリチャージを停止した後に、選
択イコライズ回路がイコライズを停止することが好まし
い。

【００６７】メモリセルＭＳ０００が接続されているワ
ード線Ｗ０があるレベルになると、差動増幅回路ＳＡ０
の入力端子２１および２２の電圧が、下記に示されるレ
ベルに確定される。

【００６８】メモリセルＭＳ０００の閾値の電圧がゲー
ト線Ｗ０の電圧よりも高く設定されている場合、選択さ
れたメモリセルＭＳ０００は導通しない。このため、第
１のビット線Ｂ００の電圧がハイレベルに保たれる。そ
の結果、第１のビット線Ｂ００に接続されている第２の
ビット線Ｂ０電圧は、ハイレベルになり、差動増幅回路
ＳＡ０の入力の端子２１の電圧がハイレベルになる。一
方、メモリセルＭＳ０００の閾値の電圧がゲート線Ｗ０
の電圧よりも低く設定されている場合、選択されたメモ
リセルＭＳ０００が導通する。このため、第１のビット
線Ｂ００の電圧がロウレベルに保たれる。その結果、第
１のビット線Ｂ００に接続されている第２のビット線Ｂ
０の電圧は、ロウレベルになり、差動増幅回路ＳＡ０の
入力の端子２１の電圧がロウレベルになる。ワード線Ｗ
ｒｅｆがハイレベルになり、リファレンスセルＴｒｅｆ
がオン状態になる。リファレンスセルＴｒｅｆがオン状
態になると、基準電圧であるリファレンス電圧がリファ
レンス線Ｂｒｅｆに現れる。リファレンスセルＴｒｅｆ
の閾値電圧が所定の閾値に設定されている場合、差動増
幅回路ＳＡ０の入力の端子２２に一定の電圧、つまりロ
ウレベルとハイレベルとの中間であるレベルがリファレ
ンス線Ｂｒｅｆに現れる。

【００６９】差動増幅回路ＳＡ０が入力の端子２１およ
び２２の電圧レベルを比較し、その比較した結果の電圧
を第１のデータバス６を介してマルチプレクサ回路３に
出力する。

【００７０】メモリセルＭＳ０００が接続されているビ
ット線Ｂ０が不良ビット線である場合には、選択イコラ
イズ回路は、ビット線Ｂ０の代わりに、予備ビット線Ｒ
Ｂとリファレンス線Ｂｒの電位とが等しくなるように、
予備ビット線ＲＢとリファレンス線Ｂｒとをイコライズ
する。予備ビット線に接続されているメモリセルには、
不良ビット線Ｂ０に接続されているメモリセルに格納さ
れるべきであったデータが予め格納されている。

【００７１】選択イコライズ回路は、プリチャージ信号
ＲＥｑｏｎのレベルに応じて、ビット線ＲＢの電位とリ
ファレンス線Ｂｒの電位とが等しくなるように予備ビッ
ト線ＲＢとリファレンス線Ｂｒとをイコライズする。

【００７２】バイアス回路ＲＳＢｉａおよびＢｉａｒ
は、バイアス信号Ｂｉａｓｅｎおよび制御信号に基づい
て、予備ビット線ＲＢおよびリファレンス線Ｂｒのそれ
ぞれに電荷を所定の電位になるまでチャージする。つま
り、予備ビット線ＲＢはリファレンス線Ｂｒと同電位に
チャージされる。

【００７３】プリチャージ信号ＲＥｑｏｎ０のレベルに
応じて、選択イコライズ回路は、予備ビット線ＲＢとリ
ファレンス線Ｂｒとをイコライズすることを停止する。
また、バイアス信号Ｂｉａｓｅｎのレベルに応じて、バ
イアス回路ＲＳＢｉａおよびＢｉａｒも、予備ビット線
ＲＢとリファレンス線Ｂｒとにプリチャージすることを
停止する。

【００７４】メモリセルＲＭＳが接続されているワード
線Ｗ０があるレベルになると、上述した差動増幅回路Ｓ
Ａ０の入力端子２１および２２の電圧と同じように、差
動増幅回路ＲＳＡの入力端子２３および２４の電圧が確
定される。

【００７５】以下に、センスアンプ回路系４のさらに詳
細な構成の一例を説明する。

【００７６】図４は、センスアンプ回路系４の、第０ビ
ットのビット線およびリファレンス線に接続している、
差動増幅回路３０、バイアス回路３１および３２、選択
イコライズ回路３６、およびスイッチ回路Ｓ００〜Ｓ０
ｎおよびＳｒｅｆを示している。

【００７７】選択イコライズ回路３６は、イコライズ用
トランジスタＴｅｑｎ１、Ｔｅｑｐ１、Ｔｅｑｎ２、お
よびＴｅｑｐ２と、ＡＮＤ回路ａｎ１、インバータを備
えている。イコライズ用トランジスタＴｅｑｎ１および
Ｔｅｑｐ１は、ＡＮＤ回路ａｎ１から出力される信号に
基づいて、第１のビット線ＢＢ０とリファレンス線ＢＢ
ｒとをイコライズする。また、イコライズ用トランジス
タＴｅｑｎ２およびＴｅｑｐ２は、ＡＮＤ回路ａｎ１か
ら出力される信号に基づいて、第２のビット線ＢＢ０と
リファレンス線Ｂｒとをイコライズする。

【００７８】差動増幅回路３０の入力端子３３は、バイ
アス回路３１を介してスイッチ回路Ｓ００〜Ｓ０ｎに接
続されている。スイッチ回路Ｓ００〜Ｓ０ｎが信号Ｂａ
０〜Ｂａｎを受け取り、信号Ｂａ０〜Ｂａｎに応じてス
イッチ回路Ｓ００〜Ｓ０ｎに接続されているメモリセル
群ＭＳ０００〜ＭＳ００ｎ、．．．、ＭＳ０ｎ０〜ＭＳ
０ｎｎが選択される。ゲート線Ｗ０〜Ｗｎの１つにある
レベルの信号を送ることによって、選択されたメモリセ
ル群の中から特定のメモリセルを選択することができ
る。

【００７９】バイアス回路３１および３２は、図８(b)
に示すフィードバック回路と同様のフィードバック回路
を有している。なお、フィードバック回路はトランジス
タを有する別の構成であっても実現でき、図８(b)に示
すフィードバック回路に限定されない。第１のビット線
Ｂ００の電圧がハイレベルである場合、フィードバック
回路の出力端子ａの電圧がロウレベルになり、転送ゲー
ト用ＮチャネルトランジスタＴ１が高抵抗状態になる。

【００８０】一方、第１のビット線Ｂ００の電圧がロウ
レベルである場合、フィードバック回路の出力端子ａの
電圧がハイレベルになり、転送ゲート用Ｎチャネルトラ
ンジスタＴ１が低抵抗状態になる。

【００８１】差動増幅回路３０の入力端子３４は、バイ
アス回路３２およびスイッチ回路Ｓｒｅｆを介してリフ
ァレンスメモリセルＴｒｅｆに接続されている。リファ
レンスメモリセルＴｒｅｆは、メモリセルと同じ構成で
あってもよい。差動増幅回路３０は、入力端子３３の電
圧と入力端子３４の電圧とを比較し増幅する。つまり、
メモリセルに格納されているデータが増幅され、増幅さ
れたデータが出力端子３５から出力される。

【００８２】以下に、図４に示すセンスアンプ回路系４
の動作を説明する。

【００８３】半導体記憶装置に入力されるアドレス情報
が、列アドレスおよび行アドレスにデコードされ、それ
によって、ワード線およびビット線が選択される。さら
に、上記アドレス情報に基づき、スイッチ回路Ｓ００〜
Ｓ０ｎの中から１つのスイッチが選択される。その結
果、例えば、ビット線Ｂ０およびＢ００、およびワード
線Ｗ０が選択される。

【００８４】列アドレス比較回路は、列アドレス記憶回
路に格納されている不良ビット線のアドレス情報とデコ
ードされた列アドレス情報とを比較し、列アドレス比較
回路制御信号（ＭａｔｃｈおよびＰｏｓ０）を適当な電
位に設定する。列アドレス比較回路から出力される、第
１の制御信号である信号Ｍａｔｃｈと第２の制御信号で
ある信号Ｐｏｓ０とをＮＡＮＤ演算した信号が、選択イ
コライズ回路３６およびバイアス回路３１に入力され
る。

【００８５】選択イコライズ回路３６は、さらにイコラ
イズ信号Ｅｑｏｎを受け取り、上記ＮＡＮＤ演算した信
号とイコライズ信号ＥｑｏｎとをＡＮＤ演算した信号に
基づいて、選択イコライズ回路はビット線Ｂ０の電位と
リファレンス線Ｂｒの電位とを等しくし、選択イコライ
ズ回路はビット線ＢＢ０の電位とリファレンス線ＢＢｒ
の電位とを等しくするようにイコライズする。具体的に
は、イコライズ用トランジスタＴｅｑｎ１、Ｔｅｑｐ
１、Ｔｅｑｎ２、およびＴｅｑｐ２が上記ＡＮＤ演算し
た信号に応じてオン状態になり、ビット線Ｂ０とリファ
レンス線Ｂｒとが短絡され、ビット線ＢＢ０とリファレ
ンス線ＢＢｒとが短絡される。

【００８６】信号Ｍａｔｃｈおよび信号Ｐｏｓ０の両方
がハイレベルである場合、図中のビット線Ｂ００は不良
ビット線と判断される。この場合、ビット線が不良ビッ
ト線ならば、プリチャージ期間にはいってもイコライズ
用トランジスタＴｅｑｎ１、Ｔｅｑｐ１、Ｔｅｑｎ２、
およびＴｅｑｐ２がオフ状態に保たもたれ、ビット線と
リファレンス線と間のイコライズは行なわれない。

【００８７】上記ＮＡＮＤ演算した信号がハイレベルで
あり、バイアス信号Ｂｉａｓｅｎがハイレベルであると
き、バイアス回路３１および３２がビット線およびリフ
ァレンス線に電荷を充電する。言い換えると、バイアス
回路３１は、さらにバイアス信号Ｂｉａｓｅｎを受け取
り、上記ＮＡＮＤ演算した信号とバイアス信号Ｂｉａｓ
ｅｎとをＮＡＮＤ演算した信号に基づいて、ビット線Ｂ
０に電荷が所定の電位になるまでチャージされる。ビッ
ト線が不良ビット線ならば、ビット線Ｂ０に電荷はチャ
ージされない。さらに、選択イコライズ回路３６がハイ
レベルのプリチャージ信号Ｅｑｏｎを受け取り、イコラ
イズ用トランジスタＴｅｑｎ１、Ｔｅｑｐ１、Ｔｅｑｎ
２、およびＴｅｑｐ２をオン状態にして、リファレンス
線の電位とビット線の電位とを等しくする。

【００８８】なお、チップ選択信号ＣＥ≠がハイレベル
からロウレベルに推移したり、ＣＥ≠がロウレベルの状
態でアドレス信号が変化したりすると、読み出し動作を
始める。上記チップ選択信号ＣＥ≠の推移に応じて、バ
イアス信号Ｂｉａｓｅｎは、一定幅のパルス信号である
プリチャージ信号Ｅｑｏｎと、センスイネーブル信号Ｓ
ａｅｎとの論理和によってつくられる。

【００８９】プリチャージ用トランジスタＴｃｈａｒか
らビット線に過大な電流が供給されないように、フイー
ドバック回路内の電流制限用ＮチャネルトランジスタＴ
ｉｌｍのゲート電圧Ｖｃｈｒｅｆは適切な電位が設定さ
れている。制御信号ＭａｔｃｈおよびＰｏｓ０の両方が
ハイレベルである場合、現在選択しているビット線が不
良ビット線である判断される。このとき、ハイレベルで
ある制御信号ＭａｔｃｈおよびＰｏｓ０は、バイアス回
路３１および選択イコライズ回路３６に入力されるプリ
チャージ信号Ｅｑｏｎおよびバイアス信号Ｂｉａｓｅｎ
を無効にする。選択したビット線が不良ビット線なら
ば、ビット線Ｂ０の代わりに予備ビット線がイコライズ
され、プリチャージされる。つまり、バイアス回路が予
備ビット線およびリファレンス線に電荷を充電する。さ
らに、選択イコライズ回路がリファレンス線の電位と予
備ビット線の電位とを等しくする。このとき、第１の制
御信号Ｍａｔｃｈはハイレベルであり、第２の制御信号
ＲＰｏｓはロウレベルである。

【００９０】次に、プリチャージ信号Ｅｑｏｎがロウレ
ベルになると、イコライズ用トランジスタがオフ状態に
なり、ビット線とリファレンス線とのイコライズが終了
し、センスイネーブル信号Ｓａｅｎがハイレベルにな
る。センスイネーブル信号Ｓａｅｎに応じて、センスア
ンプが動作状態になり選択されたメモリセルの閾値電圧
に基づいて、ハイレベルまたはロウレベルがセンスアン
プの出力信号Ｄ０から出力される。センスアンプから出
力された出力信号Ｄ０は、マルチプレクサ回路に入力さ
れる。出力信号Ｄ０が、不良ビット線に接続されたセン
スアンプからの出力信号であれば予備ビット線からのデ
ータと置き換えて出力する。

【００９１】制御信号Ｍａｔｃｈがロウレベルであった
場合は、選択ビット線の中に不良ビット線が存在しない
ことを示している。このため、予備ビット線とリファレ
ンス線とのイコライズは不必要である。マルチプレクサ
回路３は、ビット線を介して出力されるデータを、他の
データと置き換えない。

【００９２】マルチプレクサ回路３は、図５に示される
第２の回路によって構成されてもよい。第２の回路は、
第１の制御信号Ｍａｔｃｈ、第２の制御信号Ｐｏｓ０〜
Ｐｏｓｎ、ビット線を介して出力されるデータＤ０〜Ｄ
ｎ、および予備ビット線を介して出力されるデータＲＤ
を受け取る。たとえば、第１の制御信号Ｍａｔｃｈがハ
イレベルであり、第２の制御信号Ｐｏｓ５がハイレベル
である場合、データＤ５の代わりに、データＲＤがＯＲ
素子Ｏｒｍ５からデータＤａ５として出力される。な
お、ｎはビット線の数である。図２に示される半導体記
憶装置では、ｎは８である。

【００９３】本実施例の半導体記憶装置では、８つのビ
ット線につき１つの予備ビット線を有する構成について
説明してきたが、８つのビット線につき２つ以上の予備
ビット線を有する構成であってもよい。また、８つ以上
のビット線、例えば１６つのビット線を有するものであ
っても、１つ以上の予備ビットを有していればよい。以
下に、図６および７を用いて、本発明の第２の実施例の
半導体記憶装置を説明する。本実施例の半導体記憶装置
では、データ幅制御信号Ｂｙｔｅ（ピン入力信号、Ｂｙ
ｔｅ≠信号の反転信号）によってデータ出力幅（８、１
６ビット）を変更することができる。

【００９４】この半導体記憶装置は、差動増幅回路ＳＡ
０〜ＳＡ１５を備えている。差動増幅回路ＳＡ０〜ＳＡ
１５は、第１の実施例の差動増幅回路と同様の選択イコ
ライズ回路およびバイアス回路を有している。差動増幅
回路ＳＡ０〜ＳＡ７は、データ幅制御信号Ｂｙｔｅを受
け取る。例えば、データ幅制御信号Ｂｙｔｅがロウレベ
ルのとき、全ての差動増幅回路ＳＡ０〜ＳＡ１５は、第
１の実施例の差動増幅回路と同様の動作を行う。データ
幅制御信号Ｂｙｔｅがハイレベルのとき、差動増幅回路
ＳＡ０〜ＳＡ７の選択イコライズ回路およびバイアス回
路は動作しない。従って、差動増幅回路ＳＡ８〜ＳＡ１
５だけが、第１の実施例の差動増幅回路と同様の動作を
行う。また、本実施例の半導体記憶装置に、データ幅制
御信号の他に上位下位選択信号を受け取る手段を設ける
ことによって、本実施例の半導体記憶装置は、上位下位
選択信号がロウレベルの場合には、差動増幅回路ＳＡ０
〜ＳＡ７のみが動作し、上位下位選択信号がハイレベル
の場合には、差動増幅回路ＳＡ８〜ＳＡ１５のみが動作
するような構成であってもよい。この場合、上位下位選
択信号は適当なアドレス信号（例えば、最下位アドレス
信号）から作られてもよい。上述したように、複数の差
動増幅回路のなかで使用していない差動増幅回路がある
場合、使用していない差動増幅回路の、選択イコライズ
回路およびバイアス回路が動作しないため、消費電力を
抑えることができるということは言うまでもない。

【００９５】差動増幅回路ＳＡ０〜ＳＡ７がプリチャー
ジされないため、メモリセルに格納されているデータを
読み出す時間を短くすることができる。

【００９６】本実施例の差動増幅回路ＳＡ０が第１の実
施例の差動増幅回路ＳＡ０と異なっている点を図７を用
いて説明する。第１の実施例の選択イコライズ回路で
は、プリチャージ信号Ｅｑｏｎ、第１の制御信号Ｍａｔ
ｃｈおよび第２の制御信号Ｐｏｓ０に基づいて、トラン
ジスタＴｅｑｎ１、Ｔｅｑｐ１、Ｔｅｑｎ２、およびＴ
ｅｑｐ２が制御されている。一方、第２の実施例の選択
イコライズ回路では、トランジスタＴｅｑｎ１、Ｔｅｑ
ｐ１、Ｔｅｑｎ２、およびＴｅｑｐ２がさらにデータ幅
制御信号Ｂｙｔｅ基づいて制御される。

【００９７】また、第１の実施例のバイアス回路でＳＢ
ｌａ０は、バイアス信号Ｂｉａｓｅｎ第１の制御信号Ｍ
ａｔｃｈおよび第２の制御信号Ｐｏｓ０に基づいて、ト
ランジスタＴｂｉａｓ０が制御されているが、第２の実
施例のバイアス回路４０では、トランジスタＴｂｉａｓ
０がさらにデータ幅制御信号Ｂｙｔｅ基づいて制御され
る。同様に、第２の実施例の差動増幅回路ＳＡ１〜ＳＡ
７は第１の実施例の差動増幅回路ＳＡ１〜ＳＡ７と異な
っている。

【００９８】差動増幅回路の数は１６個である必要はな
く、例えば、差動増幅回路の数は、８、３２、６４、１
２８であってもよい。また、データ幅制御信号Ｂｙｔｅ
が入力される差動増幅回路は、差動増幅回路ＳＡ０〜Ｓ
Ａ７に限られず。全ての差動増幅回路の中から、特定の
差動増幅回路がデータ幅制御信号Ｂｙｔｅによって、制
御されればよい。

【００９９】

【発明の効果】本発明の半導体記憶装置によれば、半導
体記憶装置に入力されるアドレス信号によって表される
メモリセルに接続されているビット線が不良ビット線で
あるか否かを判断することができる。この判断に基づ
き、アドレス信号対応するメモリセルに接続されている
ビット線が不良ビット線である場合、その不良ビット線
の代わりに、予備ビット線の電位とリファレンス線の電
位とを選択イコライズ回路が等しくすることができる。
不良ビット線の電位とリファレンス線の電位とを等しく
しようとしないため、リファレンス線および不良ビット
線の電荷が不良ビット線を介してグランドに流れない。
従って、本発明の半導体記憶装置によれば、従来の半導
体記憶装置に比べて正確かつ高速である読み出し動作を
実現することができる。

【０１００】また、必要でないバイアス回路が動作しな
いため、本発明の半導体記憶装置は、消費電力を抑える
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】図１に示す一実施例のセンス回路系を示した構
成図である。

【図３】第１の制御信号Ｍａｔｃｈを生成する回路を示
した図である。

【図４】図２に示すセンス回路系を詳細に示した構成図
である。

【図５】マルチプレクサ回路の一構成例を示す回路図で
ある。

【図６】本発明の一実施例を示す構成図である。

【図７】図５に示す一実施例を詳細に示した構成図であ
る。

【図８】（ａ）は従来の回路を示す回路図である。
（ｂ）はフイードバック回路の一例を示す回路図であ
る。

【図９】図８（ａ）に示す従来の回路によるセンス回路
系の動作を示す波形である。

【図１０】従来のイコライズ回路を示す回路図である。

【図１１】図１０に示すイコライズ回路を用いたセンス
回路系の理想的な動作を示す波形である。

【図１２】従来の冗長回路を示す回路図である。

【図１３】図１２に示す従来の冗長回路を詳細に示した
回路図である。

【図１４】不良ビット線を示す図である。

【図１５】図１２に示す従来の冗長回路の動作を示す波
形である。

【符号の説明】

１列アドレス記憶回路２列アドレス比較回路３マルチプレクサ回路４センス回路系５選択イコライズ回路６第１のデータバス７第２のデータバスＴｇａｔｅプリチャージ電流用ゲートトランジスタＴｉｌｍプリチャージ電流制限用トランジスタＶｃｈｒｅｆプリチャージ電流制限用リファレンス電
圧Ｗ０〜Ｗｎワード線Ｂ０〜Ｂ７ビット線Ｄ０〜Ｄ７データバスＴｓ０，Ｔｓｒｅｆソース接地用トランジスタＢａ０，Ｂａ１列アドレス線

Claims

【特許請求の範囲】

【請求項１】それぞれが複数のメモリセルに接続され
ている複数のビット線と、それぞれが複数の予備メモリセルに接続されている少な
くとも１つの予備ビット線と、基準の電位が与えられるリファレンス線と、複数のビット線の中から任意のビット線を特定するアド
レス信号を受け取り、該特定されたビット線が正常なビ
ット線か不良ビット線かを、該アドレス信号に基づいて
判断する判断手段と、該特定されたビット線が正常なビット線である場合、該
特定されたビット線の電位と該リファレンス線の電位と
を等しくし、該特定されたビット線が不良ビット線である場合、該少
なくとも１つの予備ビット線のうちの１つの予備ビット
線の電位と該リファレンス線の電位とを等しくするイコ
ライズ手段と、を備えた半導体記憶装置。
【請求項２】前記複数のメモリセルは、複数のメモリ
セル群に分類されており、該複数のメモリセル群の中か
ら任意のメモリセル群を選択するスイッチ手段をさらに
備えた請求項１に記載の半導体記憶装置。
【請求項３】前記判断手段が不良ビット線のアドレス
情報を予め記憶している請求項１に記載の半導体記憶装
置。
【請求項４】前記特定されたビット線が正常なビット
線である場合、該特定されたビット線に電荷を所定の電
位までチャージし、該特定されたビット線が不良ビット
線である場合、前記少なくとも１つの予備ビット線のう
ちの１つの予備ビット線に電荷を該所定の電位までチャ
ージするバイアス手段をさらに備えた請求項１に記載の
半導体記憶装置。
【請求項５】前記複数のビット線が少なくとも２つの
ビット線群に分類されており、前記イコライズ手段が、
データ幅制御信号を受け取り、該少なくとも２つのビッ
ト線群のうちの１つのビット線群に属するビット線が正
常なビット線である場合、該少なくとも２つビット線群
のうちの１つのビット線群に属するビット線の電位と前
記リファレンス線の電位とを該データ幅制御信号に応じ
て等しくし、該少なくとも２つのビット線群のうちの１
つのビット線群に属するビット線が不良ビット線である
場合、前記少なくとも１つの予備ビット線のうちの１つ
の電位と該リファレンス線の電位とを該データ幅制御信
号に応じて等しくする請求項１に記載の半導体記憶装
置。