JPH09159731A - 半導体集積回路装置のテスト回路およびそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 遅延時間の長短に応じた動作の検証を可能に
するとともに、集積回路化された後に、チップレベルで
遅延時間を再検証でき、遅延時間に、真に最適な値を求
めることを可能にする半導体集積回路装置のテスト回路
を提供すること。 【解決手段】 所定の遅延時間の他、外部からの遅延時
間規定信号ａ、 /ａに応じて遅延時間を任意に変更する
遅延時間規定回路３-0、３-1、３-2、…を複数有し、遅
延時間規定回路３-0、３-1、３-2の各入力ノードを、セ
ット信号SET0、SET1、SET2、…によって順次活性化さ
せ、制御信号群CLK0、CLK1、CLK2、CLK3を順次発生させ
ていくセット・リセット・フリップフロップ１-0、１-
1、１-2、１-3、…を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、遅延回路の列で
動作がコントロ−ルされる半導体集積回路装置のテスト
回路に関する。

【０００２】

【従来の技術】図１０は、従来の遅延回路列の回路図で
ある。図１０に示す遅延回路列は、各遅延回路毎に順
次、半導体集積回路をコントロールするために必要な信
号群を発生させていくものである。

【０００３】図１０に示すように、遅延回路列の初段に
は、セット・リセット・フリップフロップ（以下ＲＳＦ
／Ｆと称す）１が配置されている。ＲＳＦ／Ｆ１は、セ
ット信号SET に応答して、制御信号CLK0を出力する。制
御信号CLK0は、遅延回路１０１に入力される。遅延回路
１０１は、制御信号CLK0を、時間Ｔ０遅らせ、制御信号
CLK1として出力する。制御信号CLK1は、遅延回路１０３
に入力される。遅延回路１０３は、制御信号CLK1を、時
間Ｔ１遅らせ、制御信号CLK2として出力する。制御信号
CLK2は、遅延回路１０５に入力される。遅延回路１０５
は、制御信号CLK2を、時間Ｔ２遅らせ、制御信号CLK3と
して出力する。

【０００４】図１１は、図１０に示す遅延回路列の動作
を示す動作波形図である。図１１に示すように、ＲＳＦ
／Ｆ１のセット端子Ｓに、制御信号SET が入力される
と、ＲＳＦ／Ｆ１から出力される制御信号CLK0が、
“０”レベルから“１”レベルになる。これが遅延回路
１０１、１０３、１０５を通り、それぞれの遅延時間に
従って制御信号CLK1、CLK2、CLK3が“０”レベルから
“１”レベルとなる。このようにして、遅延回路列から
出力された制御信号CLK1、CLK2、CLK3、集積回路を制御
する制御回路に入力され、集積回路の遅延時間に従った
動作を実現させる。

【０００５】図１２は、制御回路を示す図で、（ａ）図
はＮＡＮＤ型パルス信号発生回路の回路図、（ｂ）図は
ＡＮＤ型パルス信号発生回路の回路図である。図１３
は、図１２（ａ）および（ｂ）に示す回路の動作波形図
である。

【０００６】図１２（ａ）に示すＮＡＮＤ型パルス信号
発生回路は、図１３に示す通り、制御信号CLK1が立ち上
がる時刻から、制御信号CLK2の反転信号BCLK2 が立ち下
がる時刻（なお、この時刻は、制御信号CLK2の立ち上が
る時刻とほぼ同じと考えてよい）まで、“０”レベルの
パルス信号φＡ（ＮＡＮＤ）を出力する。即ち、ＮＡＮ
Ｄ型パルス発生回路は、遅延時間Ｔ１の間、信号を出力
する。

【０００７】図１２（ｂ）に示すＡＮＤ型パルス信号発
生回路も同様に、図１３に示す通り、制御信号CLK1が立
ち上がる時刻から、制御信号CLK2の反転信号BCLK2 が立
ち下がる時刻まで、“１”レベルのパルス信号φＡ（Ａ
ＮＤ）を出力する。

【０００８】このように、図１０に示す遅延回路列を有
する半導体集積回路装置では、いったんＲＳＦ／Ｆ１が
セットされると、制御信号CLK1、CLK2、CLK3がそれぞれ
所定の時間ずつ遅れて自動的に発生されていく。

【０００９】

【発明が解決しようとする課題】従来、遅延回路列の遅
延時間は、机上での回路設計により、最適な値に設計さ
れる。そして、設計された最適な値は、半導体チップの
中に、設計された遅延時間が得られるような抵抗Ｒ、容
量Ｃを持つ遅延段として、作りつけられる。よって、従
来、遅延時間は固定である。このように、遅延時間は固
定であるために、遅延時間の長短に応じた動作の検証は
行うことができなかった。

【００１０】また、集積回路が、大規模化、複雑化する
につれて、机上での設計によって期待した通りの回路パ
フォーマンスが、チップレベルでも再現できているのか
否かが、微妙になり始めてきている。

【００１１】この発明は、上記の点に鑑みて為されたも
ので、その第１の目的は、遅延時間の長短に応じた動作
の検証を可能にするとともに、集積回路化された後に、
チップレベルで遅延時間を再検証でき、遅延時間に、真
に最適な値を求めることを可能にする半導体集積回路装
置のテスト回路を提供することにある。

【００１２】また、第２の目的は、遅延時間の長短に応
じて集積回路の動作を検証する半導体集積回路装置のテ
スト方法を提供することにある。また、第３の目的は、
集積回路の動作を止めた状態で、集積回路の状態を検証
する半導体集積回路装置のテスト方法を提供することに
ある。

【００１３】

【課題を解決するための手段】上記第１の目的を達成す
るために、この発明では、遅延部を含む回路の列を有
し、前記遅延部を含む回路それぞれの入力ノードを活性
化させて、前記遅延部に設定された遅延時間に応じた時
間差を持って信号群を自動的に順番に発生させ、順番に
発生された前記信号群を用いて集積回路を自動的に動作
させていく第１の手段と、前記遅延部を含む回路それぞ
れの入力ノードを、前記遅延部に設定された遅延時間に
関わりなく、任意なタイミングで活性化させて、活性化
させるタイミングに応じた時間差を持って前記信号群を
任意なタイミングで発生させ、任意なタイミングで発生
された前記信号群を用いて集積回路を任意に動作させて
いく第２の手段とを具備することを特徴としている。

【００１４】上記第２の目的を達成するために、この発
明では、遅延部を含む回路の列を有し、前記遅延部を含
む回路それぞれの入力ノードを活性化させて、前記遅延
部に設定された遅延時間に応じた時間差を持って信号群
を自動的に順番に発生させ、順番に発生された前記信号
群を用いて集積回路を自動的に動作させていく半導体集
積回路装置のテスト方法であって、前記遅延部を含む回
路それぞれの入力ノードを、前記遅延部に設定された遅
延時間に関わりなく、任意なタイミングで活性化させ
て、活性化させるタイミングに応じた時間差を持って前
記信号群を任意なタイミングで発生させ、任意なタイミ
ングで発生された前記信号群により前記遅延時間を変化
させ、遅延時間の長短に応じた前記集積回路の動作を検
証することを特徴としている。

【００１５】上記第３の目的を達成するために、この発
明では、遅延部を含む回路の列を有し、前記遅延部を含
む回路それぞれの入力ノードを活性化させて、前記遅延
部に設定された遅延時間に応じた時間差を持って信号群
を自動的に順番に発生させ、順番に発生された前記信号
群を用いて集積回路を自動的に動作させていく半導体集
積回路装置のテスト方法であって、前記遅延部を含む回
路それぞれの入力ノードを、前記遅延部に設定された遅
延時間に関わりなく、任意なタイミングで活性化させ
て、活性化させるタイミングに応じた時間差を持って前
記信号群を任意なタイミングで発生させ、任意なタイミ
ングで発生された前記信号群により前記集積回路の動作
を止め、動作を止めたままの状態で前記集積回路の内部
に発生している信号の状態を検証することを特徴として
いる。

【００１６】

【発明の実施の形態】以下、この発明の一実施の形態に
ついて説明する。この説明に際し、全ての図面におい
て、同一の部分には同一の参照符号を付し、重複する説
明は避けることにする。

【００１７】図１は、この発明の一実施の形態に係るテ
スト回路を備えた半導体集積回路装置のブロック図であ
る。図１に示すように、所定の遅延時間を持つ遅延時間
規定回路（３-0、３-1、３-2、…）の列と、遅延時間規
定回路それぞれの入力ノードに接続され、各入力ノード
をセット信号によって順次活性化させて、図示せぬ半導
体集積回路をコントロールするために必要な制御信号群
CLK0、CLK1、CLK2、CLK3、…を順次発生させていく、セ
ット・リセット・フリップフロップ（１-0、１-1、１-
2、１-3、…）の列とを有している。

【００１８】図２および図３はそれぞれ、遅延時間規定
回路の回路図である。図２は奇数段の遅延時間規定回路
（３-0、３-2、…）の回路を示し、図３は偶数段の遅延
時間規定回路（３-1、３-3、…）の回路を示している。

【００１９】図２および図３それぞれに示すように、遅
延時間規定回路（以下、単に規定回路という）３-nは、
制御信号ＣＬＫｎが入力され、入力された制御信号ＣＬ
Ｋｎを、所定の遅延時間Ｔｎ、遅延させて遅延信号ＤＣ
ＬＫｎを出力する遅延段５と、３つの入力を有し、それ
ぞれに遅延信号ＤＣＬＫｎ、制御信号ＣＬＫｎ、および
テストモード信号 /ＴＥＳＴ（先頭の /は反転信号を示
す符号“バー”である。）が入力され、これら３つの信
号の論理積を反転させた信号ＴＣＬＫｎを出力するＮＡ
ＮＤ型ゲート回路７を有する。これらの回路要素により
構成される回路は、主に実使用時に活性になる実使用回
路である。遅延段５によって得られる遅延時間Ｔｎは、
例えば図４に示すような抵抗Ｒと、容量Ｃとによる遅延
回路を用いて規定されている。このため、遅延段５の遅
延時間Ｔｎは固定である。固定の遅延時間Ｔｎの値は、
机上での回路設計により、少なくとも回路設計時におい
ては、最適である、と判断された値に決められる。

【００２０】また、規定回路３-nには、上記実使用回路
の他、この実使用回路を、テストモード時など、実使用
回路をパスさせたいときに、任意にパスするためのバイ
パス回路が設けられている。バイパス回路は、次の回路
要素により構成されている。

【００２１】図２および図３にそれぞれ示すように、バ
イパス回路は、３つの入力を有し、それぞれに制御信号
ＣＬＫｎ、テストモード信号ＴＥＳＴ、および遅延時間
規定信号ａあるいはその規定信号ａの逆相信号である逆
相規定信号 /ａが入力され、これら３つの信号の論理積
を反転させた信号τＣＬＫｎを出力するＮＡＮＤ型ゲー
ト回路９を有している。

【００２２】規定信号ａと逆相規定信号 /ａとは、規定
回路３-nの列に交互に入力されるようになっている。こ
の一実施の形態では、奇数段の規定回路３-0、３-2、…
のＮＡＮＤゲート回路９には規定信号ａが入力され、偶
数段の規定回路３-1、３-3、…のＮＡＮＤゲート回路９
には逆相規定信号 /ａが入力される。

【００２３】ここで、規定信号ａおよびその逆相規定信
号 /ａは、テストモード時に使用される信号である。こ
の一実施の形態では、規定信号ａ、 /ａは互いにトグル
され、規定回路３-nの遅延時間は、上記トグルされる周
期に応じて、遅延段５の遅延時間Ｔｎとは異なった、任
意の遅延時間τｎに設定できるようになっている。

【００２４】さらに、規定回路３-nには、実使用回路と
バイパス回路とのどちらか一つを選んで、選ばれた回路
の出力を、規定回路３-nの出力に接続する選択回路が設
けられている。

【００２５】図２および図３にそれぞれ示すように、選
択回路は、２つの入力を有し、それぞれに信号ＴＣＬＫ
ｎ、および信号τＣＬＫｎが入力され、これら２つの信
号の論理積を反転させた信号ＳＥＴｎを出力するＮＡＮ
Ｄ型ゲート回路１１を有している。

【００２６】図５は、半導体集積回路をコントロールす
るためのパルス信号を発生させるパルス信号発生回路の
回路図である。一実施の形態に係る装置が発する制御信
号群を受けて、半導体集積回路をコントロールする信号
を発生させる回路の一つの例として、制御信号CLK1と制
御信号CLK2とを使ってパルス信号を発生するパルス信号
発生回路を説明する。

【００２７】なお、半導体集積回路をコントロールする
信号を発生させる回路は、半導体集積回路をコントロー
ルする信号を発生するものであれば良く、図５に示すパ
ルス信号発生回路に限られるものではない。

【００２８】図５の（ａ）図はＮＡＮＤ型パルス信号発
生回路の回路を示し、（ｂ）図はＡＮＤ型パルス信号発
生回路の回路を示している。図５（ａ）に示すように、
ＮＡＮＤ型パルス信号発生回路は、２つの入力を有し、
それぞれに図１に示すＲＳＦ／Ｆ１-1から出力された制
御信号CLK1、および図１に示すＲＳＦ／Ｆ１-2から出力
された制御信号CLK2の反転信号BCLK2 が入力され、これ
ら２つの信号の論理積の反転をさせ、パルス出力φＡ
（ＮＡＮＤ）を出力するＮＡＮＤゲート回路１５を有し
ている。

【００２９】また、図５（ｂ）に示すように、ＡＮＤ型
パルス信号発生回路は、２つの入力を有し、それぞれに
図１に示すＲＳＦ／Ｆ１-1から出力された制御信号CLK
1、および図１に示すＲＳＦ／Ｆ１-2から出力された制
御信号CLK2の反転信号BCLK2 が入力され、これら２つの
信号の論理積を出力させ、パルス出力φＡ（ＡＮＤ）を
出力するＡＮＤゲート回路１７を有している。

【００３０】次に、この発明の一実施の形態に係るテス
ト回路を備えた半導体集積回路装置の動作について説明
する。まず、テストモード信号ＴＥＳＴが“Ｌ”レベル
のときの動作、即ち、実使用時、あるいは実使用時を再
現して動作を検証している時などの動作について説明す
る。

【００３１】図６は、テストモード信号ＴＥＳＴが
“Ｌ”レベルのときの動作波形図である。図６に示すよ
うに、まず、第１のＲＳＦ／Ｆ１-0のセット端子Ｓに、
第１のセット信号SET0が入力される。ＲＳＦ／Ｆ１-0
は、セット信号SET0に応答し、その出力端子Ｑの出力レ
ベルを変化させ、第１の制御信号CLK0を出力する。

【００３２】出力された制御信号CLK0は、第１の規定回
路３-0に入力される。規定回路３−０は、入力された制
御信号ＣＬＫ０に応答し、制御信号CLK0を、遅延段５に
設定された遅延時間Ｔ０だけ遅延させた第２のセット信
号SET1を出力する。

【００３３】出力されたセット信号SET1は、第２のＲＳ
Ｆ／Ｆ１-1のセット端子Ｓに入力される。ＲＳＦ／Ｆ１
-1は、入力されたセット信号SET1に応答し、その出力端
子Ｑの出力レベルを変化させることで、第２の制御信号
CLK1を出力する。

【００３４】出力された制御信号CLK1は、第２の規定回
路３-1に入力される。規定回路３-1は、入力された制御
信号CLK1に応答し、制御信号CLK1を、遅延段５に設定さ
れたの遅延時間Ｔ１だけ遅延させた第３のセット信号SE
T2を出力する。

【００３５】出力されたセット信号SET2は、第３のＲＳ
Ｆ／Ｆ１-2のセット端子Ｓに入力される。ＲＳＦ／Ｆ１
-2は、入力されたセット信号SET2に応答し、その出力端
子Ｑの出力レベルを変化させることで、第３の制御信号
CLK2を出力する。

【００３６】以下、このような動作を、規定回路３-2、
…、ＲＳＦ／Ｆ１-3、…で順次行うことによって、制御
信号CLK3以降の制御信号が順次、遅延段５に設定された
所定の遅延時間づつ遅れながら、自動的に発生されてい
く。

【００３７】このように発生された制御信号群のうち、
制御信号CLK1とCLK2とを、図５に示されるパルス信号発
生回路に入力したときには、図８（ａ）に示すようなパ
ルス信号φＡ（ＮＡＮＤ）およびφＡ（ＡＮＤ）が得ら
れる。

【００３８】制御信号群CLK0、CLK1、CLK2、CLK3、…の
発生を終えるときには、ＲＳＦ／Ｆ１-0、１-1、１-2、
１-3、…それぞれのリセット端子Ｒに、リセット信号RE
SETを入力する。これにより、それぞれの出力端子Ｑの
出力レベルが初期の状態にリセットされ、制御信号群CL
K0、CLK1、CLK2、CLK3、…の発生が終了される。

【００３９】次に、テストモード信号ＴＥＳＴが“Ｈ”
レベルのときの動作、即ち、遅延時間を任意に変化させ
て動作を検証している時の動作について説明する。図７
は、テストモード信号ＴＥＳＴが“Ｈ”レベルのときの
動作波形図である。

【００４０】図７に示すように、まず、時刻ｔ１におい
て、テストモード信号ＴＥＳＴを、“Ｌ”レベルから
“Ｈ”レベルにする。テストモード信号ＴＥＳＴが
“Ｈ”レベルになると、図２および図３に示すバイパス
回路のＮＡＮＤ型ゲート回路９が活性となる。一方、実
使用回路のＮＡＮＤ型ゲート回路７は非活性となって、
他の入力信号、即ち遅延信号ＤＣＬＫｎ、制御信号ＣＬ
Ｋｎの入力レベルに関わらず、常に“Ｈ”レベルを出力
するようになる。

【００４１】次に、時刻ｔ２において、ＲＳＦ／Ｆ１-0
のセット端子Ｓに、セット信号SET0が入力される。ＲＳ
Ｆ／Ｆ１-0は、セット信号SET0に応答し、その出力端子
Ｑの出力レベルを変化させ、制御信号CLK0を出力する。

【００４２】出力された制御信号CLK0は、規定回路３-0
に入力される。規定回路３-0は、入力された制御信号CL
K0に応答してセット信号SET1を出力する。このとき、セ
ット信号SET1が出力されるタイミングは、時刻ｔ３に示
すように、規定信号ａを“Ｌ”レベルから“Ｈ”レベル
にしたときである。つまり、規定回路３-0による遅延時
間τ０は、セット信号SET0を入力した時刻ｔ２から、規
定信号ａを“Ｌ”レベルから“Ｈ”レベルにした時刻ｔ
３までとなる。規定信号ａを“Ｌ”レベルから“Ｈ”レ
ベルにするタイミングは任意である。したがって、遅延
時間は、遅延段５に設定された遅延時間Ｔ０でなく、任
意な遅延時間τ０に設定されることになる。よって、規
定回路３-0は、制御信号CLK0を、任意な遅延時間τ０だ
け遅延させたセット信号SET1を出力する。

【００４３】出力されたセット信号SET1は、ＲＳＦ／Ｆ
１-1のセット端子Ｓに入力される。ＲＳＦ／Ｆ１-1は、
入力されたセット信号SET1に応答し、その出力端子Ｑの
出力レベルを変化させることで、制御信号CLK1を出力す
る。

【００４４】出力された制御信号CLK1は、規定回路３-1
に入力される。規定回路３-1は、入力された制御信号CL
K1に応答してセット信号SET2を出力する。このとき、セ
ット信号SET2が出力されるタイミングは、時刻ｔ４に示
すように、規定信号ａを“Ｈ”レベルから“Ｌ”レベル
にしたときである。つまり、規定回路３-1による遅延時
間τ１は、規定信号ａを“Ｌ”レベルから“Ｈ”レベル
にした上記時刻ｔ３から、規定信号ａを再び“Ｈ”レベ
ルから“Ｌ”レベルに戻した時刻ｔ４までとなる。この
タイミングもまた任意である。よって、規定回路３-1
は、制御信号CLK1を、任意な遅延時間τ１だけ遅延させ
たセット信号SET2を出力する。

【００４５】出力されたセット信号SET2は、ＲＳＦ／Ｆ
１-2のセット端子Ｓに入力される。ＲＳＦ／Ｆ１-2は、
入力されたセット信号SET2に応答し、その出力端子Ｑの
出力レベルを変化させることで、制御信号CLK2を出力す
る。

【００４６】出力された制御信号CLK2は、規定回路３-2
に入力される。規定回路３-2は、入力された制御信号CL
K2に応答してセット信号SET3を出力する。このとき、セ
ット信号SET3が出力されるタイミングは、時刻ｔ５に示
すように、規定信号ａを“Ｌ”レベルから“Ｈ”レベル
にしたときである。よって、規定回路３-2による遅延時
間τ２は、時刻ｔ４から時刻ｔ５までであり、時刻ｔ５
のタイミングは任意である。よって、規定回路３-2は、
制御信号CLK2を、任意な遅延時間τ２だけ遅延させたセ
ット信号SET3を出力する。

【００４７】以下、このような動作を、規定回路３-2以
降の図示せぬ規定回路、ＲＳＦ／Ｆ１-3、…で順次行う
ことによって、制御信号CLK3以降の制御信号は、順次、
規定信号ａをトグルさせることによって、トグルさせる
タイミングに応じ、任意に遅延されながら、自動的に発
生されていく。

【００４８】このように発生された制御信号群のうち、
制御信号CLK1とCLK2とを、図５に示されるパルス信号発
生回路に入力したときには、図８（ｂ）、または（ｃ）
に示すようなパルス信号φＡ（ＮＡＮＤ）およびφＡ
（ＡＮＤ）が得られる。

【００４９】図８（ｂ）に示す波形は、遅延時間τ１
を、遅延段５に設定された遅延時間Ｔ１よりも短くした
ときのもので、図８（ｃ）に示す波形は、遅延時間τ１
を、遅延段５に設定された遅延時間Ｔ１よりも長くした
ときのものである。

【００５０】このような上記一実施の形態に係る装置で
は、制御信号群CLK0、CLK1、CLK2、CLK3、…を、規定信
号ａをトグルすることでも発生することができる。しか
も、トグルのタイミングを変えることで、制御信号群CL
K0、CLK1、CLK2、CLK3、…間の遅延時間を、遅延段５に
設定された遅延時間Ｔｎ以外に、任意に変えることがで
きる。よって、動作の検証として、遅延時間の長短に応
じた動作の検証を、新たに行うことができる。

【００５１】また、集積回路化され、シリコンチップに
作り込まれた後からでも、遅延時間を変化させることが
できるので、チップレベルで遅延時間を再検証でき、遅
延時間に、真に最適な値を求めることが可能となる。こ
こで、チップレベルで求められた、真に最適な遅延時間
は、次に設計製造される半導体集積回路装置への情報と
してフィードバックすることができる。フィードバック
されたチップレベルでの情報を基に遅延時間を設計修正
し、再製造された半導体集積回路装置では、その回路パ
フォーマンスを、期待通りのパフォーマンスに、より近
づけていくことができる。

【００５２】この発明を、有効に使用することができる
半導体集積回路装置の一つの例は、ＮＡＮＤ型ＥＥＰＲ
ＯＭである。図９はＮＡＮＤ型ＥＥＰＲＯＭを説明する
ための図で、（ａ）図は回路図、（ｂ）図はデータ書き
込み時の動作波形図である。

【００５３】図９に示すＮＡＮＤ型ＥＥＰＲＯＭでは、
データ書き込み時に、書き込みパルスと呼ばれるデータ
の書き込み時間が規定されている。（ｂ）図において書
き込みパルスは、参照符号(program pulse) により示さ
れている。

【００５４】この発明をＮＡＮＤ型ＥＥＰＲＯＭに適用
すれば、図９（ｂ）に示す書き込みパルス(program pul
se) の長短に応じた動作の検証、あるいはチップレベル
での書き込みパルスの最適値の検証など、多くの利点を
得ることができる。

【００５５】また、上記一実施の形態に係る装置では、
遅延時間の任意な設定の他、次のような検証もできる。
制御信号CLK0、CLK1、CLK2、CLK3、…などを基にして作
られる、例えば図５に示すパルス信号φＡは、瞬間的に
発生するものである。この瞬間的な時間の間に、集積回
路では、動作に必要な信号が様々に発生される。机上の
設計では、当然ではあるが、瞬間的な時間の間に、動作
に必要な信号が全て発生されるように設計される。

【００５６】しかし、問題は、集積回路化し、シリコン
チップに作りつけられたとき、期待通りに、全ての信号
が発生されているか否かである。集積回路が動作が、異
常なとき、様々な信号のうち、どこかの信号が発生され
ていないことが考えられる。このとき、どの信号が発生
されていないかを知ることができれば、改良、または修
正の情報として役立つのである。ところが、瞬間的な時
間の間に、どの信号が発生されていないかを特定するこ
とは困難である。特定が不可能なことが、ほとんどであ
る。

【００５７】この点、上記一実施の形態に係る装置で
は、規定信号ａのトグルを止めることで、制御信号CLKn
のうち、どれかを出力させ続けることができる。つま
り、規定信号ａのトグルを止めることで、集積回路の動
作を止められるのである。従来では、集積回路の動作を
止めることができないので、パルス信号φＡの“Ｈ”レ
ベル、あるいは“Ｌ”レベルのパルス期間は、瞬間的に
過ぎ去ってしまう。しかし、上記一実施の形態に係る装
置では、規定信号ａのトグルを止めることで、パルス信
号φＡの“Ｈ”レベル、あるいは“Ｌ”レベルのパルス
期間を、任意に延長させることができる。パルス期間
を、任意に延長している間に、信号の発生状態を調べる
ことで、発生されていない信号を特定することができ
る。

【００５８】例えば図９に示したＮＡＮＤ型ＥＥＰＲＯ
Ｍを例に上げると、書き込みパルスφＷの期間に、昇圧
電位ＶＰＰが、完全に出力されているか、あるいは昇圧
電位ＶＰＰと接地電位ＶＳＳとの中間にある電位ＶＭ
が、完全に出力されているかなどのモニターが可能にな
る。

【００５９】規定信号ａを、再びトグルさせると、集積
回路は再び動作する。このような動作制御を、集積回路
を破壊することなく、自由に行うことができる。また、
規定信号ａが供給される回路内配線を、何等かの外部ピ
ンに接続しておくと、このピン１つに規定信号ａを外部
から与えるだけで上記検証作業を行うことができ、簡便
である。さらにチップをパッケージに封入した後でも、
上記検証作業を行うことも可能になる。

【００６０】

【発明の効果】以上説明したように、この発明によれ
ば、遅延時間の長短に応じた動作の検証を可能にすると
ともに、集積回路化された後に、チップレベルで遅延時
間を再検証でき、遅延時間に、真に最適な値を求めるこ
とを可能にする半導体集積回路装置のテスト回路と、遅
延時間の長短に応じて集積回路の動作を検証する半導体
集積回路装置のテスト方法と、集積回路の動作を止めた
状態で、集積回路の状態を検証する半導体集積回路装置
のテスト方法とをそれぞれ提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の一実施の形態に係るテスト回
路を備えた半導体集積回路装置のブロック図。

【図２】図２は遅延時間規定回路の回路図。

【図３】図３は遅延時間規定回路の回路図。

【図４】図４は遅延段の回路図。

【図５】図５はパルス信号発生回路を示す図で、（ａ）
図はＮＡＮＤ型パルス信号発生回路の回路図、（ｂ）図
はＡＮＤ型パルス信号発生回路の回路図。

【図６】図６はテストモード信号ＴＥＳＴが“Ｌ”レベ
ルのときの動作波形図。

【図７】図７はテストモード信号ＴＥＳＴが“Ｈ”レベ
ルのときの動作波形図。

【図８】図８はパルス信号発生回路の動作波形を示す図
で、（ａ）図は遅延段に設定された遅延時間によって動
作させたときの動作波形図、（ｂ）図は遅延段に設定さ
れた遅延時間よりも遅延時間を短くして動作させたとき
の動作波形図、（ｃ）図は遅延段に設定された遅延時間
よりも遅延時間を長くして動作させたときの動作波形
図。

【図９】図９はＮＡＮＤ型ＥＥＰＲＯＭを説明するため
の図で、（ａ）図は回路図、（ｂ）図はデータ書き込み
時の動作波形図。

【図１０】図１０は従来の遅延回路列の回路図。

【図１１】図１１は従来の遅延回路列の動作波形図。

【図１２】図１２はパルス信号発生回路を示す図で、
（ａ）図はＮＡＮＤ型パルス信号発生回路の回路図、
（ｂ）図はＡＮＤ型パルス信号発生回路の回路図。

【図１３】図１３はパルス信号発生回路の動作波形図。

【符号の説明】

１-0、１-1、１-2、１-3…セット・リセット・フリップ
フロップ、３-0、３-1、３-2…遅延時間規定回路、５…
遅延段、７、９、１１…ＮＡＮＤ型ゲート回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 遅延部を含む回路の列を有し、 前記遅延部を含む回路それぞれの入力ノードを活性化さ
   せて、前記遅延部に設定された遅延時間に応じた時間差
   を持って信号群を自動的に順番に発生させ、順番に発生
   された前記信号群を用いて集積回路を自動的に動作させ
   ていく第１の手段と、 前記遅延部を含む回路それぞれの入力ノードを、前記遅
   延部に設定された遅延時間に関わりなく、任意なタイミ
   ングで活性化させて、活性化させるタイミングに応じた
   時間差を持って前記信号群を任意なタイミングで発生さ
   せ、任意なタイミングで発生された前記信号群を用いて
   集積回路を任意に動作させていく第２の手段とを具備す
   ることを特徴とする半導体集積回路装置のテスト回路。
2. 【請求項２】 前記第２の手段は、前記遅延部を含む回
   路の入力ノードをセット信号によって順次活性化させ、
   前記信号群を順番に発生させていく入力ノード活性化回
   路の列を含み、 前記遅延部を含む回路の初段の入力ノードを活性化させ
   る初段の入力ノード活性化回路は、他の回路から出力さ
   れる信号によって活性化され、 前記遅延部を含む回路の第２段以降の入力ノードをそれ
   ぞれ活性化させる第２段以降の入力ノード活性化回路
   は、前段の遅延部を含む回路から出力される信号によっ
   て活性化されることを特徴とする請求項１に記載の半導
   体集積回路装置のテスト回路。
3. 【請求項３】 前記遅延部を含む回路はそれぞれ、入力
   ノードと出力ノードとを前記遅延部を介して接続する第
   １の信号経路と、 前記第１の信号経路とは別に、入力ノードと出力ノード
   とを外部からの入力される信号に応じて接続が許可され
   る接続許可手段を介して接続する第２の信号経路とを有
   することを特徴とする請求項２に記載の半導体集積回路
   装置のテスト回路。
4. 【請求項４】 前記第１の信号経路を活性化していると
   き、前記第２の信号経路を非活性とし、前記第２の信号
   経路を活性化しているとき、前記第１の信号経路を非活
   性とすることを特徴とする請求項３に記載の半導体集積
   回路装置のテスト回路。
5. 【請求項５】 前記遅延部を含む回路はそれぞれ、入力
   ノードが活性化された時刻から出力ノードを活性化する
   までの時刻までを、前記遅延部に設定された遅延時間に
   応じて設定する動作を、前記第１の信号経路を介して行
   い、 入力ノードが活性化された時刻から出力ノードを活性化
   するまでの時刻までを、前記遅延部に設定された遅延時
   間に関わりなく、前記外部から入力される信号に応じて
   任意に設定する動作を、前記第２の信号経路を介して行
   うことを特徴とする請求項４に記載の半導体集積回路装
   置のテスト回路。
6. 【請求項６】 遅延部を含む回路の列を有し、前記遅延
   部を含む回路それぞれの入力ノードを活性化させて、前
   記遅延部に設定された遅延時間に応じた時間差を持って
   信号群を自動的に順番に発生させ、順番に発生された前
   記信号群を用いて集積回路を自動的に動作させていく半
   導体集積回路装置のテスト方法であって、 前記遅延部を含む回路それぞれの入力ノードを、前記遅
   延部に設定された遅延時間に関わりなく、任意なタイミ
   ングで活性化させて、活性化させるタイミングに応じた
   時間差を持って前記信号群を任意なタイミングで発生さ
   せ、任意なタイミングで発生された前記信号群により前
   記遅延時間を変化させ、遅延時間の長短に応じた前記集
   積回路の動作を検証することを特徴とする半導体集積回
   路装置のテスト方法。
7. 【請求項７】 遅延部を含む回路の列を有し、前記遅延
   部を含む回路それぞれの入力ノードを活性化させて、前
   記遅延部に設定された遅延時間に応じた時間差を持って
   信号群を自動的に順番に発生させ、順番に発生された前
   記信号群を用いて集積回路を自動的に動作させていく半
   導体集積回路装置のテスト方法であって、 前記遅延部を含む回路それぞれの入力ノードを、前記遅
   延部に設定された遅延時間に関わりなく、任意なタイミ
   ングで活性化させて、活性化させるタイミングに応じた
   時間差を持って前記信号群を任意なタイミングで発生さ
   せ、任意なタイミングで発生された前記信号群により前
   記集積回路の動作を止め、動作を止めたままの状態で前
   記集積回路の内部に発生している信号の状態を検証する
   ことを特徴とする半導体集積回路装置のテスト方法。