KR20020096544A - 반도체 메모리 장치 및 이 장치를 사용하는 시스템의데이터 페치 타이밍 설정 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치 및 이 장치를 사용하는 시스템의 데이터 페치 타이밍 설정방법을 공개한다. 이 장치는 모드 설정 명령에 응답하여 병렬 데이터를 저장하고, 모드 설정 명령 및 클럭신호에 응답하여 병렬 데이터를 직렬로 출력하기 위한 모드 설정 레지스터, 및 외부로부터 입력되는 병렬 데이터를 모드 설정 레지스터로 전송하고, 모드 설정 레지스터로부터 출력되는 데이터를 외부로 출력하기 위한 데이터 입/출력 드라이버로 구성되어 있다. 따라서, 메모리 제어회로 설계자가 반도체 메모리 장치로부터 출력되는 리드 데이터의 데이터 페치 타이밍을 정확하게 설정할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 외부의 제어회로가 리드 데이터를 가져오는 타이밍을 설정할 수 있도록 지원할 수 있는 반도체 메모리 장치 및 이 장치를 사용하는 시스템의 데이터 페치 타이밍 설정 방법에 관한 것이다.
메모리 제어회로는 반도체 메모리 장치로 라이트 명령과 데이터를 인가함에 의해서 데이터를 라이트하고, 리드 명령을 인가함에 의해서 반도체 메모리 장치로부터 출력되는 리드 데이터를 가져오게 되는데, 이때 설정된 데이터 페치 타이밍에 따라 리드 데이터를 가져오게 된다.
만일 메모리 제어회로가 반도체 메모리 장치로부터 출력되는 리드 데이터를 가져오는 데이터 페치 타이밍을 적절하게 설정되어 있지 않으면 메모리 제어회로가 반도체 메모리 장치로부터 유효 데이터를 가져오지 못하게 되는 문제점이 발생된다.
그런데, 반도체 메모리 장치를 채용하는 시스템의 동작이 고속화됨에 따라 고속의 반도체 메모리 장치가 요구되게 되고, 이에 따라 데이터 페치 타이밍을 설정하기가 어려워지게 되었다. 이는 클럭신호의 주기가 짧아지고, 복수개의 데이터 출력핀들을 통하여 출력되는 데이터사이의 스큐(skew) 또는 데이터의 펄스폭 변화에 따른 스큐에 의해서 유효 데이터 출력 가능 구간이 매 사이클마다 변화하기 때문이다.
그러나, 종래의 메모리 제어회로의 설계자는 반도체 메모리 장치로부터 출력되는 리드 데이터를 가져오는 데이터 페치 타이밍을 테스트해볼 수 있는 방법이 없었기 때문에 임의로 설정할 수 밖에 없었다.
본 발명의 목적은 메모리 제어회로가 반도체 메모리 장치로부터 출력되는 리드 데이터를 가져갈 수 있는 최적의 데이터 페치 타이밍을 설정할 수 있도록 지원하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치를 사용하는 시스템의 데이터 페치 타이밍 설정 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 모드 설정 명령에 응답하여 병렬 데이터를 저장하고, 상기 모드 설정 명령 및 클럭신호에 응답하여 상기 병렬 데이터를 직렬로 출력하기 위한 모드 설정 수단, 및 외부로부터 입력되는 병렬 데이터를 상기 모드 설정 수단으로 전송하고, 상기 모드 설정 수단으로부터 출력되는 데이터를 외부로 출력하기 위한 데이터 입/출력 수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치를 사용하는 시스템의 데이터 페치 타이밍 설정 방법은 상기 모드 설정 명령과 상기 병렬 데이터를 상기 반도체 메모리 장치로 인가하는 단계, 상기 모드 설정 명령과 상기 클럭신호를 상기 반도체 메모리 장치로 인가하고, 상기 반도체 메모리 장치로부터 출력되는 직렬 데이터를 입력하는 단계, 상기 출력되는 직렬 데이터의 유효 데이터 출력 가능 구간을 찾아내는 단계, 상기 단계들을 복수개의 패턴들 각각의 병렬 데이터에 대하여 수행함에 의해서 상기 복수개의 패턴들 각각의 직렬 데이터에 대한 유효 데이터 출력 가능 구간을 찾아내는 단계, 및 상기 복수개의 패턴들의 직렬 데이터의 유효 데이터 출력 가능 구간으로부터 데이터 페치 타이밍을 찾아내는 단계를 구비하는 것을 특징으로 한다.
도1은 본 발명의 반도체 메모리 장치의 실시예의 블록도이다.
도2는 도1에 나타낸 블럭도의 동작을 설명하기 위한 동작 타이밍도이다.
도3은 본 발명의 반도체 메모리 장치를 사용하는 시스템의 데이터 페치 타이밍 설정 방법을 설명하기 위한 실시예의 동작 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치를 사용하는 시스템의 데이터 페치 타이밍 설정 방법을 설명하면 다음과 같다.
도1은 본 발명의 반도체 메모리 장치의 실시예의 블록도로서, 모드 설정 레지스터(10), 및 드라이버들(L1, L2, ..., Ln)로 구성된 데이터 입/출력드라이버(20)로 구성되어 있다. 드라이버들(L1, L2, ..., Ln) 각각은 인버터들(I1, I2)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
모드 설정 레지스터(10)는 모드 설정 명령(MRS)에 응답하여 드라이버들(L1, L2, ..., Ln)로부터 출력되는 데이터를 병렬로 저장하고, 클럭신호(CLK)에 응답하여 저장된 데이터를 직렬로 출력한다. 일반적으로, 모드 설정 명령(MRS)은 "로우"레벨의 반전 칩 선택신호(CSB), 반전 로우 어드레스 스트로우브 신호(RASB), 반전 컬럼 어드레스 스트로우브 신호(CASB), 및 반전 라이트 인에이블 신호(WEB)가 인가되면 인에이블되는 신호이다. 데이터 입/출력 드라이버(20)는 데이터 입출력핀들(미도시)을 통하여 입력되는 데이터를 드라이버들(L1, L2, ..., Ln) 각각의 인버터들(I1)에 의해서 반전하여 모드 설정 레지스터(10)로 입력하고, 클럭신호(CLK)에 응답하여 모드 설정 레지스터(10)로부터 출력되는 데이터를 드라이버들(L1, L2, ..., Ln) 각각의 인버터들(I2)에 의해서 반전하여 데이터 입출력핀들(미도시)을 통하여 출력한다.
즉, 도1에 나타낸 회로를 반도체 메모리 장치내에 구비하게 되면 모드 설정 명령(MRS)에 응답하여 외부로부터 다양한 리드 데이터 패턴을 병렬로 입력하고, 클럭신호(CLK)에 응답하여 리드 데이터 패턴을 직렬로 출력할 수 있게 된다.
도1에 나타낸 회로는 모든 데이터 입출력핀들을 통하여 발생가능한 다양한 리드 데이터 패턴을 병렬로 입력하고, 모드 데이터 입출력핀들을 통하여 데이터를 직렬로 출력하는 구성을 나타내었으나, 하나의 데이터 입출력핀을 통하여 데이터를직렬로 출력하도록 구성하여도 상관없다.
도2는 도1에 나타낸 블록도의 동작을 설명하기 위한 동작 타이밍도로서, 클럭신호(CLK)의 상승엣지와 하강엣지에서 데이터 입출력핀들을 통하여 입출력되는 데이터(DQ1 ~ DQn)의 동작 타이밍도이다.
클럭신호(CLK)의 상승엣지에서 모드 설정 신호(MRS)가 인에이블되고 데이터(DQ1 ~ DQn)가 인가되면 데이터(DQ1 ~ DQn)가 도2에 나타낸 데이터 입/출력 드라이버(20)를 통하여 반전되어 모드 설정 레지스터(10)로 저장된다. 그리고, 소정 사이클 후에 모드 설정 신호(MRS)가 인에이블되고, 클럭신호(CLK)의 상승 엣지와 하강 엣지에서 모드 설정 레지스터(10)로부터 데이터가 직렬로 출력되고, 이 데이터는 데이터 입/출력 드라이버(20)에 의해서 반전되어 출력된다.
도3은 본 발명의 반도체 메모리 장치를 사용하는 시스템의 데이터 페치 타이밍 설정 방법을 설명하기 위한 실시예의 동작 타이밍도로서, 반도체 메모리 장치로 인가되는 클럭신호(CLK), 반도체 메모리 장치의 데이터 출력핀들을 통하여 직렬로 출력되는 리드 데이터 패턴1, 2, 및 데이터 페치 가능 구간을 나타내는 실시예의 동작 타이밍도이다. 또한, 도3에 나타낸 실시예의 동작 타이밍도는 클럭신호(CLK)의 상승 엣지과 하강 엣지에서 데이터가 리드되는 경우의 더블 데이터 레이트(DDR; Double Data Rate) 반도체 메모리 장치의 동작 타이밍도이다.
도3에 나타낸 동작 타이밍도는 클럭신호(CLK)의 상승 엣지와 하강 엣지에서 "하이"레벨-"로우"레벨-"하이"레벨-"로우"레벨로 천이하는 리드 데이터 패턴1과 "로우"레벨-"하이"레벨-"로우"레벨-"하이"레벨로 천이하는 리드 데이터 패턴2를 가진 데이터가 직렬로 출력되는 것을 나타내고 있다.
도3에서, 리드 데이터 패턴1의 유효 데이터 출력 가능 구간은 구간(t1, t2, t3, t4)이고, 리드 데이터 패턴2의 유효 데이터 출력 가능 구간은 구간(t5, t6, t7, t8)이 된다. 즉, 서로 다른 데이터 입출력핀들을 통하여 출력되는 리드 데이터의 패턴이 서로 다르기 때문에 매 사이클마다 데이터 입출력핀들을 통하여 출력되는 유효 데이터 출력 가능 구간이 달라지게 된다. 이때, 반도체 메모리 장치로부터 리드 데이터 패턴1, 2가 출력되는 경우의 데이터 페치 가능 구간은 각각 구간(t5, t2, t7, t4)이 된다. 이때, 가장 작은 구간(t4)의 중간 시점을 메모리 제어회로가 반도체 메모리 장치로부터 리드 데이터를 가져오는 페치 타이밍으로 설정하게 된다.
상술한 바와 같은 방법으로 모든 가능한 다양한 리드 데이터 패턴들을 병렬로 입력하고 직렬로 출력함에 의해서 유효 데이터 출력 가능 구간을 찾아내고, 이들 유효 데이터 출력 가능 구간중 겹치는 구간을 찾아냄에 의해서 데이터 페치 가능 구간을 찾아낸다. 그리고, 이들 데이터 페치 가능 구간중 가장 짧은 구간을 찾아 이 구간의 중간 시점을 메모리 제어회로가 반도체 메모리 장치로부터 데이터를 가져오는 데이터 페치 타이밍으로 설정한다.
다시 말하면, 본 발명의 반도체 메모리 장치를 사용하는 시스템의 데이터 페치 타이밍 설정 방법은 반도체 메모리 장치로 모든 가능한 다양한 리드 데이터 패턴들의 데이터를 병렬로 인가하고, 반도체 메모리 장치로부터 출력되는 리드 데이터 패턴들 각각의 데이터를 직렬로 입력한다. 그리고, 리드 데이터 패턴들 각각의직렬 데이터의 유효 데이터 출력 가능 구간을 찾고, 리드 데이터 패턴들의 유효 데이터 출력 가능 구간으로부터 데이터 페치 타이밍을 찾아낸다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치를 사용하는 시스템의 데이터 페치 타이밍 설정 방법은 메모리 제어회로 설계자가 반도체 메모리 장치로부터 출력되는 리드 데이터의 데이터 페치 타이밍을 정확하게 설정할 수 있다.
따라서, 본 발명의 반도체 메모리 장치를 채용하는 시스템의 오동작을 방지함으로써 신뢰성이 향상된다.
Claims (3)
- 모드 설정 명령에 응답하여 병렬 데이터를 저장하고, 상기 모드 설정 명령 및 클럭신호에 응답하여 상기 병렬 데이터를 직렬로 출력하기 위한 모드 설정 수단; 및외부로부터 입력되는 병렬 데이터를 상기 모드 설정 수단으로 전송하고, 상기 모드 설정 수단으로부터 출력되는 데이터를 외부로 출력하기 위한 데이터 입/출력 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 모드 설정 수단은상기 모드 설정 명령에 응답하여 인에이블되고 상기 클럭신호의 상승 엣지와 하강 엣지에서 데이터를 직렬로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 모드 설정 명령에 응답하여 입력되는 병렬 데이터를 저장하고, 상기 모드 설정 명령 및 클럭신호에 응답하여 상기 병렬 데이터를 직렬로 출력하기 위한 모드 설정 수단을 구비한 반도체 메모리 장치를 사용하는 시스템의 데이터 페치 타이밍 설정 방법에 있어서,상기 모드 설정 명령과 상기 병렬 데이터를 상기 반도체 메모리 장치로 인가하는 단계;상기 모드 설정 명령과 상기 클럭신호를 상기 반도체 메모리 장치로 인가하고, 상기 반도체 메모리 장치로부터 출력되는 직렬 데이터를 입력하는 단계;상기 출력되는 직렬 데이터의 유효 데이터 출력 가능 구간을 찾아내는 단계;상기 단계들을 복수개의 패턴들 각각의 병렬 데이터에 대하여 수행함에 의해서 상기 복수개의 패턴들 각각의 직렬 데이터에 대한 유효 데이터 출력 가능 구간을 찾아내는 단계; 및상기 복수개의 패턴들의 직렬 데이터의 유효 데이터 출력 가능 구간으로부터 데이터 페치 타이밍을 찾아내는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 사용하는 시스템의 데이터 페치 타이밍 설정 방법.
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