JPH09153623A - Thin film semiconductor device - Google Patents
Thin film semiconductor deviceInfo
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- JPH09153623A JPH09153623A JP33577195A JP33577195A JPH09153623A JP H09153623 A JPH09153623 A JP H09153623A JP 33577195 A JP33577195 A JP 33577195A JP 33577195 A JP33577195 A JP 33577195A JP H09153623 A JPH09153623 A JP H09153623A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はボトムゲート型の薄
膜トランジスタ等が集積形成された薄膜半導体装置に関
する。より詳しくは、個々の薄膜トランジスタを結線す
る配線の膜構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film semiconductor device in which bottom gate type thin film transistors and the like are integrated and formed. More specifically, the present invention relates to a film structure of wiring that connects individual thin film transistors.
【0002】[0002]
【従来の技術】薄膜半導体装置はアクティブマトリクス
型液晶表示パネルの駆動基板等に好適であり近年盛んに
開発が進められている。特に、ボトムゲート型の薄膜ト
ランジスタを集成形成した薄膜半導体装置は低温プロセ
ス化に適しており絶縁基板の低コスト化及び大型化が可
能になる為注目を集めている。従来の薄膜半導体装置は
基本的に、絶縁基板上にパタニング形成されたゲート電
極と、これを被覆するゲート絶縁膜と、その上に形成さ
れボトムゲート型薄膜トランジスタの活性層となる半導
体薄膜と、これを被覆する層間絶縁膜と、その上に形成
されコンタクトホールを介して薄膜トランジスタに接続
する配線とを備えている。加えて、アクティブマトリク
ス型表示パネルの駆動基板に応用する場合、画素電極も
形成されている。2. Description of the Related Art A thin film semiconductor device is suitable for a drive substrate of an active matrix type liquid crystal display panel and has been actively developed in recent years. In particular, a thin film semiconductor device formed by assembling bottom gate type thin film transistors is suitable for low-temperature processes, and the cost and size of an insulating substrate can be reduced, and therefore has attracted attention. A conventional thin-film semiconductor device is basically a gate electrode patterned on an insulating substrate, a gate insulating film covering the gate electrode, a semiconductor thin film formed on the gate insulating film, which is an active layer of a bottom-gate thin film transistor, and And an interconnection formed on the interlayer insulation film and connected to the thin film transistor through a contact hole. In addition, when applied to a drive substrate of an active matrix type display panel, pixel electrodes are also formed.
【0003】[0003]
【発明が解決しようとする課題】薄膜トランジスタを結
線する配線として、従来から単層のアルミニウム金属膜
が用いられている。アルミニウムは比較的導電率が高い
為、配線の低抵抗化が可能である。しかしながら、配線
材料として単層のアルミニウム金属膜を用いると、所謂
「ボイド」及び「ヒロック」等の発生により断線故障が
多発するという問題がある。ボイドは薄膜トランジスタ
のソース領域やドレイン領域を構成する不純物半導体薄
膜とアルミニウム金属膜との接触界面で合金化が進んだ
結果生じるものである。配線側のアルミニウムが半導体
薄膜側に移行する為コンタクト不良が生じ、断線の原因
となる。又、ヒロックはアルミニウム金属膜に加わる応
力の為アルミニウム原子がマイグレーションを起した結
果生ずるものであり、断線等の原因となる。これらのボ
イドやヒロックを防ぐ為には金属アルミニウム膜の厚み
を大きくする必要があり、他の配線層との間で段差が生
じる事になる。この段差にはストレスが集中する為断線
の原因になったり、さらにはアクティブマトリクス表示
パネルに応用した場合等基板表面に接する液晶の配向状
態に悪影響を与える。この様なボイド及びヒロックの原
因となるアルミニウム金属膜に代え例えばチタン金属膜
を配線材料に用いる事が提案されている。アルミニウム
金属膜をチタン金属膜で置き換えれば上述したボイドや
ヒロック等による断線を防止する事ができる。しかしな
がら、チタン金属膜はアルミニウム金属膜に比べ導電率
が低い為、配線抵抗が増大し回路駆動上問題となる。A single-layer aluminum metal film has been conventionally used as a wiring for connecting thin film transistors. Since aluminum has a relatively high conductivity, it is possible to reduce the resistance of the wiring. However, when a single-layer aluminum metal film is used as the wiring material, there is a problem that disconnection failures occur frequently due to the occurrence of so-called "voids" and "hillocks". The voids result from the progress of alloying at the contact interface between the aluminum semiconductor film and the impurity semiconductor thin film forming the source region and the drain region of the thin film transistor. Since aluminum on the wiring side migrates to the semiconductor thin film side, contact failure occurs, which causes disconnection. Further, hillocks are generated as a result of migration of aluminum atoms due to stress applied to the aluminum metal film, which causes disconnection and the like. In order to prevent these voids and hillocks, it is necessary to increase the thickness of the metal aluminum film, which causes a step difference with other wiring layers. Since stress concentrates on this step, it causes a disconnection, and further, when applied to an active matrix display panel, adversely affects the alignment state of the liquid crystal in contact with the substrate surface. It has been proposed to use, for example, a titanium metal film as a wiring material instead of the aluminum metal film that causes such voids and hillocks. If the aluminum metal film is replaced with a titanium metal film, it is possible to prevent the disconnection due to the above-mentioned voids, hillocks and the like. However, since the titanium metal film has a lower conductivity than the aluminum metal film, the wiring resistance increases and becomes a problem in driving the circuit.
【0004】[0004]
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かる薄膜半導体装置は基本的な構成として、絶縁基板上
にパタニング形成されたゲート電極と、これを被覆する
ゲート絶縁膜と、その上に形成されボトムゲート型薄膜
トランジスタの活性層となる半導体薄膜と、これを被覆
する層間絶縁膜と、その上に形成されコンタクトホール
を介して薄膜トランジスタに接続する配線とを備えてい
る。特徴事項として、前記配線はアルミニウム金属膜と
高融点金属膜とを重ねた多層構造を有する。前記高融点
金属膜としては例えばチタン金属膜を用いる事ができ
る。本発明の一態様では、前記多層構造は上層側のアル
ミニウム金属膜と下層側の高融点金属膜とを重ねた二層
構造である。他の態様では、前記多層構造は上層側の高
融点金属膜と下層側のアルミニウム金属膜とを重ねた二
層構造である。別の態様では、前記多層構造は上層側の
高融点金属膜と中間のアルミニウム金属膜と下層側の高
融点金属膜とを重ねた三層構造である。かかる構造を有
する薄膜半導体装置をアクティブマトリクス型表示パネ
ルの駆動基板に応用する場合、該層間絶縁膜の上にパタ
ニング形成され且つ薄膜トランジスタに接続する画素電
極が集積形成される。The following means have been taken in order to solve the above-mentioned problems of the prior art. That is, the thin film semiconductor device according to the present invention has, as a basic configuration, a gate electrode formed by patterning on an insulating substrate, a gate insulating film covering the gate electrode, and an active layer of a bottom gate type thin film transistor formed thereon. The semiconductor thin film, the interlayer insulating film that covers the semiconductor thin film, and the wiring that is formed thereon and is connected to the thin film transistor through the contact hole. Characteristically, the wiring has a multilayer structure in which an aluminum metal film and a refractory metal film are stacked. As the refractory metal film, for example, a titanium metal film can be used. In one aspect of the present invention, the multi-layer structure is a two-layer structure in which an upper aluminum metal film and a lower refractory metal film are stacked. In another aspect, the multilayer structure is a two-layer structure in which a refractory metal film on the upper layer side and an aluminum metal film on the lower layer are stacked. In another aspect, the multi-layer structure is a three-layer structure in which an upper refractory metal film, an intermediate aluminum metal film, and a lower refractory metal film are stacked. When the thin film semiconductor device having such a structure is applied to a driving substrate of an active matrix type display panel, pixel electrodes that are patterned and connected to thin film transistors are integratedly formed on the interlayer insulating film.
【0005】本発明によれば、絶縁基板の上にボトムゲ
ート型の薄膜トランジスタが集積形成されている。薄膜
トランジスタを電気的に接続する配線として、例えばチ
タン金属膜とアルミニウム金属膜の多層構造を採用して
いる。これにより、配線抵抗を上げる事なく薄膜化と断
線防止を可能にする。例えば、下層側にアルミニウム金
属膜を用い上層側にチタン金属膜を重ねる事でヒロック
の発生を防ぐ事ができる。即ち、アルミニウム金属膜に
応力が加わっても上層側のチタン金属膜によりアルミニ
ウム原子のマイグレーションを抑制できる。逆に、下層
側にチタン金属膜を用いその上にアルミニウム金属膜を
成膜すれば、ボイドの発生を防ぐ事ができる。即ち、こ
の多層構造ではコンタクトホール内において不純物半導
体薄膜とアルミニウム金属膜との間にチタン金属膜が介
在する構成となる。このチタン金属膜はバリア層として
機能し半導体薄膜を構成するシリコンとアルミニウムと
の合金化を防ぐ事ができる。チタン金属膜自体は半導体
薄膜と反応する事はない。さらには、配線としてチタン
金属膜/アルミニウム金属膜/チタン金属膜の三層構造
を採用する事で、ヒロック及びボイドの両方を防ぐ事が
できる。According to the present invention, bottom gate type thin film transistors are integratedly formed on an insulating substrate. As a wiring for electrically connecting the thin film transistors, for example, a multilayer structure of a titanium metal film and an aluminum metal film is adopted. This enables thinning and prevention of disconnection without increasing wiring resistance. For example, it is possible to prevent the generation of hillocks by stacking an aluminum metal film on the lower layer side and a titanium metal film on the upper layer side. That is, even if stress is applied to the aluminum metal film, migration of aluminum atoms can be suppressed by the titanium metal film on the upper layer side. On the contrary, if a titanium metal film is used on the lower layer side and an aluminum metal film is formed thereon, the occurrence of voids can be prevented. That is, in this multilayer structure, the titanium metal film is interposed between the impurity semiconductor thin film and the aluminum metal film in the contact hole. This titanium metal film functions as a barrier layer and can prevent the alloying of silicon and aluminum forming the semiconductor thin film. The titanium metal film itself does not react with the semiconductor thin film. Furthermore, by adopting a three-layer structure of a titanium metal film / aluminum metal film / titanium metal film as wiring, both hillocks and voids can be prevented.
【0006】[0006]
【発明の実施の形態】以下図面を参照して本発明の最良
な実施形態を詳細に説明する。図1は本発明にかかる薄
膜半導体装置の第1実施形態を示す工程図である。先ず
薄膜半導体装置の完成品状態を示す(E)を参照してそ
の構造を詳細に説明する。図示する様に、絶縁基板1の
上にゲート電極2がパタニング形成されている。このゲ
ート電極2を被覆する様にゲート絶縁膜3が成膜されて
いる。このゲート絶縁膜3の上に半導体薄膜4が形成さ
れている。この半導体薄膜4はボトムゲート型薄膜トラ
ンジスタ5の活性層となり、その素子領域に合わせてア
イランド状にパタニングされている。この半導体薄膜4
には不純物が高濃度で領域選択的に注入されており、薄
膜トランジスタ5のソース領域S及びドレイン領域Dを
構成する。ソース領域S及びドレイン領域Dの間には不
純物が注入されないチャネル領域Chが残される。かか
る構成を有するボトムゲート型の薄膜トランジスタ5は
層間絶縁膜6により被覆されている。この層間絶縁膜6
の上には配線7が形成されており、コンタクトホールを
介して薄膜トランジスタ5のソース領域Sに電気接続し
ている。この配線7はパシベーション膜8により被覆さ
れており、その上には画素電極9がパタニング形成され
ている。この画素電極9はパシベーション膜8及び層間
絶縁膜6に開口したコンタクトホールを介して薄膜トラ
ンジスタ5のドレイン領域Dに電気接続している。本例
では画素電極9を駆動するスイッチング素子となる薄膜
トランジスタ5を示しているが、絶縁基板1にはこのス
イッチング素子に加えて周辺の駆動回路部も集積可能で
ある。この駆動回路部もボトムゲート型の薄膜トランジ
スタで構成できる。この場合、薄膜トランジスタのソー
ス領域S及びドレイン領域Dの両方に配線が接続する事
になる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a process diagram showing a first embodiment of a thin film semiconductor device according to the present invention. First, the structure of the thin film semiconductor device will be described in detail with reference to FIG. As illustrated, the gate electrode 2 is patterned on the insulating substrate 1. A gate insulating film 3 is formed so as to cover the gate electrode 2. A semiconductor thin film 4 is formed on the gate insulating film 3. This semiconductor thin film 4 becomes an active layer of the bottom gate type thin film transistor 5, and is patterned in an island shape in accordance with its element region. This semiconductor thin film 4
An impurity is highly selectively implanted into the region 5 to form a source region S and a drain region D of the thin film transistor 5. Between the source region S and the drain region D, a channel region Ch in which impurities are not implanted is left. The bottom gate type thin film transistor 5 having such a configuration is covered with an interlayer insulating film 6. This interlayer insulating film 6
A wiring 7 is formed on the upper surface of the thin film transistor 5, and is electrically connected to the source region S of the thin film transistor 5 through a contact hole. The wiring 7 is covered with a passivation film 8, and a pixel electrode 9 is patterned on the wiring 7. The pixel electrode 9 is electrically connected to the drain region D of the thin film transistor 5 through a contact hole opened in the passivation film 8 and the interlayer insulating film 6. In this example, the thin film transistor 5 serving as a switching element for driving the pixel electrode 9 is shown. However, in addition to this switching element, a peripheral drive circuit portion can be integrated on the insulating substrate 1. This drive circuit unit can also be composed of a bottom gate type thin film transistor. In this case, the wiring is connected to both the source region S and the drain region D of the thin film transistor.
【0007】本発明の特徴事項として、配線7はアルミ
ニウム金属膜11と高融点金属膜とを重ねた多層構造を
有する。本例では、この高融点金属膜はチタン金属膜1
0からなる。なお、チタン金属膜に代えてタングステン
金属膜、モリブデン金属膜、クロム金属膜等他の高融点
金属膜を用いても良い。これらの高融点金属膜は比較的
高抵抗であるが、化学的に安定している点で特徴があ
る。又、機械的にも十分な強度を有しており、容易に断
線する事がない。(E)に示す様に、配線7の多層構造
は上層側のアルミニウム金属膜11と下層側のチタン金
属膜10とを重ねた二層構造である。コンタクトホール
内においてアルミニウム金属膜11とソース領域Sとの
間にチタン金属膜10が介在している。チタン金属膜1
0はバリア層として機能し、アルミニウム金属膜11と
半導体薄膜4は直接接触していない為ボイドが発生しな
い。この二層構造ではチタン金属膜10で配線の機械的
な強度を確保する一方、アルミニウム金属膜11で所望
の導電性を確保する様にしている。さらに、チタン金属
膜10を介在させる事で断線故障の原因となるボイドを
防いでいる。As a feature of the present invention, the wiring 7 has a multi-layer structure in which an aluminum metal film 11 and a refractory metal film are stacked. In this example, this refractory metal film is the titanium metal film 1
Consists of zero. Instead of the titanium metal film, another refractory metal film such as a tungsten metal film, a molybdenum metal film, or a chromium metal film may be used. These refractory metal films have relatively high resistance, but are characterized in that they are chemically stable. In addition, it has sufficient mechanical strength and does not easily break. As shown in (E), the multilayer structure of the wiring 7 is a two-layer structure in which the aluminum metal film 11 on the upper layer side and the titanium metal film 10 on the lower layer side are stacked. The titanium metal film 10 is interposed between the aluminum metal film 11 and the source region S in the contact hole. Titanium metal film 1
0 functions as a barrier layer, and since the aluminum metal film 11 and the semiconductor thin film 4 are not in direct contact with each other, no void is generated. In this two-layer structure, the titanium metal film 10 secures the mechanical strength of the wiring, while the aluminum metal film 11 secures the desired conductivity. Further, by interposing the titanium metal film 10, a void that causes a disconnection failure is prevented.
【0008】引き続き図1を参照して本発明にかかる薄
膜半導体装置の製造方法を詳細に説明する。先ず(A)
に示す様に、ガラス等からなる透明な絶縁基板1の上に
Mo/Ta等からなる金属膜を成膜する。この金属膜を
所定の形状にパタニングしてゲート電極2に加工する。
次に(B)に示す様に、ゲート電極2を被覆する様にゲ
ート絶縁膜3を成膜する。このゲート絶縁膜3は例えば
LP−CVD法、プラズマCVD法あるいはAP−CV
D法で成膜したSiO2 膜やSiNx 膜からなる。本例
では十分なゲート耐圧を得る為、SiO2 /SiNx /
SiO2 の三層構造を有するゲート絶縁膜3をプラズマ
CVD法にて成膜した。次に(C)に示す様に、薄膜ト
ランジスタ5の活性層となる半導体薄膜4をLP−CV
D法やプラズマCVD法にて成膜する。本例では、非単
結晶シリコンを50nmの厚みでプラズマCVD法により
堆積した。この後結晶性を改善する為エキシマレーザビ
ームを照射した。さらに半導体薄膜4の上にフォトレジ
スト20を塗布し、ゲート電極2をマスクとして裏面か
らセルフアライメントで露光処理を施した。これによ
り、フォトレジスト20はゲート電極2と整合する形状
にパタニングされる。このパタニングされたフォトレジ
スト20をマスクとして例えばイオンドーピング等によ
り不純物を領域選択的に注入し、半導体薄膜4にソース
領域S及びドレイン領域Dを形成する。Nチャネル型の
トランジスタを作成する場合には不純物として例えば燐
を注入する。又、Pチャネル型のトランジスタを作成す
る場合には不純物として例えば硼素を注入する。さら
に、半導体薄膜4に注入された不純物を活性化する為例
えばエキシマレーザビームを照射し、ソース領域S及び
ドレイン領域Dの低抵抗化を図る。この後半導体薄膜4
を個々の薄膜トランジスタの素子領域毎に分離する。即
ち、半導体薄膜4をエッチングしてアイランド状にパタ
ニングする。なお、使用済みになったフォトレジスト2
0は除去される。次に(D)に示す様に、薄膜トランジ
スタ5を被覆する様に層間絶縁膜6を堆積する。この層
間絶縁膜としてはSiO2 膜やSiNx 膜を用いる事が
できる。本例ではAP−CVD法によりSiO2 を堆積
して層間絶縁膜6とした。この層間絶縁膜6に対してコ
ンタクトホールを開口し、ソース領域Sの一部を露出さ
せる。この層間絶縁膜6の上に例えばチタン金属膜10
を100nmの厚みで成膜する。さらに重ねてアルミニウ
ム金属膜11を例えば300nmの厚みで成膜する。この
多層構造をエッチングして配線7に加工する。最後に
(E)に示す様に、配線7を被覆する様にパシベーショ
ン膜8を形成する。このパシベーション膜8としては例
えばSiO2 やSiNx の無機膜を用いる事ができる。
あるいはアクリル樹脂等の有機膜を厚めに塗布してパシ
ベーション膜8とし配線7の段差等を吸収する様にして
も良い。パシベーション膜8及び層間絶縁膜6を選択的
にエッチングして薄膜トランジスタ5のドレイン領域D
に連通するコンタクトホールを開口する。パシベーショ
ン膜8の上にITO等の透明導電膜を成膜し、所定の形
状にパタニングして画素電極9に加工する。画素電極9
はコンタクトホールを介してドレイン領域Dに電気接続
する。The method of manufacturing the thin film semiconductor device according to the present invention will be described in detail with reference to FIG. First (A)
As shown in, a metal film made of Mo / Ta or the like is formed on the transparent insulating substrate 1 made of glass or the like. This metal film is patterned into a predetermined shape to form the gate electrode 2.
Next, as shown in (B), a gate insulating film 3 is formed so as to cover the gate electrode 2. The gate insulating film 3 is formed by, for example, LP-CVD method, plasma CVD method or AP-CV method.
It is composed of a SiO 2 film or a SiN x film formed by the D method. In this example, in order to obtain a sufficient gate breakdown voltage, SiO 2 / SiN x /
A gate insulating film 3 having a three-layer structure of SiO 2 was formed by a plasma CVD method. Next, as shown in (C), the semiconductor thin film 4 to be the active layer of the thin film transistor 5 is formed by LP-CV.
The film is formed by the D method or the plasma CVD method. In this example, non-single-crystal silicon was deposited to a thickness of 50 nm by the plasma CVD method. Then, an excimer laser beam was irradiated to improve the crystallinity. Further, a photoresist 20 was applied on the semiconductor thin film 4, and the back surface was exposed by self-alignment using the gate electrode 2 as a mask. As a result, the photoresist 20 is patterned into a shape that matches the gate electrode 2. Using the patterned photoresist 20 as a mask, impurities are region-selectively implanted by, for example, ion doping or the like to form a source region S and a drain region D in the semiconductor thin film 4. When forming an N-channel type transistor, for example, phosphorus is implanted as an impurity. Further, when a P-channel type transistor is produced, for example, boron is implanted as an impurity. Further, in order to activate the impurities implanted in the semiconductor thin film 4, for example, an excimer laser beam is irradiated to reduce the resistance of the source region S and the drain region D. After this, the semiconductor thin film 4
Are separated for each element region of each thin film transistor. That is, the semiconductor thin film 4 is etched and patterned in an island shape. In addition, used photoresist 2
0s are removed. Next, as shown in (D), an interlayer insulating film 6 is deposited so as to cover the thin film transistor 5. A SiO 2 film or a SiN x film can be used as the interlayer insulating film. In this example, the interlayer insulating film 6 was formed by depositing SiO 2 by the AP-CVD method. A contact hole is opened in this interlayer insulating film 6 to expose a part of the source region S. For example, a titanium metal film 10 is formed on the interlayer insulating film 6.
Is formed to a thickness of 100 nm. Further, the aluminum metal film 11 is formed to have a thickness of 300 nm, for example. This multilayer structure is etched to form the wiring 7. Finally, as shown in (E), a passivation film 8 is formed so as to cover the wiring 7. As the passivation film 8, for example, an inorganic film of SiO 2 or SiN x can be used.
Alternatively, an organic film such as acrylic resin may be applied thickly to form the passivation film 8 so as to absorb the level difference of the wiring 7. The passivation film 8 and the interlayer insulating film 6 are selectively etched to remove the drain region D of the thin film transistor 5.
Open a contact hole communicating with. A transparent conductive film such as ITO is formed on the passivation film 8 and patterned into a predetermined shape to form the pixel electrode 9. Pixel electrode 9
Is electrically connected to the drain region D through the contact hole.
【0009】図2は本発明にかかる薄膜半導体装置の第
2実施形態を示す模式的な部分断面図である。基本的な
構成は図1の(E)に示した第1実施形態と同一であ
り、対応する部分には対応する参照番号を付して理解を
容易にしている。異なる点は、配線7が上層側のチタン
金属膜10と下層側のアルミニウム金属膜11とを重ね
た二層構造を有している事である。即ち、図1に示した
第1実施形態と比較するとアルミニウム金属膜11とチ
タン金属膜10の積層関係が逆転している。本実施形態
ではアルミニウム金属膜11をチタン金属膜10が被覆
している為ヒロックの発生を抑制できる。即ち、アルミ
ニウム金属膜11に応力が加わってもチタン金属膜10
が上部に位置する為アルミニウム原子のマイグレーショ
ンを抑制できこの結果ヒロックが抑えられる。なお、ア
ルミニウム金属膜11に例えば固溶限界に達するシリコ
ン原子を添加する事で、アルミニウム金属膜11とシリ
コン等からなる半導体薄膜4との界面における合金化を
抑制でき、ボイドもある程度防げる。FIG. 2 is a schematic partial sectional view showing a second embodiment of the thin film semiconductor device according to the present invention. The basic configuration is the same as that of the first embodiment shown in FIG. 1E, and corresponding parts are designated by corresponding reference numerals to facilitate understanding. The difference is that the wiring 7 has a two-layer structure in which an upper titanium metal film 10 and a lower aluminum metal film 11 are stacked. That is, as compared with the first embodiment shown in FIG. 1, the laminated relationship of the aluminum metal film 11 and the titanium metal film 10 is reversed. In this embodiment, since the aluminum metal film 11 is covered with the titanium metal film 10, generation of hillocks can be suppressed. That is, even if stress is applied to the aluminum metal film 11, the titanium metal film 10
Since is located on the upper part, migration of aluminum atoms can be suppressed, and as a result, hillocks can be suppressed. By adding, for example, silicon atoms reaching the solid solution limit to the aluminum metal film 11, alloying at the interface between the aluminum metal film 11 and the semiconductor thin film 4 made of silicon or the like can be suppressed, and voids can be prevented to some extent.
【0010】図3は本発明にかかる薄膜半導体装置の第
3実施形態を示す模式的な部分断面図である。基本的に
は図1の(E)に示した第1実施形態と同様であり、対
応する部分には対応する参照番号を付して理解を容易に
している。異なる点は、配線7が上層側のチタン金属膜
10と中間のアルミニウム金属膜11と下層側のチタン
金属膜10とを重ねた三層構造を有している事である。
この様に中間のアルミニウム金属膜11を上下からチタ
ン金属膜10で挟持する事により、従来問題となってい
たボイド及びヒロックの両方を効果的に抑制する事が可
能である。FIG. 3 is a schematic partial sectional view showing a third embodiment of the thin film semiconductor device according to the present invention. Basically, it is the same as the first embodiment shown in FIG. 1E, and corresponding parts are designated by corresponding reference numerals to facilitate understanding. The difference is that the wiring 7 has a three-layer structure in which an upper titanium metal film 10, an intermediate aluminum metal film 11 and a lower titanium metal film 10 are stacked.
By sandwiching the intermediate aluminum metal film 11 between the upper and lower titanium metal films 10 in this manner, it is possible to effectively suppress both voids and hillocks, which have conventionally been problems.
【0011】最後に本発明にかかる薄膜半導体装置を駆
動基板として組み立てられたアクティブマトリクス型表
示パネルの一例を図4に参考の為示す。図示する様に表
示パネルはガラス等からなる駆動基板101と同じくガ
ラス等からなる対向基板102と両者の間に保持された
液晶103とで構成されている。駆動基板101には画
素アレイ部104と駆動回路部とが集積形成されてい
る。駆動回路部は垂直駆動回路105と水平駆動回路1
06とに分かれている。又、駆動基板101の周辺部上
端には外部接続用の端子部107が形成されている。端
子部107は配線108を介して垂直駆動回路105及
び水平駆動回路106に接続している。画素アレイ部1
04は互いに交差したゲート配線109と信号配線11
0を備えている。両配線109,110の交差部には画
素電極111とこれを駆動する薄膜トランジスタ112
とが集積形成されている。一方、対向基板102の内表
面には図示しないが対向電極や必要に応じてカラーフィ
ルタが形成されている。Finally, an example of an active matrix type display panel assembled by using the thin film semiconductor device according to the present invention as a driving substrate is shown in FIG. 4 for reference. As shown in the figure, the display panel is composed of a drive substrate 101 made of glass or the like, a counter substrate 102 made of glass or the like, and a liquid crystal 103 held between the two. On the drive substrate 101, a pixel array unit 104 and a drive circuit unit are integrally formed. The drive circuit section includes a vertical drive circuit 105 and a horizontal drive circuit 1
06. Further, a terminal portion 107 for external connection is formed at an upper end of a peripheral portion of the drive substrate 101. The terminal portion 107 is connected to a vertical drive circuit 105 and a horizontal drive circuit 106 via a wiring 108. Pixel array section 1
Reference numeral 04 denotes a gate wiring 109 and a signal wiring 11 which intersect each other.
0 is provided. A pixel electrode 111 and a thin film transistor 112 that drives the pixel electrode 111 are provided at the intersections of the wirings 109 and 110.
And are formed in an integrated manner. On the other hand, on the inner surface of the counter substrate 102, although not shown, a counter electrode and a color filter as needed are formed.
【0012】[0012]
【発明の効果】以上説明した様に、本発明によれば、薄
膜トランジスタを結線する配線がアルミニウム金属膜と
チタン金属膜等の高融点金属膜とを重ねた多層構造とな
っている。かかる構成により配線の抵抗を上げる事なく
ボイドやヒロックを抑制でき断線防止が可能になる。
又、比較的高抵抗ではあるが機械的強度が大きいチタン
金属膜と比較的機械強度が弱いが電気抵抗が小さなアル
ミニウム金属膜とを組み合わせる事で配線全体の厚みを
薄くする事ができ、その分絶縁基板表面に現われる段差
が目立たなくなる。従って、段差に起因する配線の断線
故障を防止できると共に、これと交差する他の配線の断
線や亀裂等を防止できる。さらには、アクティブマトリ
クス型液晶表示パネルの駆動基板に応用した場合等液晶
の配向不良を防ぐ事ができる。As described above, according to the present invention, the wiring connecting the thin film transistors has a multilayer structure in which an aluminum metal film and a refractory metal film such as a titanium metal film are stacked. With this configuration, voids and hillocks can be suppressed without increasing the resistance of the wiring, and disconnection can be prevented.
Further, by combining a titanium metal film having a relatively high resistance but a large mechanical strength with an aluminum metal film having a relatively weak mechanical strength but a small electric resistance, it is possible to reduce the thickness of the entire wiring. The step appearing on the surface of the insulating substrate becomes inconspicuous. Therefore, it is possible to prevent the disconnection failure of the wiring due to the step, and also to prevent the disconnection or crack of the other wiring intersecting with this. Furthermore, when applied to a drive substrate of an active matrix type liquid crystal display panel, it is possible to prevent defective alignment of liquid crystal.
【図1】本発明にかかる薄膜半導体装置の第1実施形態
を示す工程図である。FIG. 1 is a process drawing showing a first embodiment of a thin film semiconductor device according to the present invention.
【図2】本発明にかかる薄膜半導体装置の第2実施形態
を示す模式的な断面図である。FIG. 2 is a schematic sectional view showing a second embodiment of a thin film semiconductor device according to the present invention.
【図3】本発明にかかる薄膜半導体装置の第3実施形態
を示す模式的な断面図である。FIG. 3 is a schematic cross-sectional view showing a third embodiment of a thin film semiconductor device according to the present invention.
【図4】本発明にかかる薄膜半導体装置を駆動基板とし
て組み立てたアクティブマトリクス型表示パネルの一例
を示す模式的な斜視図である。FIG. 4 is a schematic perspective view showing an example of an active matrix type display panel in which the thin film semiconductor device according to the present invention is assembled as a drive substrate.
1 絶縁基板 2 ゲート電極 3 ゲート絶縁膜 4 半導体薄膜 5 薄膜トランジスタ 6 層間絶縁膜 7 配線 8 パシベーション膜 9 画素電極 10 チタン金属膜 11 アルミニウム金属膜 1 Insulating Substrate 2 Gate Electrode 3 Gate Insulating Film 4 Semiconductor Thin Film 5 Thin Film Transistor 6 Interlayer Insulating Film 7 Wiring 8 Passivation Film 9 Pixel Electrode 10 Titanium Metal Film 11 Aluminum Metal Film
Claims (6)
ト電極と、これを被覆するゲート絶縁膜と、その上に形
成されボトムゲート型薄膜トランジスタの活性層となる
半導体薄膜と、これを被覆する層間絶縁膜と、その上に
形成されコンタクトホールを介して薄膜トランジスタに
接続する配線とを備えた薄膜半導体装置であって、 前記配線はアルミニウム金属膜と高融点金属膜とを重ね
た多層構造を有する事を特徴とする薄膜半導体装置。1. A gate electrode patterned on an insulating substrate, a gate insulating film covering the gate electrode, a semiconductor thin film formed on the gate electrode to be an active layer of a bottom gate type thin film transistor, and an interlayer insulating film covering the semiconductor thin film. A thin film semiconductor device comprising a film and a wiring formed on the film and connected to a thin film transistor through a contact hole, wherein the wiring has a multilayer structure in which an aluminum metal film and a refractory metal film are stacked. Characteristic thin film semiconductor device.
事を特徴とする請求項1記載の薄膜半導体装置。2. The thin film semiconductor device according to claim 1, wherein the refractory metal film is a titanium metal film.
金属膜と下層側の高融点金属膜とを重ねた二層構造であ
る事を特徴とする請求項1記載の薄膜半導体装置。3. The thin film semiconductor device according to claim 1, wherein the multi-layer structure is a two-layer structure in which an upper aluminum metal film and a lower refractory metal film are stacked.
と下層側のアルミニウム金属膜とを重ねた二層構造であ
る事を特徴とする請求項1記載の薄膜半導体装置。4. The thin film semiconductor device according to claim 1, wherein the multilayer structure is a two-layer structure in which a refractory metal film on an upper layer side and an aluminum metal film on a lower layer side are stacked.
と中間のアルミニウム金属膜と下層側の高融点金属膜と
を重ねた三層構造である事を特徴とする請求項1記載の
薄膜半導体装置。5. The multi-layer structure according to claim 1, which is a three-layer structure in which an upper refractory metal film, an intermediate aluminum metal film, and a lower refractory metal film are stacked. Thin film semiconductor device.
且つ該薄膜トランジスタに接続する画素電極を含む事を
特徴とする請求項1記載の薄膜半導体装置。6. The thin film semiconductor device according to claim 1, further comprising a pixel electrode formed on the interlayer insulating film by patterning and connected to the thin film transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33577195A JPH09153623A (en) | 1995-11-30 | 1995-11-30 | Thin film semiconductor device |
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Application Number | Priority Date | Filing Date | Title |
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JP33577195A JPH09153623A (en) | 1995-11-30 | 1995-11-30 | Thin film semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09153623A true JPH09153623A (en) | 1997-06-10 |
Family
ID=18292276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33577195A Pending JPH09153623A (en) | 1995-11-30 | 1995-11-30 | Thin film semiconductor device |
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Country | Link |
---|---|
JP (1) | JPH09153623A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2320766A (en) * | 1996-12-30 | 1998-07-01 | Lg Electronics Inc | Liquid crystal displays |
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JP2020031225A (en) * | 2004-09-15 | 2020-02-27 | 株式会社半導体エネルギー研究所 | Semiconductor device |
-
1995
- 1995-11-30 JP JP33577195A patent/JPH09153623A/en active Pending
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