JP2000091585A - Thin-film transistor and its manufacture - Google Patents
Thin-film transistor and its manufactureInfo
- Publication number
- JP2000091585A JP2000091585A JP25625298A JP25625298A JP2000091585A JP 2000091585 A JP2000091585 A JP 2000091585A JP 25625298 A JP25625298 A JP 25625298A JP 25625298 A JP25625298 A JP 25625298A JP 2000091585 A JP2000091585 A JP 2000091585A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- insulating film
- forming
- capacitor
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶表示装置に用いられる薄膜トランジスタお
よびその製造方法に関し、より詳しくは、画素毎に設け
られる補助容量に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a thin film transistor used in an active matrix type liquid crystal display device and a method of manufacturing the same, and more particularly to a storage capacitor provided for each pixel.
【0002】[0002]
【従来の技術】現代はIC、LSIに代表される半導体
素子や、これらの半導体素子を組み込んだ電子機器ある
いは家庭電化製品が開発、製造され市場で大量に販売さ
れている。今日においてはテレビ受像機は勿論のこと、
VTRやパーソナルコンピュータ等も広く一般に普及し
ている。そして、これらの機器は年々高性能化してお
り、情報化社会の進展に伴って利用者に多くの情報を提
供するツールとして現代社会において欠かすことのでき
ないものとなっている。2. Description of the Related Art In recent years, semiconductor devices represented by ICs and LSIs, electronic devices and home appliances incorporating these semiconductor devices have been developed, manufactured, and sold in large quantities on the market. Today, not only TV receivers,
VTRs, personal computers, and the like are also widely used. The performance of these devices has been improving year by year, and has become indispensable in the modern society as a tool for providing a lot of information to users with the progress of the information society.
【0003】上述の機器類には多くの情報を利用者に的
確に伝達するための情報を表示する手段、いわゆるディ
スプレイを備えているものが多いが、そのディスプレイ
の性能、特徴によって扱える情報の種類や情報量が左右
されてしまうため、その開発動向等に強い関心が寄せら
れている。特に近年では、薄型で軽量、かつ低消費電力
である利点を有したディスプレイとして液晶表示装置、
中でも各画素電極毎に薄膜トランジスタ(以下、TFT
と呼ぶ。)等の半導体素子を設け、各画素電極を制御す
るようにしたアクティブマトリクス型液晶表示装置が、
解像度に優れ、鮮明な画像が得られる等の理由から注目
されている。以下、この液晶表示装置に関して説明す
る。[0003] Many of the above-mentioned devices are provided with a means for displaying information for accurately transmitting a large amount of information to a user, that is, a so-called display. And the amount of information is affected, there is a strong interest in development trends and the like. Particularly in recent years, liquid crystal display devices as displays having the advantages of being thin, lightweight, and low power consumption,
Among them, a thin film transistor (hereinafter referred to as a TFT) for each pixel electrode
Call. ), And an active matrix liquid crystal display device that controls each pixel electrode.
Attention has been paid to such reasons as excellent resolution and a clear image. Hereinafter, this liquid crystal display device will be described.
【0004】従来のアクティブマトリクス型液晶表示装
置に用いられる半導体素子としては、非晶質シリコン薄
膜からなるTFTが知られており、現在このTFTを搭
載したアクティブマトリクス型液晶表示装置が数多く商
品化されている。そして、このアクティブマトリクス型
液晶表示装置は、OA機器や民生機器のディスプレイと
して主流の位置を占めようとしている。As a semiconductor element used in a conventional active matrix type liquid crystal display device, a TFT made of an amorphous silicon thin film is known, and at present, many active matrix type liquid crystal display devices equipped with this TFT are commercialized. ing. The active matrix type liquid crystal display device is going to occupy a mainstream position as a display for OA equipment and consumer equipment.
【0005】一方、この非晶質シリコン薄膜を用いたT
FTに代わる半導体素子として、画素電極を駆動させる
ための画素用TFTと、その画素用TFTを駆動させる
ためのTFT等からなる駆動回路部を一つの基板上に一
体形成することができる可能性が有る多結晶シリコン薄
膜を用いたTFTを形成する技術に大きな期待が寄せら
れている。On the other hand, T using this amorphous silicon thin film
As a semiconductor element replacing the FT, there is a possibility that a pixel TFT for driving a pixel electrode and a driving circuit portion including a TFT for driving the pixel TFT and the like can be integrally formed on one substrate. There is great expectation for a technique for forming a TFT using a certain polycrystalline silicon thin film.
【0006】多結晶シリコン薄膜は従来のTFTに用い
られている非晶質シリコン薄膜に比べて高移動度を有し
ており、高性能なTFTを形成することが可能である。
また、画素用TFTを駆動させるための駆動回路部を一
つの安価なガラス基板等の上に一体形成することが実現
されると、ICやLSIから構成される駆動回路基板を
取り付ける必要がなくなり、従来に比べて製造コストが
大幅に低減されることになる。A polycrystalline silicon thin film has higher mobility than an amorphous silicon thin film used for a conventional TFT, and it is possible to form a high-performance TFT.
In addition, when the driving circuit portion for driving the pixel TFT is integrally formed on one inexpensive glass substrate or the like, it is not necessary to attach a driving circuit substrate including an IC or an LSI. The production cost is greatly reduced as compared with the conventional case.
【0007】このアクティブマトリクス型液晶表示装置
には、画素電極にITO(indium tin ox
ide)等の透明導電性薄膜を用いた透過型液晶表示装
置と、画素電極に金属等からなる反射電極を用いた反射
型液晶表示装置とがある。本来、液晶表示装置は自発光
型のディスプレイではないため、透過型液晶表示装置の
場合には液晶表示装置の背後に照明装置、いわゆるバッ
クライトを配置して、そこから入射される光によって表
示を行っている。また、反射型液晶表示装置の場合に
は、外部からの入射光を反射電極によって反射させるこ
とによって表示を行っている。In this active matrix type liquid crystal display device, an ITO (indium tin ox) is applied to a pixel electrode.
There are a transmission type liquid crystal display device using a transparent conductive thin film such as (ide) and a reflection type liquid crystal display device using a reflection electrode made of metal or the like for a pixel electrode. Originally, a liquid crystal display device is not a self-luminous display, so in the case of a transmissive liquid crystal display device, an illumination device, a so-called backlight, is arranged behind the liquid crystal display device, and display is performed by light incident from there. Is going. In the case of a reflective liquid crystal display device, display is performed by reflecting external incident light by a reflective electrode.
【0008】ところで、上述の液晶表示装置は、画素電
極と対向基板側に設けられた共通電極との間に液晶層を
挟持してコンデンサを形成し、画像信号に対応して画素
電極の電位が一定期間、所定の電位に保持されることに
より表示が行われている。しかしながら、TFTのオフ
時のリーク電流等によるコンデンサから放電により、画
素電極の電位が減衰して表示が劣化する場合がある。こ
のような画素電極の電位の変動を防止するために、通常
は上述のコンデンサに並列に補助容量を形成している。In the liquid crystal display device described above, a capacitor is formed by sandwiching a liquid crystal layer between a pixel electrode and a common electrode provided on the counter substrate side, and the potential of the pixel electrode is changed in response to an image signal. Display is performed by being kept at a predetermined potential for a certain period. However, discharge from a capacitor due to a leak current or the like when the TFT is off may attenuate the potential of the pixel electrode and deteriorate display. In order to prevent such a change in the potential of the pixel electrode, an auxiliary capacitance is usually formed in parallel with the above-described capacitor.
【0009】従来の補助容量の多くは、例えば図13に
示すように、ゲート絶縁膜を補助容量を形成するための
誘電体膜として用い、ゲート配線と同層に形成される容
量配線またはゲート配線を一方の電極とし、ドレイン電
極または画素電極間に誘電体膜を挟持することによって
形成されていた。その理由としては、誘電体膜の形成が
TFTの作製と同時に行え、しかも品質の良いゲート絶
縁膜を誘電体膜に利用できるというものであった。この
ような方法によって補助容量を形成した例としては、例
えば特公平1−33833号公報等が挙げられる。Many conventional storage capacitors use a gate insulating film as a dielectric film for forming a storage capacitor, for example, as shown in FIG. 13, and form a capacitor wiring or a gate wiring formed in the same layer as the gate wiring. Is formed as one electrode, and a dielectric film is interposed between the drain electrode and the pixel electrode. The reason is that a dielectric film can be formed simultaneously with the manufacture of the TFT, and a high-quality gate insulating film can be used for the dielectric film. An example of forming the storage capacitor by such a method is disclosed in, for example, Japanese Patent Publication No. 1-38333.
【0010】しかしながら、従来の方法ではゲート絶縁
膜をそのまま補助容量を形成するための誘電体膜として
用いるため、その製造方法は比較的簡便になるものの、
TFTの性能を確保するため等の理由でゲート絶縁膜の
膜厚等が一定の制約を受ける場合が多く、そのためゲー
ト絶縁膜および誘電体膜として求められる性能を両立さ
せることが容易ではなかった。また、ゲート配線と同層
に容量配線を形成することになるため、フォトリソ工程
およびエッチング工程の加工精度または画素の開口率を
確保する上で十分な補助容量を形成するだけの容量電極
面積を確保することが困難となり、それはTFT等の加
工寸法が小さくなる程より顕著となる傾向にあった。However, in the conventional method, since the gate insulating film is used as it is as a dielectric film for forming an auxiliary capacitance, the manufacturing method is relatively simple.
In many cases, the thickness and the like of the gate insulating film are subject to certain restrictions, for example, in order to ensure the performance of the TFT, and it has not been easy to achieve both the performance required for the gate insulating film and the dielectric film. In addition, since the capacitor wiring is formed in the same layer as the gate wiring, a sufficient capacity electrode area for forming an auxiliary capacitor sufficient for securing processing accuracy of the photolithography process and the etching process or a pixel aperture ratio is secured. It is difficult to perform such a process, and this tends to be more remarkable as the processing size of a TFT or the like becomes smaller.
【0011】以上のように、従来の方法では液晶表示装
置の高精細化に伴い、十分な補助容量を形成することが
極めて困難な状況になってきている。As described above, with the conventional method, it has become extremely difficult to form a sufficient auxiliary capacitance with the increase in the definition of the liquid crystal display device.
【0012】このため補助容量の形成を目的とした誘電
体膜、容量電極の形成または補助容量の構造に関する技
術開発が積極的に行われるようになり、例えば特開平5
―216067号公報または特開平8―43859号公
報等にも示されるように、画素電極と容量電極との間に
誘電体層を挟持して補助容量を形成する方法が提案され
ている。この特開平5―216067号公報では、透明
導電性薄膜であるITOによる容量電極を形成すること
が示されており、また特開平8―43859号公報で
は、ソース配線と同時に形成される電極層と画素電極の
間で補助容量を形成することが示されている。For this reason, technical development regarding the formation of a dielectric film and a capacitor electrode for the purpose of forming an auxiliary capacitor or the structure of an auxiliary capacitor has been actively carried out.
As disclosed in JP-A-216067 or JP-A-8-43859, a method has been proposed in which a dielectric layer is sandwiched between a pixel electrode and a capacitor electrode to form an auxiliary capacitor. JP-A-5-216067 discloses that a capacitance electrode is formed of ITO which is a transparent conductive thin film. JP-A-8-43859 discloses that a capacitor electrode is formed simultaneously with a source wiring. It is shown that an auxiliary capacitance is formed between the pixel electrodes.
【0013】[0013]
【発明が解決しようとする課題】上述のようにTFTの
ゲート絶縁膜を補助容量の誘電体膜と兼用しようとする
場合には、双方に求められる機能を両立させることが容
易ではなかった。つまり、ゲート絶縁膜として機能させ
るためには短絡等の不良が発生しない程度の絶縁性、耐
圧等を確保することが優先され、しかもTFTの特性を
良好にするため、界面準位や固定電荷を減少させる必要
があった。一方、誘電体膜として機能させるためには絶
縁性、耐圧等もさることながら、画素電極の電位を保持
することができるだけの容量を形成できる高い誘電率を
有する必要があった。As described above, when the gate insulating film of the TFT is also used as the dielectric film of the auxiliary capacitor, it is not easy to achieve both functions required. In other words, in order to function as a gate insulating film, priority is given to ensuring insulation and breakdown voltage to the extent that defects such as short circuits do not occur. In addition, in order to improve the characteristics of the TFT, the interface state and fixed charge must be reduced. Needed to be reduced. On the other hand, in order to function as a dielectric film, it is necessary to have a high dielectric constant capable of forming a capacitor capable of holding the potential of the pixel electrode, in addition to insulating properties and withstand voltage.
【0014】そして、これら両方を同時に実現して初め
て良好な表示特性と安定したTFT特性が得られるから
である。例えば絶縁性、耐圧等を優先してゲート絶縁膜
の膜厚を厚くすると補助容量を減少させ、表示特性を損
なわせることになり、逆に補助容量を優先してゲート絶
縁膜の膜厚を薄くすると十分な絶縁性、耐圧等を確保で
きなくなり、リーク、短絡等の不良を発生させてしまう
ことになる。従来ではTFT特性および不良発生防止の
観点から、このゲート絶縁膜としては酸化シリコン膜
(以下、SiO2膜)を選択する場合が多かった。This is because good display characteristics and stable TFT characteristics can be obtained only when both of them are realized at the same time. For example, if the thickness of the gate insulating film is increased with priority given to insulation and breakdown voltage, the auxiliary capacitance is reduced and display characteristics are impaired. Conversely, the thickness of the gate insulating film is reduced with priority given to the auxiliary capacitance. As a result, sufficient insulation, withstand voltage, and the like cannot be ensured, and defects such as leaks and short circuits occur. Conventionally, a silicon oxide film (hereinafter, SiO 2 film) is often selected as the gate insulating film from the viewpoint of TFT characteristics and prevention of occurrence of defects.
【0015】このような不都合を回避するため、例えば
図14に示すように、上述したような画素電極と容量電
極との間に誘電体層を挟持して補助容量を形成する方法
が提案されている。例えば特開平5―216067号公
報および特開平8―43859号公報には容量電極と画
素電極との間に誘電体膜を挟持して補助容量を形成する
方法が示されており、この方法によれば、TFTのゲー
ト絶縁膜と補助容量を形成するための誘電体膜とを別々
の絶縁膜で形成するため、補助容量の形成に適した膜厚
および誘電率を有する絶縁膜を任意に選択して用いるこ
とができる。従って製造工程は若干増加するものの、補
助容量形成に関しては自由度が大幅に増すことになる。In order to avoid such inconvenience, for example, as shown in FIG. 14, a method has been proposed in which a dielectric layer is sandwiched between a pixel electrode and a capacitor electrode to form an auxiliary capacitor. I have. For example, JP-A-5-216067 and JP-A-8-43859 disclose a method of forming a storage capacitor by sandwiching a dielectric film between a capacitor electrode and a pixel electrode. For example, since the gate insulating film of the TFT and the dielectric film for forming the auxiliary capacitance are formed of different insulating films, an insulating film having a film thickness and a dielectric constant suitable for forming the auxiliary capacitance is arbitrarily selected. Can be used. Therefore, although the number of manufacturing steps is slightly increased, the degree of freedom in forming the auxiliary capacitance is greatly increased.
【0016】しかし、このような方法は当然のごとく画
素電極領域において補助容量を形成するものであり、そ
のため必然的に画素電極の下方に容量電極を形成するこ
とになる。上述の特開平5―216067号公報では容
量電極として膜厚1500Å(150nm)程度のIT
O膜を用い、その上に膜厚2000Å(200nm)程
度の窒化シリコン膜(以下、SiNx膜)を堆積するこ
とが示されている。また、特開平8―43859号公報
では膜厚3000Å(300nm)程度のアルミニウム
膜を用いて容量電極を形成し、その上に膜厚2000Å
(200nm)程度のSiNx膜を堆積することが示さ
れている。このように、容量電極は金属膜等の導電性膜
で形成されるが、断線等を防止するためにある程度の膜
厚が必要であり、補助容量を十分に確保するために薄い
誘電体膜を用いた場合はその部分で大きな段差が生じて
しまう。また、仮に誘電体膜に樹脂等の有機膜を用いた
としても、その膜厚が2000Å(200nm)程度で
あれば容量電極による段差を軽減する効果は少なく、絶
縁性が不足して画素電極と容量電極の短絡不良を発生さ
せる虞れがある。However, such a method naturally forms an auxiliary capacitance in the pixel electrode region, and therefore a capacitance electrode is necessarily formed below the pixel electrode. In the above-mentioned Japanese Patent Application Laid-Open No. H5-216067, an IT having a film thickness of about 1500 ° (150 nm) is used as a capacitor electrode.
It is shown that an O film is used, and a silicon nitride film (hereinafter, SiNx film) having a film thickness of about 2000 ° (200 nm) is deposited thereon. In Japanese Patent Application Laid-Open No. 8-43859, a capacitor electrode is formed using an aluminum film having a thickness of about 3000 (300 nm), and a 2000-nm thick film is formed thereon.
It is shown that a (200 nm) SiNx film is deposited. As described above, the capacitor electrode is formed of a conductive film such as a metal film. However, the capacitor electrode needs to have a certain thickness in order to prevent disconnection and the like, and a thin dielectric film is required in order to secure a sufficient auxiliary capacitance. If it is used, a large step occurs at that portion. Further, even if an organic film such as a resin is used as the dielectric film, if the film thickness is about 2,000 (200 nm), the effect of reducing the step due to the capacitance electrode is small, and the insulating property is insufficient, and the pixel electrode and the pixel electrode are insufficient. There is a possibility that short-circuit failure of the capacitor electrode may occur.
【0017】上述のように、画素電極と容量電極との間
に誘電体層を挟持して補助容量を形成すると、画素電極
の表面の平坦性を維持することが困難となる。TFTに
接続される画素電極の表面は可能な限り平坦であること
が望ましく、画素電極の表面の平坦性が失われると、液
晶分子の配向乱れが発生して表示品位が低下する。特
に、反射型液晶表示装置においては、画素電極の表面の
平坦性が失われると、入射光の反射方向が不均一とな
り、輝度が低下する等、表示品位が著しく損なわれるこ
とになる。As described above, when an auxiliary capacitor is formed by sandwiching a dielectric layer between a pixel electrode and a capacitor electrode, it becomes difficult to maintain the flatness of the surface of the pixel electrode. It is desirable that the surface of the pixel electrode connected to the TFT be as flat as possible. If the flatness of the surface of the pixel electrode is lost, disorder in the alignment of liquid crystal molecules occurs and the display quality deteriorates. In particular, in a reflection type liquid crystal display device, if the flatness of the surface of the pixel electrode is lost, the reflection direction of incident light becomes non-uniform, and the display quality is remarkably impaired such as a decrease in luminance.
【0018】本発明は、上述したような問題点に鑑みて
なされたものであり、その目的とするところは、製造上
容易でかつ安定した十分な補助容量を得ることと画素電
極の表面の平坦性を損なわないようにすることとを両立
させ、良好な表示特性を有する表示装置を実現する薄膜
トランジスタの構造およびその製造方法を提供すること
にある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and it is an object of the present invention to obtain a stable and sufficient auxiliary capacitor which is easy to manufacture and has a flat surface of a pixel electrode. It is an object of the present invention to provide a structure of a thin film transistor which realizes a display device having good display characteristics, and a method of manufacturing the same, while maintaining compatibility with performance.
【0019】[0019]
【課題を解決するための手段】本発明の薄膜トランジス
タは、ゲート電極、ソース電極、ドレイン電極および画
素電極を有し、該画素電極の電位を保持するための補助
容量を備えた薄膜トランジスタにおいて、前記補助容量
が、シリコンを主成分とする薄膜からなる前記薄膜トラ
ンジスタの活性層よりも上層に形成された容量電極と、
前記容量電極よりも上層であり、かつ前記画素電極より
も下層に形成された第2の電極と、これらの電極間に挟
持された少なくとも1層の絶縁膜とで構成されているこ
とを特徴としており、そのことにより上記目的は達成さ
れる。According to the present invention, there is provided a thin film transistor having a gate electrode, a source electrode, a drain electrode, and a pixel electrode, wherein the thin film transistor includes an auxiliary capacitor for holding a potential of the pixel electrode. Capacitance is a capacitor electrode formed above the active layer of the thin film transistor made of a thin film containing silicon as a main component,
A second electrode formed above the capacitor electrode and below the pixel electrode, and at least one insulating film sandwiched between these electrodes; Therefore, the above object is achieved.
【0020】このとき、前記第2の電極と、前記画素電
極と、これらの電極間に挟持された少なくとも2層の絶
縁膜間に配置された第3の電極とを有し、前記第2の電
極と前記第3の電極との間および前記第3の電極と画素
電極との間に、第2および第3の補助容量を形成するよ
うにしてもよい。At this time, the semiconductor device includes the second electrode, the pixel electrode, and a third electrode disposed between at least two layers of insulating films sandwiched between these electrodes. Second and third storage capacitors may be formed between the electrode and the third electrode and between the third electrode and the pixel electrode.
【0021】なお、前記第2の電極は、前記ソース電極
およびドレイン電極と同一の材料からなり、該ソース電
極およびドレイン電極とほぼ同一の膜厚になるように形
成されていることが好ましい。Preferably, the second electrode is made of the same material as the source electrode and the drain electrode, and is formed so as to have substantially the same thickness as the source electrode and the drain electrode.
【0022】また、前記容量電極と第2の電極との間に
挟持された少なくとも1層の絶縁膜は、少なくとも該容
量電極の酸化物を含むことが好ましい。Preferably, at least one insulating film sandwiched between the capacitor electrode and the second electrode contains at least an oxide of the capacitor electrode.
【0023】本発明の薄膜トランジスタの製造方法は、
ゲート電極、ソース電極、ドレイン電極および画素電極
を有し、該画素電極の電位を保持するための補助容量を
備えた薄膜トランジスタの製造方法において、少なくと
も、シリコンを主成分とする薄膜からなる活性層を形成
する工程と、前記活性層上に第1の絶縁膜を形成する工
程と、前記第1の絶縁膜上に容量電極を形成する工程
と、前記容量電極上に第2の絶縁膜を形成する工程と、
前記容量電極に前記第2の絶縁膜を介して一部重なるよ
うに第2の電極を形成する工程と、を含むことを特徴と
しており、そのことにより、上記目的は達成される。The method for manufacturing a thin film transistor according to the present invention comprises:
In a method for manufacturing a thin film transistor including a gate electrode, a source electrode, a drain electrode, and a pixel electrode, and including an auxiliary capacitor for holding a potential of the pixel electrode, at least an active layer including a thin film containing silicon as a main component is formed. Forming, forming a first insulating film on the active layer, forming a capacitor electrode on the first insulating film, and forming a second insulating film on the capacitor electrode Process and
Forming a second electrode so as to partially overlap the capacitor electrode with the second insulating film interposed therebetween, whereby the above object is achieved.
【0024】また、本発明の薄膜トランジスタの製造方
法は、ゲート電極、ソース電極、ドレイン電極および画
素電極を有し、該画素電極の電位を保持するための補助
容量を備えた薄膜トランジスタの製造方法において、少
なくとも、シリコンを主成分とする薄膜からなる活性層
を形成する工程と、前記活性層上に第1の絶縁膜を形成
する工程と、前記第1の絶縁膜上に容量電極を形成する
工程と、前記容量電極上に第2の絶縁膜を形成する工程
と、前記容量電極に前記第2の絶縁膜を介して一部重な
るように第2の電極を形成する工程と、前記第2の電極
上に第3の絶縁膜を形成する工程と、前記第2の電極に
前記第3の絶縁膜を介して一部重なるように第3の電極
を形成する工程と、前記第3の電極上に第4の絶縁膜を
形成する工程と、前記第3の電極に前記第4の絶縁膜を
介して一部重なるように画素電極を形成する工程と、を
含むことを特徴としており、そのことにより、上記目的
は達成される。Further, according to a method of manufacturing a thin film transistor of the present invention, there is provided a method of manufacturing a thin film transistor having a gate electrode, a source electrode, a drain electrode and a pixel electrode, and having an auxiliary capacitor for holding the potential of the pixel electrode. At least a step of forming an active layer made of a thin film containing silicon as a main component, a step of forming a first insulating film on the active layer, and a step of forming a capacitor electrode on the first insulating film Forming a second insulating film on the capacitor electrode; forming a second electrode on the capacitor electrode so as to partially overlap the capacitor electrode with the second insulating film interposed therebetween; Forming a third insulating film thereon, forming a third electrode so as to partially overlap the second electrode via the third insulating film, and forming a third insulating film on the third electrode. Forming a fourth insulating film; And forming a pixel electrode so as to partially overlap through said fourth insulating film serial third electrodes are characterized in that it comprises, by its, the above-described object can be attained.
【0025】このとき、前記第2の絶縁膜を形成する工
程は、前記容量電極の表面に陽極酸化膜を形成する工程
であることが好ましい。At this time, it is preferable that the step of forming the second insulating film is a step of forming an anodic oxide film on the surface of the capacitor electrode.
【0026】以下、本発明の作用について説明する。Hereinafter, the operation of the present invention will be described.
【0027】本発明の薄膜トランジスタによれば、TF
Tの活性層よりも上層に形成した第1の電極である容量
電極と、それよりも上層に形成した第2の電極とによっ
て絶縁膜を挟持して補助容量を形成するようにしてい
る。即ち、補助容量を形成するための誘電体膜にゲート
絶縁膜とは別の絶縁膜、例えばSiNx膜のように誘電
率がSiO2膜と比較して大きな絶縁膜を用いているた
め、TFT特性等に影響を与えることなく十分な容量を
形成することができる。According to the thin film transistor of the present invention, TF
An auxiliary capacitor is formed by sandwiching an insulating film between a capacitor electrode which is a first electrode formed above the active layer of T and a second electrode formed above the active electrode. That is, since an insulating film different from the gate insulating film, for example, an insulating film having a larger dielectric constant than a SiO 2 film, such as a SiNx film, is used as a dielectric film for forming an auxiliary capacitor, Thus, a sufficient capacity can be formed without affecting the characteristics.
【0028】また、第2の電極と画素との間またはTF
Tを遮光するシールド電極を容量電極として使用し、第
1の電極である容量電極と第2の電極との間、第2の電
極とシールド電極との間、シールド電極と画素電極との
間の合計3箇所で容量を形成しているため、小型高精細
パネルにおいても十分な補助容量を確保することができ
る。Further, the distance between the second electrode and the pixel or TF
A shield electrode for shielding T is used as a capacitor electrode, and between the capacitor electrode as the first electrode and the second electrode, between the second electrode and the shield electrode, and between the shield electrode and the pixel electrode. Since the capacitance is formed at a total of three locations, a sufficient auxiliary capacitance can be ensured even in a small high definition panel.
【0029】また、この第2の電極はTFTのソース電
極およびドレイン電極と同一材料、同一膜厚で形成、ま
たはソース電極およびドレイン電極を形成する際にドレ
イン電極を延在させて形成するようにしているため、比
較的膜厚が厚く形成され、これにより容量形成部での断
線が発生する可能性を低く抑えることができる。The second electrode is formed of the same material and the same thickness as the source electrode and the drain electrode of the TFT, or is formed by extending the drain electrode when forming the source electrode and the drain electrode. As a result, the film is formed to be relatively thick, so that the possibility of occurrence of disconnection in the capacitor forming portion can be suppressed to a low level.
【0030】また、誘電体膜に容量電極の酸化物、特に
陽極酸化膜を用いているため、容量電極に対して自己整
合的に誘電体膜を形成することができる。また、このよ
うな膜は陽極酸化によって形成された膜であるため、当
然の如く容量電極に密着しており、そのため被覆性が良
好となっている。更に印加電圧を制御することによって
ある程度容易に膜厚を設定することができる。Further, since the oxide of the capacitor electrode, particularly, the anodic oxide film is used for the dielectric film, the dielectric film can be formed in a self-aligned manner with the capacitor electrode. Further, since such a film is a film formed by anodic oxidation, it naturally adheres to the capacitor electrode, and therefore, has good coverage. Further, the film thickness can be set to some extent easily by controlling the applied voltage.
【0031】[0031]
【発明の実施の形態】(実施の形態1)以下、本発明の
実施形態について説明する。図1は、本発明の実施形態
に係るTFTの断面を示した概略図であり、また、図2
は、本発明に実施形態に係るTFTの平面を示した概略
図である。なお、図1は図2のA―A´で示された部分
の断面を示したものである。(Embodiment 1) An embodiment of the present invention will be described below. FIG. 1 is a schematic diagram showing a cross section of a TFT according to an embodiment of the present invention.
1 is a schematic view showing a plane of a TFT according to an embodiment of the present invention. FIG. 1 shows a cross section of a portion indicated by AA ′ in FIG.
【0032】本実施形態に係るTFTは、図1、図2に
示されるように、概ね次のような構成となっている。ガ
ラスなどの絶縁性基板1上にSiO2膜などからなるベ
ースコート膜2が堆積され、その上にシリコン薄膜から
なるTFTの活性層3が所定の形状に形成されており、
該活性層3上にはSiO2膜などの絶縁膜が堆積されて
ゲート絶縁膜4が形成されている。この活性層3上には
該ゲート絶縁膜4を挟んでアルミニウムなどの金属材料
からなるゲート電極5が所定の形状に形成されている。As shown in FIGS. 1 and 2, the TFT according to the present embodiment generally has the following configuration. A base coat film 2 made of a SiO 2 film or the like is deposited on an insulating substrate 1 made of glass or the like, and an active layer 3 of a TFT made of a silicon thin film is formed thereon in a predetermined shape.
An insulating film such as a SiO 2 film is deposited on the active layer 3 to form a gate insulating film 4. On this active layer 3, a gate electrode 5 made of a metal material such as aluminum is formed in a predetermined shape with the gate insulating film 4 interposed therebetween.
【0033】ここで、この活性層3には不純物イオンが
注入されたコンタクト領域6が形成されており、その上
を覆う全面に絶縁膜を堆積して第1の層間絶縁膜7が形
成されている。さらに、その上に所定の形状にパターニ
ングされた容量電極8が形成され、少なくともこの容量
電極8上を覆うように第2の層間絶縁膜9が形成されて
いる。Here, a contact region 6 into which impurity ions are implanted is formed in the active layer 3, and an insulating film is deposited on the entire surface covering the contact region 6 to form a first interlayer insulating film 7. I have. Further, a capacitor electrode 8 patterned in a predetermined shape is formed thereon, and a second interlayer insulating film 9 is formed so as to cover at least the capacitor electrode 8.
【0034】このコンタクト領域6の上方の層間絶縁膜
7、9およびゲート絶縁膜4にはコンタクトホール10
が開口されており、Alなどの金属材料からなるソース
電極11およびドレイン電極12が形成されてコンタク
ト領域6にそれぞれ接続されている。Contact holes 10 are formed in interlayer insulating films 7 and 9 and gate insulating film 4 above contact region 6.
Are formed, and a source electrode 11 and a drain electrode 12 made of a metal material such as Al are formed and connected to the contact region 6, respectively.
【0035】この後、全面にポリイミド樹脂やアクリル
樹脂などを塗布して樹脂絶縁膜13を形成し、この絶縁
膜13にコンタクトホール14を開口して、ドレイン電
極12に電気的に接続されるようにCr、Niなどの金
属材料あるいはITOなどの透明導電性薄膜を堆積さ
せ、所定の形状にパターニングして画素電極15を形成
して本実施形態におけるTFTは完成する。Thereafter, a polyimide resin, an acrylic resin, or the like is applied to the entire surface to form a resin insulating film 13, and a contact hole 14 is opened in the insulating film 13 so as to be electrically connected to the drain electrode 12. Then, a metal material such as Cr or Ni or a transparent conductive thin film such as ITO is deposited and patterned into a predetermined shape to form the pixel electrode 15, thereby completing the TFT according to the present embodiment.
【0036】このように、本実施形態に係るTFTは、
図1、図2に示されるように、TFTのドレイン電極1
2と、その下方に誘電体膜を介して設けられた容量電極
8とによって補助容量C1が形成されていることを特徴
としている。そして、ドレイン電極12上には、表面の
凹凸をほぼ平坦にするために十分な膜厚を有する樹脂膜
等からなる絶縁膜13が形成されている。従って、画素
電極15下に補助容量C1を形成しているにも拘わら
ず、画素電極15の表面は良好な平坦性を有している。As described above, the TFT according to the present embodiment is:
As shown in FIG. 1 and FIG.
A storage capacitor C1 is formed by the capacitor 2 and a capacitor electrode 8 provided thereunder via a dielectric film. On the drain electrode 12, an insulating film 13 made of a resin film or the like having a sufficient film thickness to make the surface irregularities substantially flat is formed. Therefore, the surface of the pixel electrode 15 has good flatness despite the formation of the auxiliary capacitance C1 below the pixel electrode 15.
【0037】ここで、本実施形態に係るTFTの製造工
程に関してさらに詳細に説明する。図3(a)〜図5
(f)は、本発明の実施形態に係るTFTの各製造工程
における断面を示した工程図である。Here, the manufacturing process of the TFT according to the present embodiment will be described in more detail. 3 (a) to 5
(F) is a process drawing showing a cross section in each manufacturing process of the TFT according to the embodiment of the present invention.
【0038】図3(a)に示されるように、ガラス等の
基板1上にSiNx膜またはSiO2膜もしくはこれら
の膜の積層膜を、例えばプラズマ励起化学気相成長法
(Plasma Enhanced Chemical
Vapor Deposition:以下、プラズマ
CVD法と呼ぶ。)により、100nm〜500nm堆
積し、ベースコート膜2を形成する。なお、基板1とし
ては高歪点を有するアルミノホウ珪酸ガラス等を用いる
ことができるが、本発明は基板の材質等に何ら影響を受
けるものではなく、ガラス以外の材質であっても必要に
応じて基板1として用いることが可能である。例えば、
石英基板やシリコンウェハ等を用いても差し支えない。As shown in FIG. 3A, an SiNx film or SiO 2 film or a laminated film of these films is formed on a substrate 1 such as glass by, for example, plasma enhanced chemical vapor deposition (Plasma Enhanced Chemical Vapor Deposition).
Vapor Deposition: Hereinafter, referred to as a plasma CVD method. ) To deposit 100 nm to 500 nm to form the base coat film 2. The substrate 1 may be made of aluminoborosilicate glass or the like having a high strain point. However, the present invention is not affected by the material of the substrate at all, and a material other than glass may be used if necessary. It can be used as the substrate 1. For example,
A quartz substrate or a silicon wafer may be used.
【0039】次いで、非晶質シリコン薄膜等の半導体薄
膜を、例えばプラズマCVD法で25nm〜200n
m、望ましくは30nm〜70nm程度の膜厚に堆積
し、加熱処理を施して多結晶シリコン薄膜による半導体
層3を形成する。加熱処理の方法は熱アニール法やレー
ザアニール法等を用いることができ、加熱処理の方法を
特に限定する必要はない。また、半導体層3は多結晶シ
リコン薄膜以外にも非晶質シリコン薄膜、微結晶シリコ
ン薄膜等のシリコンを主成分とした半導体材料などを用
いることができる。Next, a semiconductor thin film such as an amorphous silicon thin film is formed by a plasma CVD method for 25 nm to 200 nm.
m, desirably a thickness of about 30 nm to 70 nm, and heat treatment to form a semiconductor layer 3 of a polycrystalline silicon thin film. As a heat treatment method, a thermal annealing method, a laser annealing method, or the like can be used, and there is no need to particularly limit the heat treatment method. The semiconductor layer 3 can be made of a semiconductor material containing silicon as a main component, such as an amorphous silicon thin film or a microcrystalline silicon thin film, other than the polycrystalline silicon thin film.
【0040】次に、図3(b)に示されるように、半導
体層3を島状にパターニングした後、TEOS(テトラ
エチルオルソシリケート)等の有機シラン材料を用いて
SiO2膜を約100nm程度堆積し、ゲート絶縁膜4
を形成する。このゲート絶縁膜4は、プラズマCVD
法、常圧CVD法、スパッタ法等で成膜してもよい。次
いで、ゲート絶縁膜4上に金属薄膜を、例えばスパッタ
リング法により200nm〜400nm程度堆積し、そ
の後所定の形状にパターニングしてゲート電極5を形成
する。金属薄膜としてはアルミニウム合金等を用いるこ
とができる。Next, as shown in FIG. 3B, after the semiconductor layer 3 is patterned into an island shape, an SiO 2 film is deposited to a thickness of about 100 nm using an organic silane material such as TEOS (tetraethylorthosilicate). And the gate insulating film 4
To form This gate insulating film 4 is formed by plasma CVD.
The film may be formed by a method, a normal pressure CVD method, a sputtering method, or the like. Next, a metal thin film is deposited on the gate insulating film 4 to a thickness of about 200 nm to 400 nm by, for example, a sputtering method, and then patterned into a predetermined shape to form the gate electrode 5. An aluminum alloy or the like can be used as the metal thin film.
【0041】次に図4(c)に示されるように、ゲート
電極5の上方から不純物イオン、例えばリン等のV族元
素もしくはその化合物、またはボロン等のIII族元素も
しくはその化合物を加速電圧50keV〜100keV
でイオン注入し、半導体層3にコンタクト領域6を形成
する。本実施形態ではゲート電極5をマスクとして自己
整合的にコンタクト領域6を形成するようにしたが、レ
ジスト等で不純物注入マスクを形成して不純物を導入す
るようにしてもよい。次いで、ゲート電極5を含む全面
にSiNx膜を、例えばプラズマCVD法により300
nm〜500nm程度堆積して第1の層間絶縁膜7を形
成する。Next, as shown in FIG. 4C, an impurity ion, for example, a Group V element such as phosphorus or a compound thereof, or a Group III element such as boron or a compound thereof is accelerated from above the gate electrode 5 with an acceleration voltage of 50 keV. ~ 100keV
To form a contact region 6 in the semiconductor layer 3. In the present embodiment, the contact region 6 is formed in a self-aligned manner using the gate electrode 5 as a mask. However, an impurity may be introduced by forming an impurity implantation mask with a resist or the like. Next, an SiNx film is formed on the entire surface including the gate electrode 5 by, for example, a plasma CVD method.
The first interlayer insulating film 7 is formed by depositing about 1 nm to 500 nm.
【0042】次に、図4(d)に示されるように、チタ
ン等の金属薄膜を、例えばスパッタリング法により15
0nm程度堆積し、その後所定の形状にパターニングし
て容量電極8を形成する。この容量電極8はパターニン
グする際に端部にテーパを設け、段差が急峻にならない
ようにすることも有効である。この容量電極8として
は、アルミニウムとチタンまたはその他の金属との多層
膜を用いても差し支えない。また、この容量電極8は、
ソース配線に平行して形成される。図示していないが、
容量電極8から延びた配線は、表示領域の外側で束ねら
れ、対向基板側の共通電極と同電位になるように接続さ
れる。次いで、少なくとも容量電極8上を覆うように、
SiNx膜を例えばプラズマCVD法により60nm程
度堆積し、補助容量形成のための誘電体膜である第2の
層間絶縁膜9を形成する。Next, as shown in FIG. 4D, a metal thin film of titanium or the like is deposited by sputtering, for example.
A capacitor electrode 8 is formed by depositing about 0 nm and then patterning it into a predetermined shape. It is also effective to provide a taper at the end of the capacitor electrode 8 during patterning so that the step does not become steep. As the capacitor electrode 8, a multilayer film of aluminum and titanium or another metal may be used. Also, this capacitance electrode 8
It is formed in parallel with the source wiring. Although not shown,
The wiring extending from the capacitor electrode 8 is bundled outside the display area and connected to have the same potential as the common electrode on the counter substrate side. Next, so as to cover at least the capacitance electrode 8,
An SiNx film is deposited to a thickness of about 60 nm by, for example, a plasma CVD method, and a second interlayer insulating film 9 which is a dielectric film for forming an auxiliary capacitance is formed.
【0043】次に、図5(e)に示されるように、半導
体層3のコンタクト領域7上の絶縁膜にコンタクトホー
ル10を開口し、金属薄膜を例えばスパッタリング法に
より堆積し、その後所定の形状にパターニングしてソー
ス電極11およびドレイン電極12を形成する。このソ
ース電極11およびドレイン電極12にはアルミニウム
合金またはアルミニウム合金とチタン等の高融点金属と
の積層膜を用いることができる。こうして形成されたド
レイン電極12のうちの第2の層間絶縁膜9を介して容
量電極8と重なる部分は、補助容量を構成する一方の電
極を兼ねている。また、ソース電極11は信号の遅延を
最小限に抑えるため、可能な限り抵抗を小さくする必要
があり、500nm〜800nm程度の膜厚となるよう
に形成することが望ましい。Next, as shown in FIG. 5E, a contact hole 10 is opened in the insulating film on the contact region 7 of the semiconductor layer 3, and a metal thin film is deposited by, for example, a sputtering method. And a source electrode 11 and a drain electrode 12 are formed. For the source electrode 11 and the drain electrode 12, an aluminum alloy or a laminated film of an aluminum alloy and a high melting point metal such as titanium can be used. A portion of the drain electrode 12 thus formed, which overlaps with the capacitor electrode 8 via the second interlayer insulating film 9, also serves as one electrode forming an auxiliary capacitor. Further, in order to minimize signal delay, the source electrode 11 needs to have a resistance as small as possible, and is desirably formed to have a thickness of about 500 nm to 800 nm.
【0044】本実施形態では、補助容量を構成する一方
の電極をドレイン電極12の一部を延長させて形成する
例を示したが、TFTのソース電極11およびドレイン
電極12と切り離された別個のパターンとして形成し、
後に接続するようにしてもよい。また、本実施形態のよ
うに、ソース電極11およびドレイン電極12と同時に
形成すると、工程を簡略にする効果がありその方が望ま
しいが、仮に別々に形成したとしても補助容量の形成自
体に影響を及ぼすものではない。In this embodiment, an example is shown in which one of the electrodes constituting the storage capacitor is formed by extending a part of the drain electrode 12, but a separate electrode separated from the source electrode 11 and the drain electrode 12 of the TFT is shown. Formed as a pattern,
The connection may be made later. Also, as in the present embodiment, if the source electrode 11 and the drain electrode 12 are formed simultaneously, it is preferable to have the effect of simplifying the process. However, even if they are separately formed, the formation of the auxiliary capacitance itself is not affected. It has no effect.
【0045】次に、図5(f)に示されるように、ソー
ス電極11およびドレイン電極12を含む全面に第3の
層間絶縁膜13を成膜する。次いで、ドレイン電極12
上の第3の層間絶縁膜13にコンタクトホール14を開
口し、ITO(インジウム錫酸化膜)等の透明導電性薄
膜または金属薄膜を、例えばスパッタリング法により5
0〜100nm堆積し、その後所定の形状にパターニン
グして画素電極15を形成する。第3の層間絶縁膜13
は、画素電極15の表面を平坦化することを目的とした
膜であり、本実施形態ではアクリル樹脂を用いたが、そ
の材質は特に限定されるものではない。Next, as shown in FIG. 5F, a third interlayer insulating film 13 is formed on the entire surface including the source electrode 11 and the drain electrode 12. Next, the drain electrode 12
A contact hole 14 is opened in the third interlayer insulating film 13 above, and a transparent conductive thin film such as ITO (indium tin oxide film) or a metal thin film is formed by sputtering, for example.
The pixel electrode 15 is formed by depositing 0 to 100 nm and then patterning it into a predetermined shape. Third interlayer insulating film 13
Is a film for the purpose of planarizing the surface of the pixel electrode 15. In this embodiment, an acrylic resin is used. However, the material is not particularly limited.
【0046】本実施形態では、第1の層間絶縁膜7およ
び第2の層間絶縁膜9をSiNx膜で形成する例を示し
たが、これはSiNx膜の誘電率(5.5〜7.0)が
高く、面積当たりの容量を大きくすることができ、その
ことから容量を形成する誘電体膜として好適であると考
えられるからである。しかしながら、層間絶縁膜は絶縁
性や成膜の容易性等を考慮して適宜決定すればよく、こ
れに限定されるものではない。従って、層間絶縁膜とし
ては、SiO2膜、酸化アルミニウム膜(以下、Al2O
3膜)等を用いてもよい。また、材料、膜厚等は一例を
示したものであり、これに限定されるものではなく、適
宜決定すればよい事項である。In the present embodiment, an example has been shown in which the first interlayer insulating film 7 and the second interlayer insulating film 9 are formed of a SiNx film, but this is because the dielectric constant (5.5 to 7.0) of the SiNx film is used. ) Is high, and the capacitance per area can be increased, which is considered to be suitable as a dielectric film forming the capacitance. However, the interlayer insulating film may be appropriately determined in consideration of insulation properties, ease of film formation, and the like, and is not limited thereto. Therefore, as an interlayer insulating film, a SiO 2 film, an aluminum oxide film (hereinafter, Al 2 O)
3 ) may be used. In addition, the material, the film thickness, and the like are merely examples, and are not limited thereto, and may be determined as appropriate.
【0047】以上のように本実施形態は、従来のように
ゲート絶縁膜を誘電体膜として兼用するのではなく、容
量を形成するために専用の誘電体膜を用いるものであ
る。従ってTFTへの影響を考慮することなく、必要と
する容量を形成するために様々な材料の中から最適な誘
電体膜を選択し、用いることができる。As described above, in the present embodiment, instead of using the gate insulating film as a dielectric film as in the conventional case, a dedicated dielectric film is used to form a capacitor. Therefore, an optimum dielectric film can be selected and used from various materials in order to form a required capacitance without considering the influence on the TFT.
【0048】また、補助容量をドレイン電極よりも下層
に形成する構造であるため、誘電体膜および容量電極が
比較的厚い膜厚を有するドレイン電極を乗り越えること
がない。従って、容量形成部で容量電極が断線する等の
不良が発生する危険性が殆どなく、誘電体膜に対しても
高い段差被覆性を要求する必要もない。Further, since the auxiliary capacitance is formed below the drain electrode, the dielectric film and the capacitance electrode do not cross over the drain electrode having a relatively large thickness. Therefore, there is almost no danger that a defect such as disconnection of the capacitance electrode in the capacitance formation portion occurs, and it is not necessary to require a high step coverage for the dielectric film.
【0049】また、容量電極はソース配線に平行して形
成されるため、ゲート配線と交差する部分で容量が形成
されるが、ソース配線の負荷となる寄生容量が増大する
等の影響は殆どない。Further, since the capacitance electrode is formed in parallel with the source wiring, a capacitance is formed at a portion intersecting with the gate wiring, but there is almost no influence such as an increase in parasitic capacitance acting as a load on the source wiring. .
【0050】また、容量電極はゲート配線と交差する
が、ゲート配線上のゲート絶縁膜と第1の層間絶縁膜に
よってゲート配線による急峻な段差はかなり緩和されて
おり、その部分での断線の可能性は極めて少なくなって
いる。Although the capacitor electrode intersects with the gate wiring, a steep step due to the gate wiring is considerably reduced by the gate insulating film on the gate wiring and the first interlayer insulating film. Sex is extremely low.
【0051】また、容量電極は信号配線等に比較して、
それ自身が低抵抗である必要性が少なく、そのため膜厚
を厚く形成しなくてもよい。従って、容量電極を形成し
たことによる急峻な段差を生じさせることがなく、誘電
体膜によって容易に被覆することができ、上層に形成さ
れる第2の電極の断線を防止することができる。更に容
量電極にテーパーを設けることでその効果は更に向上す
る。Further, the capacitance electrode is compared with the signal wiring and the like.
There is little need for itself to have low resistance, so that it is not necessary to form a thick film. Therefore, the capacitor electrode can be easily covered with the dielectric film without causing a steep step due to the formation of the capacitor electrode, and disconnection of the second electrode formed in the upper layer can be prevented. Further, by providing the capacitor electrode with a taper, the effect is further improved.
【0052】このように本実施形態によれば、ソース電
極よりも下層に補助容量を形成する構造であるため、画
素電極表面の平坦性を損なうことなく、少ない面積で十
分な補助容量を形成することが可能になる。また、ソー
ス電極およびドレイン電極の上層に容量電極を形成する
場合に比較して、段差が著しく小さくなり、断線等が発
生しにくい構造である。As described above, according to this embodiment, since the auxiliary capacitance is formed below the source electrode, a sufficient auxiliary capacitance can be formed with a small area without impairing the flatness of the surface of the pixel electrode. It becomes possible. Further, as compared with the case where a capacitor electrode is formed in a layer above the source electrode and the drain electrode, the structure has a structure in which steps are significantly reduced and disconnection or the like is less likely to occur.
【0053】(実施形態2)以下、本発明の他の実施形
態について説明する。図6は、本発明の実施形態に係る
TFTの断面を示した概略図であり、また、図7は、本
発明の実施形態に係るTFTの平面を示した概略図であ
る。なお、図6は図7のA―A´で示された部分の断面
を示したものである。Embodiment 2 Hereinafter, another embodiment of the present invention will be described. FIG. 6 is a schematic diagram showing a cross section of the TFT according to the embodiment of the present invention, and FIG. 7 is a schematic diagram showing a plane of the TFT according to the embodiment of the present invention. FIG. 6 shows a cross section of a portion indicated by AA 'in FIG.
【0054】本実施形態に係るTFTは、図6、図7に
示されるように、概ね次のような構成となっている。ガ
ラスなどの絶縁性基板1上にSiO2膜などからなるベ
ースコート膜2が堆積され、その上にシリコン薄膜から
なるTFTの活性層3が所定の形状に形成されており、
該活性層3上にはSiO2膜などの絶縁膜が堆積されて
ゲート絶縁膜4が形成されている。この活性層3上には
該ゲート絶縁膜4を挟んでアルミニウムなどの金属材料
からなるゲート電極5が所定の形状に形成されている。As shown in FIGS. 6 and 7, the TFT according to the present embodiment has the following general configuration. A base coat film 2 made of a SiO 2 film or the like is deposited on an insulating substrate 1 made of glass or the like, and an active layer 3 of a TFT made of a silicon thin film is formed thereon in a predetermined shape.
An insulating film such as a SiO 2 film is deposited on the active layer 3 to form a gate insulating film 4. On this active layer 3, a gate electrode 5 made of a metal material such as aluminum is formed in a predetermined shape with the gate insulating film 4 interposed therebetween.
【0055】ここで、この活性層3には不純物イオンが
注入されたコンタクト領域6が形成されており、その上
を覆う全面に絶縁膜を堆積して第1の層間絶縁膜7が形
成されている。さらに、その上に所定の形状にパターニ
ングされた容量電極8が形成され、少なくともこの容量
電極8上を覆うように第2の層間絶縁膜9が形成されて
いる。Here, a contact region 6 into which impurity ions are implanted is formed in the active layer 3, and an insulating film is deposited on the entire surface covering the contact region 6 to form a first interlayer insulating film 7. I have. Further, a capacitor electrode 8 patterned in a predetermined shape is formed thereon, and a second interlayer insulating film 9 is formed so as to cover at least the capacitor electrode 8.
【0056】このコンタクト領域6の上方の層間絶縁膜
7、9およびゲート絶縁膜4にはコンタクトホール10
が開口されており、Alなどの金属材料からなるソース
電極11およびドレイン電極12が形成されてコンタク
ト領域6にそれぞれ接続されている。Contact holes 10 are formed in interlayer insulating films 7 and 9 and gate insulating film 4 above contact region 6.
Are formed, and a source electrode 11 and a drain electrode 12 made of a metal material such as Al are formed and connected to the contact region 6, respectively.
【0057】そして、全面に絶縁膜を堆積して第3の層
間絶縁膜13が形成され、さらにその上に所定の形状に
パターニングされたシールド電極16が形成されて、こ
のシールド電極16上を少なくとも覆うように第4の層
間絶縁膜17が形成されている。Then, an insulating film is deposited on the entire surface to form a third interlayer insulating film 13, on which a shield electrode 16 patterned in a predetermined shape is formed. A fourth interlayer insulating film 17 is formed to cover.
【0058】また、ドレイン電極12の上方の第3およ
び第4の層間絶縁膜13、17にはコンタクトホール1
4が開口されており、ドレイン電極12に電気的に接続
するように金属材料あるいは透明導電性薄膜を堆積して
画素電極15が形成され、これにより本実施形態におけ
るTFTは完成する。The third and fourth interlayer insulating films 13 and 17 above the drain electrode 12 have contact holes 1.
The pixel electrode 15 is formed by depositing a metal material or a transparent conductive thin film so as to be electrically connected to the drain electrode 12, thereby completing the TFT according to the present embodiment.
【0059】このように、本実施形態に係るTFTは、
図6、図7に示されるように、TFTのドレイン電極1
2とその下方に誘電体膜を介して設けられた容量電極8
とによって補助容量C1が形成されているとともに、T
FTのドレイン電極12とその上方に誘電体膜を介して
設けられたシールド電極16とによって補助容量C2
が、シールド電極16とその上方に誘電体膜を介して設
けられた画素電極15とによって補助容量C3がそれぞ
れ形成されていることを特徴としている。As described above, the TFT according to the present embodiment is
As shown in FIG. 6 and FIG.
2 and a capacitor electrode 8 provided thereunder via a dielectric film
Form the auxiliary capacitance C1 and T
The storage capacitor C2 is formed by the FT drain electrode 12 and the shield electrode 16 provided thereabove via a dielectric film.
However, the storage capacitor C3 is formed by the shield electrode 16 and the pixel electrode 15 provided above the shield electrode 16 via a dielectric film.
【0060】ここで、本実施形態に係るTFTの製造工
程に関してさらに詳細に説明する。図8(a)〜(b)
は、本発明の実施形態に係るTFTの各製造工程におけ
る断面を示した工程図である。なお、本実施形態におけ
るTFTは、ドレイン電極12によって補助容量C1を
形成するまでの製造工程が上述した実施形態1と同様で
あるため、ここではその部分までの詳細な説明は省略す
る。Here, the manufacturing process of the TFT according to the present embodiment will be described in more detail. FIGS. 8A and 8B
FIG. 4 is a process chart showing a cross section in each manufacturing process of the TFT according to the embodiment of the present invention. Note that the manufacturing process of the TFT according to the present embodiment up to the formation of the auxiliary capacitance C1 by the drain electrode 12 is the same as that of the above-described first embodiment, and thus a detailed description up to that portion is omitted here.
【0061】図8(a)に示されるように、容量電極
8、第2の層間絶縁膜9、ソース電極11およびドレイ
ン電極12を所定の膜厚、形状に形成した後、第3の層
間絶縁膜13を成膜する。次いで、第3の層間絶縁膜1
3上に金属薄膜からなる遮光および電界を遮蔽する機能
を有するシールド電極16を概ね200nm程度の膜厚
に形成する。このシールド電極16は、図7に示される
ように、ゲート電極5上およびソース電極11上を遮蔽
するように配置されている。As shown in FIG. 8A, after forming the capacitor electrode 8, the second interlayer insulating film 9, the source electrode 11 and the drain electrode 12 to a predetermined thickness and shape, a third interlayer insulating film is formed. The film 13 is formed. Next, the third interlayer insulating film 1
A shield electrode 16 made of a metal thin film and having a function of shielding light and an electric field is formed to a thickness of about 200 nm on the third electrode 3. As shown in FIG. 7, the shield electrode 16 is arranged so as to shield the gate electrode 5 and the source electrode 11.
【0062】通常ゲート電極5等の配線付近には電界が
生じており、これらの配線近傍に配置される画素電極1
5は少なからずその影響を受けることになる。この影響
とは、電極および配線から生じる電界により、画素電極
15の特に配線に沿う部分において電界の乱れが発生す
る状態のことであり、これに伴いその部分での液晶分子
の配列が損なわれてしまうというものである。また、ソ
ース電極11と画素電極15との間で容量が形成される
と、その大きさによってはクロストーク等の表示上の問
題を引き起こす場合もある。しかしながら、本実施形態
のようにシールド電極16をゲート電極5上およびソー
ス電極11上を遮蔽するように配置することより、電極
および配線から生じる電界が遮断され、画素電極15へ
の影響を抑制する効果が得られると共に、クロストーク
の発生を防止することができる。Normally, an electric field is generated in the vicinity of the wiring such as the gate electrode 5 and the like, and the pixel electrode 1 disposed in the vicinity of the wiring is formed.
5 will be affected by this. This effect is a state in which the electric field generated by the electrodes and the wiring causes a disturbance of the electric field particularly at a portion of the pixel electrode 15 along the wiring, and the alignment of the liquid crystal molecules at the portion is impaired. It is to put it. Further, when a capacitance is formed between the source electrode 11 and the pixel electrode 15, a display problem such as crosstalk may be caused depending on the size. However, by arranging the shield electrode 16 so as to shield the gate electrode 5 and the source electrode 11 as in the present embodiment, the electric field generated from the electrode and the wiring is cut off, and the influence on the pixel electrode 15 is suppressed. The effect can be obtained, and the occurrence of crosstalk can be prevented.
【0063】なお、このシールド電極16を構成する金
属薄膜は特に限定されるものではなく、また、膜厚も適
宜決定すればよい。但し、膜厚が薄すぎると遮光性が低
下し抵抗も高くなってしまうため、150nm〜200
nmまたはそれ以上の膜厚を有していることが望まし
い。図示されていないが、このシールド電極16は対向
基板側に形成された共通電極に接続される。The metal thin film forming the shield electrode 16 is not particularly limited, and the thickness may be determined appropriately. However, if the film thickness is too small, the light-shielding property is reduced and the resistance is increased.
It is desirable to have a film thickness of nm or more. Although not shown, the shield electrode 16 is connected to a common electrode formed on the counter substrate side.
【0064】次に、図8(b)に示されるように、シー
ルド電極16上を含む全面に第4の層間絶縁膜17を成
膜し、第3の層間絶縁膜13および第4の層間絶縁膜1
7にドレイン電極12に達するコンタクトホール14を
開口した後、ITOまたは金属薄膜を成膜し、所定の形
状にパターニングして画素電極15を形成する。Next, as shown in FIG. 8B, a fourth interlayer insulating film 17 is formed on the entire surface including the portion above the shield electrode 16, and the third interlayer insulating film 13 and the fourth interlayer insulating film 17 are formed. Membrane 1
After opening a contact hole 14 reaching the drain electrode 12 at 7, an ITO or metal thin film is formed and patterned into a predetermined shape to form a pixel electrode 15.
【0065】本実施形態によれば、シールド電極16は
共通電極に接続されており、容量電極としての機能も有
している。従って、補助容量はシールド電極16と画素
電極15との間、およびシールド電極16とドレイン電
極12との間にも形成され、下層の容量電極8とドレイ
ン電極12との間に形成される補助容量と合わせて大き
な容量を確保することが可能になる。According to the present embodiment, the shield electrode 16 is connected to the common electrode, and also has a function as a capacitance electrode. Accordingly, the auxiliary capacitance is also formed between the shield electrode 16 and the pixel electrode 15 and between the shield electrode 16 and the drain electrode 12, and is formed between the lower-layer capacitance electrode 8 and the drain electrode 12. In addition, a large capacity can be secured.
【0066】(実施形態3)以下、本発明の他の実施形
態について説明する。図9は、本発明の実施形態に係る
TFTの断面を示した概略図であり、また、図10は、
本発明の実施形態に係るTFTの平面を示した概略図で
ある。なお、図9は図10のA―A´で示された部分の
断面を示したものである。Embodiment 3 Hereinafter, another embodiment of the present invention will be described. FIG. 9 is a schematic diagram showing a cross section of a TFT according to the embodiment of the present invention, and FIG.
FIG. 2 is a schematic diagram illustrating a plane of the TFT according to the embodiment of the present invention. FIG. 9 shows a cross section of a portion indicated by AA 'in FIG.
【0067】本実施形態に係るTFTは、図9、図10
に示されるように、概ね次のような構成となっている。
ガラスなどの絶縁性基板1上にSiO2膜などからなる
ベースコート膜2が堆積され、その上にシリコン薄膜か
らなるTFTの活性層3が所定の形状に形成されてお
り、該活性層3上にはSiO2膜などの絶縁膜が堆積さ
れてゲート絶縁膜4が形成されている。この活性層3上
には該ゲート絶縁膜4を挟んでアルミニウムなどの金属
材料からなるゲート電極5が所定の形状に形成されてい
る。FIGS. 9 and 10 show a TFT according to this embodiment.
As shown in FIG.
A base coat film 2 made of an SiO 2 film or the like is deposited on an insulating substrate 1 made of glass or the like, and an active layer 3 of a TFT made of a silicon thin film is formed on the base coat film 2 in a predetermined shape. The gate insulating film 4 is formed by depositing an insulating film such as a SiO 2 film. A gate electrode 5 made of a metal material such as aluminum is formed in a predetermined shape on the active layer 3 with the gate insulating film 4 interposed therebetween.
【0068】ここで、この活性層3には不純物イオンが
注入されたコンタクト領域6が形成されており、その上
を覆う全面に絶縁膜を堆積して第1の層間絶縁膜7が形
成されている。さらに、その上に所定の形状にパターニ
ングされた容量電極8が形成され、この容量電極8上を
覆うように陽極酸化膜18が形成されている。Here, a contact region 6 into which impurity ions are implanted is formed in the active layer 3, and an insulating film is deposited over the entire surface to cover the contact region 6 to form a first interlayer insulating film 7. I have. Further, a capacitor electrode 8 patterned in a predetermined shape is formed thereon, and an anodic oxide film 18 is formed so as to cover the capacitor electrode 8.
【0069】このコンタクト領域6の上方の層間絶縁膜
7、9およびゲート絶縁膜4にはコンタクトホール10
が開口されており、Alなどの金属材料からなるソース
電極11およびドレイン電極12が形成されてコンタク
ト領域6にそれぞれ接続されている。Contact holes 10 are formed in interlayer insulating films 7 and 9 and gate insulating film 4 above contact region 6.
Are formed, and a source electrode 11 and a drain electrode 12 made of a metal material such as Al are formed and connected to the contact region 6, respectively.
【0070】この後、全面にポリイミド樹脂やアクリル
樹脂などを塗布して樹脂絶縁膜13を形成し、この絶縁
膜13にコンタクトホール14を開口して、ドレイン電
極12に電気的に接続されるようにCr、Niなどの金
属材料あるいはITOなどの透明導電性薄膜を堆積さ
せ、所定の形状にパターニングして画素電極15を形成
して本実施形態におけるTFTは完成する。Thereafter, a polyimide resin, an acrylic resin, or the like is applied to the entire surface to form a resin insulating film 13, and a contact hole 14 is opened in the insulating film 13 so as to be electrically connected to the drain electrode 12. Then, a metal material such as Cr or Ni or a transparent conductive thin film such as ITO is deposited and patterned into a predetermined shape to form the pixel electrode 15, thereby completing the TFT according to the present embodiment.
【0071】このように、本実施形態に係るTFTは、
図9、図10に示されるように、TFTのドレイン電極
12と、その下方に誘電体膜を介して設けられた容量電
極8とによって補助容量C1が形成されていることを特
徴としており、さらに、この補助容量を形成するための
誘電体膜を容量電極を陽極酸化することによって形成し
たことを特徴としている。As described above, the TFT according to the present embodiment includes:
As shown in FIGS. 9 and 10, an auxiliary capacitor C1 is formed by a drain electrode 12 of the TFT and a capacitor electrode 8 provided below the drain electrode 12 via a dielectric film. The dielectric film for forming the auxiliary capacitance is formed by anodizing the capacitance electrode.
【0072】ここで、本実施形態に係るTFTの製造工
程に関してさらに詳細に説明する。図11(a)〜12
(d)は、本発明の実施形態に係るTFTの各製造工程
における断面を示した工程図である。なお、本実施形態
におけるTFTは、第1の層間絶縁膜を形成するまでの
製造工程が上述した実施形態1と同様であるため、ここ
ではその部分までの詳細な説明は省略する。Here, the manufacturing process of the TFT according to the present embodiment will be described in more detail. FIGS. 11 (a) to 12
(D) is a process drawing showing a cross section in each manufacturing process of the TFT according to the embodiment of the present invention. Since the manufacturing process of the TFT according to the present embodiment up to the formation of the first interlayer insulating film is the same as that of the above-described first embodiment, the detailed description up to that portion is omitted here.
【0073】図11(a)に示されるように、タンタ
ル、アルミニウム等の陽極酸化が可能な金属薄膜を、例
えばスパッタリング法により150nm程度堆積し、そ
の後所定の形状にパターニングして容量電極8を形成す
る。この容量電極8はパターニングする際に端部にテー
パを設け、段差が急峻にならないようにすることも有効
である。また、この容量電極8は、ソース配線に平行し
て形成される。図示していないが、容量電極8から延び
た配線は、表示領域の外側で束ねられ、対向基板側の共
通電極と同電位になるように接続される。As shown in FIG. 11A, an anodically oxidizable metal thin film such as tantalum or aluminum is deposited to a thickness of about 150 nm by, for example, a sputtering method and then patterned into a predetermined shape to form a capacitor electrode 8. I do. It is also effective to provide a taper at the end of the capacitor electrode 8 during patterning so that the step does not become steep. The capacitance electrode 8 is formed in parallel with the source wiring. Although not shown, the wirings extending from the capacitor electrode 8 are bundled outside the display area and connected to have the same potential as the common electrode on the counter substrate side.
【0074】次に、図11(b)に示されるように、容
量電極8を陽極酸化して、表面に陽極酸化膜18を形成
する。この陽極酸化膜18は補助容量形成のための誘電
体膜となる。このような陽極酸化の際の電解液として
は、タンタルの場合にはクエン酸水溶液、酒石酸水溶
液、ホウ酸水溶液等を用いることができ、また、アルミ
ニウムの場合には酒石酸とエチレングリコールによる水
溶液等を用いることができる。なお、アルミニウムの場
合は弱電解質溶液を用いることにより、無孔質絶縁膜を
形成することができる。そして、膜厚については印加電
圧によって制御することができる。Next, as shown in FIG. 11B, the capacitance electrode 8 is anodized to form an anodic oxide film 18 on the surface. This anodic oxide film 18 becomes a dielectric film for forming an auxiliary capacitance. As an electrolyte for such anodization, an aqueous solution of citric acid, an aqueous solution of tartaric acid, an aqueous solution of boric acid or the like can be used in the case of tantalum, and an aqueous solution of tartaric acid and ethylene glycol in the case of aluminum. Can be used. In the case of aluminum, a non-porous insulating film can be formed by using a weak electrolyte solution. The thickness can be controlled by the applied voltage.
【0075】次に、図12(c)に示されるように、半
導体層3のコンタクト領域6上の絶縁膜にコンタクトホ
ール10を開口し、金属薄膜を例えばスパッタリング法
により堆積し、その後所定の形状にパターニングしてソ
ース電極11およびドレイン電極12を形成する。この
ソース電極11およびドレイン電極12としては、アル
ミニウム合金またはアルミニウム合金とチタン等の高融
点金属との積層膜を用いることができる。こうして形成
されたドレイン電極12のうちの陽極酸化膜18を介し
て容量電極8と重なる部分は、補助容量を構成する一方
の電極を兼ねている。また、ソース電極11は信号の遅
延を最小限に抑えるため、可能な限り抵抗を小さくする
必要があり、配線の幅を考慮すると500nm〜800
nm程度の膜厚となるように形成することが望ましい。Next, as shown in FIG. 12C, a contact hole 10 is opened in the insulating film on the contact region 6 of the semiconductor layer 3 and a metal thin film is deposited by, for example, a sputtering method. And a source electrode 11 and a drain electrode 12 are formed. As the source electrode 11 and the drain electrode 12, an aluminum alloy or a laminated film of an aluminum alloy and a high melting point metal such as titanium can be used. The portion of the drain electrode 12 thus formed, which overlaps with the capacitor electrode 8 via the anodic oxide film 18, also serves as one of the electrodes constituting the auxiliary capacitor. In addition, the source electrode 11 needs to have a resistance as small as possible in order to minimize signal delay.
It is desirable that the film be formed to have a thickness of about nm.
【0076】次に、図12(d)に示されるように、ソ
ース電極11およびドレイン電極12を含む全面に第3
の層間絶縁膜13を成膜する。次いで、ドレイン電極1
2上の第3の層間絶縁膜13にコンタクトホール14を
開口し、ITO(インジウム錫酸化膜)または金属薄膜
を、例えばスパッタリング法により50〜100nm堆
積し、その後所定の形状にパターニングして画素電極1
5を形成する。この第3の層間絶縁膜13は、画素電極
15の表面を平坦化することを目的とした膜であり、本
実施形態ではアクリル樹脂を用いたが、その材質は特に
限定されるものではない。Next, as shown in FIG. 12D, a third surface is formed on the entire surface including the source electrode 11 and the drain electrode 12.
Is formed. Next, the drain electrode 1
A contact hole 14 is opened in the third interlayer insulating film 13 on the second electrode 2 and an ITO (indium tin oxide film) or metal thin film is deposited by, for example, a sputtering method to a thickness of 50 to 100 nm, and then patterned into a predetermined shape to form a pixel electrode. 1
5 is formed. The third interlayer insulating film 13 is a film for the purpose of flattening the surface of the pixel electrode 15, and in this embodiment, acrylic resin is used, but the material is not particularly limited.
【0077】このような本実施形態によれば、補助容量
を形成するための誘電体膜を容量電極を陽極酸化するこ
とによって形成した陽極酸化膜により形成しているた
め、容量電極に対して自己整合的に誘電体膜を形成する
ことができる。即ち、補助容量を形成する領域以外に絶
縁膜が形成されず、その領域を透過する光を必要以上に
減衰させることがなく、そのため表示の明るさを低下さ
せることがなくなる。また、陽極酸化によって形成され
た膜は、当然の如く容量電極に密着しているため、被覆
性が良好である。さらに、印加電圧を制御することによ
ってある程度容易に膜厚を設定することができるため設
備も簡便となり、TFTを製造する上で利点が多い。According to the present embodiment, since the dielectric film for forming the auxiliary capacitance is formed by the anodic oxidation film formed by anodic oxidation of the capacitance electrode, the dielectric film is formed with respect to the capacitance electrode. A dielectric film can be formed in a consistent manner. That is, the insulating film is not formed in a region other than the region where the auxiliary capacitance is formed, and the light transmitted through the region is not attenuated more than necessary, so that the brightness of the display is not reduced. In addition, the film formed by anodic oxidation is in close contact with the capacitor electrode as a matter of course, and therefore has good coverage. Further, since the film thickness can be easily set to some extent by controlling the applied voltage, the facility is simplified, and there are many advantages in manufacturing the TFT.
【0078】なお、上述した実施形態1から実施形態3
では、コプラナ型TFTを例示して説明したが、本発明
に用いられるTFTはこれに限定されるものではなく、
例えばボトムゲート型TFTにも容易に適用することが
可能である。The first to third embodiments described above
In the above, the coplanar type TFT is described as an example, but the TFT used in the present invention is not limited to this.
For example, it can be easily applied to a bottom gate type TFT.
【0079】[0079]
【発明の効果】上述したように、本発明は良好な表示品
位を有する液晶表示装置を提供するものであり、そのた
めに必要となるTFTの補助容量を形成する際の課題を
解決するものである。As described above, the present invention is to provide a liquid crystal display device having good display quality, and to solve the problem in forming a TFT auxiliary capacitance required for that purpose. .
【0080】本発明によればTFTのゲート電極とソー
ス電極との間の層間絶縁膜を2層構造とし、この2層の
層間絶縁膜の間に容量電極を形成して、ソース電極と同
時に形成されたドレイン電極と容量電極との間で補助容
量を形成しているため、補助容量を形成するための誘電
体膜がTFTの特性等に直接的に影響を及ぼすことがな
く、誘電率の高い任意の絶縁膜を用いて補助容量を形成
することが可能となっている。従って画素サイズが小さ
な液晶表示装置であっても、十分な補助容量を形成する
ことが可能になり、良好な表示品位が得られるようにな
ると共にTFTを製造する際の制約を大幅に緩和するこ
とが可能となっている。According to the present invention, the interlayer insulating film between the gate electrode and the source electrode of the TFT has a two-layer structure, a capacitor electrode is formed between the two interlayer insulating films, and is formed simultaneously with the source electrode. Since the storage capacitor is formed between the drain electrode and the capacitor electrode, the dielectric film for forming the storage capacitor does not directly affect the characteristics of the TFT and has a high dielectric constant. A storage capacitor can be formed using an arbitrary insulating film. Therefore, even in a liquid crystal display device having a small pixel size, it is possible to form a sufficient storage capacitor, thereby obtaining a good display quality and greatly reducing restrictions in manufacturing a TFT. Is possible.
【0081】また、TFTのドレイン電極よりも下方の
領域で補助容量を形成する構造であるため、ドレイン電
極と画素電極との間には表面の平坦性を促進する膜を配
することができ、そのため最上層に形成される画素電極
の表面に不要な凹凸を生じさせることがなくなる。従っ
て画素電極表面の凹凸による液晶分子の配向乱れが発生
することがなく、良好な表示品位を実現することが可能
となっている。Further, since the storage capacitor is formed in a region below the drain electrode of the TFT, a film which promotes surface flatness can be arranged between the drain electrode and the pixel electrode. Therefore, unnecessary irregularities are not generated on the surface of the pixel electrode formed on the uppermost layer. Therefore, the alignment of the liquid crystal molecules is not disturbed by the unevenness of the pixel electrode surface, and it is possible to realize a good display quality.
【0082】以上のように、本発明の薄膜トランジスタ
は、補助容量を形成する際の課題であった補助容量形成
とTFT特性の維持および画素電極表面の平坦性の確保
の両立を実現するものであり、今後の情報化社会に欠か
すことのできない画像表示装置、とりわけ液晶表示装置
あるいはそれを搭載した携帯機器等の性能や付加価値の
向上に大きな効果を奏するものである。As described above, the thin film transistor of the present invention achieves both the formation of the auxiliary capacitance, the maintenance of the TFT characteristics, and the securing of the flatness of the pixel electrode surface, both of which were problems when forming the auxiliary capacitance. The present invention has a great effect on improving the performance and added value of an image display device which is indispensable to the information society in the future, especially a liquid crystal display device or a portable device equipped with the same.
【図1】図1は、本発明の実施形態1に係るTFTを示
す断面図である。FIG. 1 is a sectional view showing a TFT according to a first embodiment of the present invention.
【図2】図2は、本発明の実施形態1に係るTFTを示
す平面図である。FIG. 2 is a plan view showing a TFT according to the first embodiment of the present invention.
【図3】図3(a)(b)は、本発明の実施形態1に係
るTFTの製造工程を示す断面図である。FIGS. 3A and 3B are cross-sectional views illustrating a manufacturing process of the TFT according to the first embodiment of the present invention.
【図4】図4(c)(d)は、本発明の実施形態1に係
るTFTの製造工程を示す断面図である。FIGS. 4C and 4D are cross-sectional views illustrating steps of manufacturing the TFT according to the first embodiment of the present invention.
【図5】図5(e)(f)は、本発明の実施形態1に係
るTFTの製造工程を示す断面図である。FIGS. 5E and 5F are cross-sectional views illustrating steps of manufacturing the TFT according to the first embodiment of the present invention.
【図6】図6は、本発明の実施形態2に係るTFTを示
す断面図である。FIG. 6 is a sectional view showing a TFT according to a second embodiment of the present invention.
【図7】図7は、本発明の実施形態2に係るTFTを示
す平面図である。FIG. 7 is a plan view showing a TFT according to a second embodiment of the present invention.
【図8】図8(a)(b)は、本発明の実施形態2に係
るTFTの製造工程を示す断面図である。FIGS. 8A and 8B are cross-sectional views illustrating steps of manufacturing a TFT according to a second embodiment of the present invention.
【図9】図9は、本発明の実施形態3に係るTFTを示
す断面図である。FIG. 9 is a sectional view showing a TFT according to a third embodiment of the present invention.
【図10】図10は、本発明の実施形態3に係るTFT
を示す平面図である。FIG. 10 is a diagram illustrating a TFT according to a third embodiment of the present invention.
FIG.
【図11】図11(a)(b)は、本発明の実施形態3
に係るTFTの製造工程を示す断面図である。FIGS. 11A and 11B show Embodiment 3 of the present invention.
FIG. 4 is a cross-sectional view showing a manufacturing process of the TFT according to FIG.
【図12】図12(c)(d)は、本発明の実施形態3
に係るTFTの製造工程を示す断面図である。12 (c) and (d) show Embodiment 3 of the present invention.
FIG. 4 is a cross-sectional view showing a manufacturing process of the TFT according to FIG.
【図13】図13は、従来のTFTの一例を示す断面図
である。FIG. 13 is a sectional view showing an example of a conventional TFT.
【図14】図14は、従来のTFTの一例を示す断面図
である。FIG. 14 is a sectional view showing an example of a conventional TFT.
1 基板 2 ベースコート膜 3 半導体層 4 ゲート絶縁膜 5 ゲート電極 6 コンタクト領域 7 第1の層間絶縁膜 8 容量電極 9 第2の層間絶縁膜 10 コンタクトホール 11 ソース電極 12 ドレイン電極 13 第3の層間絶縁膜 14 コンタクトホール 15 画素電極 16 シールド電極 17 第4の層間絶縁膜 18 陽極酸化膜 C1 補助容量 C2 補助容量 C3 補助容量 DESCRIPTION OF SYMBOLS 1 Substrate 2 Base coat film 3 Semiconductor layer 4 Gate insulating film 5 Gate electrode 6 Contact region 7 First interlayer insulating film 8 Capacitance electrode 9 Second interlayer insulating film 10 Contact hole 11 Source electrode 12 Drain electrode 13 Third interlayer insulating Film 14 Contact hole 15 Pixel electrode 16 Shield electrode 17 Fourth interlayer insulating film 18 Anodized film C1 Auxiliary capacitance C2 Auxiliary capacitance C3 Auxiliary capacitance
Claims (7)
および画素電極を有し、該画素電極の電位を保持するた
めの補助容量を備えた薄膜トランジスタにおいて、 前記補助容量が、シリコンを主成分とする薄膜からなる
前記薄膜トランジスタの活性層よりも上層に形成された
容量電極と、前記容量電極よりも上層であり、かつ前記
画素電極よりも下層に形成された第2の電極と、これら
の電極間に挟持された少なくとも1層の絶縁膜とで構成
されていることを特徴とする薄膜トランジスタ。1. A thin film transistor having a gate electrode, a source electrode, a drain electrode, and a pixel electrode, and having an auxiliary capacitance for holding a potential of the pixel electrode, wherein the auxiliary capacitance is mainly composed of silicon. A capacitor electrode formed above the active layer of the thin film transistor, and a second electrode formed above the capacitor electrode and below the pixel electrode, and sandwiched between these electrodes. A thin film transistor comprising at least one layer of an insulating film.
れらの電極間に挟持された少なくとも2層の絶縁膜間に
配置された第3の電極とを有し、前記第2の電極と前記
第3の電極との間および前記第3の電極と画素電極との
間に、第2および第3の補助容量を形成することを特徴
とする請求項1に記載の薄膜トランジスタ。2. The second electrode, comprising: the second electrode; the pixel electrode; and a third electrode disposed between at least two layers of insulating films sandwiched between the electrodes. 2. The thin film transistor according to claim 1, wherein second and third storage capacitors are formed between the third electrode and the third electrode and between the third electrode and the pixel electrode. 3.
びドレイン電極と同一の材料からなり、該ソース電極お
よびドレイン電極とほぼ同一の膜厚になるように形成さ
れていることを特徴とする請求項1または2に記載の薄
膜トランジスタ。3. The method according to claim 1, wherein the second electrode is made of the same material as the source electrode and the drain electrode, and is formed to have substantially the same thickness as the source electrode and the drain electrode. The thin film transistor according to claim 1.
された少なくとも1層の絶縁膜は、少なくとも該容量電
極の酸化物を含むことを特徴とする請求項1乃至3に記
載の薄膜トランジスタ。4. The capacitor according to claim 1, wherein the at least one insulating film sandwiched between the capacitor electrode and the second electrode contains at least an oxide of the capacitor electrode. Thin film transistor.
および画素電極を有し、該画素電極の電位を保持するた
めの補助容量を備えた薄膜トランジスタの製造方法にお
いて、 少なくとも、シリコンを主成分とする薄膜からなる活性
層を形成する工程と、 前記活性層上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に容量電極を形成する工程と、 前記容量電極上に第2の絶縁膜を形成する工程と、 前記容量電極に前記第2の絶縁膜を介して一部重なるよ
うに第2の電極を形成する工程と、 を含むことを特徴とする薄膜トランジスタの製造方法。5. A method for manufacturing a thin film transistor having a gate electrode, a source electrode, a drain electrode, and a pixel electrode, and having an auxiliary capacitor for holding a potential of the pixel electrode, wherein at least a thin film containing silicon as a main component. Forming an active layer comprising: forming a first insulating film on the active layer; forming a capacitor electrode on the first insulating film; and forming a second electrode on the capacitor electrode. A method for manufacturing a thin film transistor, comprising: forming an insulating film; and forming a second electrode so as to partially overlap the capacitor electrode via the second insulating film.
および画素電極を有し、該画素電極の電位を保持するた
めの補助容量を備えた薄膜トランジスタの製造方法にお
いて、 少なくとも、シリコンを主成分とする薄膜からなる活性
層を形成する工程と、 前記活性層上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に容量電極を形成する工程と、 前記容量電極上に第2の絶縁膜を形成する工程と、 前記容量電極に前記第2の絶縁膜を介して一部重なるよ
うに第2の電極を形成する工程と、 前記第2の電極上に第3の絶縁膜を形成する工程と、 前記第2の電極に前記第3の絶縁膜を介して一部重なる
ように第3の電極を形成する工程と、 前記第3の電極上に第4の絶縁膜を形成する工程と、 前記第3の電極に前記第4の絶縁膜を介して一部重なる
ように画素電極を形成する工程と、 を含むことを特徴とする薄膜トランジスタの製造方法。6. A method of manufacturing a thin film transistor having a gate electrode, a source electrode, a drain electrode, and a pixel electrode and having an auxiliary capacitor for holding a potential of the pixel electrode, wherein at least a thin film containing silicon as a main component. Forming an active layer comprising: forming a first insulating film on the active layer; forming a capacitor electrode on the first insulating film; and forming a second electrode on the capacitor electrode. Forming an insulating film; forming a second electrode so as to partially overlap the capacitor electrode via the second insulating film; forming a third insulating film on the second electrode Forming a third electrode overlying the second electrode with the third insulating film interposed therebetween; and forming a fourth insulating film on the third electrode. Through the fourth insulating film to the third electrode Forming a pixel electrode so as to partially overlap each other.
記容量電極の表面に陽極酸化膜を形成する工程であるこ
とを特徴とする請求項5または6に記載の薄膜トランジ
スタの製造方法。7. The method according to claim 5, wherein the step of forming the second insulating film is a step of forming an anodic oxide film on a surface of the capacitor electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25625298A JP3924384B2 (en) | 1998-09-10 | 1998-09-10 | Thin film transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25625298A JP3924384B2 (en) | 1998-09-10 | 1998-09-10 | Thin film transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000091585A true JP2000091585A (en) | 2000-03-31 |
JP3924384B2 JP3924384B2 (en) | 2007-06-06 |
Family
ID=17290064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25625298A Expired - Lifetime JP3924384B2 (en) | 1998-09-10 | 1998-09-10 | Thin film transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3924384B2 (en) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003005214A (en) * | 2001-06-22 | 2003-01-08 | Hitachi Ltd | Liquid crystal display device and portable information equipment |
JP2006243753A (en) * | 2006-05-19 | 2006-09-14 | Seiko Epson Corp | Substrate device, optoelectronic device, and electronic instrument |
JP2006317904A (en) * | 2005-04-11 | 2006-11-24 | Seiko Epson Corp | Electro-optical device, method of manufacturing the same, and electronic apparatus |
JP2006343504A (en) * | 2005-06-08 | 2006-12-21 | Casio Comput Co Ltd | Transistor array panel, and method of manufacturing transistor array panel |
KR100896565B1 (en) * | 2001-04-24 | 2009-05-07 | 가부시키가이샤 히타치세이사쿠쇼 | An image display and a manufacturing method of the same |
JP2009192872A (en) * | 2008-02-15 | 2009-08-27 | Seiko Epson Corp | Electrooptical device and manufacturing method thereof, and electronic equipment |
US7630043B2 (en) | 2006-07-19 | 2009-12-08 | Hitachi Displays, Ltd. | Liquid display device and fabrication method thereof |
JP2011118384A (en) * | 2009-12-01 | 2011-06-16 | Samsung Mobile Display Co Ltd | Flat panel display device and method of manufacturing the same |
US8390751B2 (en) | 2009-12-09 | 2013-03-05 | Samsung Display Co., Ltd. | Display device and method of manufacturing the same |
US8400589B2 (en) | 2009-10-21 | 2013-03-19 | Samsung Display Co., Ltd. | Flat panel display device and method of manufacturing the same |
JP2013140367A (en) * | 2013-01-16 | 2013-07-18 | Semiconductor Energy Lab Co Ltd | Liquid crystal display device |
CN107248393A (en) * | 2017-07-24 | 2017-10-13 | 上海交通大学 | Pixel drive unit and forming method thereof, display backboard, pixel-driving circuit |
-
1998
- 1998-09-10 JP JP25625298A patent/JP3924384B2/en not_active Expired - Lifetime
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100896565B1 (en) * | 2001-04-24 | 2009-05-07 | 가부시키가이샤 히타치세이사쿠쇼 | An image display and a manufacturing method of the same |
JP2003005214A (en) * | 2001-06-22 | 2003-01-08 | Hitachi Ltd | Liquid crystal display device and portable information equipment |
JP2006317904A (en) * | 2005-04-11 | 2006-11-24 | Seiko Epson Corp | Electro-optical device, method of manufacturing the same, and electronic apparatus |
US7952094B2 (en) | 2005-04-11 | 2011-05-31 | Seiko Epson Corporation | Electro-optical device, method of manufacturing electro-optical device, and electronic apparatus |
JP2006343504A (en) * | 2005-06-08 | 2006-12-21 | Casio Comput Co Ltd | Transistor array panel, and method of manufacturing transistor array panel |
JP2006243753A (en) * | 2006-05-19 | 2006-09-14 | Seiko Epson Corp | Substrate device, optoelectronic device, and electronic instrument |
US7630043B2 (en) | 2006-07-19 | 2009-12-08 | Hitachi Displays, Ltd. | Liquid display device and fabrication method thereof |
JP2009192872A (en) * | 2008-02-15 | 2009-08-27 | Seiko Epson Corp | Electrooptical device and manufacturing method thereof, and electronic equipment |
US8400589B2 (en) | 2009-10-21 | 2013-03-19 | Samsung Display Co., Ltd. | Flat panel display device and method of manufacturing the same |
JP2011118384A (en) * | 2009-12-01 | 2011-06-16 | Samsung Mobile Display Co Ltd | Flat panel display device and method of manufacturing the same |
KR101049003B1 (en) * | 2009-12-01 | 2011-07-12 | 삼성모바일디스플레이주식회사 | Flat panel display and manufacturing method thereof |
US8400601B2 (en) | 2009-12-01 | 2013-03-19 | Samsung Display Co., Ltd. | Flat panel display device and method of manufacturing the same |
US8390751B2 (en) | 2009-12-09 | 2013-03-05 | Samsung Display Co., Ltd. | Display device and method of manufacturing the same |
TWI424237B (en) * | 2009-12-09 | 2014-01-21 | Samsung Display Co Ltd | Display device and method of manufacturing the same |
JP2013140367A (en) * | 2013-01-16 | 2013-07-18 | Semiconductor Energy Lab Co Ltd | Liquid crystal display device |
CN107248393A (en) * | 2017-07-24 | 2017-10-13 | 上海交通大学 | Pixel drive unit and forming method thereof, display backboard, pixel-driving circuit |
Also Published As
Publication number | Publication date |
---|---|
JP3924384B2 (en) | 2007-06-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100668567B1 (en) | Substrate for display device, manufacturing method for same and display device | |
US7554119B2 (en) | Active matrix substrate and its manufacturing method | |
US7038740B1 (en) | Liquid crystal display device having high light utilization efficiency | |
KR101274706B1 (en) | Liquid crystal display device and method for fabricating the same | |
US7616267B2 (en) | Pixel structure for flat panel display | |
JPH1031235A (en) | Liquid crystal display device | |
US7573538B2 (en) | Liquid crystal display device and method for manufacturing the same | |
JP2000002892A (en) | Liquid crystal display device, matrix array substrate, and manufacture thereof | |
US10825840B2 (en) | Thin-film transistor panel | |
JPH0715017A (en) | Plate display device and preparation thereof | |
US20050035350A1 (en) | Thin film transistor liquid crystal display and manufacturing method thereof | |
JP3924384B2 (en) | Thin film transistor | |
EP2261733A1 (en) | Pixel designs of improving the aperture ratio in an LCD | |
US20090256980A1 (en) | Active matrix substrate and liquid crystal display device | |
JP2000214481A (en) | Liquid crystal display device and its production | |
US6278502B1 (en) | Pixel capacitor formed from multiple layers | |
US6861671B2 (en) | Thin film transistor liquid crystal display and fabrication method thereof | |
JPH09101543A (en) | Active matrix type liquid crystal display device | |
JPH08262492A (en) | Liquid crystal display device | |
JP4940926B2 (en) | Liquid crystal display device and manufacturing method thereof | |
KR100202224B1 (en) | Thin film transistors and manufacturing method thereof | |
JPH0534722A (en) | Liquid crystal display device | |
JP2004246315A (en) | Method for manufacturing electrooptical substrate, method for manufacturing electrooptical device, electrooptical device, and electronic equipment | |
KR20000045306A (en) | Method for fabricating tft lcd device | |
JP4188980B2 (en) | Liquid crystal display device and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040427 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040427 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040608 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040806 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040826 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040924 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070119 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070226 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130302 Year of fee payment: 6 |