JP3820743B2

JP3820743B2 - Active matrix substrate, method of manufacturing active matrix substrate, and display device

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Publication number: JP3820743B2
Application number: JP8465998A
Authority: JP
Inventors: 清文北和田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-03-30
Filing date: 1998-03-30
Publication date: 2006-09-13
Anticipated expiration: 2018-03-30
Also published as: JPH11282011A

Description

【０００１】
【発明の属する技術分野】
本発明は、駆動回路内蔵型のアクティブマトリクス基板の製造方法、この製造方法で製造したアクティブマトリクス基板、表示装置に関するものである。さらに詳しくは、アクティブマトリクス基板を製造していく過程で生じる静電気や絶縁基板表面に蓄積された電荷から駆動回路などを保護するための技術に関するものである。
【０００２】
【従来の技術】
液晶表示装置に用いられるアクティブマトリクス基板のうち、駆動回路内蔵型のものでは、絶縁基板上に配列された複数の走査線と複数のデータ線との交差点に対応して複数の画素電極（または、画素という。）が構成されており、これらの画素が構成されている領域が画素部である。各々の画素には、走査線およびデータ線に接続する画素スイッチング用の薄膜トランジスタ（以下、ＴＦＴという。）が形成されている。絶縁基板上における画素部の外側領域には、複数のデータ線のそれぞれに画像信号を供給するデータ線駆動回路部と、複数の走査線のそれぞれに走査信号を供給する走査線駆動回路部とが構成されている。
【０００３】
このような構成のアクティブマトリクス基板において、ＴＦＴは半導体プロセスを利用して形成される。これらの工程を行う際には、アクティブマトリクス基板の基体として絶縁基板が用いられていることから、静電気などに起因する不具合が発生しやすい。そこで、従来は、走査線を形成する工程を利用して走査線などに電気的に接続する短絡用配線を形成し、イオン打ち込みを行った際などに絶縁基板の表面に蓄積された電荷や静電気を短絡用配線を介して基板外周側に拡散させ、突発的な過剰な電流でＴＦＴなどが破壊されないようにしている。但し、短絡用配線は、アクティブマトリクス基板の製造が完了した後には不要なので、短絡用配線を覆う層間絶縁膜に切断用孔を形成することにより、この切断用孔を介して短絡用配線を所定位置（切断予定部分）で切断し、短絡用配線と走査線とを電気的に分離する。
【０００４】
【発明が解決しようとする課題】
アクティブマトリクス基板では、ＴＦＴのドレイン領域に対する画素電極の接続性の向上などの観点から、画素電極とドレイン領域とを直接、接続せずに、第１の層間絶縁膜の表面に形成したドレイン電極を中継して画素電極をドレイン領域に電気的に接続することがある。
【０００５】
このように構成するには、まず、ドレイン領域を覆う第１の層間絶縁膜にコンタクトホールを形成した後、ドレイン電極を形成する。次に、ドレイン電極の表面に第２の層間絶縁膜を形成し、この第２の層間絶縁膜にコンタクトホールを形成した後、画素電極を形成することになる。従って、短絡用配線も第１の層間絶縁膜と第２の層間絶縁膜で覆われることになる。しかし、ＴＦＴの側において第１の層間絶縁膜と第２の層間絶縁膜との間にドレイン電極を介在させると、第１および第２の層間絶縁膜を一気に貫通するようなコンタクトホールを形成しないので、短絡用配線を切断用に露出させる切断用孔を形成できないという問題点がある。
【０００６】
また、第１の層間絶縁膜の表面にドレイン電極を形成すると、その分、凹凸が形成されることになり、液晶の配向を乱すなどの問題点がある。
【０００７】
以上の問題点に鑑みて、本発明では、画素電極とドレイン領域とをドレイン電極を中継して電気的に接続する場合でも、工程数を増やすことなく第１および第２の層間絶縁膜から短絡用配線を露出させることができ、かつ、ドレイン電極に起因する凹凸も平坦化することもできるアクティブマトリクス基板の製造方法、この製造方法で製造したアクティブマトリクス基板、および液晶表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明では、走査線およびデータ線に接続する画素スイッチング用の薄膜トランジスタと、該薄膜トランジスタに接続してなる画素電極と、前記走査線および前記データ線に信号出力する走査線駆動回路およびデータ線駆動回路と、該駆動回路に信号供給する複数の信号配線とを有し、前記薄膜トランジスタは、ゲート電極と、第１の層間絶縁膜の第１のコンタクトホールを介して前記データ線に電気的に接続するソース領域と、前記第１の層間絶縁膜の第２のコンタクトホールを介してドレイン電極に電気的に接続するドレイン領域とを備え、前記ドレイン電極には、前記第１の層間絶縁膜の上層側に形成された第２の層間絶縁膜の第３のコンタクトホールを介して前記画素電極が電気的に接続するアクティブマトリクス基板の製造方法において、
前記走査線、前記データ線の少なくともいずれかの配線同士を電気的に接続する短絡用配線を形成する工程と、前記第１の層間絶縁膜に前記短絡用配線を露出させる第１の切断用孔を形成する工程と、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜を用いて前記第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に前記第１の切断用孔と重なる位置に第２の切断用孔を形成して前記短絡用配線を露出させる工程と、前記第１の切断用孔および前記第２の切断用孔を介して前記短絡用配線を切断する工程とを有することを特徴とする。
【０００９】
本発明では、データ線駆動回路および走査線駆動回路を駆動するのに必要な複数の信号を供給するために複数の端子からそれぞれ引き回された信号配線、走査線、またはデータ線などを短絡用配線で電気的に接続した状態で各工程を行う。従って、静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷を短絡用配線を介して基板外周側に拡散させるので、過剰な電流がデータ線駆動回路および走査線駆動回路に突発的に流れない。それ故、データ線駆動回路および走査線駆動回路を保護することができる。しかも、ＴＦＴの形成過程で行うコンタクトホールの形成やパターニング工程を使用して、短絡用配線および切断用孔を形成する。すなわち、短絡用配線を前記走査線および前記ゲート電極とともに形成し、第１および第２のコンクタクトホールとともに第１の切断用孔を形成し、さらに第３のコンクタクトホールとともに第２の切断用孔を形成して短絡用配線の切断予定部分を露出させる。それ故、画素電極とドレイン領域とをドレイン電極を中継して電気的に接続する場合でも、ＴＦＴを製造していく工程の中で第１および第２の層間絶縁膜から短絡用配線を露出させ、切断することができるので、工程数が増えることはない。また、画素電極とドレイン領域とをドレイン電極を中継して電気的に接続するために第１の層間絶縁膜の表面にドレイン電極を形成しても、第２の層間絶縁膜として、平坦化に適した液状物の塗布膜から形成した絶縁膜（ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜）を用いるので、ドレイン電極に起因する凹凸を平坦化することができる。それ故、液晶の配向状態を適正に制御できるという利点がある。
【００１０】
本発明において、前記第２の層間絶縁膜を形成する工程では、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜と、該絶縁膜の表面にＣＶＤ法により形成した絶縁膜とを用いて前記第２の層間絶縁膜を形成することが好ましい。ペルヒドロポリシラザンまたはこれを含む組成物（以下、単にポリシラザンという。）の塗布膜は、凹凸を平坦化する分、凸部では極めて薄く形成されることになる。従って、ポリシラザンの塗布膜は、応力の集中する段差部などでクラックが発生しやくすく、かつ、上下の電極間に高容量の寄生容量が形成されることになるが、ポリシラザンを用いた絶縁膜の表面にＣＶＤ法により形成した絶縁膜を積層しておけば、このような問題点を解消することができる。また、ＣＶＤ法により形成した絶縁膜は、形成条件を変えることにより膜質をある程度、選択することができる。たとえば、ゲート絶縁膜ならば、より緻密で耐圧が高く、また、第１の層間絶縁膜であれば、応力が小さく、ステップカバレージがよいという特性の膜を、形成条件（堆積条件）を変えれば得ることができる。ここで必要な条件とは、ポリシラザンの絶縁膜よりも応力が小さく、エッチングレートが小さいということである。このような特性の絶縁膜を、ポリシラザンを用いた絶縁膜より上層に形成すれば、コンタクトホールを形成した際に、ＣＶＤ法により形成した絶縁膜の側には上向きの斜面を備えるコンタクトホールが形成される。従って、このコンタクトホールを介して電気的な接続を行えば、段差切れなどが発生しないので、信頼性が向上するという利点もある。
【００１１】
また、前記走査線、前記データ線の少なくともいずれかの配線同士を電気的に接続する短絡用配線を前記走査線と同時に形成する工程、又は前記第１の層間絶縁膜に前記短絡用配線の切断予定部分を露出させる第１の切断用孔を前記第１および第２のコンクタクトホールと同時に形成する工程、更には前記第２の層間絶縁膜に前記第１の切断用孔と重なる位置に第２の切断用孔を前記第３のコンクタクトホールと同時に形成して前記短絡用配線の切断予定部分を露出させる工程を、用いることができる。
【００１２】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。
【００１３】
［液晶表示パネルの構成］
図１（Ａ）、（Ｂ）はそれぞれ、液晶表示装置に用いた液晶パネルの平面図および断面図である。
【００１４】
図１（Ａ）、（Ｂ）に示すように、液晶表示装置において、アクティブマトリクス基板ＡＭは、対向基板ＯＰとをシール層１１０で所定のセルギャップを確保した状態に貼り合わせて液晶表示パネルＬＰを構成する。ここで、シール層１１０は部分的に途切れているので、そこからシール層１１０の内側に液晶１２０を封入した後、封止材１３０で塞ぐ。この状態では、対向基板ＯＰがアクティブマトリクス基板ＡＭより小さく、アクティブマトリクス基板ＡＭのはみ出し部分に対して、後述する各種端子８０、８１、８２・・・、走査線駆動回路６０およびデータ線駆動回路７０を形成する。従って、各種端子８０、８１、８２・・・、走査線駆動回路６０およびデータ線駆動回路７０は、対向基板ＯＰの外側に位置することになる。
【００１５】
なお、ここでは、一例として、対向基板ＯＰをアクティブマトリクス基板ＡＭよりも小さく形成したが、同じサイズの基板であってもよい。その場合、シール層１１０を駆動回路と重なる領域に形成する。
【００１６】
［アクティブマトリクス基板の全体構成］
図２は、液晶表示パネルに用いられる駆動回路内蔵型のアクティブマトリクス基板の構成を模式的に示すブロック図、図３は、このアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。
【００１７】
図２に示すように、本形態の液晶表示装置に用いられる駆動回路内蔵型のアクティブマトリクス基板ＡＭでは、絶縁基板１０上に、互いに交差する複数の走査線２０と複数のデータ線３０とに接続する画素４０がマトリクス状に構成されている。走査線２０はタンタル膜、アルミニウム膜、アルミニウムの合金膜などで構成され、データ線３０はアルミニウム膜あるいはアルミニウム合金膜などで構成され、それぞれ単層もしくは積層されている。これらの画素４０が形成されている領域が画素部１１（画面表示領域）である。
【００１８】
絶縁基板１０上における画素部１１の外側領域（周辺部分）には、複数のデータ線３０のそれぞれに画像信号を供給するデータ線駆動回路部６０が構成されている。また、走査線２０の両端部のそれぞれには、各々の走査線２０に画素選択用の走査信号を供給する走査線駆動回路部７０が構成されている。
【００１９】
データ線駆動回路部６０には、Ｘ側シフトレジスタ回路、Ｘ側シフトレジスタ回路から出力された信号に基づいて動作するアナログスイッチとしてのＴＦＴを備えるサンプルホールド回路Ｓ／Ｈ、６相に展開された各画像信号ＶＤ１〜ＶＤ６に対応する６本の画像信号線ｖｉｄｅｏなどが構成されている。本例において、データ線駆動回路６０は、前記のＸ側シフトレジスタ回路が４相で構成されており、端子を介して外部からスタート信号ＤＸ、クロック信号ＣＬＸ１〜ＣＬＸ４、およびその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バーがＸ側シフトレジスタ回路に供給され、これらの信号によってデータ線駆動回路６０が駆動される。従って、サンプルホールド回路Ｓ／Ｈは、前記のＸ側シフトレジスタ回路から出力された信号に基づいて各ＴＦＴが動作し、画像信号線ｖｉｄｅｏを介して供給される画像信号ＶＤ１〜ＶＤ６を所定のタイミングでデータ線３０に取り込み、各画素４０に供給することが可能である。一方、走査線駆動回路部７０には、端子を介して外部からスタート信号ＤＹ、クロック信号ＣＬＹ、およびその反転クロック信号ＣＬＹバーが供給され、これらの信号によって走査線駆動回路７０が駆動される。
【００２０】
本形態のアクティブマトリクス基板ＡＭにおいて、絶縁基板１０の辺部分のうち、データ線駆動回路６０の側の辺部分には定電源ＶＤＤＸ、ＶＳＳＸ、ＶＤＤＹ、ＶＳＳＹ、変調画像信号（画像信号ＶＤ１〜ＶＤ６）、各種駆動信号などが入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の端子８０、８１、８２・・・が構成され、これらの端子８０、８１、８２・・・からは、走査線駆動回路６０およびデータ線駆動回路７０を駆動するためのアルミニウム膜などの低抵抗の金属膜からなる複数の信号配線７４、７５がそれぞれ引き回されている。また、信号配線７４、７５の途中位置には、後述する静電保護回路６５、７５が形成されている。なお、アクティブマトリクス基板ＡＭと対向基板（図示せず。）とは、外部から入力される対向電極電位ＬＣＣＯＭが上下導通材により対向基板に供給されている。
【００２１】
［画素およびＴＦＴの構造］
図３は、図２に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。図４は、図２に示すアクティブマトリクス基板の画素の等価回路図である。図５（Ａ）、（Ｂ）はそれぞれ、図３の画素ＴＦＴ部のＡ−Ａ′線、図７の静電気対策部のＢ−Ｂ′線、図６の端子部のＣ−Ｃ′線における断面図、およびそれらの一部を拡大して示す断面図である。
【００２２】
図３および図４からわかるように、画素４０には、走査線２０およびデータ線３０に接続する画素スイッチング用のＴＦＴ５０が形成されている。また、各画素４０に向けては容量線７１も形成されている。
【００２３】
ＴＦＴ５０は、図５（Ａ）、（Ｂ）に示すように、走査線２０と同時形成されたゲート電極３ａと、データ線３０の一部としてのソース電極６ａが第１の層間絶縁膜４の第１のコンタクトホール４ａを介して電気的に接続するソース領域１ｂ、１ｄと、データ線３０と同時形成されたアルミニウム膜などから構成されたドレイン電極６ｄが第１の層間絶縁膜４の第２のコンタクトホール４ｄを介して電気的に接続するドレイン領域１ｃ、１ｅとを有している。また、第１の層間絶縁膜４の上層側には第２の層間絶縁膜７が形成されており、この第２の層間絶縁膜７に形成された第３のコンタクトホール８ａを介しては、画素電極９ａがドレイン電極６ｄに対して電気的に接続している。
【００２４】
［第２の層間絶縁膜の構造］
本形態において、第２の層間絶縁膜７は、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１と、ＣＶＤ法などにより形成された厚さが約５００オングストローム〜約１５０００オングストロームのシリコン酸化膜からなる絶縁膜７２との２層構造になっている。
【００２５】
ここで、ペルヒドロポリシラザンとは無機ポリシラザンの一種であり、大気中で焼成することによってシリコン酸化膜に転化する塗布型コーティング材料である。たとえば、東燃（株）製のポリシラザンは、−（ＳｉＨ₂ＮＨ）−を単位とする無機ポリマーであり、キシレンなどの有機溶剤に可溶である。従って、この無機ポリマーの有機溶媒溶液（たとえば、２０％キシレン溶液）を塗布液としてスピンコート法（たとえば、２０００ｌｒｐｍ、２０秒間）で塗布した後、４５０℃の温度で大気中で焼成すると、水分や酸素と反応し、ＣＶＤ法で成膜したシリコン酸化膜と同等以上の緻密なアモルファスのシリコン酸化膜を得ることができる。従って、この方法で成膜した絶縁膜７１（シリコン酸化膜）は、層間絶縁膜として用いることができるとともに、ドレイン電極６ｄに起因する凹凸などを平坦化してくれる。それ故、液晶の配向状態が凹凸に起因して乱れることを防止できる。
【００２６】
また、第２の層間絶縁膜７では、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１の表面に、ＣＶＤ法などにより形成した絶縁膜７２が積層されており、これらの絶縁膜７１、７２の間ではエッチングレートが異なる。すなわち、絶縁膜７２は絶縁膜７１よりもエッチングレートが小さい。従って、第２の層間絶縁膜７に形成されている第２のコンタクトホール８ａは、エッチングレートの大きな絶縁膜７１に形成されたストレート孔に近いコンタクトホール７１ａと、エッチングレートの小さな絶縁膜７２に形成されたテーパ孔のコンタクトホール７１ａとから構成されている。従って、画素電極９ａは、第２のコンタクトホール８ａで段差切れなどを起こすことなく、ドレイン電極６ｄに確実に電気的に接続している。
【００２７】
［端子の構造］
図６および図５（Ａ）、（Ｂ）に示すように、端子８０、８１、８２・・・は、第１のパッド下配線３ｃ、その表面を覆う第１の層間絶縁膜４、この第１の層間絶縁膜４のコンタクトホール４ｃを介して第１のパッド下配線３ｃに電気的に接続する第２のパッド下配線６ｃをこの順に積み上げた構造を有し、この第２のパッド下配線６ｃには、第２の層間絶縁膜７のコンタクトホール８ｃを介してパッド９ｃが接続している。ここで、第１のパッド下配線３ｃは、ゲート絶縁膜２と第１の層間絶縁膜４との層間に走査線２０やゲート電極３ａと同時に形成されたタンタル膜である。第２のパッド下配線６ｃは、第１の層間絶縁膜４と第２の層間絶縁膜７との層間にデータ線３０と同時に形成されたアルミニウム膜である。パッド９ｃは、第２の層間絶縁膜７の表面に画素電極９ａと同時に形成されたＩＴＯ膜である。従って、パッド９ｃを硬いＩＴＯ膜から構成するといっても、中間にアルミニウム膜からなる第２のパッド下配線６ｃを有しているので、第１の層間絶縁膜４および第２の層間絶縁膜７を貫通するような深いコンタクトホールを介してパッド９ｃと第１のパッド下配線３ｃとを接続する必要がない。それ故、パッド９ｃと第１のパッド下配線３ｃとの電気的な接続部分の信頼性が高い。
【００２８】
ここでも、第２の層間絶縁膜７はペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１と、ＣＶＤ法などにより形成された絶縁膜７２との２層構造になっているので、コンタクトホール８ｃは、エッチングレートの大きい絶縁膜７１に形成されたストレート孔に近いコンタクトホール７１ｃと、エッチングレートの小さい絶縁膜７２に形成されたテーパ孔のコンタクトホール７２ｃとから構成されている。従って、パッド９ｃは段差切れを起こすことなく、第２のパッド下配線６ｃに確実に電気的に接続している。
【００２９】
また、タンタル膜からなる第１のパッド下配線３ｃ、第１の層間絶縁膜４、アルミニウム膜からなる第２のパッド下配線６ｃをこの順に積み上げ、この第２のパッド下配線６ｃに第２の層間絶縁膜７のコンタクトホール８ｃにパッド９ｃが接続する端子構造であっても、第２の層間絶縁膜７では、ポリシラザンを用いた絶縁膜７１で平坦化されているので、パッド９ｃを平坦に形成できる。それ故、パッド９ｃ（端子）に対してフレキシブル配線基板などを高い信頼性で接続することができる。
【００３０】
［静電気対策］
このような構成を有するアクティブマトリクス基板ＡＭにおいて、前記のＴＦＴ５０、各種の配線、走査線駆動回路部７０、およびデータ線駆動回路６０は、半導体プロセスを利用して形成される。ここで、アクティブマトリクス基板ＡＭには絶縁基板１０が用いられていることから、静電気などに起因する不具合が発生しやすいので、本形態では以下の静電気対策を施してある。
【００３１】
まず、本形態では、図２に示すように、走査線２０およびＴＦＴ５０のゲート電極を形成する工程を兼用して、すべての信号配線７４、７５に電気的に接続する第１の短絡用配線９１を形成してある。また、走査線２０およびＴＦＴ５０のゲート電極を形成する工程を兼用して、すべての走査線２０に電気的に接続する第２の短絡用配線９２を形成してある。さらに、走査線２０およびＴＦＴ５０のゲート電極を形成する工程を兼用して、すべてのデータ線３０に電気的に接続する第３の短絡用配線９３を形成してある。
【００３２】
ここで、第１、第２、および第３の短絡用配線９１、９２、９３は、あくまで走査線２０とＴＦＴ５０のゲート電極と一括してゲート絶縁膜２と第１の層間絶縁膜４との層間に形成されたタンタル膜である。これに対して、信号配線７４、７５およびデータ線３０は、第１の層間絶縁膜４と第２の層間絶縁膜７との層間に形成されたアルミニウム膜である。従って、第１および第３の短絡用配線９１、９３は、アルミニウム膜からなる信号配線７４、７５およびデータ線３０とは異なる層間に位置している。
【００３３】
このため、図７および図５（Ａ）に示すように、第１および第３の短絡用配線９１、９３と、配線６ｅ（信号配線７４、７５およびデータ線３０）とは、第１の層間絶縁膜４に形成されたコンタクトホール４ｅを介して電気的に接続している。
【００３４】
このようにして、第１、第２、および第３の短絡用配線９１、９２、９３をそれぞれ信号配線７４、７５、走査線２０、およびデータ線３０に接続しておくと、これらの配線構造を形成した以降行われる工程において静電気などが発生しても、この電荷は第１、第２、および第３の短絡用配線９１、９２、９３を介して基板外周側に拡散し、突発的な過剰な電流が走査線２０、画素部１１、走査線駆動回路部７０、サンプルホールド回路Ｓ／Ｈ、およびデータ線駆動回路６０に流れないので、こられ全ての部分を静電気から保護することができる。
【００３５】
但し、第１、第２、および第３の短絡用配線９１、９２、９３は、アクティブマトリクス基板ＡＭの製造工程が終了した後には不要なので、詳しくは後述するが、図２に「×」印を付した位置で、図５（Ａ）、（Ｂ）に示すように、第１の層間絶縁膜４および第２の層間絶縁膜７に切断用孔８ｂを形成し、この切断用孔８ｂを介して短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３）にエッチングを行うことによって切断してある。このため、図２において、製造工程の途中まで、第１、第２、および第３の短絡用配線９１、９２、９３はそれぞれ信号配線７４、７５、走査線２０、およびデータ線３０に接続しているが、切断用孔を介してのエッチング後は、信号配線７４、７５、走査線２０、およびデータ線３０の各々が電気的に分離されることになる。これにより、アクティブマトリクス基板ＡＭでは、第１、第２、および第３の短絡用配線９１、９２、９３を切断した後であれば、電気特性な検査、および液晶表示装置を製造した後の動作に支障はない。
【００３６】
ここで、短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３）は、第１の層間絶縁膜４および第２の層間絶縁膜７から露出させて切断するため、第１の層間絶縁膜４には、短絡用配線３ｂに相当する部分に切断用孔４ｂ（第１の接続用孔）が形成され、第２の層間絶縁膜７には、短絡用配線３ｂに相当する部分には切断用孔８ｂ（第２の切断用孔）が形成されている。切断用孔８ｂは、切断用孔４ｂに重なる位置に切断用孔４ｂより大きな内径をもって形成されている。ここでも、第２の層間絶縁膜７はペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１と、ＣＶＤ法などにより形成された絶縁膜７２との２層構造になっているので、切断用孔８ｂは、エッチングレートの大きい絶縁膜７１に形成されたストレート孔に近い切断用孔７１ｂと、エッチングレートの小さい絶縁膜７２に形成されたテーパ孔の切断用孔７２ｂとから構成されている。
【００３７】
［静電保護回路］
図２に示した静電保護回路６５、７５としては、各種回路を利用できるが、図８に示すものでは、保護抵抗６６と、プッシュプル配列されたＰチャネル型ＴＦＴ６７とＮチャネル型ＴＦＴ６８とを利用しており、それぞれの正電源ＶＤＤおよび負電源ＶＳＳとの間にダイオードを構成する。また、本形態では、第１の短絡用配線９１を信号配線７４（または７５）に接続するのは、必ず、端子８０（または８１、８２）と保護抵抗６６との間であり、これにより、端子８０（または８１、８２）、あるいは第１の短絡用配線９１から入った静電気は、保護抵抗６６および静電気保護回路６５（または７５）を通過しないとデータ線駆動回路６０および走査線駆動回路７０に達しない。このような構成とすることで、静電気は静電気保護回路６５（または７５）に確実に吸収され、データ線駆動回路６０および走査線駆動回路７０を確実に保護することができる。
【００３８】
［アクティブマトリクス基板ＡＭの製造方法］
このような静電保護対策を行いながら、アクティブマトリクス基板ＡＭを製造する方法を、図９ないし図１２を参照して説明する。これらの図は、本形態のアクティブマトリクス基板ＡＭの製造方法を示す工程断面図であり、いずれの図においても、その左側部分には図３のＡ−Ａ′線における断面（画素ＴＦＴ部の断面）、中央部分には図７のＢ−Ｂ′線における断面（短絡用配線の切断が行われる静電気対策配線部（図１に「×」印を付した部分）の断面）、右側部分には図６のＣ−Ｃ′線における断面（端子８０、８１、８２・・・が形成されている端子部の断面）を示してある。
【００３９】
まず、図９（Ａ）に示すように、ガラス基板、たとえば無アリカリガラスや石英などからなる透明な絶縁基板１０の表面に直接、あるいは絶縁基板１０の表面に形成した下地保護膜（図示せず。）の表面全体に、減圧ＣＶＤ法などにより厚さが約２００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのポリシリコン膜からなる半導体膜１を形成した後、図９（Ｂ）に示すように、それをフォトリソグラフィ技術を用いて、パターニングし、画素ＴＦＴ部の側に島状の半導体膜１ａ（能動層）を形成する。これに対して、静電気対策配線部および端子部の側では半導体膜１を完全に除去する。前記の半導体膜の形成は、アモルファスシリコン膜を堆積した後、５００℃〜７００℃の温度で１時間〜７２時間、好ましくは４時間〜６時間の熱アニールを施してポリシリコン膜を形成したり、ポリシリコン膜を堆積した後、シリコンを打ち込み、非晶質化した後、熱アニールにより再結晶化してポリシリコン膜を形成する方法を用いてもよい。
【００４０】
次に、図９（Ｃ）に示すように、ＣＶＤ法などにより半導体膜１ａの表面に厚さが約５００オングストローム〜約１５００オングストロームのシリコン酸化膜からなるゲート酸化膜２を形成する。あるいは、熱酸化膜を約５０オングストローム〜約１０００オングストローム、好ましくは３００オングストローム形成した後、全面にＣＶＤ法などによりシリコン酸化膜を約１００オングストローム〜約１０００オングストローム、好ましくは５００オングストローム堆積し、それらによりゲート絶縁膜２を形成してもよい。また、ゲート絶縁膜２としてシリコン窒化膜を用いてもよい。
【００４１】
次に、図９（Ｄ）に示すように、ゲート電極などを形成するためのタンタル膜３を絶縁基板１０全面に形成した後、タンタル膜３をフォトリソグラフィ技術を用いて、図９（Ｅ）に示すように、パターニングし、画素ＴＦＴ部の側にゲート電極３ａを形成する。これに対して、静電気対策配線部および端子部の側には、タンタル膜を短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３に相当する。）、および端子８０、８１、８２・・・の第１のパッド下配線３ｃとして残す。
【００４２】
次に、図９（Ｆ）に示すように、画素ＴＦＴ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲート電極３ａをマスクとして、約０．１×１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量で低濃度の不純物イオン（リンイオン）の打ち込みを行い、画素ＴＦＴ部の側には、ゲート電極３ａに対して自己整合的に低濃度のソース領域１ｂ、および低濃度のドレイン領域１ｃを形成する。ここで、ゲート電極３ａの真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１ａのままのチャネル領域となる。
【００４３】
次に、図１０（Ａ）に示すように、画素ＴＦＴ部では、ゲート電極３ａよりの幅の広いレジストマスクＲＭ１を形成して高濃度の不純物イオン（リンイオン）を約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量で打ち込み、高濃度のソース領域１ｄおよびドレイン領域１ｅを形成する。
【００４４】
これらの不純物導入工程に代えて、低濃度の不純物の打ち込みを行わずにゲート電極３ａより幅の広いレジストマスクＲＭ１を形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、ゲート電極３ａの上に高濃度の不純物（リンイオン）を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成してもとよいことは勿論である。
【００４５】
また、図示を省略するが、周辺駆動回路のＰチャネルＴＦＴ部を形成するために、前記画素部およびＮチャネルＴＦＴ部をレジストで被覆保護して、ゲート電極をマスクとして、約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量でボロンイオンを打ち込むことにより、自己整合的にＰチャネルのソース・ドレイン領域を形成する。なお、ＮチャネルＴＦＴ部の形成時と同様に、ゲート電極をマスクとして、約０．１×１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量で低濃度の不純物（ボロンイオン）を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極よりの幅の広いマスクを形成して高濃度の不純物（ボロンイオン）を約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイン構造）のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極より幅の広いマスクを形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。これらのイオン打ち込み工程によって、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基板内への内蔵化が可能となる。
【００４６】
次に、図１０（Ｂ）に示すように、ゲート電極３ａ、短絡用配線３ｂおよび第１のパッド下配線３ｃの表面側にＣＶＤ法などにより、酸化シリコン膜やＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１の層間絶縁膜４を３０００オングストローム〜１５０００オングストローム程度の膜厚で形成する。
【００４７】
次に、フォトリソグラフィ技術を用いて、第１の層間絶縁膜４にコンタクトホールや切断用孔を形成するためのレジストマスクＲＭ２を形成する。
【００４８】
次に、図１０（Ｃ）に示すように、画素ＴＦＴ部の側では第１の層間絶縁膜４のうち、ソース領域１ｄおよびドレイン領域１ｅに対応する部分、静電気対策配線部の側では第１の層間絶縁膜４のうち、各短絡用配線３ｂに対応する部分の一部、端子部の側では第１の層間絶縁膜４のうち、第１のパッド下配線３ｃに対応する部分にコンタクトホール４ａ、４ｃ、４ｄ、４ｅおよび切断用孔４ｂをそれぞれ形成する。その結果、静電気対策配線部の側では、短絡用配線３ｂの切断予定部分が露出した状態となる。そして、レジストマスクＲＭ２を除去する。
【００４９】
次に、図１０（Ｄ）に示すように、第１の層間絶縁膜４の表面側に、ソース電極などを構成するためのアルミニウム膜６をスパッタ法などで形成する。
【００５０】
次に、フォトリソグラフィ技術を用いて、アルミニウム膜６をパターニングするためのレジストマスクＲＭ３を形成する。
【００５１】
次に、図１０（Ｅ）に示すように、アルミニウム膜６をパターニングし、画素ＴＦＴ部では、データ線３０の一部としてソース領域１ａに第１のコンタクトホール４ａを介して電気的に接続するアルミニウム膜からなるソース電極６ａと、ドレイン領域１ｅに第２のコンタクトホール４ｄを介して電気的に接続するドレイン電極６ｄとを形成する。また、端子部の側には、第１の層間絶縁膜４のコンタクトホール４ｃを介してタンタル膜からなる第１のパッド下配線３ｃに電気的に接続するアルミニウム膜からなる第２のパッド下配線６ｃを形成する。さらに、静電気対策配線部では、アルミニウム膜からなる各種の配線６ｅ（データ線３０や信号配線７４、７５）をコンタクトホール４ｅを介して短絡用配線３ｂに電気的に接続させる。このように、図１０（Ｃ）〜（Ｅ）の工程を利用して、図７を参照して説明した第１および第３の短絡用配線９１、９３と、信号入力線７４、７５およびデータ線３０との配線接続を行う。また、静電気対策配線部の側では、短絡用配線３ｂの切断予定部分が露出した状態となる。そして、レジストマスクＲＭ３を除去する。
【００５２】
次に、図１１（Ａ）に示すように、ソース電極６ａ、配線６ｅおよび第２のパッド下配線６ｃの表面側に、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１を形成する。さらに、この絶縁膜７１の表面に、ＴＥＯＳを用いたＣＶＤ法によりたとえば４００℃程度の温度条件下で厚さが約５００オングストローム〜約１５０００オングストロームのシリコン酸化膜からなる絶縁膜７２を形成する。これらの絶縁膜７１、７２によって第２の層間絶縁膜７が形成される。
【００５３】
次に、フォトリソグラフィ技術を用いて、第２の層間絶縁膜７にコンタクトホールおよび切断用孔を形成するためのレジストマスクＲＭ４を形成する。
【００５４】
次に、図１１（Ｂ）に示すように、第２の層間絶縁膜７を構成する絶縁膜７１、７２に対して、ドレイン電極６ｄに対応する部分にコンタクトホール７１ａ、７２ａからなる第３のコンタクトホール８ａを形成する。
【００５５】
また、端子部でも、第２の層間絶縁膜７を構成する絶縁膜７１、７２に対して、第２のパッド下配線６ｃに対応する部分にコンタクトホール７１ｃ、７２ｃからなる第３のコンタクトホール８ｃを形成する。
【００５６】
このとき、静電気対策配線部において、短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３に相当する。）の切断予定部分では、第２の層間絶縁膜７を構成する絶縁膜７１、７２に対して切断用孔７１ｂ、７２ｂからなる切断用孔８ｂを構成する。従って、短絡用配線３ｂの切断予定部分が露出した状態となる。そして、レジストマスクＲＭ４を除去する。
【００５７】
次に、図１１（Ｃ）に示すように、第２の層間絶縁膜７の表面側に、ドレイン電極を構成するための厚さが約４００オングストローム〜約２０００オングストロームのＩＴＯ膜９（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）をスパッタ法などで形成する。
【００５８】
次に、フォトリソグラフィ技術を用いて、ＩＴＯ膜９をパターニングするためのレジストマスクＲＭ５を形成する。
【００５９】
そして、レジストマスクＲＭ５を用いて、ＩＴＯ膜９をパターニングする。その結果、図５に示すように、画素ＴＦＴ部には、第３のコンタクトホール８ａを介してドレイン電極６ｄに電気的に接続する画素電極９ａが形成される。静電気対策配線部ではＩＴＯ膜９が完全に除去される。端子部では、コンタクトホール８ｃを介して第２のパッド下配線６ｃに電気的に接続するＩＴＯ膜からなるパッド９ｃが形成される。
【００６０】
また、本形態では、ＩＴＯ膜９をパターニングした際には、静電気対策配線部の側で短絡用配線３ｂの切断予定部分が切断され、この切断部によって各配線が分離される。このように製造工程の最終工程で短絡用配線３ｂを切断するので、それ以前の多くの工程で発生する静電気に対して有効である。
【００６１】
［本形態の主な効果］
以上説明したように、本形態ではデータ線駆動回路６０および走査線駆動回路７０の各々に向けて複数の８０、８１、８２・・・からそれぞれ引き回された信号配線７４、７５（配線６ｅ）を第１の短絡用配線９１（短絡用配線６ｂ）で電気的に接続した状態で各工程を行う。従って、静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷を第１の短絡用配線９１を介して基板外周側に拡散させるので、過剰な電流がデータ線駆動回路６０および走査線駆動回路７０に突発的に流れない。それ故、データ線駆動回路６０および走査線駆動回路７０を保護することができる。また、走査線２０の各々に電気的に接続する第２の短絡用配線９２（短絡用配線６ｂ）を利用して過剰な電流が走査線２０に突発的に流れることを防止するので、走査線２０や画素部１１を保護することができる。さらに、データ線３０（配線６ｅ）の各々に電気的に接続する第３の短絡用配線９３（短絡用配線６ｂ）を利用して過剰な電流がデータ線３０に突発的に流れることを防止するので、データ線３０、サンプルホールド回路Ｓ／Ｈ、および画素部１１を保護することができる。
【００６２】
しかも、短絡用配線３ｂを走査線２０などと同時に形成し、第１の層間絶縁膜４に第１および第２のコンクタクトホール４ａ、４ｄを形成する際に切断用孔４ｂを同時に形成し、さらに第２の層間絶縁膜７に第３のコンクタクトホール８ａを形成する際に切断用孔８ｂを形成する。それ故、画素電極９ａとドレイン領域１ｅとをドレイン電極６ｄを中継して電気的に接続する場合でも、ＴＦＴを製造していく工程の中で第１および第２の層間絶縁膜４、７から短絡用配線３ｂを露出させ、切断することができる。また、第２の層間絶縁膜７として、ポリシラザンを利用した絶縁膜７１を用いるので、画素電極９ａとドレイン領域１ｅとをドレイン電極６ｄを介して電気的に接続した場合でも、ドレイン電極６ｄに起因する凹凸を平坦化することができる。それ故、液晶の配向を適正に制御できる。
【００６３】
また、ポリシラザンを用いた絶縁膜７１によれば、凹凸を平坦化する分、凸部では極めて薄く形成されることになる。従って、この薄い部分ではクラックが発生しやくすく、かつ、上下の電極間に高容量の寄生容量が形成されることになるが、本形態では、ポリシラザンを用いた絶縁膜７１の表面にＣＶＤ法により形成した絶縁膜７２を積層するので、このような問題点を解消することができる。また、ＣＶＤ法により形成した絶縁膜７２は、ポリシラザンを用いた絶縁膜７１よりエッチングレートが小さいので、ＣＶＤ法により形成した絶縁膜７２を、ポリシラザンを用いた絶縁膜７１より上層に形成してコンタクトホール８ａ、８ｃを形成すると、ＣＶＤ法により形成した絶縁膜７２の側にはテーパ孔が形成される。従って、このコンタクトホール８ａ、８ｃを介して電気的な接続を行えば、段差切れなどが発生しないので、信頼性が向上するという利点もある。
【００６４】
さらにまた、端子８０、８１、８２・・・は、タンタル膜からなる第１のパッド下配線３ｃ、その表面を覆う第１の層間絶縁膜４、この第１の層間絶縁膜４のコンタクトホール４ｃを介して第１のパッド下配線３ｃに電気的に接続するアルミニウム膜からなる第２のパッド下配線６ｃをこの順に積み上げた構造を有し、この第２のパッド下配線６ｃには、第２の層間絶縁膜７のコンタクトホール８ｃを介してＩＴＯ膜からなるパッド９ｃが接続している。従って、パッド９ｃを硬いＩＴＯ膜から構成するといっても、第１の層間絶縁膜４および第２の層間絶縁膜７を貫通するような深いコンタクトホールを介してパッド９ｃと第１のパッド下配線３ｃとを接続する必要がないので、パッド９ｃと第１のパッド下配線３ｃとの電気的な接続部分の信頼性が高い。しかも、第２の層間絶縁膜７は、ポリシラザンを用いた絶縁膜７１で平坦化を行っているので、パッド９ｃを平坦な面に形成できる。しかも、このような構造を有する端子８０、８１、８２・・・も、ＴＦＴを製造していく工程の中で作り込むことができるので、製造工程数が増えることはない。
【００６５】
［その他の実施形態］
なお、実施の形態１では、第１、第２、および第３の短絡用配線９１、９２、９３をそれぞれ信号配線７４、７５、走査線２０、およびデータ線３０に接続したが、データ線駆動回路６０および走査線駆動回路７０を駆動するための複数の信号を供給するために複数の端子６ｃ（８０、８１、８２・・・）からそれぞれ引き回された複数の信号配線のうち、静電保護回路６５、７５よりも端子６ｃ（８０、８１、８２・・・）側に位置する信号配線７４、７５のみに対して第１の短絡用配線９１を形成してもよい。また、第３の短絡用配線９３を省略して、データ線駆動回路６０および走査線駆動回路７０の各々に向けて複数の端子（８０、８１、８２・・・）からそれぞれ引き回された信号配線７４、７５、および走査線２０に対してのみ、第１の短絡用配線９１および第２の短絡用配線９２を形成してもよいなど、いずれの形態で短絡用配線を構成した場合でも、本発明を適用することができる。
【００６６】
なお、本発明は上記実施例に限定されることなく、本発明の要旨の範囲内で種々変形した形態で実施が可能である。たとえば、本発明は上述の各種の液晶表示装置に限らず、エレクトロルミネッセンス（ＥＬ）表示装置、プラズマ表示装置にも適用できるものである。
【００６７】
【発明の効果】
以上説明したように、本発明に係るアクティブマトリクス基板の製造方法では、信号配線、走査線、またはデータ線などを短絡用配線で電気的に接続した状態で各工程を行うので、静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷を短絡用配線を介して基板外周側に拡散させるので、過剰な電流がデータ線駆動回路および走査線駆動回路に突発的に流れない。それ故、データ線駆動回路および走査線駆動回路を保護することができる。また、短絡用配線を走査線と同時に形成し、第１の切断用孔を第１および第２のコンクタクトホールと同時に形成し、第２の切断用孔を第３のコンクタクトホールと同時に形成するなど、画素電極とドレイン領域とをドレイン電極を中継して電気的に接続した場合でも、工程数を増やすことなく、第１および第２の層間絶縁膜から短絡用配線を露出させることができる。また、第２の層間絶縁膜として、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜を用いるので、画素電極とドレイン領域とをドレイン電極を介して電気的に接続した場合でも、ドレイン電極に起因する凹凸を平坦化することもできる。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）はそれぞれ、液晶表示装置に用いた液晶パネルの平面図および断面図である。
【図２】図１に示す液晶表示パネルに用いたアクティブマトリクス基板のブロック図である。
【図３】図２に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。
【図４】図２に示すアクティブマトリクス基板の画素の等価回路図である。
【図５】（Ａ）、（Ｂ）はそれぞれ、図３の画素ＴＦＴ部のＡ−Ａ′線、図７の静電静電気対策部のＢ−Ｂ′線、図６の端子部のＣ−Ｃ′線における断面図、およびそれらの一部を拡大して示す断面図である。
【図６】図２に示すアクティブマトリクス基板の端子の構造を示す平面図である。
【図７】図２に示すアクティブマトリクス基板における信号配線と短絡用配線との接続構造を示す平面図である。
【図８】図２に示すアクティブマトリクス基板に構成した静電保護回路の回路図である。
【図９】図２に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１０】図９に示す工程に続いて行う各工程の工程断面図である。
【図１１】図１０に示す工程に続いて行う各工程の工程断面図である。
【符号の説明】
２ゲート絶縁膜
３ａゲート電極
３ｂ短絡用配線
３ｃ第１のパッド下配線
４第１の層間絶縁膜
４ａ第１のコンタクトホール
４ｂ切断用孔（第１の切断用孔）
４ｄ第２のコンタクトホール
５ｂ、８ｂ切断用孔
６ｃ第２のパッド下配線
６ｄドレイン電極
７第２の層間絶縁膜
８ａ第３のコンタクトホール
８ｂ切断用孔（第２の切断用孔）
８ｃ端子部のコンタクトホール
９ａ画素電極
９ｃパッド
１１画素部（画面表示領域）
２０走査線
３０データ線
５０ＴＦＴ
６０データ線駆動回路
６５、７５静電保護回路
６６保護抵抗
７０走査線駆動回路
７１ポリシラザンを用いた絶縁膜
７２ＣＶＤ法で形成した絶縁膜
７４、７５信号配線
８０、８１、８２端子
９１第１の短絡用配線
９２第２の短絡用配線
９３第３の短絡用配線
ＡＭアクティブマトリクス基板（ＴＦＴ基板）
ＭＭマザー基板[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a manufacturing method of an active matrix substrate with a built-in drive circuit, an active matrix substrate manufactured by this manufacturing method, and a display device. More specifically, the present invention relates to a technique for protecting a drive circuit and the like from static electricity generated in the process of manufacturing an active matrix substrate and charges accumulated on the surface of an insulating substrate.
[0002]
[Prior art]
Among active matrix substrates used in liquid crystal display devices, those with a built-in drive circuit include a plurality of pixel electrodes (or, corresponding to the intersections of a plurality of scanning lines and a plurality of data lines arranged on an insulating substrate). Pixel)), and a region where these pixels are formed is a pixel portion. Each pixel is formed with a pixel switching thin film transistor (hereinafter referred to as TFT) connected to the scanning line and the data line. A data line driving circuit unit that supplies an image signal to each of a plurality of data lines and a scanning line driving circuit unit that supplies a scanning signal to each of the plurality of scanning lines are provided in an outer region of the pixel portion on the insulating substrate. It is configured.
[0003]
In the active matrix substrate having such a configuration, the TFT is formed using a semiconductor process. When performing these steps, since an insulating substrate is used as the base of the active matrix substrate, problems due to static electricity or the like are likely to occur. Therefore, conventionally, a process of forming a scanning line is used to form a short-circuit wiring that is electrically connected to the scanning line and the like. Is diffused to the outer peripheral side of the substrate through the short-circuit wiring so that the TFT or the like is not destroyed by an unexpected excessive current. However, since the short-circuiting wiring is not required after the manufacture of the active matrix substrate is completed, the short-circuiting wiring is predetermined through the cutting hole by forming a cutting hole in the interlayer insulating film covering the short-circuiting wiring. Cut at a position (part to be cut) to electrically separate the short-circuit wiring and the scanning line.
[0004]
[Problems to be solved by the invention]
In the active matrix substrate, from the viewpoint of improving the connectivity of the pixel electrode to the drain region of the TFT, the drain electrode formed on the surface of the first interlayer insulating film is not directly connected to the pixel electrode and the drain region. The pixel electrode may be electrically connected to the drain region by relay.
[0005]
To configure in this way, first, after forming a contact hole in the first interlayer insulating film covering the drain region, a drain electrode is formed. Next, a second interlayer insulating film is formed on the surface of the drain electrode, a contact hole is formed in the second interlayer insulating film, and then a pixel electrode is formed. Accordingly, the short-circuit wiring is also covered with the first interlayer insulating film and the second interlayer insulating film. However, if a drain electrode is interposed between the first interlayer insulating film and the second interlayer insulating film on the TFT side, a contact hole that penetrates the first and second interlayer insulating films at once is not formed. Therefore, there is a problem in that a cutting hole that exposes the short-circuit wiring for cutting cannot be formed.
[0006]
In addition, when a drain electrode is formed on the surface of the first interlayer insulating film, unevenness is formed accordingly, and there is a problem that the alignment of the liquid crystal is disturbed.
[0007]
In view of the above problems, in the present invention, even when the pixel electrode and the drain region are electrically connected via the drain electrode, the first and second interlayer insulating films are short-circuited without increasing the number of processes. The present invention provides an active matrix substrate manufacturing method capable of exposing wiring for wiring and flattening unevenness caused by a drain electrode, an active matrix substrate manufactured by this manufacturing method, and a liquid crystal display device is there.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, in the present invention, a pixel switching thin film transistor connected to a scan line and a data line, a pixel electrode connected to the thin film transistor, and a scan that outputs a signal to the scan line and the data line. A thin film transistor including a line driver circuit and a data line driver circuit; and a plurality of signal wirings for supplying signals to the driver circuit. The thin film transistor includes the gate electrode and the first contact hole of the first interlayer insulating film. A source region electrically connected to the data line; and a drain region electrically connected to the drain electrode through the second contact hole of the first interlayer insulating film, the drain electrode including the first region Actively connected to the pixel electrode through a third contact hole of a second interlayer insulating film formed on the upper layer side of one interlayer insulating film In Torikusu method of manufacturing a substrate,
A step of forming a short-circuit wiring for electrically connecting at least one of the scanning lines and the data lines; and a first cutting hole for exposing the short-circuit wiring to the first interlayer insulating film Forming the second interlayer insulating film using an insulating film obtained by baking a coating film of perhydropolysilazane or a composition containing the same, and forming the first interlayer insulating film on the first interlayer insulating film. Forming a second cutting hole at a position overlapping with the cutting hole to expose the shorting wiring, and the shorting wiring through the first cutting hole and the second cutting hole. And a step of cutting.
[0009]
In the present invention, a signal wiring, a scanning line, a data line, etc. respectively routed from a plurality of terminals for supplying a plurality of signals necessary for driving the data line driving circuit and the scanning line driving circuit are short-circuited. Each step is performed in a state of being electrically connected by wiring. Therefore, even if static electricity is generated or charges are accumulated on the surface of the insulating substrate, such charges are diffused to the outer peripheral side of the substrate through the short-circuit wiring, so that excessive current is generated in the data line driving circuit and the scanning line driving circuit. It does not flow suddenly. Therefore, the data line driving circuit and the scanning line driving circuit can be protected. In addition, a short-circuit wiring and a cutting hole are formed by using a contact hole formation or patterning process performed in the TFT formation process. That is, a short-circuit wiring is formed together with the scanning line and the gate electrode, a first cutting hole is formed together with the first and second contact holes, and a second cutting hole is formed together with the third contact hole. A hole is formed to expose a portion to be cut of the short-circuit wiring. Therefore, even when the pixel electrode and the drain region are electrically connected via the drain electrode, the short-circuit wiring is exposed from the first and second interlayer insulating films in the process of manufacturing the TFT. Since it can be cut, the number of steps does not increase. Further, even if the drain electrode is formed on the surface of the first interlayer insulating film in order to electrically connect the pixel electrode and the drain region through the drain electrode, the second interlayer insulating film can be planarized. Since an insulating film (an insulating film obtained by baking a coating film of perhydropolysilazane or a composition containing the same) formed from a suitable liquid coating film is used, unevenness caused by the drain electrode can be planarized. Therefore, there is an advantage that the alignment state of the liquid crystal can be appropriately controlled.
[0010]
In the present invention, in the step of forming the second interlayer insulating film, an insulating film obtained by baking a coating film of perhydropolysilazane or a composition containing the same, an insulating film formed on the surface of the insulating film by a CVD method, The second interlayer insulating film is preferably formed using The coating film of perhydropolysilazane or a composition containing the same (hereinafter simply referred to as polysilazane) is formed to be extremely thin at the convex portions as the irregularities are flattened. Therefore, the coating film of polysilazane is easy to generate a crack at a step portion where stress is concentrated, and a high capacitance parasitic capacitance is formed between the upper and lower electrodes. Such a problem can be solved by laminating an insulating film formed by the CVD method on the surface. In addition, an insulating film formed by a CVD method can be selected to some extent by changing the formation conditions. For example, if the gate insulating film is denser and has a higher breakdown voltage, and the first interlayer insulating film is a film having the characteristics of low stress and good step coverage, the formation conditions (deposition conditions) can be changed. Obtainable. The necessary conditions here are that the stress is smaller than that of the polysilazane insulating film and the etching rate is lower. If an insulating film having such characteristics is formed above the insulating film using polysilazane, a contact hole having an upward slope is formed on the side of the insulating film formed by the CVD method when the contact hole is formed. Is done. Therefore, if electrical connection is made through this contact hole, there is an advantage that reliability is improved because no step breakage occurs.
[0011]
A step of forming a short-circuit wiring for electrically connecting at least one of the scan lines and the data lines simultaneously with the scan lines, or cutting the short-circuit wiring in the first interlayer insulating film; Forming a first cutting hole for exposing a predetermined portion at the same time as the first and second contact holes, and further forming a first cutting hole at a position overlapping the first cutting hole in the second interlayer insulating film; A step of forming two cutting holes simultaneously with the third contact hole to expose a portion to be cut of the short-circuit wiring can be used.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings.
[0013]
[Configuration of LCD panel]
1A and 1B are a plan view and a cross-sectional view, respectively, of a liquid crystal panel used in a liquid crystal display device.
[0014]
As shown in FIGS. 1A and 1B, in the liquid crystal display device, the active matrix substrate AM is bonded to the counter substrate OP in a state in which a predetermined cell gap is secured by the seal layer 110 and the liquid crystal display panel LP. Configure. Here, since the seal layer 110 is partially interrupted, the liquid crystal 120 is sealed inside the seal layer 110 from there, and then sealed with the sealant 130. In this state, the counter substrate OP is smaller than the active matrix substrate AM, and various terminals 80, 81, 82... Described later, the scanning line driving circuit 60, and the data line driving circuit 70 with respect to the protruding portion of the active matrix substrate AM. Form. Therefore, the various terminals 80, 81, 82..., The scanning line driving circuit 60 and the data line driving circuit 70 are located outside the counter substrate OP.
[0015]
Here, as an example, the counter substrate OP is formed to be smaller than the active matrix substrate AM, but a substrate having the same size may be used. In that case, the seal layer 110 is formed in a region overlapping with the driving circuit.
[0016]
[Overall configuration of active matrix substrate]
FIG. 2 is a block diagram schematically showing the configuration of an active matrix substrate with a built-in drive circuit used in a liquid crystal display panel, and FIG. 3 is a plan view showing an enlarged corner portion of a pixel portion of the active matrix substrate. is there.
[0017]
As shown in FIG. 2, in the active matrix substrate AM with a built-in driving circuit used in the liquid crystal display device of this embodiment, a plurality of scanning lines 20 and a plurality of data lines 30 are connected to each other on the insulating substrate 10. The pixels 40 are configured in a matrix. The scanning line 20 is composed of a tantalum film, an aluminum film, an aluminum alloy film, and the like, and the data line 30 is composed of an aluminum film, an aluminum alloy film, or the like, and each is a single layer or a stacked layer. A region where these pixels 40 are formed is a pixel portion 11 (screen display region).
[0018]
In the outer region (peripheral portion) of the pixel unit 11 on the insulating substrate 10, a data line driving circuit unit 60 that supplies an image signal to each of the plurality of data lines 30 is configured. Further, a scanning line driving circuit unit 70 that supplies a scanning signal for pixel selection to each scanning line 20 is configured at each of both ends of the scanning line 20.
[0019]
In the data line driving circuit section 60, an X-side shift register circuit, a sample hold circuit S / H including a TFT as an analog switch that operates based on a signal output from the X-side shift register circuit, is developed in six phases. Six image signal lines video corresponding to the image signals VD1 to VD6 are configured. In this example, the data line driving circuit 60 is configured such that the X-side shift register circuit is configured in four phases, and the start signal DX, the clock signals CLX1 to CLX4, and the inverted clock signal CLX1 bar are externally connected via terminals. ... CLX4 bar is supplied to the X-side shift register circuit, and the data line driving circuit 60 is driven by these signals. Accordingly, in the sample hold circuit S / H, each TFT operates based on the signal output from the X-side shift register circuit, and the image signals VD1 to VD6 supplied via the image signal line video are output at a predetermined timing. Thus, the data line 30 can be taken in and supplied to each pixel 40. On the other hand, the scanning line driving circuit unit 70 is supplied with a start signal DY, a clock signal CLY, and an inverted clock signal CLY bar from the outside via terminals, and the scanning line driving circuit 70 is driven by these signals.
[0020]
In the active matrix substrate AM of this embodiment, among the side portions of the insulating substrate 10, constant power sources VDDX, VSSX, VDDY, VSSY, modulated image signals (image signals VD 1 to VD 6) are provided on the side portion on the data line driving circuit 60 side. A large number of terminals 80, 81, 82... Made of a metal film such as an aluminum film, a metal silicide film, or an ITO film are input to which various drive signals are input. 82,..., A plurality of signal wirings 74, 75 made of a low-resistance metal film such as an aluminum film for driving the scanning line driving circuit 60 and the data line driving circuit 70 are respectively routed. In addition, electrostatic protection circuits 65 and 75, which will be described later, are formed at intermediate positions of the signal wirings 74 and 75, respectively. In the active matrix substrate AM and the counter substrate (not shown), the counter electrode potential LCCOM input from the outside is supplied to the counter substrate by the vertical conductive material.
[0021]
[Pixel and TFT structure]
FIG. 3 is an enlarged plan view showing a corner portion of the pixel portion of the active matrix substrate shown in FIG. FIG. 4 is an equivalent circuit diagram of a pixel of the active matrix substrate shown in FIG. 5A and 5B are respectively taken along line AA ′ of the pixel TFT portion of FIG. 3, line BB ′ of the static electricity countermeasure portion of FIG. 7, and line CC ′ of the terminal portion of FIG. It is sectional drawing and sectional drawing which expands and shows some of them.
[0022]
As can be seen from FIGS. 3 and 4, a pixel switching TFT 50 connected to the scanning line 20 and the data line 30 is formed in the pixel 40. A capacitor line 71 is also formed toward each pixel 40.
[0023]
As shown in FIGS. 5A and 5B, the TFT 50 includes a gate electrode 3 a formed simultaneously with the scanning line 20 and a source electrode 6 a as a part of the data line 30 formed of the first interlayer insulating film 4. The source regions 1b and 1d that are electrically connected via the first contact hole 4a and the drain electrode 6d composed of an aluminum film or the like formed simultaneously with the data line 30 are formed in the second interlayer insulating film 4. The drain regions 1c and 1e are electrically connected through the contact hole 4d. Further, a second interlayer insulating film 7 is formed on the upper layer side of the first interlayer insulating film 4, and through the third contact hole 8a formed in the second interlayer insulating film 7, The pixel electrode 9a is electrically connected to the drain electrode 6d.
[0024]
[Structure of second interlayer insulating film]
In this embodiment, the second interlayer insulating film 7 includes an insulating film 71 obtained by baking a coating film of perhydropolysilazane or a composition containing the same, and a thickness of about 500 angstroms to about 15000 angstroms formed by a CVD method or the like. It has a two-layer structure with an insulating film 72 made of a silicon oxide film.
[0025]
Here, perhydropolysilazane is a kind of inorganic polysilazane, and is a coating type coating material that is converted into a silicon oxide film by baking in the atmosphere. For example, polysilazane manufactured by Tonen Corporation is-(SiH ₂ It is an inorganic polymer having NH)-as a unit, and is soluble in an organic solvent such as xylene. Therefore, after applying an organic solvent solution of this inorganic polymer (for example, 20% xylene solution) as a coating solution by spin coating (for example, 2000 lrpm, 20 seconds), and baking in the air at a temperature of 450 ° C., moisture and A dense amorphous silicon oxide film equivalent to or better than a silicon oxide film formed by a CVD method by reacting with oxygen can be obtained. Therefore, the insulating film 71 (silicon oxide film) formed by this method can be used as an interlayer insulating film, and can flatten unevenness caused by the drain electrode 6d. Therefore, it is possible to prevent the alignment state of the liquid crystal from being disturbed due to the unevenness.
[0026]
In the second interlayer insulating film 7, an insulating film 72 formed by a CVD method or the like is laminated on the surface of an insulating film 71 obtained by baking a coating film of perhydropolysilazane or a composition containing the same. The etching rates are different between the insulating films 71 and 72. That is, the insulating film 72 has a lower etching rate than the insulating film 71. Therefore, the second contact hole 8a formed in the second interlayer insulating film 7 is formed into a contact hole 71a close to a straight hole formed in the insulating film 71 having a high etching rate and an insulating film 72 having a low etching rate. The contact hole 71a is a tapered hole formed. Accordingly, the pixel electrode 9a is reliably electrically connected to the drain electrode 6d without causing a step break in the second contact hole 8a.
[0027]
[Terminal structure]
As shown in FIG. 6 and FIGS. 5A and 5B, the terminals 80, 81, 82... Are the first underpad wiring 3c, the first interlayer insulating film 4 covering the surface thereof, A second under-pad wiring 6c that is electrically connected to the first under-pad wiring 3c through the contact hole 4c of the first interlayer insulating film 4 in this order; A pad 9 c is connected to 6 c through a contact hole 8 c in the second interlayer insulating film 7. Here, the first under-pad wiring 3 c is a tantalum film formed simultaneously with the scanning line 20 and the gate electrode 3 a between the gate insulating film 2 and the first interlayer insulating film 4. The second under-pad wiring 6 c is an aluminum film formed simultaneously with the data line 30 between the first interlayer insulating film 4 and the second interlayer insulating film 7. The pad 9 c is an ITO film formed on the surface of the second interlayer insulating film 7 at the same time as the pixel electrode 9 a. Therefore, even if the pad 9c is made of a hard ITO film, the first inter-layer insulating film 4 and the second inter-layer insulating film 7 have the second under-pad wiring 6c made of an aluminum film in the middle. There is no need to connect the pad 9c and the first under-pad wiring 3c through a deep contact hole that penetrates through. Therefore, the reliability of the electrical connection portion between the pad 9c and the first lower pad wiring 3c is high.
[0028]
Also here, the second interlayer insulating film 7 has a two-layer structure of an insulating film 71 obtained by baking a coating film of perhydropolysilazane or a composition containing the same and an insulating film 72 formed by a CVD method or the like. Therefore, the contact hole 8c is composed of a contact hole 71c close to a straight hole formed in the insulating film 71 having a high etching rate and a tapered hole contact hole 72c formed in the insulating film 72 having a low etching rate. . Therefore, the pad 9c is reliably electrically connected to the second lower pad wiring 6c without causing a step break.
[0029]
Further, the first under-pad wiring 3c made of a tantalum film, the first interlayer insulating film 4, and the second under-pad wiring 6c made of an aluminum film are stacked in this order, and the second under-pad wiring 6c is connected to the second under-pad wiring 6c. Even in the terminal structure in which the pad 9c is connected to the contact hole 8c of the interlayer insulating film 7, since the second interlayer insulating film 7 is flattened by the insulating film 71 using polysilazane, the pad 9c is flattened. Can be formed. Therefore, a flexible wiring board or the like can be connected to the pad 9c (terminal) with high reliability.
[0030]
[Countermeasure against static electricity]
In the active matrix substrate AM having such a configuration, the TFT 50, various wirings, the scanning line driving circuit unit 70, and the data line driving circuit 60 are formed using a semiconductor process. Here, since the insulating substrate 10 is used for the active matrix substrate AM, problems due to static electricity or the like are likely to occur. Therefore, in this embodiment, the following countermeasures against static electricity are taken.
[0031]
First, in this embodiment, as shown in FIG. 2, the first short-circuit wiring 91 that is electrically connected to all the signal wirings 74 and 75 by using the step of forming the scanning line 20 and the gate electrode of the TFT 50. Is formed. Also, the second short-circuit wiring 92 that is electrically connected to all the scanning lines 20 is formed by using the process of forming the scanning lines 20 and the gate electrodes of the TFTs 50. Further, a third short-circuit wiring 93 that is electrically connected to all the data lines 30 is formed by using the step of forming the scanning line 20 and the gate electrode of the TFT 50.
[0032]
Here, the first, second, and third short-circuit wirings 91, 92, and 93 are collectively connected to the gate insulating film 2 and the first interlayer insulating film 4 together with the scanning line 20 and the gate electrode of the TFT 50. It is a tantalum film formed between the layers. On the other hand, the signal wirings 74 and 75 and the data line 30 are aluminum films formed between the first interlayer insulating film 4 and the second interlayer insulating film 7. Therefore, the first and third short-circuit wirings 91 and 93 are located between different layers from the signal wirings 74 and 75 and the data line 30 made of an aluminum film.
[0033]
Therefore, as shown in FIGS. 7 and 5A, the first and third short-circuit wirings 91 and 93 and the wiring 6e (the signal wirings 74 and 75 and the data line 30) are connected to the first interlayer. Electrical connection is made through a contact hole 4 e formed in the insulating film 4.
[0034]
When the first, second, and third short-circuit wirings 91, 92, 93 are thus connected to the signal wirings 74, 75, the scanning line 20, and the data line 30, respectively, these wiring structures Even if static electricity or the like is generated in a process performed after the formation of, this charge is diffused to the outer peripheral side of the substrate through the first, second, and third short-circuiting wires 91, 92, 93, and suddenly occurs. Since an excessive current does not flow to the scanning line 20, the pixel unit 11, the scanning line driving circuit unit 70, the sample hold circuit S / H, and the data line driving circuit 60, all these parts can be protected from static electricity. .
[0035]
However, the first, second, and third short-circuit wirings 91, 92, and 93 are not necessary after the manufacturing process of the active matrix substrate AM is completed, and will be described in detail later. 5A and 5B, a cutting hole 8b is formed in the first interlayer insulating film 4 and the second interlayer insulating film 7, and the cutting hole 8b is formed at the position marked with The wiring is cut by etching the shorting wiring 3b (first, second, and third shorting wirings 91, 92, 93). Therefore, in FIG. 2, until the middle of the manufacturing process, the first, second, and third short-circuit wirings 91, 92, 93 are connected to the signal wirings 74, 75, the scanning line 20, and the data line 30, respectively. However, after the etching through the cutting hole, each of the signal wirings 74 and 75, the scanning line 20, and the data line 30 is electrically separated. As a result, in the active matrix substrate AM, after the first, second, and third short-circuiting wires 91, 92, 93 are cut, electrical characteristics inspection and operation after manufacturing the liquid crystal display device are performed. There is no hindrance.
[0036]
Here, the short-circuit wiring 3b (first, second, and third short-circuit wirings 91, 92, 93) is exposed and cut from the first interlayer insulating film 4 and the second interlayer insulating film 7. Therefore, the first interlayer insulating film 4 is provided with a cutting hole 4b (first connecting hole) in a portion corresponding to the shorting wiring 3b, and the second interlayer insulating film 7 has a shorting wiring. A cutting hole 8b (second cutting hole) is formed in a portion corresponding to 3b. The cutting hole 8b is formed with a larger inner diameter than the cutting hole 4b at a position overlapping the cutting hole 4b. Also here, the second interlayer insulating film 7 has a two-layer structure of an insulating film 71 obtained by baking a coating film of perhydropolysilazane or a composition containing the same and an insulating film 72 formed by a CVD method or the like. Therefore, the cutting hole 8b is composed of a cutting hole 71b close to a straight hole formed in the insulating film 71 having a high etching rate and a tapered cutting hole 72b formed in the insulating film 72 having a low etching rate. Has been.
[0037]
[Electrostatic protection circuit]
Various circuits can be used as the electrostatic protection circuits 65 and 75 shown in FIG. 2, but in the case shown in FIG. 8, a protection resistor 66, a P-channel TFT 67 and an N-channel TFT 68 arranged in a push-pull arrangement are provided. A diode is formed between each positive power supply VDD and negative power supply VSS. In this embodiment, the first short-circuit wiring 91 is always connected to the signal wiring 74 (or 75) between the terminal 80 (or 81, 82) and the protective resistor 66. If the static electricity entered from the terminal 80 (or 81, 82) or the first short-circuit wiring 91 does not pass through the protective resistor 66 and the static electricity protection circuit 65 (or 75), the data line driving circuit 60 and the scanning line driving circuit 70 are used. Not reach. With this configuration, static electricity is reliably absorbed by the static electricity protection circuit 65 (or 75), and the data line driving circuit 60 and the scanning line driving circuit 70 can be reliably protected.
[0038]
[Method of manufacturing active matrix substrate AM]
A method of manufacturing the active matrix substrate AM while taking such electrostatic protection measures will be described with reference to FIGS. These drawings are process cross-sectional views showing a method of manufacturing the active matrix substrate AM of this embodiment, and in any of the figures, a cross-section along the line AA ′ of FIG. ), The cross section taken along the line BB 'in FIG. 7 (the cross section of the anti-static wiring section where the short-circuit wiring is cut (the section marked with “x” in FIG. 1)), and the right side section FIG. 7 shows a cross section taken along the line CC ′ of FIG. 6 (a cross section of a terminal portion where terminals 80, 81, 82... Are formed).
[0039]
First, as shown in FIG. 9A, a base protective film (not shown) formed directly on the surface of a transparent insulating substrate 10 made of glass substrate, for example, non-crisp glass or quartz, or on the surface of the insulating substrate 10. 9), a semiconductor film 1 made of a polysilicon film having a thickness of about 200 angstroms to about 2000 angstroms, preferably about 1000 angstroms, is formed on the entire surface by a low pressure CVD method or the like, as shown in FIG. Then, it is patterned using a photolithography technique, and an island-shaped semiconductor film 1a (active layer) is formed on the pixel TFT portion side. On the other hand, the semiconductor film 1 is completely removed on the static electricity countermeasure wiring part and the terminal part side. The semiconductor film is formed by depositing an amorphous silicon film and then subjecting it to thermal annealing at a temperature of 500 ° C. to 700 ° C. for 1 hour to 72 hours, preferably 4 hours to 6 hours to form a polysilicon film. Alternatively, a method may be used in which after depositing a polysilicon film, silicon is implanted to make it amorphous, and then recrystallized by thermal annealing to form a polysilicon film.
[0040]
Next, as shown in FIG. 9C, a gate oxide film 2 made of a silicon oxide film having a thickness of about 500 angstroms to about 1500 angstroms is formed on the surface of the semiconductor film 1a by a CVD method or the like. Alternatively, after forming a thermal oxide film of about 50 angstroms to about 1000 angstroms, preferably 300 angstroms, a silicon oxide film is deposited on the entire surface by a CVD method or the like by about 100 angstroms to about 1000 angstroms, preferably 500 angstroms. The insulating film 2 may be formed. Further, a silicon nitride film may be used as the gate insulating film 2.
[0041]
Next, as shown in FIG. 9D, after a tantalum film 3 for forming a gate electrode or the like is formed on the entire surface of the insulating substrate 10, the tantalum film 3 is formed using a photolithography technique as shown in FIG. As shown in FIG. 4, patterning is performed to form the gate electrode 3a on the pixel TFT portion side. On the other hand, a tantalum film is short-circuited with wiring 3b (corresponding to the first, second, and third short-circuiting wirings 91, 92, and 93) on the static electricity countermeasure wiring section and the terminal section. The terminals 80, 81, 82... Are left as the first under-pad wiring 3c.
[0042]
Next, as shown in FIG. 9F, on the side of the pixel TFT portion and the N-channel TFT portion of the drive circuit, about 0.1 × 10 6 using the gate electrode 3a as a mask ¹³ / Cm ² ~ About 10 × 10 ¹³ / Cm ² A low concentration source region 1b and a low concentration drain region 1c are formed on the pixel TFT portion side in a self-aligned manner with respect to the gate electrode 3a. Form. Here, since it is located directly under the gate electrode 3a, the portion where the impurity ions are not introduced becomes the channel region as it is in the semiconductor film 1a.
[0043]
Next, as shown in FIG. 10A, in the pixel TFT portion, a resist mask RM1 wider than the gate electrode 3a is formed, and high-concentration impurity ions (phosphorus ions) are about 0.1 × 10 × 10. ¹⁵ / Cm ² ~ About 10 × 10 ¹⁵ / Cm ² Then, a high concentration source region 1d and drain region 1e are formed.
[0044]
Instead of these impurity introduction steps, a high concentration impurity (phosphorus ion) is implanted in a state where a resist mask RM1 wider than the gate electrode 3a is formed without implanting a low concentration impurity, and a source region having an offset structure and A drain region may be formed. Needless to say, a high concentration impurity (phosphorus ion) may be implanted on the gate electrode 3a to form a source region and a drain region having a self-aligned structure.
[0045]
Although not shown, in order to form a P-channel TFT portion of the peripheral drive circuit, the pixel portion and the N-channel TFT portion are covered and protected with a resist, and the gate electrode is used as a mask to provide about 0.1 × 10 × 10. ¹⁵ / Cm ² ~ About 10 × 10 ¹⁵ / Cm ² By implanting boron ions at a dose of P, source / drain regions of the P channel are formed in a self-aligned manner. As in the formation of the N-channel TFT portion, the gate electrode is used as a mask and about 0.1 × 10 ¹³ / Cm ² ~ About 10 × 10 ¹³ / Cm ² After introducing a low concentration impurity (boron ion) at a dose of a low concentration region in the polysilicon film, a mask wider than the gate electrode is formed to form a high concentration impurity (boron ion). About 0.1 × 10 ¹⁵ / Cm ² ~ About 10 × 10 ¹⁵ / Cm ² The source region and drain region of the LDD structure (lightly doped drain structure) may be formed by implanting with a dose amount of Alternatively, a source region and a drain region having an offset structure may be formed by implanting high concentration impurities (phosphorus ions) in a state where a mask wider than the gate electrode is formed without implanting low concentration impurities. By these ion implantation processes, CMOS can be realized, and the peripheral drive circuit can be built in the same substrate.
[0046]
Next, as shown in FIG. 10B, a silicon oxide film or an NSG film (including boron and phosphorus) is formed on the surface side of the gate electrode 3a, the short-circuit wiring 3b, and the first under-pad wiring 3c by a CVD method or the like. A first interlayer insulating film 4 made of a non-silicate glass film is formed with a film thickness of about 3000 angstroms to 15000 angstroms.
[0047]
Next, a resist mask RM2 for forming a contact hole or a cutting hole is formed in the first interlayer insulating film 4 by using a photolithography technique.
[0048]
Next, as shown in FIG. 10C, the portion corresponding to the source region 1d and the drain region 1e in the first interlayer insulating film 4 on the pixel TFT portion side, and the first on the static electricity countermeasure wiring portion side. Part of the interlayer insulating film 4 corresponding to each short-circuit wiring 3b, and on the terminal portion side, a portion of the first interlayer insulating film 4 corresponding to the first under-pad wiring 3c is contact hole. 4a, 4c, 4d, 4e and a cutting hole 4b are formed, respectively. As a result, the portion to be cut of the short-circuit wiring 3b is exposed on the static electricity countermeasure wiring portion side. Then, the resist mask RM2 is removed.
[0049]
Next, as shown in FIG. 10D, an aluminum film 6 for forming a source electrode or the like is formed on the surface side of the first interlayer insulating film 4 by sputtering or the like.
[0050]
Next, a resist mask RM3 for patterning the aluminum film 6 is formed using a photolithography technique.
[0051]
Next, as shown in FIG. 10E, the aluminum film 6 is patterned, and in the pixel TFT portion, it is electrically connected to the source region 1a through the first contact hole 4a as a part of the data line 30. A source electrode 6a made of an aluminum film and a drain electrode 6d electrically connected to the drain region 1e through the second contact hole 4d are formed. Further, on the terminal portion side, a second under-pad wiring made of an aluminum film that is electrically connected to the first under-pad wiring 3 c made of a tantalum film through the contact hole 4 c of the first interlayer insulating film 4. 6c is formed. Furthermore, in the static electricity countermeasure wiring part, various wirings 6e (data lines 30 and signal wirings 74 and 75) made of an aluminum film are electrically connected to the short-circuiting wiring 3b through the contact holes 4e. As described above, the first and third short-circuit wirings 91 and 93, the signal input lines 74 and 75, and the data described with reference to FIG. The wiring connection with the line 30 is performed. In addition, on the side of the static electricity countermeasure wiring portion, the portion to be cut of the short-circuit wiring 3b is exposed. Then, the resist mask RM3 is removed.
[0052]
Next, as shown in FIG. 11A, an insulating film 71 obtained by baking a coating film of perhydropolysilazane or a composition containing the same on the surface side of the source electrode 6a, the wiring 6e, and the second under-pad wiring 6c. Form. Further, an insulating film 72 made of a silicon oxide film having a thickness of about 500 angstroms to about 15000 angstroms is formed on the surface of the insulating film 71 by a CVD method using TEOS under a temperature condition of about 400 ° C., for example. These insulating films 71 and 72 form a second interlayer insulating film 7.
[0053]
Next, a resist mask RM4 for forming a contact hole and a cutting hole is formed in the second interlayer insulating film 7 by using a photolithography technique.
[0054]
Next, as shown in FIG. 11B, with respect to the insulating films 71 and 72 constituting the second interlayer insulating film 7, a third portion consisting of contact holes 71a and 72a is formed in a portion corresponding to the drain electrode 6d. Contact hole 8a is formed.
[0055]
Also in the terminal portion, the third contact hole 8c formed of the contact holes 71c and 72c in the portion corresponding to the second under-pad wiring 6c with respect to the insulating films 71 and 72 constituting the second interlayer insulating film 7. Form.
[0056]
At this time, in the anti-static wiring portion, the second interlayer insulating film 7 is to be cut at a portion to be cut of the short-circuit wiring 3b (corresponding to the first, second, and third short-circuit wirings 91, 92, 93). A cutting hole 8b composed of cutting holes 71b and 72b is formed with respect to the insulating films 71 and 72 constituting the structure. Accordingly, the portion to be cut of the short-circuit wiring 3b is exposed. Then, the resist mask RM4 is removed.
[0057]
Next, as shown in FIG. 11C, an ITO film 9 (Indium Tin Oxide) having a thickness of about 400 angstroms to about 2000 angstroms to form a drain electrode is formed on the surface side of the second interlayer insulating film 7. ) Is formed by sputtering or the like.
[0058]
Next, a resist mask RM5 for patterning the ITO film 9 is formed by using a photolithography technique.
[0059]
Then, the ITO film 9 is patterned using the resist mask RM5. As a result, as shown in FIG. 5, a pixel electrode 9a that is electrically connected to the drain electrode 6d through the third contact hole 8a is formed in the pixel TFT portion. The ITO film 9 is completely removed from the antistatic wiring. In the terminal portion, a pad 9c made of an ITO film that is electrically connected to the second lower pad wiring 6c through the contact hole 8c is formed.
[0060]
In the present embodiment, when the ITO film 9 is patterned, a portion to be cut of the short-circuit wiring 3b is cut on the static electricity countermeasure wiring portion side, and each wiring is separated by this cutting portion. Thus, since the short-circuit wiring 3b is cut in the final process of the manufacturing process, it is effective against static electricity generated in many previous processes.
[0061]
[Main effects of this embodiment]
As described above, in this embodiment, the signal wirings 74 and 75 (wiring 6e) routed from the plurality of 80, 81, 82... Toward the data line driving circuit 60 and the scanning line driving circuit 70, respectively. Each step is performed in a state in which these are electrically connected by the first short-circuit wiring 91 (short-circuit wiring 6b). Therefore, even if static electricity is generated or charges are accumulated on the surface of the insulating substrate, such charges are diffused to the outer peripheral side of the substrate via the first short-circuit wiring 91, so that an excessive current is generated by the data line driving circuit 60 and There is no sudden flow to the scanning line driving circuit 70. Therefore, the data line driving circuit 60 and the scanning line driving circuit 70 can be protected. Further, since the second short-circuit wiring 92 (short-circuit wiring 6b) electrically connected to each of the scanning lines 20 is used to prevent an excessive current from flowing to the scanning lines 20 unexpectedly, the scanning lines 20 20 and the pixel portion 11 can be protected. Further, excessive current is prevented from suddenly flowing to the data line 30 using the third short-circuit wiring 93 (short-circuit wiring 6b) electrically connected to each of the data lines 30 (wiring 6e). Therefore, the data line 30, the sample hold circuit S / H, and the pixel unit 11 can be protected.
[0062]
In addition, the short-circuit wiring 3b is formed at the same time as the scanning line 20 and the like, and when the first and second contact holes 4a and 4d are formed in the first interlayer insulating film 4, the cutting holes 4b are formed simultaneously. Further, when the third contact hole 8a is formed in the second interlayer insulating film 7, a cutting hole 8b is formed. Therefore, even when the pixel electrode 9a and the drain region 1e are electrically connected via the drain electrode 6d, the first and second interlayer insulating films 4 and 7 can be used in the process of manufacturing the TFT. The short-circuit wiring 3b can be exposed and cut. In addition, since the insulating film 71 using polysilazane is used as the second interlayer insulating film 7, even when the pixel electrode 9a and the drain region 1e are electrically connected through the drain electrode 6d, the second electrode is caused by the drain electrode 6d. The unevenness to be flattened can be flattened. Therefore, the alignment of the liquid crystal can be controlled appropriately.
[0063]
Further, according to the insulating film 71 using polysilazane, the projections are formed extremely thin as the irregularities are flattened. Accordingly, cracks are easily generated in this thin portion, and a high capacitance parasitic capacitance is formed between the upper and lower electrodes. In this embodiment, the CVD method is applied to the surface of the insulating film 71 using polysilazane. Since the insulating film 72 formed by the above is laminated, such a problem can be solved. Further, since the insulating film 72 formed by the CVD method has a lower etching rate than the insulating film 71 using polysilazane, the insulating film 72 formed by the CVD method is formed in an upper layer than the insulating film 71 using polysilazane. When the holes 8a and 8c are formed, a tapered hole is formed on the side of the insulating film 72 formed by the CVD method. Accordingly, if electrical connection is made through the contact holes 8a and 8c, there is an advantage that reliability is improved because no step breakage occurs.
[0064]
Further, the terminals 80, 81, 82,... Are composed of a first underpad wiring 3c made of a tantalum film, a first interlayer insulating film 4 covering the surface thereof, and a contact hole 4c of the first interlayer insulating film 4. The second under-pad wiring 6c made of an aluminum film electrically connected to the first under-pad wiring 3c via the wiring is stacked in this order, and the second under-pad wiring 6c includes a second A pad 9c made of an ITO film is connected through a contact hole 8c of the interlayer insulating film 7. Therefore, even if the pad 9c is composed of a hard ITO film, the pad 9c and the first under-pad wiring are formed through a deep contact hole that penetrates the first interlayer insulating film 4 and the second interlayer insulating film 7. Since there is no need to connect 3c, the reliability of the electrical connection between the pad 9c and the first lower pad wiring 3c is high. In addition, since the second interlayer insulating film 7 is planarized by the insulating film 71 using polysilazane, the pad 9c can be formed on a flat surface. In addition, since the terminals 80, 81, 82... Having such a structure can be formed in the process of manufacturing the TFT, the number of manufacturing processes is not increased.
[0065]
[Other Embodiments]
In the first embodiment, the first, second, and third short-circuit wirings 91, 92, 93 are connected to the signal wirings 74, 75, the scanning line 20, and the data line 30, respectively. Among the plurality of signal wires respectively routed from the plurality of terminals 6c (80, 81, 82...) To supply a plurality of signals for driving the circuit 60 and the scanning line driving circuit 70, The first short-circuit wiring 91 may be formed only on the signal wirings 74 and 75 located on the terminal 6c (80, 81, 82...) Side of the protection circuits 65 and 75. Further, the third short-circuit wiring 93 is omitted, and signals routed from a plurality of terminals (80, 81, 82...) Toward the data line driving circuit 60 and the scanning line driving circuit 70, respectively. Even when the short-circuit wiring is configured in any form, such as the first short-circuit wiring 91 and the second short-circuit wiring 92 may be formed only for the wiring 74, 75 and the scanning line 20, The present invention can be applied.
[0066]
In addition, this invention is not limited to the said Example, It can implement with the form variously deformed within the range of the summary of this invention. For example, the present invention can be applied not only to the above-described various liquid crystal display devices but also to electroluminescence (EL) display devices and plasma display devices.
[0067]
【The invention's effect】
As described above, in the method for manufacturing an active matrix substrate according to the present invention, each process is performed in a state where signal wirings, scanning lines, data lines, or the like are electrically connected by a short-circuiting wiring. Even if charges are accumulated on the surface of the insulating substrate, such charges are diffused to the outer peripheral side of the substrate via the short-circuit wiring, so that excessive current does not flow suddenly to the data line driving circuit and the scanning line driving circuit. Therefore, the data line driving circuit and the scanning line driving circuit can be protected. Further, the short-circuit wiring is formed simultaneously with the scanning line, the first cutting hole is formed simultaneously with the first and second contact holes, and the second cutting hole is formed simultaneously with the third contact hole. For example, even when the pixel electrode and the drain region are electrically connected via the drain electrode, the short-circuit wiring can be exposed from the first and second interlayer insulating films without increasing the number of processes. . Further, since an insulating film obtained by baking a coating film of perhydropolysilazane or a composition containing the same is used as the second interlayer insulating film, even when the pixel electrode and the drain region are electrically connected via the drain electrode, The unevenness caused by the drain electrode can be flattened.
[Brief description of the drawings]
FIGS. 1A and 1B are a plan view and a cross-sectional view of a liquid crystal panel used in a liquid crystal display device, respectively.
FIG. 2 is a block diagram of an active matrix substrate used in the liquid crystal display panel shown in FIG.
3 is an enlarged plan view showing a corner portion of a pixel portion of the active matrix substrate shown in FIG.
4 is an equivalent circuit diagram of a pixel of the active matrix substrate shown in FIG.
5A and 5B are line AA ′ of the pixel TFT portion of FIG. 3, line BB ′ of the electrostatic static electricity countermeasure portion of FIG. 7, and line C- of the terminal portion of FIG. It is sectional drawing in C 'line, and sectional drawing which expands and shows some of them.
6 is a plan view showing a structure of a terminal of the active matrix substrate shown in FIG. 2;
7 is a plan view showing a connection structure between a signal wiring and a short-circuit wiring in the active matrix substrate shown in FIG. 2;
8 is a circuit diagram of an electrostatic protection circuit configured on the active matrix substrate shown in FIG. 2. FIG.
FIG. 9 is a process cross-sectional view illustrating the manufacturing method of the active matrix substrate shown in FIG. 2;
10 is a process cross-sectional view of each process performed following the process shown in FIG. 9; FIG.
FIG. 11 is a process cross-sectional view of each process performed following the process shown in FIG. 10;
[Explanation of symbols]
2 Gate insulation film
3a Gate electrode
3b Short circuit wiring
3c 1st pad under wiring
4 First interlayer insulating film
4a First contact hole
4b Cutting hole (first cutting hole)
4d second contact hole
5b, 8b Cutting hole
6c Second under-pad wiring
6d drain electrode
7 Second interlayer insulating film
8a Third contact hole
8b Cutting hole (second cutting hole)
8c Contact hole in terminal
9a Pixel electrode
9c pad
11 Pixel part (screen display area)
20 scan lines
30 data lines
50 TFT
60 Data line drive circuit
65, 75 ESD protection circuit
66 Protection resistance
70 Scanning line drive circuit
71 Insulating film using polysilazane
72 Insulating film formed by CVD method
74, 75 Signal wiring
80, 81, 82 terminals
91 First short-circuit wiring
92 Second short-circuit wiring
93 Third short-circuit wiring
AM active matrix substrate (TFT substrate)
MM mother board

Claims

A thin film transistor for pixel switching connected to the scanning line and the data line, a pixel electrode connected to the thin film transistor, a scanning line driving circuit and a data line driving circuit for outputting signals to the scanning line and the data line, and the driving A plurality of signal wirings for supplying signals to the circuit, wherein the thin film transistor includes a gate electrode, a source region electrically connected to the data line through the first contact hole of the first interlayer insulating film, A drain region electrically connected to a drain electrode through a second contact hole of the first interlayer insulating film, and the drain electrode is formed on an upper layer side of the first interlayer insulating film In a method of manufacturing an active matrix substrate in which the pixel electrode is electrically connected through a third contact hole of a second interlayer insulating film,
A step of forming a short-circuit wiring for electrically connecting at least one of the scanning lines and the data lines; and a first cutting hole for exposing the short-circuit wiring to the first interlayer insulating film Forming the second interlayer insulating film using an insulating film obtained by baking a coating film of perhydropolysilazane or a composition containing the same, and an insulating film formed on the surface of the insulating film by a CVD method. Forming a second cutting hole in a position overlapping the first cutting hole in the second interlayer insulating film to expose the short-circuit wiring, and forming the first cutting And a step of cutting the short-circuit wiring through the hole and the second cutting hole.

2. The method of manufacturing an active matrix substrate according to claim 1, wherein a short-circuit wiring that electrically connects at least one of the scanning lines and the data lines is formed simultaneously with the scanning lines.

2. The active matrix substrate according to claim 1, wherein a first cutting hole for exposing the short-circuit wiring is formed in the first interlayer insulating film simultaneously with the first and second contact holes. Production method.

A second cutting hole is formed simultaneously with the third contact hole in the second interlayer insulating film so as to overlap the first cutting hole, thereby exposing the short-circuit wiring. The method for manufacturing an active matrix substrate according to claim 1.

An active matrix substrate manufactured by the manufacturing method defined in any one of claims 1 to 4.

A liquid crystal display device using an active matrix substrate as defined in claim 5.