JPH11282012A - Active matrix substrate and liquid crystal display device - Google Patents

Active matrix substrate and liquid crystal display device

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JPH11282012A
JPH11282012A JP8466098A JP8466098A JPH11282012A JP H11282012 A JPH11282012 A JP H11282012A JP 8466098 A JP8466098 A JP 8466098A JP 8466098 A JP8466098 A JP 8466098A JP H11282012 A JPH11282012 A JP H11282012A
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insulating film
film
pad
interlayer insulating
wiring
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JP8466098A
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Inventor
Kiyobumi Kitawada
清文 北和田
Original Assignee
Seiko Epson Corp
セイコーエプソン株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide an active matrix substrate and a liquid crystal display device where a pad underlying wiring is difficult to damage even in the case that a conductive film formed simultaneously with a picture element electrode is used as a pad and a conductive film formed simultaneously with a data line is used as the pad underlying wiring.
SOLUTION: In the active matrix substrate, a terminal has a structure where a first pad underlying wiring 3c consisting of a tantalum film, a first inter-layer insulating film 4 covering the surface of this wiring 3c, and a second pad underlying wiring 6c which is electrically connected to the first pad underlying wiring 3c through a contact hole 4c of the first inter-layer insulating film 4 and consists of an aluminum film are laminated in this order, and the first pad underlying wiring 3c consisting of a metallic film (tantalum film) is formed in the lower layer of the second pad underlying wiring 6c. Since the second inter-layer insulating film 7 is made flat by an insulating film 71 using polysilazane, a pad 9c can be flatly formed.
COPYRIGHT: (C)1999,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、駆動回路内蔵型のアクティブマトリクス基板、およびそれを用いた液晶表示装置に関するものである。 The present invention relates are those built-in driving circuit active matrix substrate, and a liquid crystal display device using the same. さらに詳しくは、アクティブマトリクス基板の端子構造に関するものである。 More particularly, it relates to a terminal structure of the active matrix substrate.

【0002】 [0002]

【従来の技術】液晶表示装置に用いられるアクティブマトリクス基板のうち、駆動回路内蔵型のものでは、絶縁基板上に配列された複数の走査線と複数のデータ線との交差点に対応して複数の画素電極(または、画素という。)が構成されており、これらの画素が構成されている領域が画素部である。 In the active matrix substrate used in the Related Art A liquid crystal display device, but built-in driving circuit includes a plurality of corresponding to intersections of a plurality of scanning lines and a plurality of data lines arranged on an insulating substrate pixel electrodes (or referred pixels.) is configured, the area in which these pixels are configured is a pixel portion. 各々の画素には、走査線およびデータ線に接続する画素スイッチング用の薄膜トランジスタ(以下、TFTという。)が形成されている。 Each of the pixels, a thin film transistor for pixel switching is connected to the scanning lines and the data lines (hereinafter, referred to as TFT.) Are formed. 絶縁基板上における画素部の外側領域には、複数のデータ線のそれぞれに画像信号を供給するデータ線駆動回路部と、複数の走査線のそれぞれに走査信号を供給する走査線駆動回路部とが構成されている。 The outer region of the pixel portion on the insulating substrate, a data line driving circuit for supplying an image signal to each of a plurality of data lines, and a scanning line driving circuit for supplying scanning signals to the plurality of scan lines It is configured.

【0003】このような構成のアクティブマトリクス基板において、データ線駆動回路部および走査線駆動回路部に対する信号入力は、TFTの製造プロセスを利用して作り込まれた信号配線や端子を用いて行われる。 [0003] In an active matrix substrate having such a configuration, the signal input to the data line driving circuit and the scanning line driving circuit portion is performed using the signal lines and terminals which is built by using the manufacturing process of the TFT . 従って、従来は、信号配線はデータ線と同時形成されたアルミニウム膜などから構成される。 Therefore, conventionally, the signal line is composed of an aluminum film or the like which are data lines formed simultaneously. また、端子は、データ線と同時形成されたアルミニウム膜をパッド下配線とし、このパッド下配線に対して、画素電極と同時形成されたITO膜をパッドとして層間絶縁膜のコンタクトホールを介して電気的に接続している。 The terminal is an aluminum film, which is the data line simultaneously forming a pad under the wiring for the pad under the wiring through a contact hole of the interlayer insulating film an ITO film which is a pixel electrode formed simultaneously as a pad electrically They are connected to each other.

【0004】 [0004]

【発明が解決しようとする課題】しかしながら、パッドはITO膜から構成されているので、硬質であるが、パッド下配線はアルミニウム膜から構成されているので、 [SUMMARY OF THE INVENTION However, since the pad is composed of ITO film, is a rigid, since under the pad wiring is composed of an aluminum film,
比較的柔らかい。 Relatively soft. 従って、パッド下配線(アルミニウム膜)を層間絶縁膜上に積層しただけの構造では、パッドに対してフレキシブル配線基板の端子などを実装した際にパッドにかかった力がそのままパッド下配線にかかるので、パッド下配線が損傷するおそれがある。 Accordingly, in the structure of the pad under the wiring (aluminum film) only was laminated on the interlayer insulating film, the force applied to the pad when mounting the like of the flexible wiring board terminal against the pad is applied to it under the pad wiring , there is a risk that under the pad wiring is damaged.

【0005】そこで、本発明の課題は、画素電極と同時形成した導電膜をパッドとし、かつ、データ線と同時形成した導電膜をパッド下配線として用いた場合でも、パッド下配線が損傷しにくいアクティブマトリクス基板および液晶表示装置を提供することにある。 [0005] Therefore, an object of the present invention, a conductive film pixel electrode formed simultaneously with the pad, and, even when a data line formed simultaneously with the conductive film as a pad lower wires under the pad wiring is hardly damaged It is to provide an active matrix substrate and a liquid crystal display device.

【0006】 [0006]

【課題を解決するための手段】上記課題を解決するため、本発明では、走査線およびデータ線に接続する画素スイッチング用の薄膜トランジスタと、該薄膜トランジスタに接続してなる画素電極と、前記走査線または前記データ線に信号出力する駆動回路と、該駆動回路に信号供給する複数の信号配線と、該信号配線に電気的に接続する端子とを有し、前記薄膜トランジスタは、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と、第1の層間絶縁膜のコンタクトホールを介して前記データ線に電気的に接続するソース領域と、前記第1の層間絶縁膜および該第1の層間絶縁膜の表面に形成された第2 In order to solve the above problems SUMMARY OF THE INVENTION In the present invention, a thin film transistor for pixel switching is connected to the scanning lines and data lines, a pixel electrode formed by connecting to the thin film transistor, the scanning line or a drive circuit for the signal output to the data lines, and a plurality of signal lines signal supplied to the drive circuit, and a terminal electrically connected to the signal wiring, the thin film transistor, a gate insulating film on the gate electrode a channel region facing through a source region electrically connected to the data line through the contact hole of the first interlayer insulating film, the surface of the first interlayer insulating film and the first interlayer insulating film the formed 2
の層間絶縁膜のコンタクトホールを介して前記画素電極が電気的に接続するドレイン領域とを備えるアクティブマトリクス基板において、前記第2の層間絶縁膜は、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜を備え、前記端子は、前記ゲート絶縁膜と前記第1の層間絶縁膜との層間に金属膜からなる第1のパッド下配線と、前記第1の層間絶縁膜のコンタクトホールを介して前記第1のパッド下配線に接続する金属膜からなる第2のパッド下配線と、前記第2の層間絶縁膜のコンタクトホールを介して前記第2のパッド下配線に電気的に接続するパッドとを備えていることを特徴とする。 In the active matrix substrate and a drain region in which the pixel electrode through the contact hole of the interlayer insulating film are electrically connected, the second interlayer insulating film, the coating film of the perhydropolysilazane or compositions comprising them comprising a calcined insulating film, the terminal may include a first pad under the wiring made of a metal film between the layers of the gate insulating film and the first interlayer insulating film, a contact hole of the first interlayer insulating film electrically connected to said first and second pads under wiring made of a metal film connected to the pads under the wiring, the second of said second pad under the wiring through a contact hole of the interlayer insulating film through a characterized in that it includes a pad.

【0007】本発明において、端子は、金属膜からなる第1のパッド下配線、その表面を覆う第1の層間絶縁膜、この第1の層間絶縁膜のコンタクトホールを介して第1のパッド下配線に電気的に接続する金属膜からなる第2のパッド下配線をこの順に積み上げた構造を有し、 [0007] In the present invention, the terminal includes a first pad under the wiring made of a metal film, a first interlayer insulating film covering the surface, a first pad under through the contact hole of the first interlayer insulating film electrically second pad under the wiring made of a metal film connected to the wiring has a structure stacked in this order,
この第2のパッド下配線には、第2の層間絶縁膜のコンタクトホールを介してパッドが接続している。 This second pad lower wires, pads through the contact holes of the second interlayer insulating film is connected. 従って、 Therefore,
第2のパッド下配線は、アルミニウム膜などといった比較的柔らかい金属で構成されても、それより下層にはタンタル膜などの金属膜からなる第1のパッド下配線が形成されている。 Second pad under wiring be formed of a relatively soft metal such as aluminum film, a first pad under the wire made of a metal film such as tantalum film is formed it from the lower layer. それ故、パッドに対してフレキシブル配線基板の端子などを実装した際に、パッドにかかった力の一部を第2のパッド下配線から第1のパッド下配線に逃がすことができるので、第2のパッド下配線を損傷するのを防止できる。 Therefore, when implementing the like of the flexible wiring board terminals against the pad, since the portion of the force applied to the pad from the second pad under the wiring can be released to the first pad under the wiring, the second from being damaged under the pad wiring can be prevented. また、端子を構成するのに、コンタクトホールを介して電気的に接続し合う導電膜を多段に重ねていくと、表面には凹凸が形成され、パッドを平坦に形成できないおそれがあるが、本発明では、第2の層間絶縁膜には、平坦化に適した液状物の塗布膜から形成した絶縁膜(ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜)を用いるので、その表面にパッドを平坦に形成することができる。 Also, to construct the terminal, when a conductive film mutually electrically connected via a contact hole will multi-tiered, irregularities are formed on the surface, but may not be formed flat pad, the the invention, in the second interlayer insulating film, since use was made of the coating film of the liquid material which is suitable for planarizing an insulating film (perhydropolysilazane or calcined insulator coating film of a composition comprising the same), the pad on the surface thereof can be formed flat.

【0008】本発明において、前記データ線および前記第2のパッド下配線は、たとえばアルミニウムを主成分とするアルミニウム膜から構成され、前記走査線、前記ゲート電極および前記第1のパッド下配線は、たとえば、タンタル膜から構成される。 [0008] In the present invention, the data line and the second pad under the wiring is constituted of, for example, aluminum from aluminum film mainly, the scanning lines, the gate electrode and the first pad under wiring For example, it consists of tantalum film.

【0009】本発明において、前記第2の層間絶縁膜は、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜と、該絶縁膜の表面にCVD法により形成された絶縁膜とを備えていることが好ましい。 [0009] In the present invention, the second interlayer insulating film, an insulating film by baking the coated film of the perhydropolysilazane or a composition containing the same, and an insulating film formed by a CVD method on the surface of the insulating film preferably it includes a. ペルヒドロポリシラザンまたはこれを含む組成物(以下、単にポリシラザンという。)の塗布膜は、凹凸を平坦化する分、凸部では極めて薄く形成されることになる。 Perhydropolysilazane or compositions comprising them (hereinafter, simply referred to. Polysilazane) the coating film, minutes to planarize the unevenness will be very thin in the convex portion. 従って、応力の集中する段差部などでは、ポリシラザンの塗布膜にクラックが発生しやくすく、かつ、上下の電極間に高容量の寄生容量が形成されることになるが、ポリシラザンを用いた絶縁膜の表面にCVD法により形成した絶縁膜を積層しておけば、このような問題点を解消することができる。 Thus, in such step portion to concentrate the stress, the coating film of polysilazane cracks occur or Kusuku and becomes the parasitic capacitance of the high capacity between the upper and lower electrodes are formed, an insulating film using polysilazane if an insulating film formed by a CVD method on the surface of Oke stacked, it is possible to solve such a problem. また、CVD法により形成した絶縁膜は、形成条件を変えることにより膜質をある程度、選択することができる。 The insulating film formed by CVD method, a certain degree of quality by changing the formation conditions, may be selected. たとえば、ゲート絶縁膜ならば、より緻密で耐圧が高く、また、第1の層間絶縁膜であれば、応力が小さく、ステップカバレージがよいという特性の膜を形成条件(堆積条件)を変えれば得ることができる。 For example, if the gate insulating film, more dense and high breakdown voltage, also, if the first interlayer insulating film, the stress is small, to obtain if changing the film forming conditions of the characteristics that good step coverage (deposition conditions) be able to. ここで必要な条件とは、ポリシラザンの絶縁膜よりも応力が小さく、エッチングレートが小さいということである。 Here the required conditions and is smaller stress than that of the insulating film of the polysilazane, is that the etching rate is small. このような特性の絶縁膜を、ポリシラザンを用いた絶縁膜より上層に形成すれば、コンタクトホールを形成した際に、CVD法により形成した絶縁膜の側には上向きのテーパ孔からなるコンタクトホールが形成される。 The insulating film of such properties, by forming the upper layer of an insulating film using polysilazane, when forming the contact hole, the contact hole consisting of upward taper hole on the side of the formed insulating film by the CVD method It is formed. 従って、このコンタクトホールを介して電気的な接続を行えば、パッドなどに段差切れなどが発生しないので、信頼性が向上するという利点もある。 Therefore, by performing the electrical connection through the contact hole, so and so the step out pad does not occur, there is an advantage that the reliability is improved.

【0010】なお、前記第1の層間絶縁膜と前記第2の層間絶縁膜との層間に前記データ線と同時形成され、前記第1の層間絶縁膜のコンタクトホールを介して前記第1のパッド下配線に接続する金属膜からなる第2のパッド下配線が形成され、また、前記第2の層間絶縁膜の表面に前記画素電極と同時形成され、前記第2の層間絶縁膜のコンタクトホールを介して前記第2のパッド下配線に電気的に接続するパッドとを備えている。 [0010] Incidentally, the first of the interlayer between the interlayer insulating film and the second interlayer insulating film data lines and are simultaneously formed, said via contact hole of the first interlayer insulating film first pad second pad under the wiring is formed consisting of a metal film connected to the lower wiring, also, the said is the pixel electrode and the simultaneous formation on the surface of the second interlayer insulating film, a contact hole of the second interlayer insulating film through it and a pad electrically connected to the second pad lower wires.

【0011】 [0011]

【発明の実施の形態】図面を参照して、本発明の実施の形態を説明する。 Referring THE PREFERRED EMBODIMENTS Referring to the drawings, an embodiment of the present invention.

【0012】[液晶表示パネルの構成]図1(A)、 [0012] Configuration of the liquid crystal display panel] FIG. 1 (A), the
(B)はそれぞれ、液晶表示装置に用いた液晶パネルの平面図および断面図である。 (B) are respectively a plan view and a cross-sectional view of a liquid crystal panel used in the liquid crystal display device.

【0013】図1(A)、(B)に示すように、液晶表示装置において、アクティブマトリクス基板AMは、対向基板OPとをシール層110で所定のセルギャップを確保した状態に貼り合わせて液晶表示パネルLPを構成する。 [0013] Figs. 1 (A), (B), the liquid crystal display device, active matrix substrate AM is bonded to the counter substrate OP in a state of securing a predetermined cell gap in the sealing layer 110 liquid crystal to form a display panel LP. ここで、シール層110は部分的に途切れているので、そこからシール層110の内側に液晶120を封入した後、封止材130で塞ぐ。 Here, the seal layer 110 is partially interrupted, after sealing the liquid crystal 120 from which the inside of the sealing layer 110, closed by the sealing material 130. この状態では、対向基板OPがアクティブマトリクス基板AMより小さく、アクティブマトリクス基板AMのはみ出し部分に対して、 In this state, the counter substrate OP is smaller than the active matrix substrate AM, against protruding portions of the active matrix substrate AM,
後述する各種端子80、81、82・・・、走査線駆動回路60およびデータ線駆動回路70を形成する。 To form various terminals 80, 81 and 82 ..., the scanning line driving circuit 60 and the data line driving circuit 70 described later. 従って、各種端子80、81、82・・・、走査線駆動回路60およびデータ線駆動回路70は、対向基板OPの外側に位置することになる。 Therefore, various terminals 80, 81 ..., the scanning line driving circuit 60 and the data line driving circuit 70 will be located on the outer side of the counter substrate OP.

【0014】なお、ここでは、一例として、対向基板O [0014] Here, as an example, the counter substrate O
Pをアクティブマトリクス基板AMよりも小さく形成したが、同じサイズの基板であっもよい。 Was smaller than the active matrix substrate AM to P, it may be a substrate of the same size. その場合、シール層110を駆動回路と重なる領域に形成する。 In that case, it is formed in a region overlapping the sealing layer 110 and the driving circuit.

【0015】[アクティブマトリクス基板の全体構成] [0015] [overall structure of the active matrix substrate]
図2は、液晶表示パネルに用いられる駆動回路内蔵型のアクティブマトリクス基板の構成を模式的に示すブロック図、図3は、このアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。 Figure 2 is a block diagram schematically showing the structure of an active matrix substrate of the drive circuit-integrated for use in a liquid crystal display panel, FIG. 3 is a plan view showing an enlarged corner portion of the pixel portion of the active matrix substrate is there.

【0016】図2に示すように、本形態の液晶表示装置に用いられる駆動回路内蔵型のアクティブマトリクス基板AMでは、絶縁基板10上に、互いに交差する複数の走査線20と複数のデータ線30とに接続する画素40 [0016] As shown in FIG. 2, the active matrix substrate AM built-in driving circuit used in a liquid crystal display device of this embodiment, on the insulating substrate 10, a plurality of scanning lines 20 and a plurality of data lines 30 intersecting with each other pixels 40 connected to the preparative
がマトリクス状に構成されている。 There are arranged in a matrix. 走査線20はタンタル膜、アルミニウム膜、アルミニウム合金膜などで構成され、データ線30はアルミニウム膜あるいはアルミニウム合金膜などで構成され、それぞれ単層もしくは積層されている。 Scan line 20 is a tantalum film, an aluminum film, is constituted like an aluminum alloy film, the data lines 30 are configured by a aluminum film or aluminum alloy film is a single layer or a laminated respectively. これらの画素40が形成されている領域が画素部11(画面表示領域)である。 Region in which these pixels 40 is formed is the pixel section 11 (display area).

【0017】絶縁基板10上における画素部11の外側領域(周辺部分)には、複数のデータ線30のそれぞれに画像信号を供給するデータ線駆動回路部60が構成されている。 [0017] the outer region of the pixel portion 11 on the insulating substrate 10 (the peripheral portion), the data line driving circuit 60 supplies an image signal to each of a plurality of data lines 30 are configured. また、走査線20の両端部のそれぞれには、 Further, the both ends of the scanning lines 20,
各々の走査線20に画素選択用の走査信号を供給する走査線駆動回路部70が構成されている。 Scanning line drive circuit 70 supplies a scanning signal for pixel selection to each of the scanning lines 20 are configured.

【0018】データ線駆動回路部60には、X側シフトレジスタ回路、X側シフトレジスタ回路から出力された信号に基づいて動作するアナログスイッチとしてのTF [0018] The data line driving circuit 60, the X-side shift register circuit, TF as an analog switch that operates based on signals output from the X-side shift register circuit
Tを備えるサンプルホールド回路S/H、6相に展開された各画像信号VD1〜VD6に対応する6本の画像信号線videoなどが構成されている。 And sample hold circuit S / H, 6 image signal lines video corresponding to the image signal VD1~VD6 deployed in six phases comprise T is constructed. 本例において、 In this example,
データ線駆動回路60は、前記のX側シフトレジスタ回路が4相で構成されており、端子を介して外部からスタート信号DX、クロック信号CLX1〜CLX4、およびその反転クロック信号CLX1バー〜CLX4バーがX側シフトレジスタ回路に供給され、これらの信号によってデータ線駆動回路60が駆動される。 The data line driving circuit 60, the X-side shift register circuit which is composed of four phases, the start signal DX from the outside through the terminal, a clock signal CLX1~CLX4, and its inverted clock signal CLX1 bar ~CLX4 bar is supplied to the X-side shift register circuit, the data line driving circuit 60 is driven by these signals. 従って、サンプルホールド回路S/Hは、前記のX側シフトレジスタ回路から出力された信号に基づいて各TFTが動作し、 Thus, the sample and hold circuit S / H, each TFT is operated based on a signal outputted from the X-side shift register circuit,
画像信号線videoを介して供給される画像信号VD Image signal VD supplied through the image signal line video
1〜VD6を所定のタイミングでデータ線30に取り込み、各画素40に供給することが可能である。 Uptake data line 30 1~VD6 at a predetermined timing, it is possible to supply to the pixels 40. 一方、走査線駆動回路部70には、端子を介して外部からスタート信号DY、クロック信号CLY、およびその反転クロック信号CLYバーが供給され、これらの信号によって走査線駆動回路70が駆動される。 On the other hand, the scanning line drive circuit 70, a start signal from the outside through the terminal DY, a clock signal CLY, and the inverted clock signal CLY bar is supplied, the scan line driving circuit 70 is driven by these signals.

【0019】本形態のアクティブマトリクス基板AMにおいて、絶縁基板10の辺部分のうち、データ線駆動回路60の側の辺部分には定電源VDDX、VSSX、V [0019] In the active matrix substrate AM of the present embodiment, among the edge portions of the insulating substrate 10, the side portions of the side of the data line driving circuit 60 constant power supply VDDX, VSSX, V
DDY、VSSY、変調画像信号(画像信号VD1〜V DDY, VSSY, modulated image signal (image signal VD1~V
D6)、各種駆動信号などが入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはITO膜等の導電膜からなる多数の端子80、81、82・・・が構成され、これらの端子80、81、82・・・からは、 D6), aluminum film of a metal film such as various drive signals are input, a metal silicide film, or a large number of terminals 80, 81, 82 ... formed of a conductive film such as an ITO film is configured, the terminals 80 , from 81, 82, ...,
走査線駆動回路60およびデータ線駆動回路70を駆動するためのアルミニウム膜などの低抵抗の金属膜からなる複数の信号配線74、75がそれぞれ引き回されている。 A plurality of signal lines 74 and 75 made of low-resistance metal film such as aluminum film for driving the scanning line driving circuit 60 and the data line driving circuit 70 are routed respectively. また、信号配線74、75の途中位置には、後述する静電保護回路65、75が形成されている。 Further, in the middle position of the signal lines 74 and 75, the electrostatic protection circuit 65, 75 to be described later are formed. なお、アクティブマトリクス基板AMと対向基板(図示せず。) Incidentally, the active matrix substrate AM and a counter substrate (not shown.)
とは、外部から入力される対向電極電位LCCOMが上下導通材により対向基板に供給されている。 The counter electrode potential LCCOM input from the outside is supplied to the counter substrate by vertical connecting member.

【0020】[画素およびTFTの構造]図3は、図2 [0020] Structure of a pixel and TFT] Figure 3, Figure 2
に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。 It is an enlarged plan view showing a corner portion of the pixel portion of the active matrix substrate shown in. 図4は、図2に示すアクティブマトリクス基板の画素の等価回路図である。 Figure 4 is an equivalent circuit diagram of a pixel of an active matrix substrate shown in FIG. 図5(A)、(B)はそれぞれ、図3の画素TFT部のA Figure 5 (A), (B), respectively, A pixel TFT portion of FIG. 3
−A′線、図7の静電気対策部のB−B′線、図6の端子部のC−C′線における断面図、およびそれらの一部を拡大して示す断面図である。 -A is an enlarged cross-sectional view showing 'line, the ESD protection portion of the B-B' in FIG. 7 line, cross-sectional view taken along line C-C 'of the terminal portion of FIG. 6, and a part of them.

【0021】図3および図4からわかるように、画素4 [0021] As can be seen from FIGS. 3 and 4, the pixel 4
0には、走査線20およびデータ線30に接続する画素スイッチング用のTFT50が形成されている。 0 The, TFT 50 for pixel switching is connected to the scanning lines 20 and data lines 30 are formed. また、 Also,
各画素40に向けては容量線71も形成されている。 Toward each pixel 40 is also formed capacitor line 71.

【0022】TFT50は、図5(A)、(B)に示すように、走査線20と同時形成されたゲート電極3a [0022] TFT50 is FIG. 5 (A), the (B), the gate electrodes 3a which are scanning lines 20 formed simultaneously with
と、データ線30の一部としてのソース電極6aが第1 When the source electrode 6a as a part of the data line 30 is first
の層間絶縁膜4の第1のコンタクトホール4aを介して電気的に接続するソース領域1b、1dと、データ線3 First contact source region 1b electrically connected through the hole 4a of the interlayer insulating film 4, 1d and the data lines 3
0と同時形成されたアルミニウム膜などから構成されたドレイン電極6dが第1の層間絶縁膜4の第2のコンタクトホール4dを介して電気的に接続するドレイン領域1c、1eとを有している。 0 simultaneously forming aluminum films drain electrode 6d constructed from such first second contact electrically through holes 4d connected to the drain region 1c of the interlayer insulating film 4, and a 1e . また、第1の層間絶縁膜4 Further, the first interlayer insulating film 4
の上層側には第2の層間絶縁膜7が形成されており、この第2の層間絶縁膜7に形成された第3のコンタクトホール8aを介しては、画素電極9aがドレイン電極6d Of the upper layer side is formed with a second interlayer insulating film 7, this is through the second third contact hole 8a formed in the interlayer insulating film 7, the pixel electrode 9a and the drain electrode 6d
に対して電気的に接続している。 It is electrically connected to.

【0023】[第2の層間絶縁膜の構造]本形態において、第2の層間絶縁膜7は、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜71 In the present embodiment [second structure of the interlayer insulating film, the second interlayer insulating film 7, the insulating film 71 by baking the coated film of the perhydropolysilazane or compositions comprising them
と、CVD法などにより形成された厚さが約500オングストローム〜約15000オングストロームのシリコン酸化膜からなる絶縁膜72との2層構造になっている。 When, a two-layer structure of the insulating film 72 is thick, which is formed of a silicon oxide film of about 500 Å to about 15000 Å by a CVD method.

【0024】ここで、ペルヒドロポリシラザンとは無機ポリシラザンの一種であり、大気中で焼成することによってシリコン酸化膜に転化する塗布型コーティング材料である。 [0024] Here, the perhydropolysilazane is a kind of inorganic polysilazane, a coating type coating material is converted to a silicon oxide film by firing in air. たとえば、東燃(株)製のポリシラザンは、− For example, Tonen Co., Ltd. of polysilazane, -
(SiH 2 NH)−を単位とする無機ポリマーであり、 (SiH 2 NH) - is an inorganic polymer to the unit,
キシレンなどの有機溶剤に可溶である。 Xylene soluble in organic solvents, such as. 従って、この無機ポリマーの有機溶媒溶液(たとえば、20%キシレン溶液)を塗布液としてスピンコート法(たとえば、20 Therefore, the organic solvent solution of an inorganic polymer (e.g., 20% xylene solution) spin coating a coating solution (e.g., 20
00lrpm、20秒間)で塗布した後、450℃の温度で大気中で焼成すると、水分や酸素と反応し、CVD 00Lrpm, was coated with 20 seconds), and baked in air at a temperature of 450 ° C., to react with water and oxygen, CVD
法で成膜したシリコン酸化膜と同等以上の緻密なアモルファスのシリコン酸化膜を得ることができる。 The formed silicon oxide film equal to or more dense amorphous silicon oxide film by law can be obtained. 従って、 Therefore,
この方法で成膜した絶縁膜71(シリコン酸化膜)は、 Insulating film 71 was deposited by this method (silicon oxide film) is
層間絶縁膜として用いることができるとともに、ドレイン電極6dに起因する凹凸などを平坦化してくれる。 It is possible to use as the interlayer insulating film, and irregularities caused by the drain electrode 6d us to flatten. それ故、液晶の配向状態が凹凸に起因して乱れることを防止できる。 Therefore, it is possible to prevent the liquid crystal alignment state is disturbed due to irregularities.

【0025】また、第2の層間絶縁膜7では、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜71の表面に、CVD法などにより形成した絶縁膜72が積層されており、これらの絶縁膜71、7 Further, in the second interlayer insulating film 7, the perhydropolysilazane or coating film baked surface of the insulating film 71 of a composition comprising the same, and an insulating film 72 formed by CVD is laminated , these insulating films 71,7
2の間ではエッチングレートが異なる。 Etching rate between the two are different. すなわち、絶縁膜72は絶縁膜71よりもエッチングレートが小さい。 That is, the insulating film 72 has a smaller etching rate than the insulating film 71.
従って、第2の層間絶縁膜7に形成されている第2のコンタクトホール8aは、エッチングレートの大きな絶縁膜71に形成されたストレート孔に近いコンタクトホール71aと、エッチングレートの小さな絶縁膜72に形成されたテーパ孔のコンタクトホール71aとから構成されている。 Accordingly, the second contact hole 8a formed in the second interlayer insulating film 7, and the contact hole 71a is close to the straight hole formed in a large insulating film 71 of the etching rate, a small insulating film 72 in the etching rate and a contact hole 71a of the formed tapered hole. 従って、画素電極9aは、第2のコンタクトホール8aで段差切れなどを起こすことなく、ドレイン電極6dに確実に電気的に接続している。 Accordingly, the pixel electrodes 9a without causing such a step breakage in the second contact hole 8a, are reliably electrically connected to the drain electrode 6d.

【0026】[端子の構造]図6および図5(A)、 [0026] [Structure of terminal] FIG. 6 and FIG. 5 (A), the
(B)に示すように、端子80、81、82・・・は、 As shown in (B), the terminal 80, 81 and 82 ... it is,
第1のパッド下配線3c、その表面を覆う第1の層間絶縁膜4、この第1の層間絶縁膜4のコンタクトホール4 First pad lower wires 3c, the first interlayer insulating film 4 covering the surface, the contact hole 4 of the first interlayer insulating film 4
cを介して第1のパッド下配線3cに電気的に接続する第2のパッド下配線6cをこの順に積み上げた構造を有し、この第2のパッド下配線6cには、第2の層間絶縁膜7のコンタクトホール8cを介してパッド9cが接続している。 Has a structure in which piled second pad lower wires 6c in this order to be electrically connected to the first pad lower wires 3c through c, the second pad under the wiring 6c, the second interlayer insulating pad 9c is connected via a contact hole 8c of the film 7. ここで、第1のパッド下配線3cは、ゲート絶縁膜2と第1の層間絶縁膜4との層間に走査線20やゲート電極3aと同時に形成されたタンタル膜である。 Here, the first pad under the wiring 3c is a tantalum film which is scanned line 20 and the gate electrode 3a formed simultaneously between the layers of the gate insulating film 2 and the first interlayer insulating film 4.
第2のパッド下配線6cは、第1の層間絶縁膜4と第2 Second pad lower wires 6c includes a first interlayer insulating film 4 second
の層間絶縁膜7との層間にデータ線30と同時に形成されたアルミニウム膜である。 Of an aluminum film that is the data line 30 formed simultaneously with the layers of the interlayer insulating film 7. パッド9cは、第2の層間絶縁膜7の表面に画素電極9aと同時に形成されたIT Pad 9c is, IT, which is formed simultaneously with the pixel electrode 9a on the surface of the second interlayer insulating film 7
O膜である。 It is O film. 従って、パッド9cを硬いITO膜から構成するといっても、中間にアルミニウム膜からなる第2 Therefore, even if to constitute pads 9c from hard ITO film, an aluminum film on the intermediate second
のパッド下配線6cを有しているので、第1の層間絶縁膜4および第2の層間絶縁膜7を貫通するような深いコンタクトホールを介してパッド9cと第1のパッド下配線3cとを接続する必要がない。 Of since they have lower wires 6c pad, and a first interlayer insulating film 4 and the second and the pad 9c through the deep contact hole so as to penetrate the interlayer insulating film 7 a first pad under the wiring 3c there is no need to be connected. それ故、パッド9cと第1のパッド下配線3cとの電気的な接続部分の信頼性が高い。 Therefore, reliable electrical connection portion between the pad 9c and the first pad lower wires 3c.

【0027】また、第2のパッド下配線6cは、アルミニウム膜などといった比較的柔らかい金属で構成されても、それより下層には金属膜(タンタル膜)からなる第1のパッド下配線3cが形成されている。 Further, the second pad under the wiring 6c is also formed of a relatively soft metal such as aluminum film, a first pad under the wiring 3c made of a metal film (tantalum film) it from the lower layer is formed It is. 従って、パッド9cに対してフレキシブル配線基板の端子などを実装した際に、パッド9cにかかった力の一部を第2のパッド下配線6cから第1のパッド下配線3cに逃がすことができるので、第2のパッド下配線6cを損傷するのを防止できる。 Therefore, when implementing the like of the flexible wiring board terminal against the pad 9c, since the portion of the force applied to the pad 9c from the second pad lower wires 6c it can be released to the first pad lower wires 3c , it can be prevented from damaging the second pad lower wires 6c.

【0028】ここでも、第2の層間絶縁膜7はペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜71と、CVD法などにより形成された絶縁膜72との2層構造になっているので、コンタクトホール8cは、エッチングレートの大きな絶縁膜71に形成されたストレート孔に近いコンタクトホール71cと、 [0028] Again, a second interlayer insulating film 7 is the insulating film 71 by baking the coated film of a composition comprising a perhydropolysilazane or its, a two-layer structure of the insulating film 72 formed by CVD since going on, the contact hole 8c is provided with a contact hole 71c close to the straight hole formed in a large insulating film 71 of the etching rate,
エッチングレートの小さな絶縁膜72に形成されたテーパ孔のコンタクトホール72cとから構成されている。 And a contact hole 72c of a small insulating film 72 formed tapered holes of the etching rate.
従って、パッド9cは段差切れを起こすことなく、第2 Accordingly, the pad 9c without causing a step out, the second
のパッド下配線6cに確実に電気的に接続している。 It is reliably electrically connected to the pad under the wiring 6c.

【0029】また、タンタル膜からなる第1のパッド下配線3c、第1の層間絶縁膜4、アルミニウム膜からなる第2のパッド下配線6cをこの順に積み上げ、この第2のパッド下配線6cに第2の層間絶縁膜7のコンタクトホール8cにパッド9cが接続する端子構造であっても、第2の層間絶縁膜7では、ポリシラザンを用いた絶縁膜71で平坦化されているので、パッド9cを平坦に形成できる。 Further, the first pad lower wires 3c made of tantalum film, a first interlayer insulating film 4, stacking the second pad under the wiring 6c formed of an aluminum film in this order, to the second pad lower wires 6c even terminal structure pad 9c is connected to the contact hole 8c of the second interlayer insulating film 7, the second interlayer insulating film 7, because it is flattened by the insulating film 71 using a polysilazane, pad 9c the possible flat. それ故、パッド9c(端子)に対してフレキシブル配線基板などを高い信頼性で接続することができる。 Therefore, it is possible to connect with high reliability such as a flexible wiring board against the pad 9c (terminal).

【0030】[静電気対策]このような構成を有するアクティブマトリクス基板AMにおいて、前記のTFT5 [0030] In the active matrix substrate AM having the electrostatic protection] this structure, the TFT5
0、各種の配線、走査線駆動回路部70、およびデータ線駆動回路60は、半導体プロセスを利用して形成される。 0, various wiring, the scanning line driving circuit 70 and the data line driving circuit 60, is formed by using a semiconductor process. ここで、アクティブマトリクス基板AMには絶縁基板10が用いられていることから、静電気などに起因する不具合が発生しやすいので、本形態では以下の静電気対策を施してある。 Here, the active matrix substrate AM because it is used an insulating substrate 10, the problems caused by such static electricity is likely to occur, in the present embodiment are subjected to the following countermeasure against static electricity.

【0031】まず、本形態では、図2に示すように、走査線20およびTFT50のゲート電極を形成する工程を兼用して、すべての信号配線74、75に電気的に接続する第1の短絡用配線91を形成してある。 Firstly, in this embodiment, as shown in FIG. 2, also serves as a step of forming a gate electrode of the scanning lines 20 and the TFT 50, the first short electrically connected to all of the signal lines 74 and 75 It is formed with use wire 91. また、走査線20およびTFT50のゲート電極を形成する工程を兼用して、すべての走査線20に電気的に接続する第2の短絡用配線92を形成してある。 Further, also serves as a step of forming a gate electrode of the scanning line 20 and TFT 50, to all the scan lines 20 is formed a second shorting wires 92 for electrically connecting. さらに、走査線2 Further, the scanning lines 2
0およびTFT50のゲート電極を形成する工程を兼用して、すべてのデータ線30に電気的に接続する第3の短絡用配線93を形成してある。 0 and also serves as a step of forming a gate electrode of the TFT 50, is formed all the third short-circuit wiring 93 electrically connected to the data line 30.

【0032】ここで、第1、第2、および第3の短絡用配線91、92、93は、あくまで走査線20とTFT [0032] Here, first, second, and third shorting wires 91, 92, 93, only scan lines 20 and the TFT
50のゲート電極と一括してゲート絶縁膜2と第1の層間絶縁膜4との層間に形成されたタンタル膜である。 Collectively with 50 gate electrode with the gate insulating film 2 is a tantalum film formed in the interlayer between the first interlayer insulating film 4. これに対して、信号配線74、75およびデータ線30 In contrast, the signal wiring 74, 75 and the data line 30
は、第1の層間絶縁膜4と第2の層間絶縁膜7との層間に形成されたアルミニウム膜である。 Is an aluminum film formed between the layers of the first interlayer insulating film 4 and second interlayer insulating film 7. 従って、第1および第3の短絡用配線91、93は、アルミニウム膜からなる信号配線74、75およびデータ線30とは異なる層間に位置している。 Therefore, the first and third shorting wires 91 and 93 are located in different layers from the signal lines 74, 75 and the data line 30 made of an aluminum film.

【0033】このため、図7および図5(A)に示すように、第1および第3の短絡用配線91、93と、配線6e(信号配線74、75およびデータ線30)とは、 [0033] Therefore, as shown in FIG. 7 and FIG. 5 (A), the first and third shorting wires 91 and 93, and the wiring 6e (signal lines 74, 75 and data line 30),
第1の層間絶縁膜4に形成されたコンタクトホール4e A contact hole 4e formed in the first interlayer insulating film 4
を介して電気的に接続している。 It is electrically connected via a.

【0034】このようにして、第1、第2、および第3 [0034] In this way, the first, second, and third
の短絡用配線91、92、93をそれぞれ信号配線7 Each signal wire shorting wires 91, 92, and 93 of the 7
4、75、走査線20、およびデータ線30に接続しておくと、これらの配線構造を形成した以降行われる工程において静電気などが発生しても、この電荷は第1、第2、および第3の短絡用配線91、92、93を介して基板外周側に拡散し、突発的な過剰な電流が走査線2 4,75, the previously connected to the scanning lines 20 and data lines 30, even if static electricity is generated in a step performed after the formation of these interconnect structures, first the charge, second, and third diffused into the substrate periphery side through the short-circuit wiring 91, 92, and 93 of 3, sudden excessive current scan line 2
0、画素部11、走査線駆動回路部70、サンプルホールド回路S/H、およびデータ線駆動回路60に流れないので、こられ全ての部分を静電気から保護することができる。 0, the pixel unit 11, the scanning line driving circuit 70, a sample hold circuit S / H, and therefore does not flow to the data line driving circuit 60, it is possible to protect all parts Korare from static electricity.

【0035】但し、第1、第2、および第3の短絡用配線91、92、93は、アクティブマトリクス基板AM [0035] However, the first, second, and third of the short-circuit wiring 91, 92, 93, active matrix substrate AM
の製造工程が終了した後には不要なので、詳しくは後述するが、図2に「×」印を付した位置で、図5(A)、 Manufacturing process so is not required after the completion of, in will be described later in detail, denoted by "×" mark in FIG. 2 position, FIG. 5 (A), the
(B)に示すように、第1の層間絶縁膜4および第2の層間絶縁膜7に切断用孔8bを形成し、この切断用孔8 (B), the cutting hole 8b is formed in the first interlayer insulating film 4 and second interlayer insulating film 7, the cutting hole 8
bを介して短絡用配線3b(第1、第2、および第3の短絡用配線91、92、93)にエッチングを行うことによって切断してある。 Shunt through the b wire 3b are cut by etching (the first, second, and third shorting wires 91, 92, and 93). このため、図2において、製造工程の途中まで、第1、第2、および第3の短絡用配線91、92、93はそれぞれ信号配線74、75、走査線20、およびデータ線30に接続しているが、切断用孔を介してのエッチング後は、信号配線74、75、走査線20、およびデータ線30の各々が電気的に分離されることになる。 Therefore, in FIG. 2, connected to the middle of the manufacturing process, first, second, and third shorting wires 91, 92, and 93 of the respective signal lines 74 and 75, scanning lines 20, and the data line 30 and which is, after etching through the cutting holes, the signal lines 74 and 75, each of the scanning lines 20 and data lines 30, is to be electrically isolated. これにより、アクティブマトリクス基板AMでは、第1、第2、および第3の短絡用配線9 Thus, the active matrix substrate AM, first, second, and third shorting wire 9
1、92、93を切断した後であれば、電気特性な検査、および液晶表示装置を製造した後の動作に支障はない。 If 1,92,93 after cutting the electrical characteristics inspection, and there is no problem in operation after the production of liquid crystal display device.

【0036】ここで、短絡用配線3b(第1、第2、および第3の短絡用配線91、92、93)は、第1の層間絶縁膜4および第2の層間絶縁膜7から露出させて切断するため、第1の層間絶縁膜4には、短絡用配線3b [0036] Here, the short-circuit wiring 3b (first, second, and third shorting wires 91, 92, 93) exposes the first interlayer insulating film 4 and second interlayer insulating film 7 for cutting Te, the first interlayer insulating film 4, the short-circuit wiring 3b
に相当する部分に切断用孔4b(第1の接続用孔)が形成され、第2の層間絶縁膜7には、短絡用配線3bに相当する部分には切断用孔8b(第2の切断用孔)が形成されている。 Corresponds to a portion to the cutting hole 4b (first connection holes) are formed in the second interlayer insulating film 7, the cutting hole 8b (second cutting the portions corresponding to the short-circuit wiring 3b use hole) is formed. 切断用孔8bは、切断用孔4bに重なる位置に切断用孔4bより大きな内径をもって形成されている。 Cutting hole 8b is formed to have an inner diameter larger than the cutting hole 4b at a position overlapping the cut hole 4b. ここでも、第2の層間絶縁膜7はペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜71と、CVD法などにより形成された絶縁膜72との2層構造になっているので、切断用孔8bは、エッチングレートの大きな絶縁膜71に形成されたストレート孔に近い切断用孔71bと、エッチングレートの小さな絶縁膜72に形成されたテーパ孔の切断用孔72bとから構成されている。 Again, the second interlayer insulating film 7 has a two-layer structure of the insulating film 71 obtained by firing a coating film of the perhydropolysilazane or a composition containing the same, and an insulating film 72 formed by CVD since, cutting hole 8b is composed of a cutting hole 71b near the straight hole formed in a large insulating film 71 of the etching rate, the cutting hole 72b of the small insulating film 72 formed tapered holes of the etching rate It is.

【0037】[静電保護回路]図2に示した静電保護回路65、75としては、各種回路を利用できるが、図8 [0037] As the electrostatic protection circuit 65, 75 shown in the electrostatic protection circuit FIG. 2, can be utilized various circuits, FIG. 8
に示すものでは、保護抵抗66と、プッシュプル配列されたPチャネル型TFT67とNチャネル型TFT68 Than those shown in, the protective resistor 66, a push-pull array of P-channel type TFT67 and N-channel type TFT68
とを利用しており、それぞれの正電源VDDおよび負電源VSSとの間にダイオードを構成する。 Utilizes bets, it constitutes a diode between each of the positive power supply VDD and the negative power supply VSS. また、本形態では、第1の短絡用配線91を信号配線74(または7 Further, in this embodiment, the signal lines 74 the first shorting wire 91 (or 7
5)に接続するのは、必ず、端子80(または81、8 To connect to 5), always pin 80 (or 81,8
2)と保護抵抗66との間であり、これにより、端子8 Between 2) and the protective resistor 66, whereby the terminal 8
0(または81、82)、あるいは第1の短絡用配線9 0 (or 81, 82), or the first short wire 9
1から入った静電気は、保護抵抗66および静電気保護回路65(または75)を通過しないとデータ線駆動回路60および走査線駆動回路70に達しない。 Static electricity entering from the 1 does not reach the protective resistor 66 and the electrostatic protection circuit 65 (or 75) it does not pass through the the data line driving circuit 60 and the scanning line driving circuit 70. このような構成とすることで、静電気は静電気保護回路65(または75)に確実に吸収され、データ線駆動回路60および走査線駆動回路70を確実に保護することができる。 With such a configuration, the static electricity is reliably absorbed in the electrostatic protection circuit 65 (or 75), the data line driving circuit 60 and the scanning line driving circuit 70 can be reliably protected.

【0038】[アクティブマトリクス基板AMの製造方法]このような静電保護対策を行いながら、アクティブマトリクス基板AMを製造する方法を、図9ないし図1 [0038] while the manufacturing method of the active matrix substrate AM] Such electrostatic protection, a method of manufacturing an active matrix substrate AM, 9 to 1
2を参照して説明する。 2 with reference to the description. これらの図は、本形態のアクティブマトリクス基板AMの製造方法を示す工程断面図であり、いずれの図においても、その左側部分には図3のA−A′線における断面(画素TFT部の断面)、中央部分には図7のB−B′線における断面(短絡用配線の切断が行われる静電気対策配線部(図1に「×」印を付した部分)の断面)、右側部分には図6のC−C′線における断面(端子80、81、82・・・が形成されている端子部の断面)を示してある。 These figures are sectional views illustrating a method for manufacturing an active matrix substrate AM of the present embodiment, in any of the figures, the cross section of the cross-section (pixel TFT portion along the line A-A 'of FIG. 3 on the left side portion ), the central partial section along line B-B 'in FIG. 7 the cross-section of (ESD protection wiring portion cutting is carried out in the short-circuit wiring (a portion denoted by "×" mark in FIG. 1)), the right portion is shown a cross-section (cross-section of the terminal portion of the terminal 80, 81, 82 ... are formed) line C-C 'in FIG.

【0039】まず、図9(A)に示すように、ガラス基板、たとえば無アリカリガラスや石英などからなる透明な絶縁基板10の表面に直接、あるいは絶縁基板10の表面に形成した下地保護膜(図示せず。)の表面全体に、減圧CVD法などにより厚さが約200オングストローム〜約2000オングストローム、好ましくは約1 [0039] First, as shown in FIG. 9 (A), a glass substrate, for example, no ants potash directly on the surface of the glass or quartz material such as transparent insulating substrate 10 made of, or underlying protective film formed on the surface of the insulating substrate 10 ( not shown. the entire surface of) thickness by such a low pressure CVD method is about 200 angstroms to about 2000 angstroms, preferably about 1
000オングストロームのポリシリコン膜からなる半導体膜1を形成した後、図9(B)に示すように、それをフォトリソグラフィ技術を用いて、パターニングし、画素TFT部の側に島状の半導体膜1a(能動層)を形成する。 After forming the semiconductor film 1 made of 000 angstroms of polysilicon film, as shown in FIG. 9 (B), by using a photolithography technique which, patterned, the semiconductor film 1a on the side island pixel TFT portion forming an (active layer). これに対して、静電気対策配線部および端子部の側では半導体膜1を完全に除去する。 In contrast, to completely remove the semiconductor film 1 on the part of the ESD protection wiring portion and the terminal portion. 前記の半導体膜の形成は、アモルファスシリコン膜を堆積した後、500 Formation of the semiconductor film are formed by depositing an amorphous silicon film, 500
℃〜700℃の温度で1時間〜72時間、好ましくは4 ° C. 1 hour to 72 hours at a temperature of to 700 ° C., preferably 4
時間〜6時間の熱アニールを施してポリシリコン膜を形成したり、ポリシリコン膜を堆積した後、シリコンを打ち込み、非晶質化した後、熱アニールにより再結晶化してポリシリコン膜を形成する方法を用いてもよい。 Or a polysilicon film is subjected to thermal annealing time 6 hours, after depositing a polysilicon film, implanted silicon, was amorphous, recrystallized by thermal annealing to form the polysilicon film the method may also be used.

【0040】次に、図9(C)に示すように、CVD法などにより半導体膜1aの表面に厚さが約500オングストローム〜約1500オングストロームのシリコン酸化膜からなるゲート酸化膜2を形成する。 Next, as shown in FIG. 9 (C), to form a gate oxide film 2 having a thickness on the surface of the semiconductor film 1a by CVD is made of silicon oxide film of about 500 Angstroms to about 1500 Angstroms. あるいは、熱酸化膜を約50オングストローム〜約1000オングストローム、好ましくは300オングストローム形成した後、全面にCVD法などによりシリコン酸化膜を約10 Alternatively, a thermal oxide film of about 50 angstroms to about 1000 angstroms, after preferably 300 angstroms is formed, about a silicon oxide film or the like a CVD method 10
0オングストローム〜約1000オングストローム、好ましくは500オングストローム堆積し、それらによりゲート絶縁膜2を形成してもよい。 0 Å to about 1000 Å, preferably 500 Å deposited, may be formed of the gate insulating film 2 thereby. また、ゲート絶縁膜2としてシリコン窒化膜を用いてもよい。 It may also be used a silicon nitride film as the gate insulating film 2.

【0041】次に、図9(D)に示すように、ゲート電極などを形成するためのタンタル膜3を絶縁基板10全面に形成した後、タンタル膜3をフォトリソグラフィ技術を用いて、図9(E)に示すように、パターニングし、画素TFT部の側にゲート電極3aを形成する。 Next, as shown in FIG. 9 (D), after the formation of the tantalum film 3 for forming a gate electrode on the insulating substrate 10 over the entire surface, a tantalum film 3 by photolithography, 9 (E), the patterned to form a gate electrode 3a on the side of the pixel TFT portion. これに対して、静電気対策配線部および端子部の側には、 In contrast, on the side of the ESD protection wiring portion and the terminal portion,
タンタル膜を短絡用配線3b(第1、第2、および第3 Shorting wire 3b a tantalum film (first, second, and third
の短絡用配線91、92、93に相当する。 Corresponding to the short-circuit wiring 91, 92, and 93 of. )、および端子80、81、82・・・の第1のパッド下配線3c ), And the first pad lower wires 3c of the terminals 80, 81, 82 ...
として残す。 Leave as.

【0042】次に、図9(F)に示すように、画素TF Next, as shown in FIG. 9 (F), the pixel TF
T部および駆動回路のNチャネルTFT部の側には、ゲート電極3aをマスクとして、約0.1×10 13 /cm On the side of the N-channel TFT portion of the T portion and the driver circuit, the gate electrode 3a as a mask, about 0.1 × 10 13 / cm
2 〜約10×10 13 /cm 2のドーズ量で低濃度の不純物イオン(リンイオン)の打ち込みを行い、画素TFT Perform implantation of a low concentration of impurity ions (phosphorus ions) in 2-dose of about 10 × 10 13 / cm 2, the pixel TFT
部の側には、ゲート電極3aに対して自己整合的に低濃度のソース領域1b、および低濃度のドレイン領域1c The side parts, a self-aligned manner lightly doped source region 1b with respect to the gate electrodes 3a, and the low concentration drain region 1c
を形成する。 To form. ここで、ゲート電極3aの真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜1aのままのチャネル領域となる。 Here, since the position just below the gate electrodes 3a, the portion into which the impurity ions have not introduced remains in the channel region of the semiconductor film 1a.

【0043】次に、図10(A)に示すように、画素T Next, as shown in FIG. 10 (A), the pixel T
FT部では、ゲート電極3aよりの幅の広いレジストマスクRM1を形成して高濃度の不純物イオン(リンイオン)を約0.1×10 15 /cm 2 〜約10×10 15 /c The FT unit, wide resist mask RM1 is formed by a high concentration of about 0.1 × impurity ions (phosphorus ions) of 10 15 / cm 2 ~ of the gate electrode 3a about 10 × 10 15 / c
2のドーズ量で打ち込み、高濃度のソース領域1dおよびドレイン領域1eを形成する。 implantation at a dose amount of m 2, to form a high-concentration source region 1d and the drain region 1e.

【0044】これらの不純物導入工程に代えて、低濃度の不純物の打ち込みを行わずにゲート電極3aより幅の広いレジストマスクRM1を形成した状態で高濃度の不純物(リンイオン)を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。 [0044] Instead of these impurity introduction step, implantation of high concentration impurity in a state where a resist mask RM1 wider than the gate electrode 3a without implantation of a low concentration of impurity (phosphorus ions), the offset structure it may form a source region and a drain region. また、ゲート電極3aの上に高濃度の不純物(リンイオン)を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成してもとよいことは勿論である。 Further, by implanting high-concentration impurities (phosphorus ions) on the gate electrode 3a, also preparative may be to form a source region and a drain region self-aligned structure is a matter of course.

【0045】また、図示を省略するが、周辺駆動回路のPチャネルTFT部を形成するために、前記画素部およびNチャネルTFT部をレジストで被覆保護して、ゲート電極をマスクとして、約0.1×10 15 /cm 2 〜約10×10 15 /cm 2のドーズ量でボロンイオンを打ち込むことにより、自己整合的にPチャネルのソース・ドレイン領域を形成する。 Further, though not shown, in order to form a P-channel TFT portion of the peripheral driving circuit, the pixel portion and the N-channel TFT portion is covered and protected by the resist, the gate electrode as a mask, about 0. by implanting boron ions at a dose of 1 × 10 15 / cm 2 ~ about 10 × 10 15 / cm 2, a self-aligning manner to form source and drain regions of the P-channel. なお、NチャネルTFT部の形成時と同様に、ゲート電極をマスクとして、約0.1× Similarly to the formation of N-channel TFT portion, the gate electrode as a mask, about 0.1 ×
10 13 /cm 2 〜約10×10 13 /cm 2のドーズ量で低濃度の不純物(ボロンイオン)を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極よりの幅の広いマスクを形成して高濃度の不純物(ボロンイオン)を約0.1×10 15 /cm 2 〜約10×10 15 /c 10 13 / cm 2 at a dose of about 10 × 10 13 / cm 2 by introducing a low concentration of impurities (boron ions), after forming the low concentration region in the polysilicon film, wider than the gate electrode the high concentration of impurities (boron ions) about a mask is formed 0.1 × 10 15 / cm 2 ~ about 10 × 10 15 / c
2のドーズ量で打ち込み、LDD構造(ライトリー・ implantation with a dose of m 2, LDD structure (lightly
ドープト・ドレイン構造)のソース領域およびドレイン領域を形成してもよい。 Source and drain regions doped drain structure) may be formed. また、低濃度の不純物の打ち込みを行わずに、ゲート電極より幅の広いマスクを形成した状態で高濃度の不純物(リンイオン)を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。 Further, without implanting low-concentration impurity implanted at a high concentration of impurities (phosphorus ions) while forming a wide mask width than the gate electrode may be formed a source region and a drain region of an offset structure. これらのイオン打ち込み工程によって、CM These ion implantation process, CM
OS化が可能になり、周辺駆動回路の同一基板内への内蔵化が可能となる。 Enables OS of, it is possible to built of the same substrate of the peripheral driver circuits.

【0046】次に、図10(B)に示すように、ゲート電極3a、短絡用配線3bおよび第1のパッド下配線3 Next, FIG. 10 (B), the gate electrode 3a, a short circuit wiring 3b and the first pad lower wires 3
cの表面側にCVD法などにより酸化シリコンやNSG Silicon oxide or NSG by CVD on the surface of the c
膜(ボロンやリンを含まないシリケートガラス膜)などからなる第1の層間絶縁膜4を3000オングストローム〜15000オングストローム程度の膜厚で形成する。 The first interlayer insulating film 4 made of film (a silicate glass film containing no boron or phosphorus) is formed in a thickness of about 3000 Angstroms ~15000 Angstroms.

【0047】次に、フォトリソグラフィ技術を用いて、 Next, using a photolithography technique,
第1の層間絶縁膜4にコンタクトホールや切断用孔を形成するためのレジストマスクRM2を形成する。 The first interlayer insulating film 4 to form a resist mask RM2 for forming the contact hole and the cutting holes.

【0048】次に、図10(C)に示すように、画素T Next, as shown in FIG. 10 (C), pixel T
FT部の側では第1の層間絶縁膜4のうち、ソース領域1dおよびドレイン領域1eに対応する部分、静電気対策配線部の側では第1の層間絶縁膜4のうち、各短絡用配線3bに対応する部分の一部、端子部の側では第1の層間絶縁膜4のうち、第1のパッド下配線3cに対応する部分にコンタクトホール4a、4c、4d、4eおよび切断用孔4bをそれぞれ形成する。 Of the first interlayer insulating film 4 on the side of the FT section, the portion corresponding to the source region 1d and the drain region 1e, of the first interlayer insulating film 4 on the side of the ESD protection wire section, each shorting wire 3b each part of the corresponding parts of the first interlayer insulating film 4 on the side of the terminal portion, a contact hole 4a in the portion corresponding to the first pad lower wires 3c, 4c, 4d, 4e and the cutting holes 4b Form. その結果、静電気対策配線部の側では、短絡用配線3bの切断予定部分が露出した状態となる。 As a result, on the side of the ESD protection wiring portion in a state where the cut portion of the short-circuit wiring 3b is exposed. そして、レジストマスクRM2を除去する。 Then, the resist mask is removed RM2.

【0049】次に、図10(D)に示すように、第1の層間絶縁膜4の表面側に、ソース電極などを構成するためのアルミニウム膜6をスパッタ法などで形成する。 Next, as shown in FIG. 10 (D), on the surface side of the first interlayer insulating film 4, to form an aluminum film 6 for forming the, source electrode sputtering and the like.

【0050】次に、フォトリソグラフィ技術を用いて、 Next, using a photolithography technique,
アルミニウム膜6をパターニングするためのレジストマスクRM3を形成する。 Forming a resist mask RM3 for patterning the aluminum film 6.

【0051】次に、図10(E)に示すように、アルミニウム膜6をパターニングし、画素TFT部では、データ線30の一部としてソース領域1aに第1のコンタクトホール4aを介して電気的に接続するアルミニウム膜からなるソース電極6aと、ドレイン領域1eに第2のコンタクトホール4dを介して電気的に接続するドレイン電極6dとを形成する。 Next, as shown in FIG. 10 (E), an aluminum film 6 is patterned, the pixel TFT portion, electrically via the first contact hole 4a to the source region 1a as part of the data line 30 a source electrode 6a made of an aluminum film to be connected to the drain region 1e via the second contact hole 4d is formed a drain electrode 6d electrically connected. また、端子部の側には、第1 Further, on the side of the terminal portion, the first
の層間絶縁膜4のコンタクトホール4cを介してタンタル膜からなる第1のパッド下配線3cに電気的に接続するアルミニウム膜からなる第2のパッド下配線6cを形成する。 Through the contact hole 4c of the interlayer insulating film 4 to form a second pad under the wiring 6c formed of a first aluminum film which is electrically connected to the pad under the wiring 3c made of tantalum film. さらに、静電気対策配線部では、アルミニウム膜からなる各種の配線6e(データ線30や信号配線7 Furthermore, in the ESD protection wiring portion, various wiring 6e made of aluminum film (the data line 30 and signal line 7
4、75)をコンタクトホール4eを介して短絡用配線3bに電気的に接続させる。 4,75) to be electrically connected to the short-circuit wiring 3b via the contact hole 4e. このように、図10(C) Thus, FIG. 10 (C)
〜(E)の工程を利用して、図7を参照して説明した第1および第3の短絡用配線91、93と、信号入力線7 Using the process of ~ (E), the first and third shorting wires 91 and 93 described with reference to FIG. 7, the signal input line 7
4、75およびデータ線30との配線接続を行う。 Perform wiring connection between 4,75 and data lines 30. また、静電気対策配線部の側では、短絡用配線3bの切断予定部分が露出した状態となる。 Further, on the side of the ESD protection wiring portion in a state where the cut portion of the short-circuit wiring 3b is exposed. そして、レジストマスクRM3を除去する。 Then, the resist mask is removed RM3.

【0052】次に、図11(A)に示すように、ソース電極6a、配線6eおよび第2のパッド下配線6cの表面側に、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜71を形成する。 Next, as shown in FIG. 11 (A), the source electrode 6a, the surface side of the wiring 6e and the second pad lower wires 6c, firing the coating film perhydropolysilazane or compositions comprising them forming an insulating film 71. さらに、 further,
この絶縁膜71の表面に、TEOSを用いたCVD法によりたとえば400℃程度の温度条件下で厚さが約50 On the surface of the insulating film 71, a thickness at a temperature of, for example, about 400 ° C. by a CVD method using TEOS of about 50
0オングストローム〜約15000オングストロームのシリコン酸化膜からなる絶縁膜72を形成する。 From 0 Å to about 15000 Å of the silicon oxide film forming the insulating film 72. これらの絶縁膜71、72によって第2の層間絶縁膜7が形成される。 The second interlayer insulating film 7 is formed by these insulating films 71 and 72.

【0053】次に、フォトリソグラフィ技術を用いて、 Next, using a photolithography technique,
第2の層間絶縁膜7にコンタクトホールおよび切断用孔を形成するためのレジストマスクRM4を形成する。 The second interlayer insulating film 7 is formed a resist mask RM4 for forming the contact holes and cutting holes.

【0054】次に、図11(B)に示すように、第2の層間絶縁膜7を構成する絶縁膜71、72に対して、ドレイン電極6dに対応する部分にコンタクトホール71 Next, FIG. 11 (B), the contact hole 71 to the insulating films 71 and 72 constituting the second interlayer insulating film 7, a portion corresponding to the drain electrode 6d
a、72aからなる第3のコンタクトホール8aを形成する。 a, to form a third contact hole 8a formed of 72a.

【0055】また、端子部でも、第2の層間絶縁膜7を構成する絶縁膜71、72に対して、第2のパッド下配線6cに対応する部分にコンタクトホール71c、72 [0055] Also in the terminal portion, the insulating films 71 and 72 constituting the second interlayer insulating film 7, the portion in the contact hole 71c corresponding to the second pad lower wires 6c, 72
cからなる第3のコンタクトホール8cを形成する。 Forming a third contact hole 8c comprising c. From

【0056】このとき、静電気対策配線部において、短絡用配線3b(第1、第2、および第3の短絡用配線9 [0056] In this case, the countermeasure against static electricity wiring portion, the short-circuit wiring 3b (first, second, and third shorting wire 9
1、92、93に相当する。 Corresponding to the 1,92,93. )の切断予定部分では、第2の層間絶縁膜7を構成する絶縁膜71、72に対して切断用孔71b、72bからなる切断用孔8bを構成する。 The cut portion of the), constituting the cutting hole 8b consisting of cutting holes 71b, 72b with respect to the insulating films 71 and 72 constituting the second interlayer insulating film 7. 従って、短絡用配線3bの切断予定部分が露出した状態となる。 Therefore, a state in which the cut portion of the short-circuit wiring 3b is exposed. そして、レジストマスクRM4を除去する。 Then, the resist mask is removed RM4.

【0057】次に、図11(C)に示すように、第2の層間絶縁膜7の表面側に、ドレイン電極を構成するための厚さが約400オングストローム〜約2000オングストロームのITO膜9(Indium Tin Ox Next, FIG. 11 (C), the second interlayer insulating film on the surface side of the 7, the thickness for forming the drain electrode is about 400 angstroms to about 2000 angstroms of ITO film 9 ( Indium Tin Ox
ide)をスパッタ法などで形成する。 ide) to form at a sputtering method.

【0058】次に、フォトリソグラフィ技術を用いて、 Next, using a photolithography technique,
ITO膜9をパターニングするためのレジストマスクR Resist mask R for patterning the ITO film 9
M5を形成する。 M5 to the formation.

【0059】そして、レジストマスクRM5を用いて、 [0059] Then, using a resist mask RM5,
ITO膜9をパターニングする。 Patterning the ITO film 9. その結果、図5に示すように、画素TFT部には、第3のコンタクトホール8 As a result, as shown in FIG. 5, the pixel TFT portion, the third contact hole 8
aを介してドレイン電極6dに電気的に接続する画素電極9aが形成される。 Pixel electrodes 9a are electrically connected to the drain electrode 6d through a is formed. 静電気対策配線部ではITO膜9 ITO film 9 is a countermeasure against static electricity wiring portion
が完全に除去される。 It is completely removed. 端子部では、コンタクトホール8 In the terminal portion, the contact hole 8
cを介して第2のパッド下配線6cに電気的に接続するITO膜からなるパッド9cが形成される。 Pad 9c made of an ITO film which is electrically connected to a second pad under the wiring 6c through c are formed.

【0060】また、本形態では、ITO膜9をパターニングした際には、静電気対策配線部の側で短絡用配線3 [0060] Further, in this embodiment, when patterning the ITO film 9, the short-circuit wiring on the side of the ESD protection wiring portion 3
bの切断予定部分が切断され、この切断部によって各配線が分離される。 b cut portion is cut, the wires are separated by the cutting unit. このように製造工程の最終工程で短絡用配線3bを切断するので、それ以前の多くの工程で発生する静電気に対して有効である。 Since cutting the short-circuit wiring 3b in the final step of the thus manufacturing process is effective against static electricity generated in the previous number of steps.

【0061】[本形態の主な効果]以上説明したように、本形態ではデータ線駆動回路60および走査線駆動回路70の各々に向けて複数の80、81、82・・・ [0061] [this main effect of the Embodiment As described above, the present embodiment a plurality of 80, 81, 82 ... toward each of the data line driving circuit 60 and the scanning line driving circuit 70
からそれぞれ引き回された信号配線74、75(配線6 Signal lines drawn around each of 74 and 75 (lines 6
e)を第1の短絡用配線91(短絡用配線6b)で電気的に接続した状態で各工程を行う。 Performing each step in a state electrically connected to e) first shorting wire 91 (short-circuit wiring 6b). 従って、静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷を第1の短絡用配線91を介して基板外周側に拡散させるので、過剰な電流がデータ線駆動回路60および走査線駆動回路70に突発的に流れない。 Thus, static electricity may be generated, even if the charge on the surface of the insulating substrate are accumulated, so diffused into the substrate outer peripheral side of such charge through the first shorting wire 91, excessive current data line driving circuit 60 and It not suddenly flows into the scanning line driving circuit 70. それ故、データ線駆動回路60および走査線駆動回路70を保護することができる。 Therefore, it is possible to protect the data line driving circuit 60 and the scanning line driving circuit 70. また、走査線20の各々に電気的に接続する第2の短絡用配線92(短絡用配線6b)を利用して過剰な電流が走査線20に突発的に流れることを防止するので、走査線20や画素部11を保護することができる。 Further, since the second short wire 92 by using a (short wire 6b) excessive current electrically connected to each scan line 20 to prevent accidental flows that the scanning lines 20, the scanning line it can protect the 20 and the pixel unit 11. さらに、データ線30(配線6e)の各々に電気的に接続する第3の短絡用配線93(短絡用配線6b) The third short-circuit wiring 93 to each electrically connected to the data line 30 (wiring 6e) (short-circuit wiring 6b)
を利用して過剰な電流がデータ線30に突発的に流れることを防止するので、データ線30、サンプルホールド回路S/H、および画素部11を保護することができる。 Excess current is utilized so to prevent accidental flows that the data line 30, can be protected data line 30, a sample hold circuit S / H, and the pixel portion 11.

【0062】しかも、短絡用配線3bを走査線20などと同時に形成し、第1の層間絶縁膜4に第1および第2 [0062] Moreover, the short-circuit wiring 3b is formed simultaneously with such scanning line 20, first and second in the first interlayer insulating film 4
のコンクタクトホール4a、4dを形成する際に切断用孔4bを同時に形成し、さらに第2の層間絶縁膜7に第3のコンクタクトホール8aを形成する際に切断用孔8 Of Conch contact holes 4a, 4d formed simultaneously cutting hole 4b in forming the further cutting holes in the second interlayer insulating film 7 is formed a third Conch contact holes 8a 8
bを形成する。 To form a b. それ故、画素電極9aとドレイン領域1 Therefore, the pixel electrode 9a and the drain region 1
eとをドレイン電極6dを中継して電気的に接続する場合でも、TFTを製造していく工程の中で第1および第2の層間絶縁膜4、7から短絡用配線3bを露出させ、 Even when electrically connecting the e relaying drain electrode 6d, to expose the short-circuit wiring 3b from the first and second interlayer insulating films 4 and 7 in the process to continue to produce a TFT,
切断することができる。 It can be cut. また、第2の層間絶縁膜7として、ポリシラザンを利用した絶縁膜71を用いるので、 Further, as the second interlayer insulating film 7, since an insulating film 71 using a polysilazane,
画素電極9aとドレイン領域1eとをドレイン電極6d Drain electrode 6d and the pixel electrode 9a and the drain region 1e
を介して電気的に接続した場合でも、ドレイン電極6d Even when electrically connected via the drain electrode 6d
に起因する凹凸を平坦化することができる。 It is possible to flatten the unevenness due to. それ故、液晶の配向を適正に制御できる。 Therefore, it can properly control the orientation of the liquid crystal.

【0063】また、ポリシラザンを用いた絶縁膜71によれば、凹凸を平坦化する分、凸部では極めて薄く形成されることになる。 [0063] Further, according to the insulating film 71 using a polysilazane, minutes to planarize the unevenness will be very thin in the convex portion. 従って、この薄い部分ではクラックが発生しやくすく、かつ、上下の電極間に高容量の寄生容量が形成されることになるが、本形態では、ポリシラザンを用いた絶縁膜71の表面にCVD法により形成した絶縁膜72を積層するので、このような問題点を解消することができる。 Therefore, cracks or Kusuku occur in the thin portion, and becomes the parasitic capacitance of the high capacity between the upper and lower electrodes are formed, in this embodiment, CVD method on the surface of the insulating film 71 using a polysilazane since the laminated insulating film 72 formed, it is possible to solve such problems. また、CVD法により形成した絶縁膜72は、ポリシラザンを用いた絶縁膜71よりエッチングレートが小さいので、CVD法により形成した絶縁膜72を、ポリシラザンを用いた絶縁膜71より上層に形成してコンタクトホール8a、8cを形成すると、C The insulating film 72 formed by CVD, since polysilazane etching rate than the insulating film 71 with a small, an insulating film 72 formed by CVD, and formed on an upper layer than the insulating film 71 using the polysilazane Contacts Hall 8a, to form a 8c, C
VD法により形成した絶縁膜72の側にはテーパ孔が形成される。 Tapered hole is formed in the side of the insulating film 72 formed by VD method. 従って、このコンタクトホール8a、8cを介してパッド9cや画素電極9aの電気的な接続を行えば、段差切れなどが発生しないので、信頼性が向上するという利点もある。 Therefore, the contact holes 8a, by performing the electrical connection pads 9c and the pixel electrode 9a via the 8c, since such a step breakage does not occur, there is an advantage that the reliability is improved.

【0064】さらにまた、端子80、81、82・・・ [0064] In addition, the terminal 80, 81, 82 ...
は、タンタル膜からなる第1のパッド下配線3c、その表面を覆う第1の層間絶縁膜4、この第1の層間絶縁膜4のコンタクトホール4cを介して第1のパッド下配線3cに電気的に接続するアルミニウム膜からなる第2のパッド下配線6cをこの順に積み上げた構造を有している。 The electrical to the first pad lower wires 3c, the first interlayer insulating film 4 covering the surface, a first pad under the wiring 3c through the first contact hole 4c of the interlayer insulating film 4 made of tantalum film a second pad under the wiring 6c formed of an aluminum film coupled has a stacked structure in this order. 従って、第2のパッド下配線6cは、アルミニウム膜などといった比較的柔らかい金属で構成されても、それより下層には金属膜(タンタル膜)からなる第1のパッド下配線3cが形成されているので、パッド9cに対してフレキシブル配線基板の端子などを実装する際にパッド9cにかかった力の一部を第2のパッド下配線6c Therefore, the second pad under the wiring 6c is also formed of a relatively soft metal such as aluminum film, a first pad under the wiring 3c made of a metal film (tantalum film) is formed it from the lower layer since a portion of the spent force to the pad 9c when implementing the like of the flexible wiring board terminal against the pad 9c second pad lower wires 6c
から第1のパッド下配線3cに逃がすことができる。 You can escape from the first pad lower wires 3c. よって、第2のパッド下配線6cを損傷するのを防止できる。 Therefore, it is possible to prevent the damage to the second pad lower wires 6c.

【0065】また、タンタル膜からなる第1のパッド下配線3c、第1の層間絶縁膜4、アルミニウム膜からなる第2のパッド下配線6cをこの順に積み上げ、この第2のパッド下配線6cに第2の層間絶縁膜7のコンタクトホール8cにパッド9cが接続する端子構造であっても、第2の層間絶縁膜7は、ポリシラザンを用いた絶縁膜71で平坦化されているので、その表面にパッド9c [0065] The first pad lower wires 3c made of tantalum film, a first interlayer insulating film 4, stacking the second pad under the wiring 6c formed of an aluminum film in this order, to the second pad lower wires 6c even terminal structure pad 9c is connected to the contact hole 8c of the second interlayer insulating film 7, the second interlayer insulating film 7, since an insulating film 71 using the polysilazane is flattened, the surface the pad 9c
を平坦に形成できる。 The possible flat. それ故、パッド9c(端子)に対してフレキシブル配線基板などを高い信頼性で接続することができる。 Therefore, it is possible to connect with high reliability such as a flexible wiring board against the pad 9c (terminal).

【0066】[その他の実施形態]なお、実施の形態1 [0066] [Other Embodiments] The embodiment 1
では、第1、第2、および第3の短絡用配線91、9 In the first, second, and third shorting wires 91,9
2、93をそれぞれ信号配線74、75、走査線20、 2,93 Each signal lines 74 and 75, scanning lines 20,
およびデータ線30に接続したが、データ線駆動回路6 And it was connected to the data line 30, the data line driving circuit 6
0および走査線駆動回路70を駆動するための複数の信号を供給するために複数の端子6c(80、81、82 0 and a plurality of terminals 6c for supplying a plurality of signals for driving the scanning line driving circuit 70 (80, 81, 82
・・・)からそれぞれ引き回された複数の信号配線のうち、静電保護回路65、75よりも端子6c(80、8 ...) of the plurality of signal lines drawn around each from than the electrostatic protection circuit 65, 75 terminal 6c (80, 8
1、82・・・)側に位置する信号配線74、75のみに対して第1の短絡用配線91を形成してもよい。 1,82 ...) the first short-circuit wiring 91 with respect to only the signal lines 74 and 75 located on the side may be formed. また、第3の短絡用配線93を省略して、データ線駆動回路60および走査線駆動回路70の各々に向けて複数の端子(80、81、82・・・)からそれぞれ引き回された信号配線74、75、および走査線20に対してのみ、第1の短絡用配線91および第2の短絡用配線92 Further, by omitting the third short circuit wire 93, towards each of the data line driving circuit 60 and the scanning line driving circuit 70 has been drawn from each of the plurality of terminals (80, 81, 82 ...) signals only the wiring 74, 75, and the scanning line 20, the first short-circuit wiring 91 and the second short wire 92
を形成してもよいなど、いずれの形態で短絡用配線を構成した場合でも、本発明を適用することができる。 Etc. may be formed, even when constituting a short-circuit wiring in any form, it is possible to apply the present invention.

【0067】なお、本発明は上記実施例に限定されることなく、本発明の要旨の範囲内で種々変形した形態で実施が可能である。 [0067] The present invention is not limited to the above embodiments, but can be implemented in various deformed embodiments within the scope of the invention. たとえば、本発明は上述の各種の液晶表示装置に限らず、エレクトロルミネッセンス、プラズディスプレー装置にも適用できるものである。 For example, the present invention is not limited to the above-described various liquid crystal display devices, is applicable electroluminescence, also plasma display device.

【0068】 [0068]

【発明の効果】以上説明したように、本発明に係るアクティブマトリクス基板において、端子は、金属膜からなる第1のパッド下配線、その表面を覆う第1の層間絶縁膜、この第1の層間絶縁膜のコンタクトホールを介して第1のパッド下配線に電気的に接続する金属膜からなる第2のパッド下配線をこの順に積み上げた構造を有しているので、第2のパッド下配線は、アルミニウム膜などといった比較的柔らかい金属で構成されても、それより下層にはタンタル膜などの金属膜からなる第1のパッド下配線が形成されている。 As described in the foregoing, in the active matrix substrate according to the present invention, the terminal includes a first pad under the wiring, a first interlayer insulating film covering the surface made of a metal film, the first interlayer since it has a structure in which piled second pad lower wires in this order formed of a metal film electrically connecting the first pad under the wiring through a contact hole of the insulating film, a second pad under wire , it is formed of a relatively soft metal such as aluminum film, a first pad under the wire made of a metal film such as tantalum film is formed it from the lower layer. それ故、パッドに対してフレキシブル配線基板の端子などを実装した際にパッドにかかった力の一部を第2のパッド下配線から第1のパッド下配線に逃がすことができるので、第2のパッド下配線を損傷するのを防止できる。 Therefore, it is possible to release the portion of the force applied to the pad when mounting the like of the flexible wiring board terminal from the second pad under wire to the first pad under the wiring against the pad, the second It can be prevented from damaging the pad under wire. また、端子を構成するのに、コンタクトホールを介して電気的に接続し合う導電膜を多段に重ねていくと、表面には凹凸が形成されやすいが、本発明では、第2の層間絶縁膜には、平坦化に適した液状物の塗布膜から形成した絶縁膜(ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜)を用いるので、その表面にパッドを平坦に形成することができる。 Also, to construct the terminals and to superimpose a conductive film mutually electrically connected in multiple stages through a contact hole, easily unevenness is formed on the surface, but in the present invention, the second interlayer insulating film the so used to form a coating film of the liquid material which is suitable for planarizing an insulating film (perhydropolysilazane or coating film the calcined insulating film of a composition comprising the same) to form flat pads on the surface thereof be able to.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】(A)、(B)はそれぞれ、液晶表示装置に用いた液晶パネルの平面図および断面図である。 [1] (A), (B) are respectively a plan view and a cross-sectional view of a liquid crystal panel used in the liquid crystal display device.

【図2】図1に示す液晶表示パネルに用いたアクティブマトリクス基板のブロック図である。 2 is a block diagram of an active matrix substrate used in a liquid crystal display panel shown in FIG.

【図3】図2に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。 3 is an enlarged plan view showing a corner portion of the pixel portion of the active matrix substrate shown in FIG.

【図4】図2に示すアクティブマトリクス基板の画素の等価回路図である。 Figure 4 is an equivalent circuit diagram of a pixel of an active matrix substrate shown in FIG.

【図5】(A)、(B)はそれぞれ、図3の画素TFT [5] (A), (B), respectively, the pixel TFT of FIG. 3
部のA−A′線、図7の静電静電気対策部のB−B′ Part line A-A ', B-B of the electrostatic ESD protection portion of FIG. 7'
線、図6の端子部のC−C′線における断面図、およびそれらの一部を拡大して示す断面図である。 Line is a sectional view showing an enlarged cross-sectional view, and a portion thereof in line C-C 'of the terminal portion of FIG.

【図6】図2に示すアクティブマトリクス基板の端子の構造を示す平面図である。 6 is a plan view showing a structure of a terminal of the active matrix substrate shown in FIG.

【図7】図2に示すアクティブマトリクス基板における信号配線と短絡用配線との接続構造を示す平面図である。 7 is a plan view showing the connection structure between the signal lines and the short-circuit wiring in the active matrix substrate shown in FIG.

【図8】図2に示すアクティブマトリクス基板に構成した静電保護回路の回路図である。 8 is a circuit diagram of an electrostatic protection circuit constructed on the active matrix substrate shown in FIG.

【図9】図2に示すアクティブマトリクス基板の製造方法を示す工程断面図である。 9 is a process cross-sectional views showing a manufacturing method of the active matrix substrate shown in FIG.

【図10】図9に示す工程に続いて行う各工程の工程断面図である。 [10] performed following the process shown in FIG. 9 is a process cross-sectional views of each step.

【図11】図10に示す工程に続いて行う各工程の工程断面図である。 [11] performed following the process shown in FIG. 10 is a process cross-sectional view of each step.

【符号の説明】 DESCRIPTION OF SYMBOLS

2 ゲート絶縁膜 3a ゲート電極 3b 短絡用配線 3c 第1のパッド下配線 4 第1の層間絶縁膜 4a 第1のコンタクトホール 4b 切断用孔(第1の切断用孔) 4d 第2のコンタクトホール 5b、8b 切断用孔 6c 第2のパッド下配線 6d ドレイン電極 7 第2の層間絶縁膜 8a 第3のコンタクトホール 8b 切断用孔(第2の切断用孔) 8c 端子部のコンタクトホール 9a 画素電極 9c パッド 11 画素部(画面表示領域) 20 走査線 30 データ線 50 TFT 60 データ線駆動回路 65、75 静電保護回路 66 保護抵抗 70 走査線駆動回路 71 ポリシラザンを用いた絶縁膜 72 CVD法で形成した絶縁膜 74、75 信号配線 80、81、82 端子 91 第1の短絡用配線 92 第2の短絡用配線 93 第3の短絡 Second gate insulating film 3a gate electrode 3b shorting wires 3c first pad lower wires 4 first interlayer insulating film 4a first contact hole 4b cutting hole (first cutting hole) 4d second contact hole 5b , 8b cut hole 6c second under the pad wiring 6d drain electrode 7 second interlayer insulating film 8a third contact hole 8b for cutting holes (second cutting hole) 8c terminal portion of the contact hole 9a pixel electrode 9c pad 11 pixel portion is formed by (screen display region) insulating film 72 CVD method using 20 scan lines 30 data lines 50 TFT 60 data line driving circuit 65, 75 static protection circuit 66 protects the resistor 70 the scanning line driving circuit 71 polysilazane short of the insulating film 74 and 75 signal lines 80, 81, 82 terminal 91 first shorting wire 92 second shorting wire 93 third 配線 AM アクティブマトリクス基板(TFT基板) MM マザー基板 Wiring AM active matrix substrate (TFT substrate) MM mother board

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 走査線およびデータ線に接続する画素スイッチング用の薄膜トランジスタと、該薄膜トランジスタに接続してなる画素電極と、前記走査線または前記データ線に信号出力する駆動回路と、該駆動回路に信号供給する複数の信号配線と、該信号配線に電気的に接続する端子とを有し、前記薄膜トランジスタは、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と、第1 1. A thin film transistor for pixel switching is connected to the scanning lines and data lines, a pixel electrode formed by connecting to the thin film transistor, a drive circuit for the signal output to the scanning line or the data line, to the drive circuit a signal supplying a plurality of signal lines, and a terminal electrically connected to the signal wiring, the thin film transistor, a channel region which faces via a gate insulating film for the gate electrode, the first
    の層間絶縁膜のコンタクトホールを介して前記データ線に電気的に接続するソース領域と、前記第1の層間絶縁膜および該第1の層間絶縁膜の表面に形成された第2の層間絶縁膜のコンタクトホールを介して前記画素電極が電気的に接続するドレイン領域とを備えるアクティブマトリクス基板において、 前記第2の層間絶縁膜は、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜を備え、 前記端子は、前記ゲート絶縁膜と前記第1の層間絶縁膜との層間に金属膜からなる第1のパッド下配線と、前記第1の層間絶縁膜のコンタクトホールを介して前記第1 A source region electrically connected to the data line through the contact hole of the interlayer insulating film, the second interlayer insulating film formed on the surface of the first interlayer insulating film and the first interlayer insulating film in the active matrix substrate and a drain region in which the pixel electrode through the contact hole is electrically connected to the second interlayer insulating film, an insulating firing the coating film perhydropolysilazane or compositions comprising them comprising a film, said terminal via said contact hole of said a first pad under the wiring made of a metal film between the layers of the gate insulating film and the first interlayer insulating film, the first interlayer insulating film first
    のパッド下配線に接続する金属膜からなる第2のパッド下配線と、前記第2の層間絶縁膜のコンタクトホールを介して前記第2のパッド下配線に電気的に接続するパッドとを備えていることを特徴とするアクティブマトリクス基板。 It includes a second pad under the wiring made of a metal film connected to the pads under the wiring, and a pad electrically connected to the second pad under the wiring through a contact hole of the second interlayer insulating film the active matrix substrate, characterized in that there.
  2. 【請求項2】 請求項1において、前記データ線および前記第2のパッド下配線は、アルミニウムを主成分とするアルミニウム膜から構成され、 前記走査線、前記ゲート電極および前記第1のパッド下配線は、タンタル膜から構成されていることを特徴とするアクティブマトリクス基板。 2. A method according to claim 1, wherein the data line and the second pad under the wiring is made of aluminum film mainly containing aluminum, the scanning lines, the gate electrode and the first pad lower wires the active matrix substrate which is characterized by being composed of a tantalum film.
  3. 【請求項3】 請求項1または2において、前記第2の層間絶縁膜は、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜と、該絶縁膜の表面にCVD法により形成された絶縁膜とを備えていることを特徴とするアクティブマトリクス基板。 3. An apparatus according to claim 1 or 2, wherein the second interlayer insulating film formation, an insulating film by baking the coated film of the perhydropolysilazane or compositions comprising them, by a CVD method on the surface of the insulating film the active matrix substrate, wherein a and a is an insulating film.
  4. 【請求項4】 前記第1の層間絶縁膜と前記第2の層間絶縁膜との層間に前記データ線と同時形成され、前記第1の層間絶縁膜のコンタクトホールを介して前記第1のパッド下配線に接続する金属膜からなる第2のパッド下配線が形成されてなることを特徴とする請求項1記載のアクティブマトリックス基板。 Wherein wherein the first interlayer insulating film wherein the layers of the second interlayer insulating film data lines and are simultaneously formed, said via contact hole of the first interlayer insulating film first pad active matrix substrate according to claim 1, wherein a second pad under the wiring made of a metal film connected to the lower wiring is formed.
  5. 【請求項5】 前記第2の層間絶縁膜の表面に前記画素電極と同時形成され、前記第2の層間絶縁膜のコンタクトホールを介して前記第2のパッド下配線に電気的に接続するパッドとを備えていることを特徴とする請求項1 Wherein said is a pixel electrode formed simultaneously on the surface of the second interlayer insulating film, electrically connected to the second pad under the wiring through a contact hole of the second interlayer insulating film pad claim 1, characterized in that it comprises bets
    記載のアクティブマトリックス基板。 Active matrix substrate according.
  6. 【請求項6】 請求項1乃至5のいずれかに規定するアクティブマトリクス基板を用いたことを特徴とする液晶表示装置。 6. A liquid crystal display device characterized by using an active matrix substrate as defined in any of claims 1 to 5.
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