JP4872196B2 - Thin film transistor panel and manufacturing method thereof - Google Patents

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この発明は薄膜トランジスタパネル及びその製造方法に関し、特に、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを備えた薄膜トランジスタパネル及びその製造方法に関する。   The present invention relates to a thin film transistor panel and a method for manufacturing the same, and more particularly to a thin film transistor panel including a polysilicon thin film transistor and an amorphous silicon thin film transistor and a method for manufacturing the same.

画像読取装置には、例えば、ガラス基板上のほぼ中央部の画像読取領域に複数のフォトセンサを配置し、ガラス基板上の画像読取領域の外側に、フォトセンサを駆動するための半導体チップを配置したものがある（例えば、特許文献１参照）。   In the image reading apparatus, for example, a plurality of photosensors are arranged in an image reading area in a substantially central portion on a glass substrate, and a semiconductor chip for driving the photosensors is arranged outside the image reading area on the glass substrate. (For example, refer to Patent Document 1).

しかしながら、このような画像読取装置では、画像読取領域に対してその外側に配置された半導体チップが上方に突出しているため、例えば指紋読取装置として用いた場合、被写体である指が半導体チップに当接すると、指を画像読取領域に所期の通り密接させることができず、適切な指紋読取動作が実行されず、誤動作等の不具合が生じる要因となってしまう。   However, in such an image reading device, since the semiconductor chip arranged outside the image reading region protrudes upward, for example, when used as a fingerprint reading device, a finger as a subject touches the semiconductor chip. If contact is made, the finger cannot be brought into close contact with the image reading area as expected, and an appropriate fingerprint reading operation is not performed, which causes a malfunction such as a malfunction.

そこで、このような半導体チップの上方への突出による不具合を回避するために、画像読取領域からある程度離れた位置に半導体チップを配置する構成を採用することが考えられるが、このようにした場合には、装置全体が大型化し、携帯機器等への搭載を考慮した場合、好ましくない。   Therefore, in order to avoid such a problem due to the upward protrusion of the semiconductor chip, it may be possible to adopt a configuration in which the semiconductor chip is arranged at a position somewhat away from the image reading area. Is not preferable when the entire apparatus becomes large and is considered to be mounted on a portable device or the like.

一方、アクティブマトリクス型の液晶表示装置には、例えば、ガラス基板上にアモルファスシリコン薄膜を成膜し、このアモルファスシリコン薄膜のうち、ポリシリコン薄膜トランジスタ形成領域のみを選択的に結晶化してポリシリコン薄膜を形成し、アモルファスシリコン薄膜形成領域にアモルファスシリコン薄膜トランジスタを形成し、ポリシリコン薄膜形成領域にポリシリコン薄膜トランジスタを形成するようにしたものがある（例えば、特許文献２参照）。   On the other hand, in an active matrix type liquid crystal display device, for example, an amorphous silicon thin film is formed on a glass substrate, and only the polysilicon thin film transistor forming region is selectively crystallized to selectively form a polysilicon thin film. There is one in which an amorphous silicon thin film transistor is formed in an amorphous silicon thin film formation region and a polysilicon thin film transistor is formed in a polysilicon thin film formation region (see, for example, Patent Document 2).

そして、このような液晶表示装置では、ガラス基板上のほぼ中央部の画像表示領域にスイッチング素子としてのアモルファスシリコン薄膜トランジスタを形成し、ガラス基板上の画像表示領域の外側に、アモルファスシリコン薄膜トランジスタを駆動するための駆動回路部としてのポリシリコン薄膜トランジスタを形成すると、最上面がほぼ平坦となる。そこで、このような構造を指紋読取装置に採用すると、駆動回路部を画像読取領域から必要以上に離す必要はなく、装置全体を小型化することができる。   In such a liquid crystal display device, an amorphous silicon thin film transistor is formed as a switching element in an image display region in a substantially central portion on the glass substrate, and the amorphous silicon thin film transistor is driven outside the image display region on the glass substrate. When a polysilicon thin film transistor is formed as a drive circuit section for the purpose, the uppermost surface becomes substantially flat. Therefore, when such a structure is adopted in the fingerprint reading apparatus, it is not necessary to separate the drive circuit unit from the image reading area more than necessary, and the entire apparatus can be downsized.

特開平８−８４１４号公報（図３）JP-A-8-8414 (FIG. 3) 特公平５−９７９４号公報Japanese Patent Publication No. 5-9794

しかしながら、特許文献２に記載の液晶表示装置では、ガラス基板上に成膜されたアモルファスシリコン薄膜のうち、ポリシリコン薄膜トランジスタ形成領域（駆動回路部形成領域）のみを選択的に結晶化してポリシリコン薄膜を形成しているので、ポリシリコン薄膜を部分的に形成する工程が必要となる。   However, in the liquid crystal display device described in Patent Document 2, only the polysilicon thin film transistor formation region (drive circuit portion formation region) is selectively crystallized out of the amorphous silicon thin film formed on the glass substrate. Therefore, a step of partially forming a polysilicon thin film is required.

このため、アモルファスシリコン薄膜の結晶化を例えばレーザ照射により行なう場合には、レーザ照射位置を高精度に制御するとともに、細いレーザビームをスキャンさせてアモルファスシリコン薄膜を選択的に結晶化することが必要となり、ひいては製造装置の高精度化が必要であるとともに、結晶化工程に比較的長い時間を要し、製造コストの上昇を招くという問題があった。   For this reason, when crystallization of an amorphous silicon thin film is performed by laser irradiation, for example, it is necessary to control the laser irradiation position with high accuracy and to selectively crystallize the amorphous silicon thin film by scanning a thin laser beam. As a result, it is necessary to increase the precision of the manufacturing apparatus, and it takes a relatively long time for the crystallization process, resulting in an increase in manufacturing cost.

また、アモルファスシリコン薄膜の結晶化は、アモルファスシリコン薄膜を６００℃程度に加熱処理することによって行なわれるものであるため、結晶化する領域と結晶化しない領域を明確に分離することが難しく、そのためにアモルファスシリコン薄膜トランジスタからなる画像表示領域とポリシリコン薄膜トランジスタからなる駆動回路部とを基板上において十分接近させて配置することが難しく、装置全体の小型化に限界があるという問題があった。   In addition, since the amorphous silicon thin film is crystallized by heating the amorphous silicon thin film to about 600 ° C., it is difficult to clearly separate the crystallized region from the non-crystallized region. There has been a problem that it is difficult to dispose the image display region made of the amorphous silicon thin film transistor and the drive circuit portion made of the polysilicon thin film transistor sufficiently close to each other on the substrate, and there is a limit to downsizing of the entire device.

そこで、この発明は、製造コストを低減することができ、また装置全体のより一層の小型化を図ることができる薄膜トランジスタパネル及びその製造方法を提供することを目的とする。   Accordingly, an object of the present invention is to provide a thin film transistor panel and a method for manufacturing the same that can reduce the manufacturing cost and can further reduce the size of the entire apparatus.

この発明の薄膜トランジスタパネルは、上記目的を達成するため、基板上に、ポリシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に設けられた第２の電極を有するポリシリコン薄膜トランジスタと、アモルファスシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に設けられた第２の電極を有するアモルファスシリコン薄膜トランジスタと、が設けられた薄膜トランジスタパネルにおいて、
前記アモルファスシリコン薄膜トランジスタの前記アモルファスシリコンからなる半導体薄膜は、前記ポリシリコン薄膜トランジスタの前記ポリシリコンからなる半導体薄膜の上部に絶縁膜を介して設けられ、
前記ポリシリコン薄膜トランジスタの第１の電極は、前記アモルファスシリコン薄膜トランジスタの第１の電極と同一の材料によって、当該第１の電極と同一の層に設けられ、
前記ポリシリコン薄膜トランジスタの第２の電極は、前記アモルファスシリコン薄膜トランジスタの第２の電極とは異なる層に設けられ、
前記ポリシリコン薄膜トランジスタの第１の電極または第２の電極のうちのいずれか一方の電極と同一の導電材料によって、当該一方の電極と同一の層に設けられ、且つ、当該一方の電極に接続され、接続パッドを有する第１の配線と、
前記アモルファスシリコン薄膜トランジスタの第２の電極と同一の導電材料によって、当該第２の電極と同一の層に設けられた第２の配線と、
前記ポリシリコン薄膜トランジスタの第１の電極または第２の電極のうちの他方の電極と同一の導電材料によって、当該他方の電極と同一の層に設けられ、且つ、当該他方の電極に接続され、接続パッドを有する第３の配線と、を備え、
前記第２の配線は、前記第１の配線との間に層間絶縁膜が介在するように設けられ、且つ、当該層間絶縁膜の前記第１の配線の接続パッドに対応する箇所に設けられるコンタクトホールを介して、前記第１の配線に電気的に接続され、
前記第３の配線は、前記第１の配線との間に前記層間絶縁膜とは異なる別の層間絶縁膜が介在するように設けられ、且つ、当該層間絶縁膜の前記第１の配線の接続パッドに対応する箇所に設けられるコンタクトホールを介して、前記第１の配線に電気的に接続されていることを特徴とするものである。
In order to achieve the above object, a thin film transistor panel according to the present invention includes a semiconductor thin film made of polysilicon, a first electrode, and a second electrode provided in a layer different from the first electrode on a substrate. In a thin film transistor panel provided with a silicon thin film transistor, a semiconductor thin film made of amorphous silicon , a first electrode, and an amorphous silicon thin film transistor having a second electrode provided in a layer different from the first electrode ,
The semiconductor thin film made of amorphous silicon of the amorphous silicon thin film transistor is provided above the semiconductor thin film made of polysilicon of the polysilicon thin film transistor via an insulating film,
The first electrode of the polysilicon thin film transistor is provided in the same layer as the first electrode by the same material as the first electrode of the amorphous silicon thin film transistor,
The second electrode of the polysilicon thin film transistor is provided in a different layer from the second electrode of the amorphous silicon thin film transistor;
The same material as either the first electrode or the second electrode of the polysilicon thin film transistor is provided in the same layer as the one electrode and is connected to the one electrode. A first wiring having a connection pad;
A second wiring provided in the same layer as the second electrode by the same conductive material as the second electrode of the amorphous silicon thin film transistor;
Provided in the same layer as the other electrode by the same conductive material as the other electrode of the first electrode or the second electrode of the polysilicon thin film transistor and connected to the other electrode A third wiring having a pad,
The second wiring is provided such that an interlayer insulating film is interposed between the second wiring and the contact provided at a position corresponding to the connection pad of the first wiring of the interlayer insulating film. Electrically connected to the first wiring through a hole;
The third wiring is provided so that another interlayer insulating film different from the interlayer insulating film is interposed between the third wiring and the connection of the first wiring of the interlayer insulating film It is characterized in that it is electrically connected to the first wiring through a contact hole provided at a location corresponding to the pad .

この発明によれば、アモルファスシリコン薄膜トランジスタの半導体薄膜をポリシリコン薄膜トランジスタの半導体薄膜よりも上層側に設けているので、ポリシリコン薄膜トランジスタの半導体薄膜を形成した後に、その上層にアモルファスシリコン薄膜トランジスタの半導体薄膜を形成すればよく、したがって成膜されたアモルファスシリコン薄膜全体を結晶化してポリシリコン薄膜を形成するようにしてもよく、従来技術にあるように、成膜されたアモルファスシリコン薄膜の特定の領域を選択的に結晶化するような工程が不要となり、工程を簡略化して、製造コストを低減することができる。   According to this invention, since the semiconductor thin film of the amorphous silicon thin film transistor is provided on the upper layer side of the semiconductor thin film of the polysilicon thin film transistor, the semiconductor thin film of the amorphous silicon thin film transistor is formed on the upper layer after the semiconductor thin film of the polysilicon thin film transistor is formed. Therefore, the entire amorphous silicon thin film formed may be crystallized to form a polysilicon thin film. As in the prior art, a specific region of the formed amorphous silicon thin film is selected. Therefore, a process for crystallization is unnecessary, the process can be simplified, and the manufacturing cost can be reduced.

また、ポリシリコン薄膜トランジスタの半導体薄膜の上層側にアモルファスシリコン薄膜トランジスタの半導体薄膜が設けられ、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとが異なる層に分離して形成されるため、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを十分接近させて配置することができ、ひいては装置全体のより一層の小型化を図ることができる。   In addition, since the semiconductor thin film of the amorphous silicon thin film transistor is provided on the upper layer side of the semiconductor thin film of the polysilicon thin film transistor, the polysilicon thin film transistor and the amorphous silicon thin film transistor are separately formed in different layers. Can be arranged close enough to each other, and further downsizing of the entire apparatus can be achieved.

さらに、ポリシリコン薄膜トランジスタの複数の電極のいずれかを、アモルファスシリコン薄膜トランジスタの複数の電極のいずれかと同一の層に、同一の導電体材料によって形成しているので、これらの電極を別々に形成する場合と比較して、工程数を削減することができる上、これらの電極間に層間絶縁膜を成膜する必要がなく、これらの電極間とを接続するためのコンタクトホールを形成する必要もない。これにより、工程を簡略化して、製造コストを低減することができる。   Furthermore, since any one of the plurality of electrodes of the polysilicon thin film transistor is formed in the same layer as one of the plurality of electrodes of the amorphous silicon thin film transistor by using the same conductor material, when these electrodes are formed separately The number of processes can be reduced as compared with the above, and it is not necessary to form an interlayer insulating film between these electrodes, and it is not necessary to form a contact hole for connecting these electrodes. Thereby, a process can be simplified and manufacturing cost can be reduced.

（第１実施形態）
図１はこの発明の第１実施形態としての、例えば画像読取装置を構成する薄膜トランジスタパネルの要部の等価回路的平面図を示す。この薄膜トランジスタパネルはガラス基板１を備えている。ガラス基板１上のほぼ中央部の画像読取領域２には、フォトセンサとしての複数の光電変換型の薄膜トランジスタ３がマトリクス状に配置されている。 (First embodiment)
FIG. 1 shows an equivalent circuit plan view of a main part of a thin film transistor panel constituting an image reading apparatus as a first embodiment of the present invention. The thin film transistor panel includes a glass substrate 1. A plurality of photoelectric conversion type thin film transistors 3 as photosensors are arranged in a matrix in the image reading region 2 in the substantially central portion on the glass substrate 1.

ガラス基板１上において画像読取領域２の右側、左側及び下側の各隣接する領域には、薄膜トランジスタ３を駆動するための後述する第１〜第３の駆動回路部４〜６が設けられている。ガラス基板１上の下端部には複数の外部接続端子７が設けられている。外部接続端子７は、後述するように、ガラス基板１上に設けられた上層接続配線及び下層接続配線を介して、第１〜第３の駆動回路部４〜６等に接続されている。   On the glass substrate 1, first to third drive circuit units 4 to 6 to be described later for driving the thin film transistor 3 are provided in the adjacent regions on the right side, the left side, and the lower side of the image reading region 2. . A plurality of external connection terminals 7 are provided at the lower end portion on the glass substrate 1. As will be described later, the external connection terminal 7 is connected to the first to third drive circuit units 4 to 6 through an upper layer connection wiring and a lower layer connection wiring provided on the glass substrate 1.

薄膜トランジスタ３は、その具体的な構造については後で説明するが、トップゲート電極８、ボトムゲート電極９及びソース・ドレイン電極１０、１０を備えている。トップゲート電極８は、画像読取領域２において行方向に配置されたトップゲートライン１１を介して第１の駆動回路部（トップゲートドライバ）４に接続されている。ボトムゲート電極９は、画像読取領域２において行方向に配置されたボトムゲートライン１２を介して第２の駆動回路部（ボトムゲートドライバ）５に接続されている。   The thin film transistor 3 includes a top gate electrode 8, a bottom gate electrode 9, and source / drain electrodes 10 and 10, which will be described in detail later. The top gate electrode 8 is connected to the first drive circuit unit (top gate driver) 4 via the top gate line 11 arranged in the row direction in the image reading region 2. The bottom gate electrode 9 is connected to a second drive circuit unit (bottom gate driver) 5 via a bottom gate line 12 arranged in the row direction in the image reading region 2.

一方のソース・ドレイン電極１０は、画像読取領域２において列方向に配置されたドレインライン１３を介して第３の駆動回路部（ドレインドライバ）６に接続されている。他方のソース・ドレイン電極１０は、画像読取領域２等に配置された接地ライン（図示せず）を介して、外部接続端子７のうちの接地用外部接続端子に接続されている。   One source / drain electrode 10 is connected to a third drive circuit section (drain driver) 6 via a drain line 13 arranged in the column direction in the image reading region 2. The other source / drain electrode 10 is connected to a grounding external connection terminal of the external connection terminals 7 via a ground line (not shown) arranged in the image reading region 2 or the like.

次に、この薄膜トランジスタパネルの一部の具体的な構造の一例について、図２を参照して説明する。この場合、図２の左側から右側に向かって、外部接続端子７の部分の断面図、第１〜第３の駆動回路部４〜６の各一部を構成するＣＭＯＳ薄膜トランジスタ２１、２２の部分の断面図、第１〜第３の層間コンタクトの部分の断面図、光電変換型の薄膜トランジスタ３の部分の断面図を示す。   Next, an example of a specific structure of a part of the thin film transistor panel will be described with reference to FIG. In this case, from the left side to the right side in FIG. 2, a cross-sectional view of the portion of the external connection terminal 7, and portions of the CMOS thin film transistors 21 and 22 constituting each part of the first to third drive circuit portions 4 to 6. Sectional drawing, sectional drawing of the part of the 1st-3rd interlayer contact, sectional drawing of the part of the photoelectric conversion type thin-film transistor 3 are shown.

まず、第１〜第３の駆動回路部４〜６の各一部を構成するＣＭＯＳ薄膜トランジスタ２１、２２の部分について説明する。ガラス基板１上の駆動回路部形成領域には、例えばポリシリコン薄膜トランジスタによるＮＭＯＳ薄膜トランジスタ２１とＰＭＯＳ薄膜トランジスタ２２とからなるＣＭＯＳ薄膜トランジスタが設けられている。   First, the portions of the CMOS thin film transistors 21 and 22 that constitute each part of the first to third drive circuit units 4 to 6 will be described. In the drive circuit portion forming region on the glass substrate 1, a CMOS thin film transistor including an NMOS thin film transistor 21 and a PMOS thin film transistor 22 made of, for example, a polysilicon thin film transistor is provided.

各薄膜トランジスタ２１、２２は、ガラス基板１の上面に設けられた第１及び第２の下地絶縁膜２３、２４の上面に設けられたポリシリコンからなる半導体薄膜２５、２６を備えている。この場合、第１の下地絶縁膜２３は窒化シリコンからなり、第２の下地絶縁膜２４は酸化シリコンからなっている。   Each of the thin film transistors 21 and 22 includes semiconductor thin films 25 and 26 made of polysilicon provided on the upper surfaces of the first and second base insulating films 23 and 24 provided on the upper surface of the glass substrate 1. In this case, the first base insulating film 23 is made of silicon nitride, and the second base insulating film 24 is made of silicon oxide.

ＮＭＯＳ薄膜トランジスタ２１は、例えばＬＤＤ(Lightly Doped Drain)構造を有して構成されている。すなわち、ＮＭＯＳ薄膜トランジスタ２１の半導体薄膜２５の中央部は真性領域からなるチャネル領域２５ａとされ、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域２５ｂとされ、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域２５ｃとされている。一方、ＰＭＯＳ薄膜トランジスタ２２の半導体薄膜２６の中央部は真性領域からなるチャネル領域２６ａとされ、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域２６ｂとされている。   The NMOS thin film transistor 21 has, for example, an LDD (Lightly Doped Drain) structure. That is, the central portion of the semiconductor thin film 25 of the NMOS thin film transistor 21 is a channel region 25a made of an intrinsic region, both sides thereof are a source / drain region 25b made of an n-type impurity low concentration region, and both sides thereof are n-type impurity high The source / drain region 25c is formed of a concentration region. On the other hand, the central portion of the semiconductor thin film 26 of the PMOS thin film transistor 22 is a channel region 26a made of an intrinsic region, and both sides thereof are a source / drain region 26b made of a p-type impurity high concentration region.

半導体薄膜２５、２６を含む第２の下地絶縁膜２４の上面には酸化シリコンからなるゲート絶縁膜２７が設けられている。各チャネル領域２５ａ、２６ａ上におけるゲート絶縁膜２７の上面にはモリブデンからなるゲート電極２８、２９が設けられている。ゲート電極２８、２９を含むゲート絶縁膜２７の上面には窒化シリコンからなる層間絶縁膜３０及びボトムゲート絶縁膜３１が設けられている。   A gate insulating film 27 made of silicon oxide is provided on the upper surface of the second base insulating film 24 including the semiconductor thin films 25 and 26. Gate electrodes 28 and 29 made of molybdenum are provided on the upper surface of the gate insulating film 27 on the channel regions 25a and 26a. An interlayer insulating film 30 and a bottom gate insulating film 31 made of silicon nitride are provided on the upper surface of the gate insulating film 27 including the gate electrodes 28 and 29.

半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ上におけるボトムゲート絶縁膜３１、層間絶縁膜３０及びゲート絶縁膜２７にはコンタクトホール３２、３３が設けられている。コンタクトホール３２、３３内及びその各近傍の層間絶縁膜３０の上面にはモリブデンからなる導電体層３４、３５がコンタクトホール３２、３３を介してソース・ドレイン領域２５ｃ、２６ｂに接続されて設けられ、ソース・ドレイン電極及びそれに接続される配線を構成している。ここで、導電体層３４、３５はボトムゲート絶縁膜３１上に形成された部分と、コンタクトホール３２、３３内に充填された部分からなる。また、導電体層３４、３５を含むボトムゲート絶縁膜３１の上面には窒化シリコンからなるトップゲート絶縁膜３６及びオーバーコート膜３７が設けられている。   Contact holes 32 and 33 are provided in the bottom gate insulating film 31, the interlayer insulating film 30 and the gate insulating film 27 on the source / drain regions 25 c and 26 b of the semiconductor thin films 25 and 26. Conductor layers 34 and 35 made of molybdenum are connected to the source / drain regions 25c and 26b through the contact holes 32 and 33 on the upper surface of the interlayer insulating film 30 in and near the contact holes 32 and 33, respectively. The source / drain electrodes and the wiring connected thereto are configured. Here, the conductor layers 34 and 35 include a portion formed on the bottom gate insulating film 31 and a portion filled in the contact holes 32 and 33. A top gate insulating film 36 and an overcoat film 37 made of silicon nitride are provided on the upper surface of the bottom gate insulating film 31 including the conductor layers 34 and 35.

そして、ＮＭＯＳ薄膜トランジスタ２１は、半導体薄膜２５、ゲート絶縁膜２７、ゲート電極２８及びソース・ドレイン電極を含む導電体層３４によって構成されている。ＰＭＯＳ薄膜トランジスタ２２は、半導体薄膜２６、ゲート絶縁膜２７、ゲート電極２９及びソース・ドレイン電極を含む導電体層３５によって構成されている。これにより、ＮＭＯＳ薄膜トランジスタ２１とＰＭＯＳ薄膜トランジスタ２２とからなるＣＭＯＳ薄膜トランジスタ、つまり、第１〜第３の駆動回路部４〜６は、ガラス基板１上に一体形成されている。   The NMOS thin film transistor 21 includes a semiconductor thin film 25, a gate insulating film 27, a gate electrode 28, and a conductor layer 34 including source / drain electrodes. The PMOS thin film transistor 22 includes a semiconductor thin film 26, a gate insulating film 27, a gate electrode 29, and a conductor layer 35 including a source / drain electrode. As a result, the CMOS thin film transistor composed of the NMOS thin film transistor 21 and the PMOS thin film transistor 22, that is, the first to third drive circuit units 4 to 6 are integrally formed on the glass substrate 1.

次に、光電変換型の薄膜トランジスタ３の部分について説明する。駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９を覆うように設けられた層間絶縁膜３０の上面にはクロム（遮光性金属）からなるボトムゲート電極９が設けられている。ボトムゲート電極９を含む層間絶縁膜３０の上面にはボトムゲート絶縁膜３１が設けられている。ボトムゲート電極９上におけるボトムゲート絶縁膜３１の上面には真性アモルファスシリコンからなる半導体薄膜４１が設けられている。   Next, the photoelectric conversion type thin film transistor 3 will be described. A bottom gate electrode 9 made of chromium (light-shielding metal) is provided on the upper surface of the interlayer insulating film 30 provided so as to cover the gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the driving circuit section. A bottom gate insulating film 31 is provided on the upper surface of the interlayer insulating film 30 including the bottom gate electrode 9. A semiconductor thin film 41 made of intrinsic amorphous silicon is provided on the bottom gate insulating film 31 on the bottom gate electrode 9.

半導体薄膜４１の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜４２が設けられている。チャネル保護膜４２の上面両側及びその両側における半導体薄膜４１の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層４３が設けられている。オーミックコンタクト層４３の上面及びその近傍のボトムゲート絶縁膜３１の上面にはモリブデンからなるソース・ドレイン電極１０が設けられている。   A channel protective film 42 made of silicon nitride is provided at substantially the center of the upper surface of the semiconductor thin film 41. Ohmic contact layers 43 made of n-type amorphous silicon are provided on both sides of the upper surface of the channel protective film 42 and on the upper surface of the semiconductor thin film 41 on both sides thereof. A source / drain electrode 10 made of molybdenum is provided on the upper surface of the ohmic contact layer 43 and the upper surface of the bottom gate insulating film 31 in the vicinity thereof.

ソース・ドレイン電極１０を含むボトムゲート絶縁膜３１の上面にはトップゲート絶縁膜３６が設けられている。半導体薄膜４１上におけるトップゲート絶縁膜３６の上面にはＩＴＯ（透光性金属）からなるトップゲート電極８が設けられている。トップゲート電極８を含むトップゲート絶縁膜３６の上面にはオーバーコート膜３７が設けられている。   A top gate insulating film 36 is provided on the top surface of the bottom gate insulating film 31 including the source / drain electrodes 10. A top gate electrode 8 made of ITO (translucent metal) is provided on the top surface of the top gate insulating film 36 on the semiconductor thin film 41. An overcoat film 37 is provided on the top surface of the top gate insulating film 36 including the top gate electrode 8.

そして、光電変換型の薄膜トランジスタ３は、ボトムゲート電極９、ボトムゲート絶縁膜３１、半導体薄膜４１、チャネル保護膜４２、オーミックコンタクト層４３及びソース・ドレイン電極１０によって構成されたボトムゲート型の選択用薄膜トランジスタと、トップゲート電極８、トップゲート絶縁膜３６、半導体薄膜４１、チャネル保護膜４２、オーミックコンタクト層４３及びソース・ドレイン電極１０によって構成されたトップゲート型のセンサ用薄膜トランジスタと、によって構成されている。これにより、光電変換型の薄膜トランジスタ３は、ガラス基板１上に一体形成されている。   The photoelectric conversion type thin film transistor 3 is a bottom-gate type selection composed of the bottom gate electrode 9, the bottom gate insulating film 31, the semiconductor thin film 41, the channel protective film 42, the ohmic contact layer 43 and the source / drain electrode 10. The thin film transistor is composed of a top gate electrode 8, a top gate insulating film 36, a semiconductor thin film 41, a channel protective film 42, an ohmic contact layer 43, and a source / drain electrode 10. Yes. Thus, the photoelectric conversion type thin film transistor 3 is integrally formed on the glass substrate 1.

次に、外部接続端子７の部分について説明する。モリブデンからなる外部接続端子７は、ボトムゲート絶縁膜３１の上面に設けられ、オーバーコート膜３７及びトップゲート絶縁膜３６に設けられた開口部４４を介して露出されている。   Next, the external connection terminal 7 will be described. The external connection terminal 7 made of molybdenum is provided on the upper surface of the bottom gate insulating film 31 and exposed through the opening 44 provided in the overcoat film 37 and the top gate insulating film 36.

次に、第１〜第３の層間コンタクトの部分について説明する。第１の層間コンタクトの部分においては、ボトムゲート絶縁膜３１の上面に設けられたモリブデンからなる第１の上層接続配線４５は、ボトムゲート絶縁膜３１及び層間絶縁膜３０に設けられたコンタクトホール４６を介して、ゲート絶縁膜２７の上面に設けられたモリブデンからなる第１の下層接続配線４７の接続パッド部に接続されている。ここで、第１の上層接続配線４５は、ボトムゲート絶縁膜３１の上面に形成された部分と、コンタクトホール４６内に充填された部分からなる。   Next, the first to third interlayer contact portions will be described. In the portion of the first interlayer contact, the first upper layer connection wiring 45 made of molybdenum provided on the upper surface of the bottom gate insulating film 31 is connected to the contact hole 46 provided in the bottom gate insulating film 31 and the interlayer insulating film 30. To the connection pad portion of the first lower layer connection wiring 47 made of molybdenum provided on the upper surface of the gate insulating film 27. Here, the first upper layer connection wiring 45 includes a portion formed on the upper surface of the bottom gate insulating film 31 and a portion filled in the contact hole 46.

第２の層間コンタクトの部分においては、ボトムゲート絶縁膜３１の上面に設けられたモリブデンからなる第２の上層接続配線４８は、ボトムゲート絶縁膜３１に設けられたコンタクトホール４９を介して、層間絶縁膜３０の上面に設けられたクロムからなる第２の下層接続配線５０の接続パッド部に接続されている。ここで、第２の上層接続配線４８は、ボトムゲート絶縁膜３１の上面に形成された部分と、コンタクトホール４９内に充填された部分からなる。   In the second interlayer contact portion, the second upper layer connection wiring 48 made of molybdenum provided on the upper surface of the bottom gate insulating film 31 is connected to the interlayer via the contact hole 49 provided in the bottom gate insulating film 31. It is connected to the connection pad portion of the second lower layer connection wiring 50 made of chromium provided on the upper surface of the insulating film 30. Here, the second upper layer connection wiring 48 includes a portion formed on the upper surface of the bottom gate insulating film 31 and a portion filled in the contact hole 49.

第３の層間コンタクトの部分においては、トップゲート絶縁膜３６の上面に設けられたＩＴＯからなる第３の上層接続配線５１は、トップゲート絶縁膜３６に設けられたコンタクトホール５２を介して、ボトムゲート絶縁膜３１の上面に設けられたからなるモリブデンからなる第３の下層接続配線５３の接続パッド部に接続されている。ここで、第３の上層接続配線５１は、トップゲート絶縁膜３６の上面に形成された部分と、コンタクトホール５２内に充填された部分からなる。   In the third interlayer contact portion, the third upper layer connection wiring 51 made of ITO provided on the top surface of the top gate insulating film 36 is connected to the bottom via the contact hole 52 provided in the top gate insulating film 36. The gate insulating film 31 is connected to the connection pad portion of the third lower layer connection wiring 53 made of molybdenum provided on the upper surface of the gate insulating film 31. Here, the third upper layer connection wiring 51 includes a portion formed on the upper surface of the top gate insulating film 36 and a portion filled in the contact hole 52.

次に、図２に示す各部の電気的接続について説明する。光電変換型の薄膜トランジスタ３のボトムゲート電極９は、第２の下層接続配線５０及び第２の上層接続配線４８の各導電体層を介して、つまり図１に示すボトムゲートライン１２を介して、第２の駆動回路部（ボトムゲートドライバ）５の薄膜トランジスタ２１、２２のソース・ドレイン電極を含むに導電体層３４、３５に接続されている。   Next, the electrical connection of each part shown in FIG. 2 will be described. The bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 is connected to each of the conductor layers of the second lower layer connection wiring 50 and the second upper layer connection wiring 48, that is, through the bottom gate line 12 shown in FIG. The second drive circuit section (bottom gate driver) 5 is connected to the conductor layers 34 and 35 including the source and drain electrodes of the thin film transistors 21 and 22.

光電変換型の薄膜トランジスタ３の一方のソース・ドレイン電極１０は、ボトムゲート絶縁膜３１の上面に設けられた接続配線（図示せず）を介して、つまり図１に示すドレインライン１３を介して、第３の駆動回路部（ドレインドライバ）６の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。   One source / drain electrode 10 of the photoelectric conversion type thin film transistor 3 is connected via a connection wiring (not shown) provided on the upper surface of the bottom gate insulating film 31, that is, via the drain line 13 shown in FIG. The third drive circuit section (drain driver) 6 is connected to the conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22.

光電変換型の薄膜トランジスタ３の他方のソース・ドレイン電極１０は、ボトムゲート絶縁膜３１の上面に設けられた接続配線（図示せず）を介して、つまり図１において図示しない接地ラインを介して、外部接続端子７のうちの接地用外部接続端子に接続されている。   The other source / drain electrode 10 of the photoelectric conversion type thin film transistor 3 is connected via a connection wiring (not shown) provided on the upper surface of the bottom gate insulating film 31, that is, via a ground line not shown in FIG. The external connection terminal 7 is connected to the ground external connection terminal.

光電変換型の薄膜トランジスタ３のトップゲート電極８は、第３の上層接続配線５１及び上層接続配線５１に接続される第３の下層接続配線５３の各導電体層を介して、つまり図１に示すトップゲートライン１１を介して、第１の駆動回路部（トップゲートドライバ）４の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。   The top gate electrode 8 of the photoelectric conversion type thin film transistor 3 is shown in FIG. 1 through the third upper layer connection wiring 51 and the respective conductor layers of the third lower layer connection wiring 53 connected to the upper layer connection wiring 51. The top gate line 11 is connected to the conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 of the first drive circuit section (top gate driver) 4.

駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９は、第１の下層接続配線４７及び第１の上層接続配線４５の各導電体層を介して、外部接続端子７に接続されている。駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５は、ボトムゲート絶縁膜３１の上面に設けられた接続配線（図示せず）を介して、外部接続端子７に接続されている。   The gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the drive circuit section are connected to the external connection terminal 7 through the respective conductor layers of the first lower layer connection wiring 47 and the first upper layer connection wiring 45. . The conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section are connected to the external connection terminals 7 via connection wirings (not shown) provided on the upper surface of the bottom gate insulating film 31. It is connected to the.

ここで、本実施形態においては、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５は、オーミックコンタクト層４３の上面を含むボトムゲート絶縁膜３１の上面に設けられた光電変換型の薄膜トランジスタ３のモリブデンからなるソース・ドレイン電極１０と同一の層に、同一の導電材料により形成されている。   Here, in the present embodiment, the conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section are provided on the upper surface of the bottom gate insulating film 31 including the upper surface of the ohmic contact layer 43. The photoelectric conversion type thin film transistor 3 is formed of the same conductive material in the same layer as the source / drain electrode 10 made of molybdenum.

次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図３に示すように、ガラス基板１の上面に、プラズマＣＶＤ法により、窒化シリコンからなる第１の下地絶縁膜２３（膜厚２０００Å程度）、酸化シリコンからなる第２の下地絶縁膜２４（膜厚１０００Å程度）及びアモルファスシリコン薄膜６１（膜厚５００Å程度）を連続して成膜する。ここで、アモルファスシリコン薄膜６１を成膜する工程は、概ね３００℃程度を最高温度とする温度条件（第２の温度条件）で行なわれる。   Next, an example of a method for manufacturing the thin film transistor panel will be described. First, as shown in FIG. 3, a first base insulating film 23 (thickness of about 2000 mm) made of silicon nitride and a second base insulating film 24 made of silicon oxide are formed on the upper surface of the glass substrate 1 by plasma CVD. (A film thickness of about 1000 mm) and an amorphous silicon thin film 61 (film thickness of about 500 mm) are continuously formed. Here, the step of forming the amorphous silicon thin film 61 is performed under a temperature condition (second temperature condition) in which about 300 ° C. is the maximum temperature.

次に、水素含有量の多いプラズマＣＶＤ法で成膜したアモルファスシリコン薄膜６１の含有水素を除去するために、窒素ガス雰囲気中において５００℃程度の温度で１時間程度の脱水素処理を行なう。この脱水素処理は、アモルファスシリコン薄膜６１に後工程でエキシマレーザの照射により高エネルギーを与えると、アモルファスシリコン薄膜６１中の水素が突沸して欠陥が生じるので、これを回避するために行なうものである。   Next, in order to remove the hydrogen contained in the amorphous silicon thin film 61 formed by plasma CVD with a high hydrogen content, a dehydrogenation process is performed for about 1 hour at a temperature of about 500 ° C. in a nitrogen gas atmosphere. This dehydrogenation treatment is performed in order to avoid the occurrence of defects due to bumping of hydrogen in the amorphous silicon thin film 61 when high energy is given to the amorphous silicon thin film 61 by excimer laser irradiation in a subsequent process. is there.

次に、アモルファスシリコン薄膜６１に上面側からエキシマレーザを照射することにより、アモルファスシリコン薄膜６１を結晶化してポリシリコン薄膜６２を形成する。ここで、アモルファスシリコン薄膜６１を結晶化してポリシリコン薄膜６２とする工程は、概ね６００℃程度を最高温度とする温度条件（第１の温度条件）で行なわれる。   Next, by irradiating the amorphous silicon thin film 61 with an excimer laser from the upper surface side, the amorphous silicon thin film 61 is crystallized to form a polysilicon thin film 62. Here, the step of crystallizing the amorphous silicon thin film 61 to form the polysilicon thin film 62 is performed under a temperature condition (first temperature condition) where the maximum temperature is approximately 600 ° C.

次に、ポリシリコン薄膜６２をフォトリソグラフィ法によりパターニングすることにより、図４に示すように、半導体薄膜２５、２６を形成する。次に、図５に示すように、半導体薄膜２５、２６を含む第２の下地絶縁膜２４の上面に、プラズマＣＶＤ法により、酸化シリコンからなるゲート絶縁膜２７（膜厚１０００Å程度）を成膜する。次に、ゲート絶縁膜２７の上面に、スパッタ法により成膜されたモリブデン膜（膜厚３０００Å程度）からなる導電体層をフォトリソグラフィ法によりパターニングすることにより、ゲート電極２８、２９及び第１の下層接続配線４７を形成する。   Next, by patterning the polysilicon thin film 62 by photolithography, semiconductor thin films 25 and 26 are formed as shown in FIG. Next, as shown in FIG. 5, a gate insulating film 27 (thickness of about 1000 mm) made of silicon oxide is formed on the upper surface of the second base insulating film 24 including the semiconductor thin films 25 and 26 by plasma CVD. To do. Next, a conductor layer made of a molybdenum film (having a film thickness of about 3000 mm) formed by sputtering is patterned on the upper surface of the gate insulating film 27 by photolithography, whereby the gate electrodes 28 and 29 and the first electrode are formed. A lower layer connection wiring 47 is formed.

次に、図６に示すように、フォトリソグラフィ法により形成された、ソース・ドレイン領域２６ｂに対応する部分に開口部を有する第１のレジストパターン（図示せず）をマスクとして、ｐ型不純物を高濃度で注入する。一例として、ボロンイオンを加速エネルギー３０ｋｅＶ、ドーズ量３×１０15ａｔｍ／ｃｍ2の条件で注入する。これにより、半導体薄膜２６は、ゲート電極２９下の真性領域からなるチャネル領域２６ａと、その両側におけるｐ型不純物高濃度領域からなるソース・ドレイン領域２６ｂとを有するものとなる。この後、第１のレジストパターンを剥離する。 Next, as shown in FIG. 6, a p-type impurity is formed using a first resist pattern (not shown) formed by photolithography and having an opening in a portion corresponding to the source / drain region 26b as a mask. Inject at high concentration. As an example, boron ions are implanted under conditions of an acceleration energy of 30 keV and a dose of 3 × 10 15 atm / cm 2 . As a result, the semiconductor thin film 26 has a channel region 26a made of an intrinsic region under the gate electrode 29 and source / drain regions 26b made of p-type impurity high concentration regions on both sides thereof. Thereafter, the first resist pattern is peeled off.

次に、フォトリソグラフィ法により形成された、ソース・ドレイン領域２５ｃに対応する部分に開口部を有する第２のレジストパターン（図示せず）をマスクとして、ｎ型不純物を高濃度で注入する。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量３×１０15ａｔｍ／ｃｍ2の条件で注入する。この後、第２のレジストパターンを剥離する。 Next, an n-type impurity is implanted at a high concentration using a second resist pattern (not shown) having an opening in a portion corresponding to the source / drain region 25c formed by photolithography. As an example, phosphorus ions are implanted under the conditions of an acceleration energy of 70 keV and a dose amount of 3 × 10 15 atm / cm 2 . Thereafter, the second resist pattern is peeled off.

次に、フォトリソグラフィ法により形成された、ソース・ドレイン領域２５ｂに対応する部分に開口部を有する第３のレジストパターン（図示せず）をマスクとして、ｎ型不純物を低濃度で注入する。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量３×１０13ａｔｍ／ｃｍ2の条件で注入する。この後、第３のレジストパターンを剥離する。 Next, an n-type impurity is implanted at a low concentration using a third resist pattern (not shown) formed by photolithography and having an opening in a portion corresponding to the source / drain region 25b as a mask. As an example, phosphorus ions are implanted under the conditions of an acceleration energy of 70 keV and a dose of 3 × 10 13 atm / cm 2 . Thereafter, the third resist pattern is peeled off.

これにより、半導体薄膜２５は、ゲート電極２８下の真性領域からなるチャネル領域２５ａと、その両側におけるｎ型不純物低濃度領域からなるソース・ドレイン領域２５ｂと、さらにその両側におけるｎ型不純物高濃度領域からなるソース・ドレイン領域２５ｃとを有するものとなる。   As a result, the semiconductor thin film 25 includes a channel region 25a made of an intrinsic region under the gate electrode 28, source / drain regions 25b made of n-type impurity low concentration regions on both sides thereof, and n-type impurity high concentration regions on both sides thereof. And a source / drain region 25c.

次に、窒素ガス雰囲気中において４５０℃程度の温度で１時間程度の注入イオン活性化処理を行なう。ここで、第１〜第３のレジストパターンをマスクとした各イオン注入工程は、上記順序に特に制約されるものではなく、任意の順序で行なうようにしてもよく、また他の方法、例えばゲート電極２８、２９をマスクとしたイオン注入工程を含む方法であってもよい。   Next, implanted ion activation treatment is performed in a nitrogen gas atmosphere at a temperature of about 450 ° C. for about 1 hour. Here, the respective ion implantation steps using the first to third resist patterns as masks are not particularly limited to the above order, and may be performed in any order, and other methods such as gates are used. A method including an ion implantation process using the electrodes 28 and 29 as a mask may be used.

次に、図７に示すように、ゲート電極２８、２９及び第１の下層接続配線４７を含むゲート絶縁膜２７の上面に、プラズマＣＶＤ法により、窒化シリコンからなる層間絶縁膜３０（膜厚３０００Å程度）を成膜する。次に、層間絶縁膜３０の上面に、スパッタ法により成膜されたクロム膜（膜厚１０００Å程度）からなる導電体層をフォトリソグラフィ法によりパターニングすることにより、ボトムゲート電極９及び第２の下層接続配線５０を形成する。   Next, as shown in FIG. 7, on the upper surface of the gate insulating film 27 including the gate electrodes 28 and 29 and the first lower layer connection wiring 47, an interlayer insulating film 30 (thickness of 3000 mm) made of silicon nitride is formed by plasma CVD. Film). Next, a conductive layer made of a chromium film (thickness of about 1000 mm) formed by sputtering is patterned on the upper surface of the interlayer insulating film 30 by photolithography to thereby form the bottom gate electrode 9 and the second lower layer. Connection wiring 50 is formed.

次に、図８に示すように、ボトムゲート電極９及び第２の下層接続配線５０を含む層間絶縁膜３０の上面に、プラズマＣＶＤ法により、窒化シリコンからなるボトムゲート絶縁膜３１（膜厚３０００Å程度）、真性アモルファスシリコンからなる半導体薄膜形成用層４１ａ（膜厚５００Å程度）及び窒化シリコンからなるチャネル保護膜形成用層４２ａ（膜厚１０００Å程度）を連続して成膜する。この場合、真性アモルファスシリコンからなる半導体薄膜形成用層４１ａは、図３に示すアモルファスシリコン薄膜６１の成膜の場合と同様に、概ね３００℃程度の温度条件で成膜される。   Next, as shown in FIG. 8, a bottom gate insulating film 31 (thickness of 3000 mm) made of silicon nitride is formed on the upper surface of the interlayer insulating film 30 including the bottom gate electrode 9 and the second lower layer connection wiring 50 by plasma CVD. And so on), a semiconductor thin film forming layer 41a (thickness of about 500 mm) made of intrinsic amorphous silicon and a channel protective film forming layer 42a (thickness of about 1000 mm) made of silicon nitride are successively formed. In this case, the semiconductor thin film forming layer 41a made of intrinsic amorphous silicon is formed under a temperature condition of about 300 ° C. as in the case of forming the amorphous silicon thin film 61 shown in FIG.

次に、チャネル保護膜形成用層４２ａをフォトリソグラフィ法によりパターニングすることにより、図９に示すように、チャネル保護膜４２を形成する。次に、図１０に示すように、チャネル保護膜４２を含む半導体薄膜形成用層４１ａの上面に、プラズマＣＶＤ法により、ｎ型アモルファスシリコンからなるオーミックコンタクト層形成用層４３ａ（膜厚２５０Å程度）を成膜する。この場合も、ｎ型アモルファスシリコンからなるオーミックコンタクト層形成用層４３ａは、図３に示すアモルファスシリコン薄膜６１の成膜の場合と同様に、概ね３００℃程度の温度条件で成膜される。   Next, the channel protective film forming layer 42a is patterned by photolithography to form the channel protective film 42 as shown in FIG. Next, as shown in FIG. 10, an ohmic contact layer forming layer 43a (about 250 mm thick) made of n-type amorphous silicon is formed on the upper surface of the semiconductor thin film forming layer 41a including the channel protective film 42 by plasma CVD. Is deposited. Also in this case, the ohmic contact layer forming layer 43a made of n-type amorphous silicon is formed under a temperature condition of about 300 ° C. as in the case of forming the amorphous silicon thin film 61 shown in FIG.

次に、オーミックコンタクト層形成用層４３ａ及び半導体薄膜形成用層４１ａをフォトリソグラフィ法により連続してパターニングすることにより、図１１に示すように、オーミックコンタクト層４３及び半導体薄膜４１を形成する。   Next, the ohmic contact layer forming layer 43a and the semiconductor thin film forming layer 41a are successively patterned by a photolithography method, thereby forming the ohmic contact layer 43 and the semiconductor thin film 41 as shown in FIG.

次に、図１２に示すように、フォトリソグラフィ法により、半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ上におけるボトムゲート絶縁膜３１、層間絶縁膜３０及びゲート絶縁膜２７にコンタクトホール３２、３３を連続して形成し、また第１の下層接続配線４７の接続パッド部上におけるボトムゲート絶縁膜３１及び層間絶縁膜３０にコンタクトホール４６を連続して形成し、さらに第２の下層接続配線５０の接続パッド部上におけるボトムゲート絶縁膜３１にコンタクトホール４９を形成する。   Next, as shown in FIG. 12, contact holes 32 are formed in the bottom gate insulating film 31, the interlayer insulating film 30 and the gate insulating film 27 on the source / drain regions 25c and 26b of the semiconductor thin films 25 and 26 by photolithography. 33 is continuously formed, contact holes 46 are continuously formed in the bottom gate insulating film 31 and the interlayer insulating film 30 on the connection pad portion of the first lower layer connection wiring 47, and further, the second lower layer connection wiring is formed. A contact hole 49 is formed in the bottom gate insulating film 31 on the 50 connection pad portions.

次に、ボトムゲート絶縁膜３１の上面及びオーミックコンタクト層４３の上面に、スパッタ法によりモリブデン膜（膜厚２０００Å程度）からなる導電体層を成膜し、コンタクトホール３２、３３、４６、４９内を埋め、フォトリソグラフィ法によりパターニングすることにより、導電体層３４、３５をコンタクトホール３２、３３を介して半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続させて形成してソース・ドレイン電極及びそれに接続される配線を形成する。また、第１、第２の上層接続配線４５、４８をコンタクトホール４６、４９を介して第１、第２の下層接続配線４７、５０の接続パッド部に接続させて形成し、さらにソース・ドレイン電極１０、第３の下層接続配線５３及び外部接続端子７を形成する。   Next, a conductor layer made of a molybdenum film (with a film thickness of about 2000 mm) is formed on the upper surface of the bottom gate insulating film 31 and the upper surface of the ohmic contact layer 43 by sputtering, and the contact holes 32, 33, 46, and 49 are formed. The conductive layers 34 and 35 are formed to be connected to the source / drain regions 25c and 26b of the semiconductor thin films 25 and 26 through the contact holes 32 and 33 by patterning by photolithography. An electrode and a wiring connected to the electrode are formed. Further, the first and second upper layer connection wirings 45 and 48 are formed to be connected to the connection pad portions of the first and second lower layer connection wirings 47 and 50 through the contact holes 46 and 49, and further, the source / drain is formed. The electrode 10, the third lower layer connection wiring 53, and the external connection terminal 7 are formed.

次に、図１３に示すように、外部接続端子７、導電体層３４、３５、第１、第２の上層接続配線４５、４８、第３の下層接続配線５３及びソース・ドレイン電極１０を含むボトムゲート絶縁膜３１の上面に、プラズマＣＶＤ法により、窒化シリコンからなるトップゲート絶縁膜３６（膜厚３０００Å程度）を成膜する。   Next, as shown in FIG. 13, the external connection terminal 7, the conductor layers 34 and 35, the first and second upper layer connection wirings 45 and 48, the third lower layer connection wiring 53, and the source / drain electrode 10 are included. A top gate insulating film 36 (film thickness of about 3000 mm) made of silicon nitride is formed on the upper surface of the bottom gate insulating film 31 by plasma CVD.

次に、第３の下層接続配線５３の接続パッド部上におけるトップゲート絶縁膜３６及びボトムゲート絶縁膜３１に、フォトリソグラフィ法により、コンタクトホール５２を連続して形成する。次に、コンタクトホール５２内及びトップゲート絶縁膜３６の上面に、スパッタ法により成膜されたＩＴＯ膜（膜厚５００Å程度）からなる導電体層をフォトリソグラフィ法によりパターニングすることにより、第３の上層接続配線５１をコンタクトホール５２を介して第３の下層接続配線５３の接続パッド部に接続させて形成し、またトップゲート電極８を形成する。   Next, contact holes 52 are continuously formed in the top gate insulating film 36 and the bottom gate insulating film 31 on the connection pad portion of the third lower layer connection wiring 53 by photolithography. Next, a conductive layer made of an ITO film (having a film thickness of about 500 mm) formed by sputtering is patterned in the contact hole 52 and on the top surface of the top gate insulating film 36 by photolithography, so that the third The upper layer connection wiring 51 is formed to be connected to the connection pad portion of the third lower layer connection wiring 53 through the contact hole 52, and the top gate electrode 8 is formed.

次に、図２に示すように、トップゲート電極８及び第３の上層接続配線５１を含むトップゲート絶縁膜３６の上面に、プラズマＣＶＤ法により、窒化シリコンからなるオーバーコート膜３７（膜厚６０００Å程度）を成膜する。次に、外部接続端子７上におけるオーバーコート膜３７、トップゲート絶縁膜３６及びボトムゲート絶縁膜３１に、フォトリソグラフィ法により、開口部４４を連続して形成する。かくして、図２に示す薄膜トランジスタパネルが得られる。   Next, as shown in FIG. 2, an overcoat film 37 (film thickness: 6000 mm) made of silicon nitride is formed on the upper surface of the top gate insulating film 36 including the top gate electrode 8 and the third upper layer connection wiring 51 by plasma CVD. Film). Next, openings 44 are continuously formed in the overcoat film 37, the top gate insulating film 36, and the bottom gate insulating film 31 on the external connection terminal 7 by photolithography. Thus, the thin film transistor panel shown in FIG. 2 is obtained.

ところで、上記製造方法では、光電変換型の薄膜トランジスタ３のアモルファスシリコンからなる半導体薄膜４１を駆動回路部用の薄膜トランジスタ２１、２２のポリシリコンからなる半導体薄膜２５、２６よりも上層側に設けているので、駆動回路部用の薄膜トランジスタ２１、２２のポリシリコンからなる半導体薄膜２５、２６を形成した後に、その上層に光電変換型の薄膜トランジスタ３のアモルファスシリコンからなる半導体薄膜４１を形成すればよく、したがって成膜されたアモルファスシリコン薄膜６１全体を結晶化してポリシリコン薄膜６２を形成するようにしてもよく、従来技術にあるように、成膜されたアモルファスシリコン薄膜の特定の領域を選択的に結晶化するような工程が不要となり、工程を簡略化して、製造コストを低減することができる。   In the above manufacturing method, the semiconductor thin film 41 made of amorphous silicon of the photoelectric conversion type thin film transistor 3 is provided on the upper layer side of the semiconductor thin films 25 and 26 made of polysilicon of the thin film transistors 21 and 22 for the drive circuit section. After forming the semiconductor thin films 25 and 26 made of polysilicon of the thin film transistors 21 and 22 for the driving circuit section, the semiconductor thin film 41 made of amorphous silicon of the photoelectric conversion type thin film transistor 3 may be formed on the upper layer. The entire amorphous silicon thin film 61 formed may be crystallized to form the polysilicon thin film 62. As in the prior art, specific regions of the formed amorphous silicon thin film are selectively crystallized. This eliminates the need for such processes, simplifies the process, and reduces manufacturing costs. It is possible to reduce the.

また、上記製造方法では、駆動回路部用の薄膜トランジスタ２１、２２の半導体薄膜２５、２６の上層側に光電変換型の薄膜トランジスタ３の半導体薄膜４１を形成し、駆動回路部用の薄膜トランジスタ２１、２２と光電変換型の薄膜トランジスタ３とを異なる層に分離して形成しているので、駆動回路部用の薄膜トランジスタ２１、２２と光電変換型の薄膜トランジスタ３とを十分接近させて配置することができ、装置全体の面積をより一層小さくすることができ、ひいては装置全体をより一層小型化することができる。   Further, in the above manufacturing method, the semiconductor thin film 41 of the photoelectric conversion type thin film transistor 3 is formed on the upper side of the semiconductor thin films 25 and 26 of the thin film transistors 21 and 22 for the drive circuit section, and the thin film transistors 21 and 22 for the drive circuit section Since the photoelectric conversion type thin film transistor 3 is formed separately in different layers, the thin film transistors 21 and 22 for the drive circuit section and the photoelectric conversion type thin film transistor 3 can be disposed sufficiently close to each other, and the entire apparatus Can be further reduced, and as a result, the entire apparatus can be further miniaturized.

また、上記製造方法では、図３に示すように、アモルファスシリコン薄膜６１を比較的低い温度条件（概ね３００℃程度）で成膜し、次いでアモルファスシリコン薄膜６１を結晶化してポリシリコン薄膜６２を形成する工程を比較的高い温度条件（概ね６００℃程度）で行ない、次いで図８に示すように、アモルファスシリコン薄膜４１ａを比較的低い温度条件（概ね３００℃程度）で成膜しているので、駆動回路部用の薄膜トランジスタ２１、２２及び光電変換型の薄膜トランジスタ３の各素子特性を良好に維持することができる。   In the above manufacturing method, as shown in FIG. 3, the amorphous silicon thin film 61 is formed at a relatively low temperature condition (approximately about 300 ° C.), and then the amorphous silicon thin film 61 is crystallized to form a polysilicon thin film 62. Since the amorphous silicon thin film 41a is formed under a relatively low temperature condition (approximately 300 ° C.) as shown in FIG. 8, the driving process is performed under relatively high temperature conditions (approximately 600 ° C.). Each element characteristic of the thin film transistors 21 and 22 for the circuit portion and the photoelectric conversion type thin film transistor 3 can be maintained well.

すなわち、上記とは逆に、アモルファスシリコン薄膜４１ａを比較的低い温度条件（概ね３００℃程度）で成膜し、次いで半導体薄膜４１を形成した後に、アモルファスシリコン薄膜６１を比較的低い温度条件（概ね３００℃程度）で成膜し、次いでアモルファスシリコン薄膜６１を結晶化してポリシリコン薄膜６２を形成する工程を比較的高い温度条件（概ね６００℃程度）で行なった場合には、先に形成されたアモルファスシリコンからなる半導体薄膜４１において脱水素化が進行するため、光電変換型の薄膜トランジスタ３において十分な電子移動度を実現することができなくなり、素子特性が劣化する現象が生じる可能性がある。   That is, contrary to the above, after the amorphous silicon thin film 41a is formed at a relatively low temperature condition (approximately 300 ° C.) and then the semiconductor thin film 41 is formed, the amorphous silicon thin film 61 is formed at a relatively low temperature condition (approximately When the step of forming the polysilicon thin film 62 by crystallizing the amorphous silicon thin film 61 and then forming the polysilicon thin film 62 at a relatively high temperature condition (approximately 600 ° C.) is performed first. Since dehydrogenation proceeds in the semiconductor thin film 41 made of amorphous silicon, sufficient electron mobility cannot be realized in the photoelectric conversion type thin film transistor 3, and there is a possibility that a phenomenon in which element characteristics are deteriorated may occur.

これに対し、上記製造方法では、比較的高温の温度条件を必要とするポリシリコンからなる半導体薄膜２５、２６を形成した後に、比較的低温で成膜が可能なアモルファスシリコンからなる半導体薄膜４１を形成しているので、駆動回路部用の薄膜トランジスタ２１、２２の素子特性を良好に維持しつつ、光電変換型の薄膜トランジスタ３の素子特性も良好に維持することができる。   On the other hand, in the above manufacturing method, the semiconductor thin film 41 made of amorphous silicon that can be formed at a relatively low temperature after the semiconductor thin films 25 and 26 made of polysilicon that require a relatively high temperature condition are formed. Since it is formed, the element characteristics of the photoelectric conversion type thin film transistor 3 can be maintained well while the element characteristics of the thin film transistors 21 and 22 for the drive circuit section are maintained well.

さらに、上記製造方法では、特に、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５と光電変換型の薄膜トランジスタ３のソース・ドレイン電極１０とを同一の層（オーミックコンタクト層１０を含むボトムゲート絶縁膜３１）上に、同一の導電材料（モリブデン）によって、同時に形成しているので、これらの導電体層と電極とを別々に形成する場合と比較して、工程数を削減することができる上、これらの導電体層と電極間に層間絶縁膜を成膜する必要がなく、またこれらの導電体層と電極とを接続するためのコンタクトホールを形成する必要もない。これにより、工程を簡略化して、製造コストを低減することができる。   Further, in the above manufacturing method, in particular, the conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the driving circuit section and the source / drain electrodes 10 of the photoelectric conversion type thin film transistor 3 are formed in the same layer ( Since the same conductive material (molybdenum) is formed on the bottom gate insulating film 31) including the ohmic contact layer 10 at the same time, compared to the case where these conductor layers and electrodes are formed separately, The number of processes can be reduced, and it is not necessary to form an interlayer insulating film between these conductor layers and electrodes, and it is necessary to form contact holes for connecting these conductor layers and electrodes. Nor. Thereby, a process can be simplified and manufacturing cost can be reduced.

（第２実施形態）
図１４はこの発明の第２実施形態としての薄膜トランジスタパネルの図２同様の断面図を示す。この薄膜トランジスタパネルにおいて、図２に示す場合と大きく異なる点は、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５を、光電変換型の薄膜トランジスタ３のボトムゲート電極９と同一の層（層間絶縁膜３０）上に、同一の導電材料（モリブデン）によって同時に形成した点である。 (Second Embodiment)
FIG. 14 is a sectional view similar to FIG. 2 of a thin film transistor panel as a second embodiment of the present invention. In this thin film transistor panel, the main difference from the case shown in FIG. 2 is that the conductive layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section are used as the bottom gate electrode of the photoelectric conversion type thin film transistor 3. 9, the same conductive material (molybdenum) is formed on the same layer (interlayer insulating film 30) as in FIG.

すなわち、光電変換型の薄膜トランジスタ３の部分における構造は、基本的には、図２に示す場合と同じであるが、ボトムゲート電極９はモリブデン膜（膜厚３０００Å程度）によって形成され、ソース・ドレイン電極１０はクロム膜（膜厚５００Å程度）によって形成され、トップゲート電極８はＩＴＯ膜（膜厚５００Å程度）によって形成されている。   That is, the structure of the photoelectric conversion type thin film transistor 3 is basically the same as that shown in FIG. 2, but the bottom gate electrode 9 is formed of a molybdenum film (thickness of about 3000 mm), and the source / drain The electrode 10 is formed of a chromium film (film thickness of about 500 mm), and the top gate electrode 8 is formed of an ITO film (film thickness of about 500 mm).

駆動回路部用の薄膜トランジスタ２１、２２の部分においては、層間絶縁膜３０の上面に設けられたモリブデンからなる導電体層３４、３５（膜厚３０００Å程度）は、層間絶縁膜３０及びゲート絶縁膜２７に設けられたコンタクトホール３２、３３を介して、第２の下地絶縁膜２４の上面に設けられた半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続されている。モリブデンからなるゲート電極２８、２９（膜厚３０００Å程度）は、図２に示す場合と同様に、ゲート絶縁膜２７の上面に設けられている。   In the thin film transistors 21 and 22 for the driving circuit portion, the conductor layers 34 and 35 (thickness of about 3000 mm) made of molybdenum provided on the upper surface of the interlayer insulating film 30 are the interlayer insulating film 30 and the gate insulating film 27. Are connected to source / drain regions 25c, 26b of the semiconductor thin films 25, 26 provided on the upper surface of the second base insulating film 24. The gate electrodes 28 and 29 (thickness of about 3000 mm) made of molybdenum are provided on the upper surface of the gate insulating film 27 as in the case shown in FIG.

外部接続端子７の部分においては、層間絶縁膜３０の上面に設けられたモリブデンからなる外部接続端子７（膜厚３０００Å程度）は、オーバーコート膜３７、トップゲート絶縁膜３６及びボトムゲート絶縁膜３１に設けられた開口部４４を介して露出されている。   In the portion of the external connection terminal 7, the external connection terminal 7 (thickness of about 3000 mm) made of molybdenum provided on the upper surface of the interlayer insulating film 30 includes the overcoat film 37, the top gate insulating film 36, and the bottom gate insulating film 31. It is exposed through the opening 44 provided in the.

第１の層間コンタクトの部分においては、層間絶縁膜３０の上面に設けられたモリブデンからなる第１の上層接続配線４５（膜厚３０００Å程度）は、層間絶縁膜３０に設けられたコンタクトホール４６を介して、ゲート絶縁膜２７の上面に設けられたモリブデンからなる第１の下層接続配線４７（膜厚３０００Å程度）の接続パッド部に接続されている。   In the first interlayer contact portion, the first upper layer connection wiring 45 (thickness of about 3000 mm) made of molybdenum provided on the upper surface of the interlayer insulating film 30 has a contact hole 46 provided in the interlayer insulating film 30. The connection pad portion of the first lower layer connection wiring 47 (thickness of about 3000 mm) made of molybdenum provided on the upper surface of the gate insulating film 27 is connected.

第２の層間コンタクトの部分においては、ボトムゲート絶縁膜３１の上面に設けられたクロムからなる第２の上層接続配線４８（膜厚５００Å程度）は、ボトムゲート絶縁膜３１に設けられたコンタクトホール４９を介して、層間絶縁膜３０の上面に設けられたモリブデンからなる第２の下層接続配線５０（膜厚３０００Å程度）の接続パッド部に接続されている。   In the second interlayer contact portion, the second upper layer connection wiring 48 (thickness of about 500 mm) made of chromium provided on the upper surface of the bottom gate insulating film 31 is a contact hole provided in the bottom gate insulating film 31. 49 is connected to the connection pad portion of the second lower layer connection wiring 50 (thickness of about 3000 mm) made of molybdenum provided on the upper surface of the interlayer insulating film 30.

第３の層間コンタクトの部分においては、トップゲート絶縁膜３６の上面に設けられたＩＴＯからなる第３の上層接続配線５１（膜厚５００Å程度）は、トップゲート絶縁膜３６及びボトムゲート絶縁膜３１に設けられたコンタクトホール５２を介して、層間絶縁膜３０の上面に設けられたモリブデンからなる第３の下層接続配線５３（膜厚３０００Å程度）の接続パッド部に接続されている。   In the third interlayer contact portion, the third upper layer connection wiring 51 (thickness of about 500 mm) made of ITO provided on the upper surface of the top gate insulating film 36 is composed of the top gate insulating film 36 and the bottom gate insulating film 31. Is connected to a connection pad portion of a third lower layer connection wiring 53 (having a film thickness of about 3000 mm) made of molybdenum provided on the upper surface of the interlayer insulating film 30.

次に、図１４に示す各部の電気的接続について説明する。光電変換型の薄膜トランジスタ３のボトムゲート電極９は、層間絶縁膜３０の上面に設けられた接続配線（図示せず）を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。光電変換型の薄膜トランジスタ３の一方のソース・ドレイン電極１０は、第２の上層接続配線４８及び第２の下層接続配線５０を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。   Next, electrical connection of each unit shown in FIG. 14 will be described. The bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 includes source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section through connection wirings (not shown) provided on the upper surface of the interlayer insulating film 30. The conductor layers 34 and 35 are connected. One source / drain electrode 10 of the photoelectric conversion type thin film transistor 3 is connected to the source / drain electrode of the thin film transistors 21 and 22 for the drive circuit section via the second upper layer connection wiring 48 and the second lower layer connection wiring 50. It is connected to the conductor layers 34 and 35 including.

光電変換型の薄膜トランジスタ３の他方のソース・ドレイン電極１０は、第２の上層接続配線４８及び第２の下層接続配線５０を介して、外部接続端子７のうちの接地用外部接続端子に接続されている。光電変換型の薄膜トランジスタ３のトップゲート電極８は、第３の上層接続配線５１及び第３の下層接続配線５３を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。   The other source / drain electrode 10 of the photoelectric conversion type thin film transistor 3 is connected to the ground external connection terminal of the external connection terminals 7 through the second upper layer connection wiring 48 and the second lower layer connection wiring 50. ing. The top gate electrode 8 of the photoelectric conversion type thin film transistor 3 is a conductor including source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section through the third upper layer connection wiring 51 and the third lower layer connection wiring 53. Connected to layers 34, 35.

駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９は、第１の下層接続配線４７及び第１の上層接続配線４５を介して、外部接続端子７に接続されている。駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５は、層間絶縁膜３０の上面に設けられた接続配線（図示せず）を介して、外部接続端子７に接続されている。   The gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the drive circuit section are connected to the external connection terminal 7 through the first lower layer connection wiring 47 and the first upper layer connection wiring 45. The conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section are connected to the external connection terminal 7 via connection wiring (not shown) provided on the upper surface of the interlayer insulating film 30. It is connected.

次に、この薄膜トランジスタパネルの製造方法の一例において、光電変換型の薄膜トランジスタ３のボトムゲート電極９及び駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５等を形成する場合について説明する。この場合、層間絶縁膜３０の上面に、スパッタ法によりモリブデン膜（膜厚３０００Å程度）からなる導電袋層を成膜し、コンタクトホール３２、３３、４６内を埋め、フォトリソグラフィ法によりパターニングすることにより、導電体層３４、３５をコンタクトホール３２、３３を介して半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続させて形成し、また第１の上層接続配線４５をコンタクトホール４６を介して第１の下層接続配線４７の接続パッド部に接続させて形成し、さらにボトムゲート電極９、第２、第３の下層接続配線５０、５３及び外部接続端子７を形成する。   Next, in an example of the method for manufacturing the thin film transistor panel, the conductor layers 34 and 35 including the bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 and the source / drain electrodes of the thin film transistors 21 and 22 for the driving circuit are formed. The case where it does is demonstrated. In this case, a conductive bag layer made of a molybdenum film (thickness of about 3000 mm) is formed on the upper surface of the interlayer insulating film 30 by sputtering, and the contact holes 32, 33 and 46 are filled and patterned by photolithography. Thus, the conductor layers 34 and 35 are formed to be connected to the source / drain regions 25c and 26b of the semiconductor thin films 25 and 26 through the contact holes 32 and 33, and the first upper layer connection wiring 45 is formed as the contact hole 46. The bottom gate electrode 9, the second and third lower layer connection wirings 50 and 53, and the external connection terminal 7 are further formed by being connected to the connection pad portion of the first lower layer connection wiring 47.

このように、この製造方法では、特に、光電変換型の薄膜トランジスタ３のボトムゲート電極９と駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５とを同一の層（層間絶縁膜３０）上に同一の導電材料（モリブデン）によって同時に形成しているので、これらの電極を別々に形成する場合と比較して、工程数を削減することができる上、これらの電極間に層間絶縁膜を成膜する必要がなく、またこれらの電極を接続するためのコンタクトホールを形成する必要もない。これにより、工程を簡略化して、製造コストを低減することができる。なお、上記以外の製造工程は、上記第１実施形態における製造方法から容易に理解し得るので、省略する。   In this way, in this manufacturing method, in particular, the bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 and the conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section are formed in the same layer. Since the same conductive material (molybdenum) is simultaneously formed on the (interlayer insulating film 30), the number of steps can be reduced as compared with the case where these electrodes are formed separately, and these electrodes can be reduced. There is no need to form an interlayer insulating film therebetween, and there is no need to form contact holes for connecting these electrodes. Thereby, a process can be simplified and manufacturing cost can be reduced. Note that the manufacturing steps other than those described above can be easily understood from the manufacturing method according to the first embodiment, and will be omitted.

（第３実施形態）
図１５はこの発明の第３実施形態としての薄膜トランジスタパネルの図１４同様の断面図を示す。この薄膜トランジスタパネルにおいて、図１４に示す場合と異なる点は、第３の層間コンタクトの部分において、トップゲート絶縁膜３６の上面に設けられたＩＴＯからなる第３の上層接続配線５１（膜厚５００Å程度）を、トップゲート絶縁膜３６に設けられたコンタクトホール５２を介して、ボトムゲート絶縁膜３１の上面に設けられたクロムからなる第３の下層接続配線５３（膜厚５００Å程度）の接続パッド部に接続させた点である。 (Third embodiment)
FIG. 15 is a sectional view similar to FIG. 14 of a thin film transistor panel as a third embodiment of the present invention. In this thin film transistor panel, the difference from the case shown in FIG. 14 is that the third upper layer connection wiring 51 (thickness of about 500 mm) made of ITO provided on the upper surface of the top gate insulating film 36 in the third interlayer contact portion. ) Through the contact hole 52 provided in the top gate insulating film 36, the connection pad portion of the third lower layer connection wiring 53 (film thickness of about 500 mm) made of chromium provided on the upper surface of the bottom gate insulating film 31 It is the point that was connected to.

この薄膜トランジスタパネルを製造する場合には、ボトムゲート絶縁膜３１を成膜した後に、第２の下層接続配線５０の接続パッド部上におけるボトムゲート絶縁膜３１に、フォトリソグラフィ法により、コンタクトホール４９を形成する。次に、オーミックコンタクト層４３を含むボトムゲート絶縁膜３１の上面に、スパッタ法によりクロム膜を成膜し、コンタクトホール４９内を埋め、フォトリソグラフィ法によりパターニングすることにより、第２の上層接続配線４８をコンタクトホール４９を介して第２の下層接続配線５０の接続パッド部に接続させて形成し、またトップゲート電極８及び第３の下層接続配線５３を形成する。以下の工程は、上記第１実施形態の場合とほぼ同じであるので、省略する。   In manufacturing this thin film transistor panel, after forming the bottom gate insulating film 31, the contact hole 49 is formed on the bottom gate insulating film 31 on the connection pad portion of the second lower layer connection wiring 50 by photolithography. Form. Next, a chromium film is formed on the upper surface of the bottom gate insulating film 31 including the ohmic contact layer 43 by a sputtering method, filled in the contact hole 49, and patterned by a photolithography method. 48 is connected to the connection pad portion of the second lower layer connection wiring 50 through the contact hole 49, and the top gate electrode 8 and the third lower layer connection wiring 53 are formed. Since the following steps are substantially the same as those in the first embodiment, a description thereof will be omitted.

ところで、この第３実施形態では、第３の下層接続配線５３の接続パッド部上におけるトップゲート絶縁膜３６にコンタクトホール５２を形成し、トップゲート絶縁膜３６の上面に第３の上層接続配線５１をコンタクトホール５２を介して第３の下層接続配線５３の接続パッド部に接続させて形成すればよいので、図１４に示す場合と比較して、コンタクトホール５２をトップゲート絶縁膜３６のみに浅く形成すればよく、第３の上層接続配線５１の第３の下層接続配線５３に対する接続信頼性を向上することができる。   By the way, in the third embodiment, the contact hole 52 is formed in the top gate insulating film 36 on the connection pad portion of the third lower layer connection wiring 53, and the third upper layer connection wiring 51 is formed on the top surface of the top gate insulating film 36. May be formed by connecting to the connection pad portion of the third lower layer connection wiring 53 through the contact hole 52, so that the contact hole 52 is shallower only in the top gate insulating film 36 than in the case shown in FIG. The connection reliability of the third upper layer connection wiring 51 to the third lower layer connection wiring 53 can be improved.

（第４実施形態）
図１６はこの発明の第４実施形態としての薄膜トランジスタパネルの図２同様の断面図を示す。この薄膜トランジスタパネルにおいて、図２に示す場合と大きく異なる点は、光電変換型の薄膜トランジスタ３のトップゲート電極８を駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５と同一の層（トップゲート絶縁膜３６）上に、同一の導電材料（ＩＴＯ）によって同時に形成した点である。 (Fourth embodiment)
FIG. 16 is a sectional view similar to FIG. 2 of a thin film transistor panel as a fourth embodiment of the present invention. In this thin film transistor panel, the main difference from the case shown in FIG. 2 is that the top gate electrode 8 of the photoelectric conversion type thin film transistor 3 and the conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section. In other words, the same conductive material (ITO) is simultaneously formed on the same layer (top gate insulating film 36).

すなわち、光電変換型の薄膜トランジスタ３の部分における構造は、基本的には、図２に示す場合と同じであるが、ボトムゲート電極９はクロム膜（膜厚１０００Å程度）によって形成され、ソース・ドレイン電極１０はクロム膜（膜厚５００Å程度）によって形成され、トップゲート電極８はＩＴＯ膜（膜厚１０００Å程度）によって形成されている。   That is, the structure of the photoelectric conversion type thin film transistor 3 is basically the same as that shown in FIG. 2, but the bottom gate electrode 9 is formed of a chromium film (thickness of about 1000 mm), and the source / drain The electrode 10 is formed of a chromium film (film thickness of about 500 mm), and the top gate electrode 8 is formed of an ITO film (film thickness of about 1000 mm).

駆動回路部用の薄膜トランジスタ２１、２２の部分においては、トップゲート絶縁膜３６の上面に設けられたＩＴＯからなる導電体層３４、３５（膜厚１０００Å程度）は、トップゲート絶縁膜３６、ボトムゲート絶縁膜３１、層間絶縁膜３０及びゲート絶縁膜２７に設けられたコンタクトホール３２、３３を介して、第２の下地絶縁膜２４の上面に設けられた半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続されている。モリブデンからなるゲート電極２８、２９（膜厚３０００Å程度）は、図２に示す場合と同様に、ゲート絶縁膜２７の上面に設けられている。   In the portions of the thin film transistors 21 and 22 for the driving circuit portion, the conductor layers 34 and 35 (thickness of about 1000 mm) made of ITO provided on the upper surface of the top gate insulating film 36 are the top gate insulating film 36 and the bottom gate. The source / drain regions 25c of the semiconductor thin films 25 and 26 provided on the upper surface of the second base insulating film 24 through the contact holes 32 and 33 provided in the insulating film 31, the interlayer insulating film 30 and the gate insulating film 27. , 26b. The gate electrodes 28 and 29 (thickness of about 3000 mm) made of molybdenum are provided on the upper surface of the gate insulating film 27 as in the case shown in FIG.

外部接続端子７の部分においては、トップゲート絶縁膜３６の上面に設けられたＩＴＯからなる外部接続端子７（膜厚１０００Å程度）は、オーバーコート膜３７に設けられた開口部４４を介して露出されている。   In the external connection terminal 7 portion, the external connection terminal 7 (thickness of about 1000 mm) made of ITO provided on the top surface of the top gate insulating film 36 is exposed through the opening 44 provided in the overcoat film 37. Has been.

第１の層間コンタクトの部分においては、トップゲート絶縁膜３６の上面に設けられたＩＴＯからなる第１の上層接続配線４５（膜厚１０００Å程度）は、トップゲート絶縁膜３６、ボトムゲート絶縁膜３１及び層間絶縁膜３０に設けられたコンタクトホール４６を介して、ゲート絶縁膜２７の上面に設けられたモリブデンからなる第１の下層接続配線４７（膜厚３０００Å程度）の接続パッド部に接続されている。   In the first interlayer contact portion, the first upper layer connection wiring 45 (thickness of about 1000 mm) made of ITO provided on the upper surface of the top gate insulating film 36 is composed of the top gate insulating film 36 and the bottom gate insulating film 31. In addition, via a contact hole 46 provided in the interlayer insulating film 30, it is connected to a connection pad portion of a first lower layer connection wiring 47 (thickness of about 3000 mm) made of molybdenum provided on the upper surface of the gate insulating film 27. Yes.

第２の層間コンタクトの部分においては、トップゲート絶縁膜３６の上面に設けられたＩＴＯからなる第２の上層接続配線４８（膜厚１０００Å程度）は、トップゲート絶縁膜３６及びボトムゲート絶縁膜３１に設けられたコンタクトホール４９を介して、層間絶縁膜３０の上面に設けられたクロムからなる第２の下層接続配線５０（膜厚１０００Å程度）の接続パッド部に接続されている。   In the second interlayer contact portion, the second upper layer connection wiring 48 (thickness of about 1000 mm) made of ITO provided on the upper surface of the top gate insulating film 36 is composed of the top gate insulating film 36 and the bottom gate insulating film 31. Is connected to a connection pad portion of a second lower layer connection wiring 50 (having a thickness of about 1000 mm) made of chromium provided on the upper surface of the interlayer insulating film 30.

第３の層間コンタクトの部分においては、トップゲート絶縁膜３６の上面に設けられたＩＴＯからなる第３の上層接続配線５１（膜厚１０００Å程度）は、トップゲート絶縁膜３６に設けられたコンタクトホール５２を介して、ボトムゲート絶縁膜３１の上面に設けられたクロムからなる第３の下層接続配線５３（膜厚５００Å程度）の接続パッド部に接続されている。   In the third interlayer contact portion, the third upper layer connection wiring 51 (thickness of about 1000 mm) made of ITO provided on the upper surface of the top gate insulating film 36 is a contact hole provided in the top gate insulating film 36. The connection pad portion of the third lower layer connection wiring 53 (having a film thickness of about 500 mm) made of chromium provided on the upper surface of the bottom gate insulating film 31 is connected via 52.

次に、図１６に示す各部の電気的接続について説明する。光電変換型の薄膜トランジスタ３のボトムゲート電極９は、第２の下層接続配線５０及び第２の上層接続配線４８を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。光電変換型の薄膜トランジスタ３の一方のソース・ドレイン電極１０は、第３の下層接続配線５３及び第３の上層接続配線５１を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。   Next, the electrical connection of each part shown in FIG. 16 will be described. The bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 is a conductor including source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section through the second lower layer connection wiring 50 and the second upper layer connection wiring 48. Connected to layers 34, 35. One source / drain electrode 10 of the photoelectric conversion type thin film transistor 3 is connected to the source / drain electrodes of the thin film transistors 21 and 22 for the driving circuit section via the third lower layer connection wiring 53 and the third upper layer connection wiring 51. It is connected to the conductor layers 34 and 35 including.

光電変換型の薄膜トランジスタ３の他方のソース・ドレイン電極１０は、第３の下層接続配線５３及び第３の上層接続配線５１を介して、外部接続端子７のうちの接地用外部接続端子に接続されている。光電変換型の薄膜トランジスタ３のトップゲート電極８は、トップゲート絶縁膜３６の上面に設けられた接続配線（図示せず）を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。   The other source / drain electrode 10 of the photoelectric conversion type thin film transistor 3 is connected to the ground external connection terminal of the external connection terminals 7 through the third lower layer connection wiring 53 and the third upper layer connection wiring 51. ing. The top gate electrode 8 of the photoelectric conversion type thin film transistor 3 is connected to the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section through connection wiring (not shown) provided on the top surface of the top gate insulating film 36. It is connected to the conductor layers 34 and 35 including.

駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９は、第１の下層接続配線４７及び第１の上層接続配線４５を介して、外部接続端子７に接続されている。駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５は、トップゲート絶縁膜３６の上面に設けられた接続配線（図示せず）を介して、外部接続端子７に接続されている。   The gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the drive circuit section are connected to the external connection terminal 7 through the first lower layer connection wiring 47 and the first upper layer connection wiring 45. The conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section are connected to the external connection terminals 7 via connection wirings (not shown) provided on the top surface of the top gate insulating film 36. It is connected to the.

次に、この薄膜トランジスタパネルの製造方法の一例において、光電変換型の薄膜トランジスタ３のトップゲート電極８及び駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５等を形成する場合について説明する。この場合、トップゲート絶縁膜３６の上面に、スパッタ法によりＩＴＯ膜（膜厚１０００Å程度）を成膜し、コンタクトホール３２、３３、４６、４９、５２内を埋め、フォトリソグラフィ法によりパターニングすることにより、導電体層３４、３５をコンタクトホール３２、３３を介して半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続させて形成し、また第１〜第３の上層接続配線４５、４８、５１をコンタクトホール４６、４９、５２を介して第１〜第３の下層接続配線４７、５０、５３の接続パッド部に接続させて形成し、さらにトップゲート電極８及び外部接続端子７を形成する。   Next, in an example of the method for manufacturing the thin film transistor panel, the conductor layers 34 and 35 including the top gate electrode 8 of the photoelectric conversion type thin film transistor 3 and the source and drain electrodes of the thin film transistors 21 and 22 for the driving circuit are formed. The case where it does is demonstrated. In this case, an ITO film (thickness of about 1000 mm) is formed on the upper surface of the top gate insulating film 36 by sputtering, and the contact holes 32, 33, 46, 49, 52 are filled and patterned by photolithography. Thus, the conductor layers 34 and 35 are formed to be connected to the source / drain regions 25c and 26b of the semiconductor thin films 25 and 26 through the contact holes 32 and 33, and the first to third upper layer connection wirings 45 and 48 are formed. , 51 are connected to the connection pad portions of the first to third lower layer connection wirings 47, 50, 53 via contact holes 46, 49, 52, and the top gate electrode 8 and the external connection terminal 7 are further formed. To do.

このように、この製造方法では、特に、光電変換型の薄膜トランジスタ３のトップゲート電極８と駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５とを同一の層（トップゲート絶縁膜３６）上に同一の導電材料（ＩＴＯ）によって同時に形成しているので、これらの電極を別々に形成する場合と比較して、工程数を削減することができる上、これらの電極間に層間絶縁膜を成膜する必要がなく、またこれらの電極を接続するためのコンタクトホールを形成する必要もなく、工程を簡略化して、製造コストを低減することができる。なお、上記以外の製造工程は、上記第１実施形態における製造方法から容易に理解し得るので、省略する。   As described above, in this manufacturing method, in particular, the top gate electrode 8 of the photoelectric conversion type thin film transistor 3 and the conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section are formed in the same layer. Since the same conductive material (ITO) is simultaneously formed on the (top gate insulating film 36), the number of steps can be reduced as compared with the case where these electrodes are formed separately. It is not necessary to form an interlayer insulating film between the electrodes, and it is not necessary to form a contact hole for connecting these electrodes, so that the process can be simplified and the manufacturing cost can be reduced. Note that the manufacturing steps other than those described above can be easily understood from the manufacturing method according to the first embodiment, and will be omitted.

また、この第４実施形態では、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５及び第１〜第３の上層接続配線４５、４８、５１をトップゲート絶縁膜３６の上面に形成しているので、ソース・ドレイン電極３５、３６と半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂとを接続するためのコンタクトホール３２、３３及び第１〜第３の上層接続配線４５、４８、５１と第１〜第３の下層接続配線４７、５０、５３とを接続するためのコンタクトホール４６、４９、５２を同時に形成することができ、したがってコンタクトホール形成工程は１回でよく、工程をより一層簡略化して、製造コストをより一層低減することができる。   In the fourth embodiment, the conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section and the first to third upper layer connection wirings 45, 48 and 51 are insulated from the top gate. Since it is formed on the upper surface of the film 36, the contact holes 32 and 33 for connecting the source / drain electrodes 35 and 36 and the source / drain regions 25 c and 26 b of the semiconductor thin films 25 and 26 and the first to third electrodes. Contact holes 46, 49, 52 for connecting the upper layer connection wires 45, 48, 51 and the first to third lower layer connection wires 47, 50, 53 can be formed at the same time. One time is sufficient, the process can be further simplified, and the manufacturing cost can be further reduced.

（第５実施形態）
図１７はこの発明の第５実施形態としての薄膜トランジスタパネルの図２同様の断面図を示す。この薄膜トランジスタパネルにおいて、図２に示す場合と大きく異なる点は、層間絶縁膜３０を有せず、光電変換型の薄膜トランジスタ３のボトムゲート電極９を駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９と同一の層（ゲート絶縁膜２７）上に、同一の導電材料（モリブデン）によって同時に形成した点である。 (Fifth embodiment)
FIG. 17 is a sectional view similar to FIG. 2 of a thin film transistor panel according to a fifth embodiment of the present invention. In this thin film transistor panel, the main difference from the case shown in FIG. 2 is that the interlayer insulating film 30 is not provided, the bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 is used as the gate electrode 28 of the thin film transistors 21 and 22 for the drive circuit section. , 29 on the same layer (gate insulating film 27) as the same conductive material (molybdenum).

すなわち、光電変換型の薄膜トランジスタ３の部分における構造は、基本的には、図２に示す場合と同じであるが、ボトムゲート電極９はモリブデン膜（膜厚３０００Å程度）によって形成され、ソース・ドレイン電極１０はクロム膜（膜厚５００Å程度）によって形成され、トップゲート電極８はＩＴＯ膜（膜厚５００Å程度）によって形成されている。   That is, the structure of the photoelectric conversion type thin film transistor 3 is basically the same as that shown in FIG. 2, but the bottom gate electrode 9 is formed of a molybdenum film (thickness of about 3000 mm), and the source / drain The electrode 10 is formed of a chromium film (film thickness of about 500 mm), and the top gate electrode 8 is formed of an ITO film (film thickness of about 500 mm).

駆動回路部用の薄膜トランジスタ２１、２２の部分においては、トップゲート絶縁膜３６の上面に設けられたモリブデンからなる導電体層３４、３５（膜厚５０００Å程度）は、トップゲート絶縁膜３６、ボトムゲート絶縁膜３１及びゲート絶縁膜２７に設けられたコンタクトホール３２、３３を介して、第２の下地絶縁膜２４の上面に設けられた半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続されている。モリブデンからなるゲート電極２８、２９（膜厚３０００Å程度）は、図２に示す場合と同様に、ゲート絶縁膜２７の上面に設けられている。   In the thin film transistors 21 and 22 for the driving circuit portion, the conductor layers 34 and 35 (thickness of about 5000 mm) made of molybdenum provided on the upper surface of the top gate insulating film 36 are the top gate insulating film 36 and the bottom gate. The contact holes 32 and 33 provided in the insulating film 31 and the gate insulating film 27 are connected to the source / drain regions 25c and 26b of the semiconductor thin films 25 and 26 provided on the upper surface of the second base insulating film 24. ing. The gate electrodes 28 and 29 (thickness of about 3000 mm) made of molybdenum are provided on the upper surface of the gate insulating film 27 as in the case shown in FIG.

外部接続端子７の部分においては、トップゲート絶縁膜３６の上面に設けられたモリブデンからなる外部接続端子７（膜厚５０００Å程度）は、オーバーコート膜３７に設けられた開口部４４を介して露出されている。   In the portion of the external connection terminal 7, the external connection terminal 7 (thickness of about 5000 mm) made of molybdenum provided on the top surface of the top gate insulating film 36 is exposed through the opening 44 provided in the overcoat film 37. Has been.

第１の層間コンタクトの部分においては、トップゲート絶縁膜３６の上面に設けられたモリブデンからなる第１の上層接続配線４５（膜厚５０００Å程度）は、トップゲート絶縁膜３６及びボトムゲート絶縁膜３１に設けられたコンタクトホール４６を介して、ゲート絶縁膜２７の上面に設けられたモリブデンからなる第１の下層接続配線４７（膜厚３０００Å程度）の接続パッド部に接続されている。   In the first interlayer contact portion, the first upper layer connection wiring 45 (having a thickness of about 5000 mm) made of molybdenum provided on the upper surface of the top gate insulating film 36 includes the top gate insulating film 36 and the bottom gate insulating film 31. Is connected to a connection pad portion of a first lower layer connection wiring 47 (thickness of about 3000 mm) made of molybdenum provided on the upper surface of the gate insulating film 27.

第２の層間コンタクトの部分においては、トップゲート絶縁膜３６の上面に設けられたモリブデンからなる第２の上層接続配線４８（膜厚５０００Å程度）は、トップゲート絶縁膜３６に設けられたコンタクトホール４９を介して、ボトムゲート絶縁膜３１の上面に設けられたクロムからなる第２の下層接続配線５０（膜厚５００Å程度）の接続パッド部に接続されている。   In the second interlayer contact portion, the second upper layer connection wiring 48 (thickness of about 5000 mm) made of molybdenum provided on the upper surface of the top gate insulating film 36 is a contact hole provided in the top gate insulating film 36. 49 is connected to the connection pad portion of the second lower layer connection wiring 50 (film thickness of about 500 mm) made of chromium provided on the upper surface of the bottom gate insulating film 31.

第３の層間コンタクトの部分においては、トップゲート絶縁膜３６の上面に設けられたモリブデンからなる第３の上層接続配線５１（膜厚５０００Å程度）は、トップゲート絶縁膜３６の上面に設けられたＩＴＯからなる第３の下層接続配線５３（膜厚５００Å程度）の接続パッド部に接続されている。   In the third interlayer contact portion, the third upper layer connection wiring 51 (thickness of about 5000 mm) made of molybdenum provided on the upper surface of the top gate insulating film 36 is provided on the upper surface of the top gate insulating film 36. It is connected to a connection pad portion of a third lower layer connection wiring 53 (film thickness of about 500 mm) made of ITO.

次に、図１７に示す各部の電気的接続について説明する。光電変換型の薄膜トランジスタ３のボトムゲート電極９は、第１の下層接続配線４７及び第１の上層接続配線４５を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。光電変換型の薄膜トランジスタ３の一方のソース・ドレイン電極１０は、第２の下層接続配線５０及び第２の上層接続配線４８を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。   Next, electrical connection of each unit shown in FIG. 17 will be described. The bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 is a conductor including source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section through the first lower layer connection wiring 47 and the first upper layer connection wiring 45. Connected to layers 34, 35. One source / drain electrode 10 of the photoelectric conversion type thin film transistor 3 is connected to the source / drain electrode of the thin film transistors 21 and 22 for the drive circuit section via the second lower layer connection wiring 50 and the second upper layer connection wiring 48. It is connected to the conductor layers 34 and 35 including.

光電変換型の薄膜トランジスタ３の他方のソース・ドレイン電極１０は、第２の下層接続配線５０及び第２の上層接続配線４８を介して、外部接続端子７のうちの接地用外部接続端子に接続されている。光電変換型の薄膜トランジスタ３のトップゲート電極８は、第３の下層接続配線５３及び第３の上層接続配線５１を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。   The other source / drain electrode 10 of the photoelectric conversion type thin film transistor 3 is connected to the ground external connection terminal of the external connection terminals 7 through the second lower layer connection wiring 50 and the second upper layer connection wiring 48. ing. The top gate electrode 8 of the photoelectric conversion type thin film transistor 3 is a conductor including source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section through the third lower layer connection wiring 53 and the third upper layer connection wiring 51. Connected to layers 34, 35.

駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９は、第１の下層接続配線４７及び第１の上層接続配線４５を介して、外部接続端子７に接続されている。駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５は、トップゲート絶縁膜３６の上面に設けられた接続配線（図示せず）を介して、外部接続端子７に接続されている。   The gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the drive circuit section are connected to the external connection terminal 7 through the first lower layer connection wiring 47 and the first upper layer connection wiring 45. The conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section are connected to the external connection terminals 7 via connection wirings (not shown) provided on the top surface of the top gate insulating film 36. It is connected to the.

次に、この薄膜トランジスタパネルの製造方法の一例において、光電変換型の薄膜トランジスタ３のボトムゲート電極９及び駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９等を形成する場合と、光電変換型の薄膜トランジスタ３のトップゲート電極８及び駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５等を形成する場合とについて説明する。   Next, in an example of the method for manufacturing the thin film transistor panel, a case where the bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 and the gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the drive circuit section are formed, and the photoelectric conversion type are shown. The case where the conductor layers 34 and 35 including the top gate electrode 8 of the thin film transistor 3 and the source and drain electrodes of the thin film transistors 21 and 22 for the driving circuit are formed will be described.

まず、光電変換型の薄膜トランジスタ３のボトムゲート電極９及び駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９等を形成する場合について説明する。この場合、ゲート絶縁膜２７の上面に、スパッタ法によりモリブデン膜（膜厚３０００Å程度）を成膜し、フォトリソグラフィ法によりパターニングすることにより、ボトムゲート電極９、ゲート電極２８、２９及び第１の下層接続配線４７を形成する。   First, the case where the bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 and the gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the drive circuit section are formed will be described. In this case, a molybdenum film (having a thickness of about 3000 mm) is formed on the upper surface of the gate insulating film 27 by sputtering, and patterned by photolithography to thereby form the bottom gate electrode 9, the gate electrodes 28 and 29, and the first gate electrode. A lower layer connection wiring 47 is formed.

次に、光電変換型の薄膜トランジスタ３のトップゲート電極８及び駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５等を形成する場合について説明する。この場合、トップゲート絶縁膜３６を成膜した後において、まず、トップゲート絶縁膜３６の上面に、スパッタ法によりＩＴＯ膜（膜厚５００Å程度）を成膜し、フォトリソグラフィ法によりパターニングすることにより、トップゲート電極８及び第３の下層接続配線５３を形成する。   Next, a case where the conductor layers 34 and 35 including the top gate electrode 8 of the photoelectric conversion type thin film transistor 3 and the source / drain electrodes of the thin film transistors 21 and 22 for the driving circuit are formed will be described. In this case, after the top gate insulating film 36 is formed, first, an ITO film (film thickness of about 500 mm) is formed on the upper surface of the top gate insulating film 36 by sputtering and patterned by photolithography. Then, the top gate electrode 8 and the third lower layer connection wiring 53 are formed.

次に、フォトリソグラフィ法により、半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ上におけるトップゲート絶縁膜３６、ボトムゲート絶縁膜３１及びゲート絶縁膜２７にコンタクトホール３２、３３を連続して形成し、また第１の下層接続配線４７の接続パッド部上におけるトップゲート絶縁膜３６及びボトムゲート絶縁膜３１にコンタクトホール４６を連続して形成し、さらに第２の下層接続配線５０の接続パッド部上におけるトップゲート絶縁膜３６にコンタクトホール４９を形成する。この場合も、コンタクトホール形成工程は１回で済む。   Next, contact holes 32 and 33 are successively formed in the top gate insulating film 36, the bottom gate insulating film 31 and the gate insulating film 27 on the source / drain regions 25c and 26b of the semiconductor thin films 25 and 26 by photolithography. Further, contact holes 46 are continuously formed in the top gate insulating film 36 and the bottom gate insulating film 31 on the connection pad portion of the first lower layer connection wiring 47, and the connection pad portion of the second lower layer connection wiring 50 is further formed. A contact hole 49 is formed in the top gate insulating film 36 above. Also in this case, the contact hole forming process is only required once.

次に、トップゲート絶縁膜３６の上面に、スパッタ法によりモリブデン膜（膜厚５０００Å程度）を成膜し、コンタクトホール３２、３３、４６、４９内を埋め、フォトリソグラフィ法によりパターニングすることにより、導電体層３４、３５をコンタクトホール３２、３３を介して半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続させて形成し、また第１、第２の上層接続配線４５、４８をコンタクトホール４６、４９を介して第１、第２の下層接続配線４７、５０の接続パッド部に接続させて形成し、また第３の上層接続配線５１を第３の下層接続配線５３の接続パッド部に接続させて形成し、さらに外部接続端子７を形成する。   Next, a molybdenum film (film thickness of about 5000 mm) is formed on the upper surface of the top gate insulating film 36 by sputtering, and the contact holes 32, 33, 46, and 49 are filled and patterned by photolithography. Conductive layers 34 and 35 are formed to be connected to source / drain regions 25c and 26b of semiconductor thin films 25 and 26 through contact holes 32 and 33, and first and second upper layer connection wirings 45 and 48 are in contact with each other. It is formed by connecting to the connection pad portions of the first and second lower layer connection wirings 47 and 50 through the holes 46 and 49, and the third upper layer connection wiring 51 is connected to the connection pad portion of the third lower layer connection wiring 53. The external connection terminal 7 is further formed.

以上のように、この製造方法では、特に、光電変換型の薄膜トランジスタ３のボトムゲート電極９と駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９とを同一の層（ゲート絶縁膜２７）上に、同一の導電材料（モリブデン）によって同時に形成しているので、これらの電極を別々に形成する場合と比較して、工程数を削減することができる上、これらの電極間に層間絶縁膜を成膜する必要がなく、またこれらの電極を接続するためのコンタクトホールを形成する必要もなく、工程を簡略化して、製造コストを低減することができる。なお、上記以外の製造工程は、上記第１実施形態における製造方法から容易に理解し得るので、省略する。   As described above, in this manufacturing method, in particular, the bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 and the gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the drive circuit section are formed in the same layer (gate insulating film 27). In addition, since the same conductive material (molybdenum) is formed at the same time, the number of steps can be reduced as compared with the case where these electrodes are formed separately, and an interlayer insulating film is formed between these electrodes. It is not necessary to form a film, and it is not necessary to form a contact hole for connecting these electrodes, so that the process can be simplified and the manufacturing cost can be reduced. Note that the manufacturing steps other than those described above can be easily understood from the manufacturing method according to the first embodiment, and will be omitted.

ところで、この第５実施形態では、トップゲート絶縁膜３６の上面に形成したＩＴＯからなる第３の下層接続配線５３の接続パッド部に、同じくトップゲート絶縁膜３６の上面に形成したモリブデンからなる第３の上層接続配線５１を接続させているので、こられの接続配線を異なる層上に形成する場合と比較して、これらの接続配線間に層間絶縁膜を成膜する必要がなく、またこれらの接続配線を接続するためのコンタクトホールを形成する必要もなく、工程をより一層簡略化して、製造コストをより一層低減することができる。   By the way, in the fifth embodiment, the connection pad portion of the third lower layer connection wiring 53 made of ITO formed on the upper surface of the top gate insulating film 36 and the molybdenum made of molybdenum similarly formed on the upper surface of the top gate insulating film 36 are used. 3, the upper layer connection wiring 51 is connected, so that it is not necessary to form an interlayer insulating film between these connection wirings as compared with the case where these connection wirings are formed on different layers. There is no need to form a contact hole for connecting the connection wiring, and the manufacturing process can be further reduced by further simplifying the process.

（第６実施形態）
図１８はこの発明の第６実施形態としての薄膜トランジスタパネルの図１７同様の断面図を示す。この薄膜トランジスタパネルにおいて、図１７に示す場合と異なる点は、トップゲート絶縁膜３６とオーバーコート膜３７との間に層間絶縁膜３８を光電変換型の薄膜トランジスタ３のトップゲート電極８及び第３の下層接続配線５３を覆うように設け、層間絶縁膜３８の上面に駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５、外部接続端子７及び第１〜第３の上層接続配線４５、４８、５１を設けた点である。 (Sixth embodiment)
FIG. 18 is a sectional view similar to FIG. 17 of a thin film transistor panel as a sixth embodiment of the present invention. In this thin film transistor panel, the difference from the case shown in FIG. 17 is that an interlayer insulating film 38 is provided between the top gate insulating film 36 and the overcoat film 37 and the top gate electrode 8 and the third lower layer of the photoelectric conversion type thin film transistor 3. Provided to cover the connection wiring 53, the conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section on the upper surface of the interlayer insulating film 38, the external connection terminal 7, and the first to third The upper layer connection wiring 45, 48, 51 is provided.

すなわち、駆動回路部用の薄膜トランジスタ２１、２２の部分においては、層間絶縁膜３８の上面に設けられたモリブデンからなるソース・ドレイン電極を含む導電体層３４、３５は、層間絶縁膜３８、トップゲート絶縁膜３６、ボトムゲート絶縁膜３１及びゲート絶縁膜２７に設けられたコンタクトホール３２、３３を介して、第２の下地絶縁膜２４の上面に設けられた半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続されている。   That is, in the portions of the thin film transistors 21 and 22 for the driving circuit portion, the conductor layers 34 and 35 including the source / drain electrodes made of molybdenum provided on the upper surface of the interlayer insulating film 38 are composed of the interlayer insulating film 38 and the top gate. Source / drain regions of the semiconductor thin films 25 and 26 provided on the upper surface of the second base insulating film 24 through the contact holes 32 and 33 provided in the insulating film 36, the bottom gate insulating film 31 and the gate insulating film 27. 25c and 26b.

外部接続端子７の部分においては、層間絶縁膜３８の上面に設けられたモリブデンからなる外部接続端子７は、オーバーコート膜３７に設けられた開口部４４を介して露出されている。   In the portion of the external connection terminal 7, the external connection terminal 7 made of molybdenum provided on the upper surface of the interlayer insulating film 38 is exposed through the opening 44 provided in the overcoat film 37.

第１の層間コンタクトの部分においては、層間絶縁膜３８の上面に設けられたモリブデンからなる第１の上層接続配線４５は、層間絶縁膜３８、トップゲート絶縁膜３６及びボトムゲート絶縁膜３１に設けられたコンタクトホール４６を介して、ゲート絶縁膜２７の上面に設けられたモリブデンからなる第１の下層接続配線４７の接続パッド部に接続されている。   In the first interlayer contact portion, the first upper layer connection wiring 45 made of molybdenum provided on the upper surface of the interlayer insulating film 38 is provided in the interlayer insulating film 38, the top gate insulating film 36 and the bottom gate insulating film 31. The contact pad 46 is connected to the connection pad portion of the first lower layer connection wiring 47 made of molybdenum provided on the upper surface of the gate insulating film 27.

第２の層間コンタクトの部分においては、層間絶縁膜３８の上面に設けられたモリブデンからなる第２の上層接続配線４８は、層間絶縁膜３８及びトップゲート絶縁膜３６に設けられたコンタクトホール４９を介して、ボトムゲート絶縁膜３１の上面に設けられたクロムからなる第２の下層接続配線５０の接続パッド部に接続されている。   In the second interlayer contact portion, the second upper layer connection wiring 48 made of molybdenum provided on the upper surface of the interlayer insulating film 38 has a contact hole 49 provided in the interlayer insulating film 38 and the top gate insulating film 36. And connected to the connection pad portion of the second lower layer connection wiring 50 made of chromium provided on the upper surface of the bottom gate insulating film 31.

第３の層間コンタクトの部分においては、層間絶縁膜３８の上面に設けられたモリブデンからなる第３の上層接続配線５１は、層間絶縁膜３８に設けられたコンタクトホール５２を介して、トップゲート絶縁膜３６の上面に設けられたＩＴＯからなる第３の下層接続配線５３の接続パッド部に接続されている。   In the third interlayer contact portion, the third upper-layer connection wiring 51 made of molybdenum provided on the upper surface of the interlayer insulating film 38 is insulated from the top gate via the contact hole 52 provided in the interlayer insulating film 38. It is connected to the connection pad portion of the third lower layer connection wiring 53 made of ITO provided on the upper surface of the film 36.

なお。図１８に示す各部の電気的接続は、基本的には、図１７に示す第５実施形態の場合と同じである。異なる点は、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５は、層間絶縁膜３８の上面に設けられた接続配線（図示せず）を介して、外部接続端子７に接続されている点である。   Note that. The electrical connection of each part shown in FIG. 18 is basically the same as that of the fifth embodiment shown in FIG. The difference is that the conductor layers 34 and 35 including the source and drain electrodes of the thin film transistors 21 and 22 for the driving circuit section are connected to the outside via connection wiring (not shown) provided on the upper surface of the interlayer insulating film 38. It is connected to the connection terminal 7.

次に、この薄膜トランジスタパネルの製造方法において、トップゲート絶縁膜３６を成膜した後の工程について説明する。まず、トップゲート絶縁膜３６の上面に、スパッタ法により成膜されたＩＴＯ膜（膜厚５００Å程度）をフォトリソグラフィ法によりパターニングすることにより、トップゲート電極８及び第３の下層接続配線５３を形成する。次に、トップゲート電極８及び第３の下層接続配線５３を含むトップゲート絶縁膜３６の上面に、プラズマＣＶＤ法により、窒化シリコンからなる層間絶縁膜３８（膜厚２０００Å程度）を成膜する。   Next, in the thin film transistor panel manufacturing method, a process after the top gate insulating film 36 is formed will be described. First, the top gate electrode 8 and the third lower layer connection wiring 53 are formed on the top surface of the top gate insulating film 36 by patterning an ITO film (having a thickness of about 500 mm) formed by sputtering using photolithography. To do. Next, an interlayer insulating film 38 (having a thickness of about 2000 mm) made of silicon nitride is formed on the top surface of the top gate insulating film 36 including the top gate electrode 8 and the third lower layer connection wiring 53 by plasma CVD.

次に、フォトリソグラフィ法により、半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ上における層間絶縁膜３８、トップゲート絶縁膜３６、ボトムゲート絶縁膜３１及びゲート絶縁膜２７にコンタクトホール３２、３３を連続して形成し、また第１の下層接続配線４７の接続パッド部上における層間絶縁膜３８、トップゲート絶縁膜３６及びボトムゲート絶縁膜３１にコンタクトホール４６を連続して形成し、また第２の下層接続配線５０の接続パッド部上における層間絶縁膜３８及びトップゲート絶縁膜３６にコンタクトホール４９を連続して形成し、さらに第３の下層接続配線５３の接続パッド部上における層間絶縁膜３８にコンタクトホール５２を形成する。この場合も、コンタクトホール形成工程は１回で済む。   Next, contact holes 32 and 33 are formed in the interlayer insulating film 38, the top gate insulating film 36, the bottom gate insulating film 31 and the gate insulating film 27 on the source / drain regions 25c and 26b of the semiconductor thin films 25 and 26 by photolithography. In addition, the contact hole 46 is continuously formed in the interlayer insulating film 38, the top gate insulating film 36, and the bottom gate insulating film 31 on the connection pad portion of the first lower layer connection wiring 47, and Contact holes 49 are continuously formed in the interlayer insulating film 38 and the top gate insulating film 36 on the connection pad portion of the second lower layer connection wiring 50, and further, the interlayer insulating film on the connection pad portion of the third lower layer connection wiring 53 A contact hole 52 is formed in 38. Also in this case, the contact hole forming process is only required once.

次に、層間絶縁膜３８の上面に、スパッタ法によりモリブデン膜（膜厚５０００Å程度）を成膜し、コンタクトホール３２、３３、４６、４９、５２内を埋め、フォトリソグラフィ法によりパターニングすることにより、導電体層３４、３５をコンタクトホール３２、３３を介して半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続させて形成し、また第１〜第３の上層接続配線４５、４８、５１をコンタクトホール４６、４９、５２を介して第１〜第３の下層接続配線４７、５０、５３に接続させて形成し、さらに外部接続端子７を形成する。なお、上記以外の製造工程は、上記第１実施形態における製造方法から容易に理解し得るので、省略する。   Next, a molybdenum film (film thickness of about 5000 mm) is formed on the upper surface of the interlayer insulating film 38 by sputtering, and the contact holes 32, 33, 46, 49, 52 are filled and patterned by photolithography. The conductor layers 34 and 35 are formed to be connected to the source / drain regions 25c and 26b of the semiconductor thin films 25 and 26 through the contact holes 32 and 33, and the first to third upper layer connection wirings 45 and 48, 51 is formed by connecting to first to third lower layer connection wirings 47, 50, 53 through contact holes 46, 49, 52, and further external connection terminals 7 are formed. Note that the manufacturing steps other than those described above can be easily understood from the manufacturing method according to the first embodiment, and will be omitted.

（第７実施形態）
図１９はこの発明の第７実施形態としての薄膜トランジスタパネルの図１８同様の断面図を示す。この薄膜トランジスタパネルにおいて、図１８に示す場合と異なる点は、第３の層間コンタクトの部分において、トップゲート絶縁膜３６の上面にＩＴＯからなる第３の上層接続配線５１を、トップゲート絶縁膜３６に設けられたコンタクトホール５２を介して、ボトムゲート絶縁膜３１の上面に設けられたクロムからなる第３の下層接続配線５３の接続パッド部に接続させて設けた点である。 (Seventh embodiment)
FIG. 19 is a sectional view similar to FIG. 18 of a thin film transistor panel according to a seventh embodiment of the present invention. In this thin film transistor panel, the difference from the case shown in FIG. 18 is that the third upper layer connection wiring 51 made of ITO is formed on the top gate insulating film 36 on the top gate insulating film 36 in the third interlayer contact portion. This is that the contact hole 52 is provided to be connected to the connection pad portion of the third lower layer connection wiring 53 made of chromium provided on the upper surface of the bottom gate insulating film 31.

ところで、この薄膜トランジスタパネルでは、光電変換型の薄膜トランジスタ３のトップゲート電極８は、第３の上層接続配線５１、第３の下層接続配線５３、第２の下層接続配線５０及び第２の上層接続配線４８を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。   By the way, in this thin film transistor panel, the top gate electrode 8 of the photoelectric conversion type thin film transistor 3 includes the third upper layer connection wiring 51, the third lower layer connection wiring 53, the second lower layer connection wiring 50, and the second upper layer connection wiring. The conductive layers 34 and 35 including the source and drain electrodes of the thin film transistors 21 and 22 for the driving circuit section are connected via the reference numeral 48.

この場合、ＩＴＯからなる第３の上層接続配線５１はクロムからなる第３の下層接続配線５３の接続パッド部に接続されているため、トップゲート絶縁膜３６の上面に成膜されたＩＴＯ膜をＩＴＯ用のエッチング液を用いてパターニングして第３の上層接続配線５１及びトップゲート電極８を形成するとき、電池反応により、ＩＴＯからなる第３の上層接続配線５１及びトップゲート電極８は酸化され、クロムからなる第３の下層接続配線５３は還元される。   In this case, since the third upper layer connection wiring 51 made of ITO is connected to the connection pad portion of the third lower layer connection wiring 53 made of chromium, an ITO film formed on the upper surface of the top gate insulating film 36 is used. When the third upper layer connection wiring 51 and the top gate electrode 8 are formed by patterning using an etching solution for ITO, the third upper layer connection wiring 51 and the top gate electrode 8 made of ITO are oxidized by the battery reaction. The third lower layer connection wiring 53 made of chromium is reduced.

しかし、ＩＴＯ膜はもともと酸化物であるため、ＩＴＯからなる第３の上層接続配線５１及びトップゲート電極８は酸化状態に置かれても事実上変化しない。また、クロムからなる第３の下層接続配線５３は還元されるが事実上変化しない。一方、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５、第１、第２の上層接続配線４５、４８及び外部接続端子７は、ＩＴＯからなる第３の上層接続配線５１及びトップゲート電極８と直接接続されていないため、それとの接続による電池反応による腐食が生じることはない。   However, since the ITO film is originally an oxide, even if the third upper layer connection wiring 51 and the top gate electrode 8 made of ITO are placed in an oxidized state, they are not substantially changed. Further, the third lower layer connection wiring 53 made of chromium is reduced, but does not change substantially. On the other hand, the conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the driving circuit section, the first and second upper layer connection wirings 45 and 48, and the external connection terminal 7 are made of a third layer made of ITO. Since the upper layer connection wiring 51 and the top gate electrode 8 are not directly connected, corrosion due to the battery reaction due to the connection with the upper layer connection wiring 51 and the top gate electrode 8 does not occur.

すなわち、ＩＴＯ膜との接続による電池反応による腐食を防止する必要がある場合には、Ｍｏ、Ｃｒ、Ｗ、Ｔａ、Ｔｉ等の比較的高価な高融点金属の単層構造あるいはこれらとＡｌとの積層構造とする必要があったが、本実施形態の構成によれば、電池反応による腐食を防止する必要がないため、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５、第１、第２の上層接続配線４５、４８及び外部接続端子７を、安価で低応力で低抵抗のＡｌの単層構造（膜厚５０００Å程度）としてもよい。これにより、製造コストの低減を図ることができる。   That is, when it is necessary to prevent corrosion due to the battery reaction due to the connection with the ITO film, a relatively expensive single-layer structure of a refractory metal such as Mo, Cr, W, Ta, Ti or the like and Al and Although it was necessary to have a laminated structure, according to the configuration of the present embodiment, since it is not necessary to prevent corrosion due to battery reaction, the conductor layer including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section 34, 35, the first and second upper layer connection wirings 45 and 48, and the external connection terminal 7 may have a single layer structure (thickness of about 5000 mm) of Al that is inexpensive, low stress, and low resistance. Thereby, the manufacturing cost can be reduced.

（第８実施形態）
図２０はこの発明の第８実施形態としての薄膜トランジスタパネルの図２同様の断面図を示す。この薄膜トランジスタパネルにおいて、図２に示す場合と大きく異なる点は、層間絶縁膜３０を有せず、光電変換型の薄膜トランジスタ３のボトムゲート電極９を駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９と同一の層（ゲート絶縁膜２７）上に同一の導電材料（モリブデン）によって同時に形成し、且つ、光電変換型の薄膜トランジスタ３のソース・ドレイン電極１０を駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５と同一の層（オーミックコンタクト層４３を含むボトムゲート絶縁膜３１）上に同一の導電材料（モリブデン）によって同時に形成した点である。 (Eighth embodiment)
FIG. 20 is a sectional view similar to FIG. 2 of a thin film transistor panel according to an eighth embodiment of the present invention. In this thin film transistor panel, the main difference from the case shown in FIG. 2 is that the interlayer insulating film 30 is not provided, the bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 is used as the gate electrode 28 of the thin film transistors 21 and 22 for the drive circuit section. , 29 are simultaneously formed of the same conductive material (molybdenum) on the same layer (gate insulating film 27), and the source / drain electrodes 10 of the photoelectric conversion type thin film transistor 3 are formed in the thin film transistors 21, 22 for the drive circuit section. The same conductive material (molybdenum) is formed on the same layer (bottom gate insulating film 31 including the ohmic contact layer 43) as the conductive layers 34 and 35 including the source / drain electrodes.

すなわち、光電変換型の薄膜トランジスタ３の部分における構造は、基本的には、図２に示す場合と同じであるが、ボトムゲート電極９はモリブデン膜（膜厚３０００Å程度）によって形成され、ソース・ドレイン電極１０はモリブデン膜（膜厚２０００Å程度）によって形成され、トップゲート電極８はＩＴＯ膜（膜厚５００Å程度）によって形成されている。   That is, the structure of the photoelectric conversion type thin film transistor 3 is basically the same as that shown in FIG. 2, but the bottom gate electrode 9 is formed of a molybdenum film (thickness of about 3000 mm), and the source / drain The electrode 10 is formed of a molybdenum film (film thickness of about 2000 mm), and the top gate electrode 8 is formed of an ITO film (film thickness of about 500 mm).

駆動回路部用の薄膜トランジスタ２１、２２の部分においては、ボトムゲート絶縁膜３１の上面に設けられたモリブデンからなるソース・ドレイン電極を含む導電体層３４、３５（膜厚２０００Å程度）は、ボトムゲート絶縁膜３１及びゲート絶縁膜２７に設けられたコンタクトホール３２、３３を介して、第２の下地絶縁膜２４の上面に設けられた半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続されている。モリブデンからなるゲート電極２８、２９（膜厚３０００Å程度）は、図２に示す場合と同様に、ゲート絶縁膜２７の上面に設けられている。   In the portions of the thin film transistors 21 and 22 for the drive circuit portion, the conductor layers 34 and 35 (thickness of about 2000 mm) including the source / drain electrodes made of molybdenum provided on the upper surface of the bottom gate insulating film 31 are the bottom gate. The contact holes 32 and 33 provided in the insulating film 31 and the gate insulating film 27 are connected to the source / drain regions 25c and 26b of the semiconductor thin films 25 and 26 provided on the upper surface of the second base insulating film 24. ing. The gate electrodes 28 and 29 (thickness of about 3000 mm) made of molybdenum are provided on the upper surface of the gate insulating film 27 as in the case shown in FIG.

外部接続端子７の部分においては、ボトムゲート絶縁膜３１の上面に設けられたモリブデンからなる外部接続端子７（膜厚２０００Å程度）は、オーバーコート膜３７及びトップゲート絶縁膜３６に設けられた開口部４４を介して露出されている。   In the portion of the external connection terminal 7, the external connection terminal 7 (thickness of about 2000 mm) made of molybdenum provided on the upper surface of the bottom gate insulating film 31 is an opening provided in the overcoat film 37 and the top gate insulating film 36. It is exposed through the portion 44.

第１の層間コンタクトの部分においては、ボトムゲート絶縁膜３１の上面に設けられたモリブデンからなる第１の上層接続配線４５（膜厚２０００Å程度）は、ボトムゲート絶縁膜３１に設けられたコンタクトホール４６を介して、ゲート絶縁膜２７の上面に設けられたモリブデンからなる第１の下層接続配線４７（膜厚３０００Å程度）の接続パッド部に接続されている。   In the first interlayer contact portion, the first upper layer connection wiring 45 (having a thickness of about 2000 mm) made of molybdenum provided on the upper surface of the bottom gate insulating film 31 is a contact hole provided in the bottom gate insulating film 31. 46 is connected to the connection pad portion of the first lower layer connection wiring 47 (thickness of about 3000 mm) made of molybdenum provided on the upper surface of the gate insulating film 27.

第２の層間コンタクトの部分においては、トップゲート絶縁膜３６の上面に設けられたＩＴＯからなる第２の上層接続配線４８（膜厚５００Å程度）は、トップゲート絶縁膜３６及びボトムゲート絶縁膜３１に設けられたコンタクトホール４９を介して、ゲート絶縁膜２７の上面に設けられたモリブデンからなる第２の下層接続配線５０（膜厚３０００Å程度）の接続パッド部に接続されている。   In the second interlayer contact portion, the second upper layer connection wiring 48 (thickness of about 500 mm) made of ITO provided on the upper surface of the top gate insulating film 36 includes the top gate insulating film 36 and the bottom gate insulating film 31. Is connected to a connection pad portion of a second lower layer connection wiring 50 (having a film thickness of about 3000 mm) made of molybdenum provided on the upper surface of the gate insulating film 27.

次に、図２０に示す各部の電気的接続について説明する。光電変換型の薄膜トランジスタ３のボトムゲート電極９は、第１の下層接続配線４７及び第１の上層接続配線４５を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。光電変換型の薄膜トランジスタ３の一方のソース・ドレイン電極１０は、ボトムゲート絶縁膜３１の上面に設けられた接続配線（図示せず）を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。   Next, electrical connection of each unit shown in FIG. 20 will be described. The bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 is a conductor including source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section through the first lower layer connection wiring 47 and the first upper layer connection wiring 45. Connected to layers 34, 35. One source / drain electrode 10 of the photoelectric conversion type thin film transistor 3 is connected to the source / drain electrode of the thin film transistors 21 and 22 for the drive circuit section via a connection wiring (not shown) provided on the upper surface of the bottom gate insulating film 31. The conductor layers 34 and 35 including the drain electrode are connected.

光電変換型の薄膜トランジスタ３の他方のソース・ドレイン電極１０は、ボトムゲート絶縁膜３１の上面に設けられた接続配線（図示せず）を介して、外部接続端子７のうちの接地用外部接続端子に接続されている。光電変換型の薄膜トランジスタ３のトップゲート電極８は、第２の上層接続配線４８、第２の下層接続配線５０、第１の下層接続配線４７及び第１の上層接続配線４５を介して、駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５に接続されている。   The other source / drain electrode 10 of the photoelectric conversion type thin film transistor 3 is connected to a grounding external connection terminal of the external connection terminals 7 via a connection wiring (not shown) provided on the upper surface of the bottom gate insulating film 31. It is connected to the. The top gate electrode 8 of the photoelectric conversion type thin film transistor 3 is connected to the drive circuit via the second upper layer connection wiring 48, the second lower layer connection wiring 50, the first lower layer connection wiring 47 and the first upper layer connection wiring 45. The thin film transistors 21 and 22 are connected to conductor layers 34 and 35 including source / drain electrodes.

駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９は、第１の下層接続配線４７及び第１の上層接続配線４５を介して、外部接続端子７に接続されている。駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５は、ボトムゲート絶縁膜３１の上面に設けられた接続配線（図示せず）を介して、外部接続端子７に接続されている。   The gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the drive circuit section are connected to the external connection terminal 7 through the first lower layer connection wiring 47 and the first upper layer connection wiring 45. The conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the drive circuit section are connected to the external connection terminals 7 via connection wirings (not shown) provided on the upper surface of the bottom gate insulating film 31. It is connected to the.

次に、この薄膜トランジスタパネルの製造方法の一例において、光電変換型の薄膜トランジスタ３のボトムゲート電極９及び駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９を同時に形成する場合と、光電変換型の薄膜トランジスタ３のソース・ドレイン電極１０及び駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５を同時に形成する場合について説明する。   Next, in an example of the method for manufacturing the thin film transistor panel, the bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 and the gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the drive circuit section are formed simultaneously. The case where the conductor layers 34 and 35 including the source / drain electrodes 10 of the thin film transistor 3 and the source / drain electrodes of the thin film transistors 21 and 22 for the driving circuit portion are formed simultaneously will be described.

まず、光電変換型の薄膜トランジスタ３のボトムゲート電極９及び駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９を同時に形成する場合について説明する。この場合、ゲート絶縁膜２７の上面に、スパッタ法により成膜されたモリブデン膜（膜厚３０００Å程度）をフォトリソグラフィ法によりパターニングすることにより、ボトムゲート電極９、ゲート電極２８、２９及び第１、第２の下層接続配線４７、５０を形成する。   First, the case where the bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 and the gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the driving circuit portion are formed simultaneously will be described. In this case, the bottom gate electrode 9, the gate electrodes 28 and 29, and the first, Second lower layer connection wirings 47 and 50 are formed.

次に、光電変換型の薄膜トランジスタ３のソース・ドレイン電極１０及び駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５を同時に形成する場合について説明する。この場合、ボトムゲート絶縁膜３１を成膜した後において、まず、フォトリソグラフィ法により、半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂ上におけるボトムゲート絶縁膜３１及びゲート絶縁膜２７にコンタクトホール３２、３３を連続して形成し、また第１の下層接続配線４７の接続パッド部上におけるボトムゲート絶縁膜３１にコンタクトホール４６を形成する。   Next, a case where the conductor layers 34 and 35 including the source / drain electrodes 10 of the photoelectric conversion type thin film transistor 3 and the source / drain electrodes of the thin film transistors 21 and 22 for the driving circuit are formed simultaneously will be described. In this case, after forming the bottom gate insulating film 31, first, contact holes are formed in the bottom gate insulating film 31 and the gate insulating film 27 on the source / drain regions 25c and 26b of the semiconductor thin films 25 and 26 by photolithography. 32 and 33 are continuously formed, and a contact hole 46 is formed in the bottom gate insulating film 31 on the connection pad portion of the first lower layer connection wiring 47.

次に、ボトムゲート絶縁膜３１の上面及びオーミックコンタクト層４３の上面に、スパッタ法によりモリブデン膜（膜厚２０００Å程度）を成膜し、コンタクトホール３２、３３、４６内を埋め、フォトリソグラフィ法によりパターニングすることにより、導電体層３４、３５をコンタクトホール３２、３３を介して半導体薄膜２５、２６のソース・ドレイン領域２５ｃ、２６ｂに接続させて形成し、また第１の上層接続配線４５をコンタクトホール４６を介して第１の下層接続配線４７の接続パッド部に接続させて形成し、さらにソース・ドレイン電極１０及び外部接続端子７を形成する。   Next, a molybdenum film (having a film thickness of about 2000 mm) is formed on the upper surface of the bottom gate insulating film 31 and the upper surface of the ohmic contact layer 43 by sputtering, and the contact holes 32, 33, and 46 are filled, and by photolithography By patterning, the conductor layers 34 and 35 are formed to be connected to the source / drain regions 25c and 26b of the semiconductor thin films 25 and 26 through the contact holes 32 and 33, and the first upper layer connection wiring 45 is contacted. The source / drain electrode 10 and the external connection terminal 7 are formed by connecting to the connection pad portion of the first lower layer connection wiring 47 through the hole 46.

以上のように、この製造方法では、特に、光電変換型の薄膜トランジスタ３のボトムゲート電極９と駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９とを同一の層（ゲート絶縁膜２７）上に同一の導電材料（モリブデン）によって同時に形成しているので、これらの電極を別々に形成する場合と比較して、工程数を削減することができる上、これらの電極間に層間絶縁膜を成膜する必要がなく、またこれらの電極を接続するためのコンタクトホールを形成する必要もなく、工程を簡略化して、製造コストを低減することができる。   As described above, in this manufacturing method, in particular, the bottom gate electrode 9 of the photoelectric conversion type thin film transistor 3 and the gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the drive circuit section are formed in the same layer (gate insulating film 27). Since the same conductive material (molybdenum) is formed at the same time, the number of steps can be reduced as compared with the case where these electrodes are formed separately, and an interlayer insulating film is formed between these electrodes. There is no need to form a film, and there is no need to form a contact hole for connecting these electrodes, and the manufacturing process can be reduced by simplifying the process.

また、光電変換型の薄膜トランジスタ３のソース・ドレイン電極１０と駆動回路部用の薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３４、３５とを同一の層（オーミックコンタクト層４３を含むボトムゲート絶縁膜３１）上に同一の導電材料（モリブデン）によって同時に形成しているので、これらの電極を別々に形成する場合と比較して、工程数を削減することができる上、これらの電極間に層間絶縁膜を成膜する必要がなく、またこれらの電極を接続するためのコンタクトホールを形成する必要もなく、工程をより一層簡略化して、製造コストをより一層低減することができる。なお、上記以外の製造工程は、上記第１実施形態における製造方法から容易に理解し得るので、省略する。   Further, the source / drain electrodes 10 of the photoelectric conversion type thin film transistor 3 and the conductor layers 34 and 35 including the source / drain electrodes of the thin film transistors 21 and 22 for the driving circuit section are formed in the same layer (the bottom including the ohmic contact layer 43). Since the same conductive material (molybdenum) is simultaneously formed on the gate insulating film 31), the number of processes can be reduced as compared with the case where these electrodes are formed separately, and the distance between these electrodes can be reduced. Further, there is no need to form an interlayer insulating film, and there is no need to form a contact hole for connecting these electrodes, so that the process can be further simplified and the manufacturing cost can be further reduced. Note that the manufacturing steps other than those described above can be easily understood from the manufacturing method according to the first embodiment, and will be omitted.

（第９実施形態）
図２１はこの発明の第９実施形態としての薄膜トランジスタパネルの図２０同様の断面図を示す。この薄膜トランジスタパネルにおいて、図２０に示す場合と異なる点は、第２の層間コンタクトの部分において、トップゲート絶縁膜３６の上面に設けられたＩＴＯからなる第２の上層接続配線４９（膜厚５００Å程度）を、トップゲート絶縁膜３６に設けられたコンタクトホール５２を介して、ボトムゲート絶縁膜３１の上面に設けられたモリブデンからなる第２の下層接続配線５０（膜厚２０００Å程度）の接続パッド部に接続させた点である。 (Ninth embodiment)
FIG. 21 is a sectional view similar to FIG. 20 of a thin film transistor panel as a ninth embodiment of the present invention. In this thin film transistor panel, the difference from the case shown in FIG. 20 is that the second upper layer connection wiring 49 (thickness of about 500 mm) made of ITO provided on the upper surface of the top gate insulating film 36 in the second interlayer contact portion. ) Through the contact hole 52 provided in the top gate insulating film 36, the connection pad portion of the second lower layer connection wiring 50 (thickness of about 2000 mm) made of molybdenum provided on the upper surface of the bottom gate insulating film 31. It is the point that was connected to.

ところで、この第９実施形態では、第２の下層接続配線５０の接続パッド部上におけるトップゲート絶縁膜３６にコンタクトホール４９を形成し、トップゲート絶縁膜３６の上面に第２の上層接続配線４８をコンタクトホール４９を介して第２の下層接続配線５０の接続パッド部に接続させて形成すればよいので、図２０に示す場合と比較して、コンタクトホール４９をトップゲート絶縁膜３６のみに浅く形成すればよく、第２の上層接続配線４８の第２の下層接続配線５０に対する接続信頼性を向上することができる。   By the way, in the ninth embodiment, a contact hole 49 is formed in the top gate insulating film 36 on the connection pad portion of the second lower layer connection wiring 50, and a second upper layer connection wiring 48 is formed on the top surface of the top gate insulating film 36. Is connected to the connection pad portion of the second lower layer connection wiring 50 through the contact hole 49, so that the contact hole 49 is shallow only in the top gate insulating film 36 as compared with the case shown in FIG. What is necessary is just to form, and the connection reliability with respect to the 2nd lower layer connection wiring 50 of the 2nd upper layer connection wiring 48 can be improved.

（第１０実施形態）
図２２はこの発明の第１０実施形態としての薄膜トランジスタパネルの図２同様の断面図を示す。この薄膜トランジスタパネルにおいて、図２に示す場合と大きく異なる点は、図２に示す駆動回路用の薄膜トランジスタ２１、２２がトップゲート構造であるのに対し、ボトムゲート構造とした点である。この場合、ガラス基板１の上面には、下地絶縁膜として、窒化シリコンからなる下地絶縁膜２３のみが設けられている。 (10th Embodiment)
FIG. 22 is a sectional view similar to FIG. 2 of a thin film transistor panel as a tenth embodiment of the present invention. The thin film transistor panel is greatly different from the case shown in FIG. 2 in that the thin film transistors 21 and 22 for the drive circuit shown in FIG. 2 have a top gate structure, but a bottom gate structure. In this case, only the base insulating film 23 made of silicon nitride is provided on the upper surface of the glass substrate 1 as the base insulating film.

次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図２３に示すように、ガラス基板１の上面に、プラズマＣＶＤ法により、窒化シリコンからなる下地絶縁膜２３（膜厚２０００Å程度）を成膜する。次に、下地絶縁膜２３の上面に、スパッタ法により成膜されたモリブデン膜（膜厚１０００Å程度）をフォトリソグラフィ法によりパターニングすることにより、ゲート電極２８、２９及び第１の下層接続配線４７を形成する。   Next, an example of a method for manufacturing the thin film transistor panel will be described. First, as shown in FIG. 23, a base insulating film 23 (film thickness of about 2000 mm) made of silicon nitride is formed on the upper surface of the glass substrate 1 by plasma CVD. Next, a molybdenum film (having a thickness of about 1000 mm) formed by sputtering is patterned on the upper surface of the base insulating film 23 by photolithography, whereby the gate electrodes 28 and 29 and the first lower layer connection wiring 47 are formed. Form.

次に、ゲート電極２８、２９及び第１の下層接続配線４７を含む下地絶縁膜２３の上面に、プラズマＣＶＤ法により、酸化シリコンからなるゲート絶縁膜２７（膜厚１０００Å程度）及びアモルファスシリコン薄膜６１（膜厚５００Å程度）を連続して成膜する。この場合も、アモルファスシリコン薄膜６１を成膜する工程は、概ね３００℃程度を最高温度とする温度条件で行なわれる。次に、窒素ガス雰囲気中において５００℃程度の温度で１時間程度の脱水素処理を行なう。   Next, on the upper surface of the base insulating film 23 including the gate electrodes 28 and 29 and the first lower layer connection wiring 47, a gate insulating film 27 (about 1000 mm thick) made of silicon oxide and an amorphous silicon thin film 61 are formed by plasma CVD. (Film thickness of about 500 mm) is continuously formed. Also in this case, the step of forming the amorphous silicon thin film 61 is performed under a temperature condition where the maximum temperature is approximately 300 ° C. Next, dehydrogenation treatment is performed for about 1 hour at a temperature of about 500 ° C. in a nitrogen gas atmosphere.

次に、アモルファスシリコン薄膜６１に上面側からエキシマレーザを照射することにより、アモルファスシリコン薄膜６１を結晶化してポリシリコン薄膜６２を形成する。この場合も、アモルファスシリコン薄膜６１を結晶化してポリシリコン薄膜６２とする工程は、概ね６００℃程度を最高温度とする温度条件で行なわれる。   Next, by irradiating the amorphous silicon thin film 61 with an excimer laser from the upper surface side, the amorphous silicon thin film 61 is crystallized to form a polysilicon thin film 62. Also in this case, the process of crystallizing the amorphous silicon thin film 61 to form the polysilicon thin film 62 is performed under temperature conditions where the maximum temperature is approximately 600 ° C.

次に、フォトリソグラフィ法により形成された、ソース・ドレイン領域２６ｂに対応する部分に開口部を有する第１のレジストパターン（図示せず）をマスクとして、ｐ型不純物を高濃度で注入する。一例として、ボロンイオンを加速エネルギー１０ｋｅＶ、ドーズ量１×１０15ａｔｍ／ｃｍ2の条件で注入する。この後、第１のレジストパターンを剥離する。 Next, a p-type impurity is implanted at a high concentration using a first resist pattern (not shown) formed by photolithography and having an opening in a portion corresponding to the source / drain region 26b. As an example, boron ions are implanted under the conditions of an acceleration energy of 10 keV and a dose of 1 × 10 15 atm / cm 2 . Thereafter, the first resist pattern is peeled off.

次に、フォトリソグラフィ法により形成された、ソース・ドレイン領域２５ｃに対応する部分に開口部を有する第２のレジストパターン（図示せず）をマスクとして、ｎ型不純物を高濃度で注入する。一例として、リンイオンを加速エネルギー１０ｋｅＶ、ドーズ量１×１０15ａｔｍ／ｃｍ2の条件で注入する。この後、第２のレジストパターンを剥離する。 Next, an n-type impurity is implanted at a high concentration using a second resist pattern (not shown) having an opening in a portion corresponding to the source / drain region 25c formed by photolithography. As an example, phosphorus ions are implanted under the conditions of an acceleration energy of 10 keV and a dose of 1 × 10 15 atm / cm 2 . Thereafter, the second resist pattern is peeled off.

次に、フォトリソグラフィ法により形成された、ソース・ドレイン領域２５ｂに対応する部分に開口部を有する第３のレジストパターン（図示せず）をマスクとして、ｎ型不純物を低濃度で注入する。一例として、リンイオンを加速エネルギー１０ｋｅＶ、ドーズ量１×１０13ａｔｍ／ｃｍ2の条件で注入する。この後、第３のレジストパターンを剥離する。次に、窒素ガス雰囲気中において４５０℃程度の温度で１時間程度の注入イオン活性化処理を行なう。 Next, an n-type impurity is implanted at a low concentration using a third resist pattern (not shown) formed by photolithography and having an opening in a portion corresponding to the source / drain region 25b as a mask. As an example, phosphorus ions are implanted under the conditions of an acceleration energy of 10 keV and a dose of 1 × 10 13 atm / cm 2 . Thereafter, the third resist pattern is peeled off. Next, implanted ion activation treatment is performed in a nitrogen gas atmosphere at a temperature of about 450 ° C. for about 1 hour.

次に、ポリシリコン薄膜６２をフォトリソグラフィ法によりパターニングすることにより、図２４に示すように、半導体薄膜２５、２６を形成する。この状態では、半導体薄膜２５は、ゲート電極２８上の真性領域からなるチャネル領域２５ａと、その両側におけるｎ型不純物低濃度領域からなるソース・ドレイン領域２５ｂと、さらにその両側におけるｎ型不純物高濃度領域からなるソース・ドレイン領域２５ｃとを有するものとなっている。   Next, as shown in FIG. 24, semiconductor thin films 25 and 26 are formed by patterning the polysilicon thin film 62 by photolithography. In this state, the semiconductor thin film 25 includes a channel region 25a composed of an intrinsic region on the gate electrode 28, a source / drain region 25b composed of n-type impurity low concentration regions on both sides thereof, and a high n-type impurity concentration on both sides thereof. It has a source / drain region 25c composed of a region.

また、半導体薄膜２６は、ゲート電極２９上の真性領域からなるチャネル領域２６ａと、その両側におけるｐ型不純物高濃度領域からなるソース・ドレイン領域２６ｂとを有するものとなっている。以下の工程は、上記第１実施形態における製造方法から容易に理解し得るので、省略する。   The semiconductor thin film 26 has a channel region 26a made of an intrinsic region on the gate electrode 29 and source / drain regions 26b made of p-type impurity high concentration regions on both sides thereof. The following steps can be easily understood from the manufacturing method according to the first embodiment, and will be omitted.

ところで、上記製造方法では、図２２に示すように、ポリシリコン半導体薄膜６２にボロンイオン及びリンイオンを直接注入しているため、高価な高加速（〜８０ｋｅＶ）のイオン注入装置を用いることなく、安価な低加速（〜１０ｋｅＶ）のイオン注入装置を用いて、ボロンイオン及びリンイオンを注入することができる。   In the above manufacturing method, as shown in FIG. 22, since boron ions and phosphorus ions are directly implanted into the polysilicon semiconductor thin film 62, it is inexpensive without using an expensive high acceleration (up to 80 keV) ion implantation apparatus. Boron ions and phosphorus ions can be implanted using a low-acceleration (-10 keV) ion implantation apparatus.

なお、イオン注入及び活性化処理は、図２４に示すように、デバイスエリアを形成した後に行なってもよい。ここで、上記第１実施形態においても、イオン注入及び活性化処理は、図３に示すように、ポリシリコン薄膜６２を形成した後に行なってもよく、また図４に示すように、デバイスエリアを形成した後に行なってもよい。   The ion implantation and activation treatment may be performed after the device area is formed as shown in FIG. Here, also in the first embodiment, the ion implantation and activation treatment may be performed after forming the polysilicon thin film 62 as shown in FIG. 3, and as shown in FIG. You may carry out after forming.

（第１１実施形態）
図２５はこの発明の第１１実施形態としての薄膜トランジスタパネルの図１８同様の断面図を示す。この薄膜トランジスタパネルにおいて、図１８に示す場合と大きく異なる点は、図１８に示す駆動回路用の薄膜トランジスタ２１、２２がトップゲート構造であるのに対し、ボトムゲート構造とした点である。この場合も、ガラス基板１の上面には、下地絶縁膜として、窒化シリコンからなる下地絶縁膜２３のみが設けられている。 (Eleventh embodiment)
FIG. 25 is a sectional view similar to FIG. 18 of a thin film transistor panel as an eleventh embodiment of the present invention. In this thin film transistor panel, the point that is greatly different from the case shown in FIG. 18 is that the thin film transistors 21 and 22 for the drive circuit shown in FIG. 18 have a top gate structure but a bottom gate structure. Also in this case, only the base insulating film 23 made of silicon nitride is provided on the upper surface of the glass substrate 1 as the base insulating film.

また、この場合、光電変換型の薄膜トランジスタ３のボトムゲート電極２３は、駆動回路部用の薄膜トランジスタ２１、２２のゲート電極２８、２９が設けられた下地絶縁膜２３の上面に設けられている。そして、光電変換型の薄膜トランジスタ３の実質的なボトムゲート絶縁膜は、ゲート絶縁膜２７、層間絶縁膜３０及びボトムゲート絶縁膜３１からなっている。なお、この薄膜トランジスタパネルの製造方法は、上記第１、第６、第１０実施形態における製造方法から容易に理解し得るので、省略する。   In this case, the bottom gate electrode 23 of the photoelectric conversion type thin film transistor 3 is provided on the upper surface of the base insulating film 23 on which the gate electrodes 28 and 29 of the thin film transistors 21 and 22 for the drive circuit portion are provided. The substantial bottom gate insulating film of the photoelectric conversion type thin film transistor 3 includes a gate insulating film 27, an interlayer insulating film 30, and a bottom gate insulating film 31. Note that the method for manufacturing the thin film transistor panel can be easily understood from the manufacturing methods in the first, sixth, and tenth embodiments, and therefore will be omitted.

（その他の実施形態）
上記各実施形態では、駆動回路部をポリシリコン薄膜トランジスタからなるＣＭＯＳ薄膜トランジスタによって構成した場合について説明したが、これに限らず、ＮＭＯＳ薄膜トランジスタのみによって構成するようにしてもよく、またポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとの組み合わせによって構成するようにしてもよい。 (Other embodiments)
In each of the above-described embodiments, the case where the drive circuit unit is configured by a CMOS thin film transistor made of a polysilicon thin film transistor has been described. However, the present invention is not limited thereto, and may be configured by only an NMOS thin film transistor. You may make it comprise by a combination with a thin-film transistor.

また、例えば上記第１実施形態では、外部接続端子７を、光電変換型の薄膜トランジスタ３及び駆動回路部用の薄膜トランジスタ２１、２２のモリブデンからなるソース・ドレイン電極１０、導電体層３４、３５の形成と同時に、モリブデンからなる単層構造として形成した場合について説明したが、これに限らず、他の層上の電極（例えばボトムゲート電極９）の形成と同時に形成してもよく、また複数層上の電極の形成と同時に形成して積層構造としてもよい。   Further, for example, in the first embodiment, the external connection terminal 7 is formed by forming the source / drain electrodes 10 and the conductor layers 34 and 35 made of molybdenum of the photoelectric conversion type thin film transistor 3 and the thin film transistors 21 and 22 for the drive circuit section. At the same time, the case where it is formed as a single layer structure made of molybdenum has been described. However, the present invention is not limited to this, and it may be formed simultaneously with the formation of an electrode on another layer (for example, the bottom gate electrode 9). It may be formed simultaneously with the formation of the electrodes to form a laminated structure.

また、例えば上記第１実施形態（図２参照）において、層間絶縁膜３０は、窒化シリコン膜の単層ではなく、酸化シリコン膜の単層であってもよく、また複数種の積層構造であってもよい。また、例えば上記第１０実施形態（図２２参照）において、ゲート絶縁膜２７は、酸化シリコン膜の単層ではなく、下層の窒化シリコン膜と上層の酸化シリコン膜との２層構造であってもよく、また層間絶縁膜３０は、酸化シリコン膜の単層ではなく、下層の酸化シリコン膜と上層の窒化シリコン膜との２層構造であってもよく、さらに層間絶縁膜３８は、窒化シリコン膜の単層ではなく、酸化シリコン膜の単層であってもよく、また複数種の積層構造であってもよい。   Further, for example, in the first embodiment (see FIG. 2), the interlayer insulating film 30 may be a single layer of a silicon oxide film instead of a single layer of a silicon nitride film, and has a plurality of types of laminated structures. May be. Further, for example, in the tenth embodiment (see FIG. 22), the gate insulating film 27 is not a single layer of a silicon oxide film, but may have a two-layer structure of a lower silicon nitride film and an upper silicon oxide film. In addition, the interlayer insulating film 30 may not be a single layer of a silicon oxide film but may have a two-layer structure of a lower silicon oxide film and an upper silicon nitride film, and the interlayer insulating film 38 may be a silicon nitride film. Instead of a single layer, a single layer of a silicon oxide film may be used, or a plurality of types of laminated structures may be used.

さらに、上記各実施形態では、この発明の薄膜トランジスタパネルを画像読取装置に適用した場合について説明したが、これに限定されるものではない。要は、基板上の所定の領域にアモルファスシリコン薄膜トランジスタがマトリクス状に配置され、前記所定の領域に隣接する周辺領域にアモルファスシリコン薄膜トランジスタを駆動するためのポリシリコン薄膜トランジスタが配置された構造の薄膜トランジスタパネルであればよい。   Further, in each of the above embodiments, the case where the thin film transistor panel of the present invention is applied to an image reading apparatus has been described. However, the present invention is not limited to this. In short, a thin film transistor panel having a structure in which amorphous silicon thin film transistors are arranged in a matrix in a predetermined region on a substrate and a polysilicon thin film transistor for driving the amorphous silicon thin film transistor is disposed in a peripheral region adjacent to the predetermined region. I just need it.

例えば、基板上の所定の領域に、液晶容量や有機ＥＬ素子等の発光素子を含む周知の表示画素（具体的には、液晶容量と画素トランジスタからなる液晶画素や有機ＥＬ素子と画素駆動回路からなる表示画素等）をマトリクス状に配置し、前記所定の領域に隣接する周辺領域に、各表示画素を選択状態に設定して、該表示画素に対して所定の階調信号を供給して所望の画像情報を表示するように制御するドライバ（走査ドライバ、データドライバ、電源ドライバ等）を設けた周知の画像表示装置にも、この発明を適用することができる。   For example, a well-known display pixel including a light emitting element such as a liquid crystal capacitor or an organic EL element in a predetermined region on a substrate (specifically, a liquid crystal pixel composed of a liquid crystal capacitor and a pixel transistor, an organic EL element and a pixel driving circuit) Are arranged in a matrix, and each display pixel is set in a selected state in a peripheral region adjacent to the predetermined region, and a predetermined gradation signal is supplied to the display pixel. The present invention can also be applied to a known image display device provided with a driver (scanning driver, data driver, power supply driver, etc.) that controls to display the image information.

この発明の第１実施形態としての薄膜トランジスタパネルの要部の等価回路的平面図。The equivalent circuit top view of the principal part of the thin-film transistor panel as 1st Embodiment of this invention. 図１に示す薄膜トランジスタパネルの一部の具体的な構造を説明するために示す断面図。FIG. 2 is a cross-sectional view illustrating a specific structure of part of the thin film transistor panel illustrated in FIG. 1. 図２に示す薄膜トランジスタパネルの製造に際し、当初の工程の断面図。FIG. 3 is a cross-sectional view of an initial process in manufacturing the thin film transistor panel shown in FIG. 2. 図３に続く工程の断面図。Sectional drawing of the process following FIG. 図４に続く工程の断面図。Sectional drawing of the process following FIG. 図５に続く工程の断面図。Sectional drawing of the process following FIG. 図６に続く工程の断面図。Sectional drawing of the process following FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図８に続く工程の断面図。FIG. 9 is a cross-sectional view of the process following FIG. 8. 図９に続く工程の断面図。Sectional drawing of the process following FIG. 図１０に続く工程の断面図。Sectional drawing of the process following FIG. 図１１に続く工程の断面図。Sectional drawing of the process following FIG. 図１２に続く工程の断面図。Sectional drawing of the process following FIG. この発明の第２実施形態としての薄膜トランジスタパネルの図２同様の断面図。Sectional drawing similar to FIG. 2 of the thin-film transistor panel as 2nd Embodiment of this invention. この発明の第３実施形態としての薄膜トランジスタパネルの図１４同様の断面図。Sectional drawing similar to FIG. 14 of the thin-film transistor panel as 3rd Embodiment of this invention. この発明の第４実施形態としての薄膜トランジスタパネルの図２同様の断面図。Sectional drawing similar to FIG. 2 of the thin-film transistor panel as 4th Embodiment of this invention. この発明の第５実施形態としての薄膜トランジスタパネルの図２同様の断面図。Sectional drawing similar to FIG. 2 of the thin-film transistor panel as 5th Embodiment of this invention. この発明の第６実施形態としての薄膜トランジスタパネルの図１７同様の断面図。Sectional drawing similar to FIG. 17 of the thin-film transistor panel as 6th Embodiment of this invention. この発明の第７実施形態としての薄膜トランジスタパネルの図１８同様の断面図。Sectional drawing similar to FIG. 18 of the thin-film transistor panel as 7th Embodiment of this invention. この発明の第８実施形態としての薄膜トランジスタパネルの図２同様の断面図。Sectional drawing similar to FIG. 2 of the thin-film transistor panel as 8th Embodiment of this invention. この発明の第９実施形態としての薄膜トランジスタパネルの図２０同様の断面図。Sectional drawing similar to FIG. 20 of the thin-film transistor panel as 9th Embodiment of this invention. この発明の第１０実施形態としての薄膜トランジスタパネルの図２同様の断面図。Sectional drawing similar to FIG. 2 of the thin-film transistor panel as 10th Embodiment of this invention. 図２２に示す薄膜トランジスタパネルの製造に際し、当初の工程の断面図。FIG. 23 is a cross-sectional view of an initial process in manufacturing the thin film transistor panel shown in FIG. 22. 図２３に続く工程の断面図。FIG. 24 is a sectional view of a step following FIG. 23. この発明の第１１実施形態としての薄膜トランジスタパネルの図１８同様の断面図。Sectional drawing similar to FIG. 18 of the thin-film transistor panel as 11th Embodiment of this invention.

符号の説明Explanation of symbols

１ ガラス基板
２ 画像読取領域
３ 光電変換型の薄膜トランジスタ
４〜６ 駆動回路部
７ 外部接続端子
８ トップゲート電極
９ ボトムゲート電極
１０ ソース・ドレイン電極
１１ トップゲートライン
１２ ボトムゲートライン
１３ ドレインライン
２１、２２ 駆動回路部用の薄膜トランジスタ
２５、２６ 半導体薄膜
２８、２９ ゲート電極
３４、３５ ソース・ドレイン電極を含む導電体層
４１ 半導体薄膜
４２ チャネル保護膜
４３ オーミックコンタクト層
４５、４８、５１ 第１〜第３の上層接続配線
４７、５０、５３ 第１〜第３の下層接続配線 DESCRIPTION OF SYMBOLS 1 Glass substrate 2 Image reading area 3 Photoelectric conversion type thin-film transistor 4-6 Drive circuit part 7 External connection terminal 8 Top gate electrode 9 Bottom gate electrode 10 Source / drain electrode 11 Top gate line 12 Bottom gate line 13 Drain line 21, 22 Thin film transistors 25 and 26 for driving circuits 25 and 26 Semiconductor thin films 28 and 29 Gate electrodes 34 and 35 Conductor layers including source / drain electrodes 41 Semiconductor thin films 42 Channel protective films 43 Ohmic contact layers 45, 48 and 51 First to third Upper layer connection wiring 47, 50, 53 First to third lower layer connection wiring

Claims (28)

基板上に、ポリシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に設けられた第２の電極を有するポリシリコン薄膜トランジスタと、アモルファスシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に設けられた第２の電極を有するアモルファスシリコン薄膜トランジスタと、が設けられた薄膜トランジスタパネルにおいて、
前記アモルファスシリコン薄膜トランジスタの前記アモルファスシリコンからなる半導体薄膜は、前記ポリシリコン薄膜トランジスタの前記ポリシリコンからなる半導体薄膜の上部に絶縁膜を介して設けられ、
前記ポリシリコン薄膜トランジスタの第１の電極は、前記アモルファスシリコン薄膜トランジスタの第１の電極と同一の材料によって、当該第１の電極と同一の層に設けられ、
前記ポリシリコン薄膜トランジスタの第２の電極は、前記アモルファスシリコン薄膜トランジスタの第２の電極とは異なる層に設けられ、
前記ポリシリコン薄膜トランジスタの第１の電極または第２の電極のうちのいずれか一方の電極と同一の導電材料によって、当該一方の電極と同一の層に設けられ、且つ、当該一方の電極に接続され、接続パッドを有する第１の配線と、
前記アモルファスシリコン薄膜トランジスタの第２の電極と同一の導電材料によって、当該第２の電極と同一の層に設けられた第２の配線と、
前記ポリシリコン薄膜トランジスタの第１の電極または第２の電極のうちの他方の電極と同一の導電材料によって、当該他方の電極と同一の層に設けられ、且つ、当該他方の電極に接続され、接続パッドを有する第３の配線と、を備え、
前記第２の配線は、前記第１の配線との間に層間絶縁膜が介在するように設けられ、且つ、当該層間絶縁膜の前記第１の配線の接続パッドに対応する箇所に設けられるコンタクトホールを介して、前記第１の配線に電気的に接続され、
前記第３の配線は、前記第１の配線との間に前記層間絶縁膜とは異なる別の層間絶縁膜が介在するように設けられ、且つ、当該層間絶縁膜の前記第１の配線の接続パッドに対応する箇所に設けられるコンタクトホールを介して、前記第１の配線に電気的に接続されていることを特徴とする薄膜トランジスタパネル。 On a substrate, a semiconductor thin film made of polysilicon, a first electrode and a polysilicon thin film transistor having a second electrode provided in a layer different from the first electrode , a semiconductor thin film made of amorphous silicon , a first In the thin film transistor panel provided with the amorphous silicon thin film transistor having the electrode and the second electrode provided in a layer different from the first electrode ,
The semiconductor thin film made of amorphous silicon of the amorphous silicon thin film transistor is provided above the semiconductor thin film made of polysilicon of the polysilicon thin film transistor via an insulating film,
The first electrode of the polysilicon thin film transistor is provided in the same layer as the first electrode by the same material as the first electrode of the amorphous silicon thin film transistor,
The second electrode of the polysilicon thin film transistor is provided in a different layer from the second electrode of the amorphous silicon thin film transistor;
The same material as either the first electrode or the second electrode of the polysilicon thin film transistor is provided in the same layer as the one electrode and is connected to the one electrode. A first wiring having a connection pad;
A second wiring provided in the same layer as the second electrode by the same conductive material as the second electrode of the amorphous silicon thin film transistor;
Provided in the same layer as the other electrode by the same conductive material as the other electrode of the first electrode or the second electrode of the polysilicon thin film transistor and connected to the other electrode A third wiring having a pad,
The second wiring is provided such that an interlayer insulating film is interposed between the second wiring and the contact provided at a position corresponding to the connection pad of the first wiring of the interlayer insulating film. Electrically connected to the first wiring through a hole;
The third wiring is provided so that another interlayer insulating film different from the interlayer insulating film is interposed between the third wiring and the connection of the first wiring of the interlayer insulating film A thin film transistor panel, wherein the thin film transistor panel is electrically connected to the first wiring through a contact hole provided at a position corresponding to a pad . 請求項１に記載の発明において、
前記アモルファスシリコン薄膜トランジスタは、その半導体薄膜の上方及び下方にそれぞれ絶縁膜を介して設けられたトップゲート電極及びボトムゲート電極を備えたダブルゲート型の薄膜トランジスタからなることを特徴とする薄膜トランジスタパネル。 In the invention of claim 1,
The amorphous silicon thin film transistor comprises a double gate type thin film transistor provided with a top gate electrode and a bottom gate electrode provided above and below the semiconductor thin film via an insulating film, respectively. 請求項２に記載の発明において、In the invention of claim 2,
前記ポリシリコン薄膜トランジスタの第１の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極であり、The first electrode of the polysilicon thin film transistor is a source / drain electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第１の電極は当該アモルファスシリコン薄膜トランジスタのソース・ドレイン電極である。The first electrode of the amorphous silicon thin film transistor is a source / drain electrode of the amorphous silicon thin film transistor. 請求項３に記載の発明において、In the invention of claim 3,
前記ポリシリコン薄膜トランジスタの一方および他方の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極およびゲート電極であり、One and other electrodes of the polysilicon thin film transistor are a source / drain electrode and a gate electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第２の電極は当該アモルファスシリコン薄膜トランジスタのトップゲート電極またはボトムゲート電極のいずれかである。The second electrode of the amorphous silicon thin film transistor is either the top gate electrode or the bottom gate electrode of the amorphous silicon thin film transistor. 請求項３に記載の発明において、In the invention of claim 3,
前記ポリシリコン薄膜トランジスタの一方および他方の電極は当該ポリシリコン薄膜トランジスタのゲート電極およびソース・ドレイン電極であり、One and other electrodes of the polysilicon thin film transistor are a gate electrode and a source / drain electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第２の電極は当該アモルファスシリコン薄膜トランジスタのトップゲート電極である。The second electrode of the amorphous silicon thin film transistor is a top gate electrode of the amorphous silicon thin film transistor. 請求項３に記載の発明において、In the invention of claim 3,
前記ポリシリコン薄膜トランジスタの一方および他方の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極およびゲート電極であり、One and other electrodes of the polysilicon thin film transistor are a source / drain electrode and a gate electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第２の電極は当該アモルファスシリコン薄膜トランジスタのトップゲート電極である。The second electrode of the amorphous silicon thin film transistor is a top gate electrode of the amorphous silicon thin film transistor. 請求項３に記載の発明において、In the invention of claim 3,
前記ポリシリコン薄膜トランジスタの一方および他方の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極およびゲート電極であり、One and other electrodes of the polysilicon thin film transistor are a source / drain electrode and a gate electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第２の電極は当該アモルファスシリコン薄膜トランジスタのトップゲート電極である。The second electrode of the amorphous silicon thin film transistor is a top gate electrode of the amorphous silicon thin film transistor. 請求項２に記載の発明において、In the invention of claim 2,
前記ポリシリコン薄膜トランジスタの第１の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極であり、The first electrode of the polysilicon thin film transistor is a source / drain electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第１の電極は当該アモルファスシリコン薄膜トランジスタのボトムゲート電極である。The first electrode of the amorphous silicon thin film transistor is a bottom gate electrode of the amorphous silicon thin film transistor. 請求項８に記載の発明において、In the invention of claim 8,
前記ポリシリコン薄膜トランジスタの一方および他方の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極およびゲート電極であり、One and other electrodes of the polysilicon thin film transistor are a source / drain electrode and a gate electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第２の電極は当該アモルファスシリコン薄膜トランジスタのソース・ドレイン電極またはトップゲート電極のいずれかである。The second electrode of the amorphous silicon thin film transistor is either the source / drain electrode or the top gate electrode of the amorphous silicon thin film transistor. 請求項８に記載の発明において、In the invention of claim 8,
前記ポリシリコン薄膜トランジスタの一方および他方の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極およびゲート電極であり、One and other electrodes of the polysilicon thin film transistor are a source / drain electrode and a gate electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第２の電極は当該アモルファスシリコン薄膜トランジスタのソース・ドレイン電極である。The second electrode of the amorphous silicon thin film transistor is a source / drain electrode of the amorphous silicon thin film transistor. 請求項２に記載の発明において、In the invention of claim 2,
前記ポリシリコン薄膜トランジスタの第１の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極であり、The first electrode of the polysilicon thin film transistor is a source / drain electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第１の電極は当該アモルファスシリコン薄膜トランジスタのトップゲート電極である。The first electrode of the amorphous silicon thin film transistor is a top gate electrode of the amorphous silicon thin film transistor. 請求項１１に記載の発明において、In the invention of claim 11,
前記ポリシリコン薄膜トランジスタの一方および他方の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極およびゲート電極であり、One and other electrodes of the polysilicon thin film transistor are a source / drain electrode and a gate electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第２の電極は当該アモルファスシリコン薄膜トランジスタのソース・ドレイン電極またはボトムゲート電極のいずれかである。The second electrode of the amorphous silicon thin film transistor is either a source / drain electrode or a bottom gate electrode of the amorphous silicon thin film transistor. 請求項２に記載の発明において、In the invention of claim 2,
前記ポリシリコン薄膜トランジスタの第１の電極は当該ポリシリコン薄膜トランジスタのゲート電極であり、A first electrode of the polysilicon thin film transistor is a gate electrode of the polysilicon thin film transistor;
前記アモルファスシリコン薄膜トランジスタの第１の電極は当該アモルファスシリコン薄膜トランジスタのボトムゲート電極である。The first electrode of the amorphous silicon thin film transistor is a bottom gate electrode of the amorphous silicon thin film transistor. 請求項１３に記載の発明において、In the invention of claim 13,
前記ポリシリコン薄膜トランジスタの一方および他方の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極およびゲート電極であり、One and other electrodes of the polysilicon thin film transistor are a source / drain electrode and a gate electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第２の電極は当該アモルファスシリコン薄膜トランジスタのソース・ドレイン電極またはトップゲート電極のいずれかである。The second electrode of the amorphous silicon thin film transistor is either the source / drain electrode or the top gate electrode of the amorphous silicon thin film transistor. 請求項１３に記載の発明において、In the invention of claim 13,
前記ポリシリコン薄膜トランジスタの一方および他方の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極およびゲート電極であり、One and other electrodes of the polysilicon thin film transistor are a source / drain electrode and a gate electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第２の電極は当該アモルファスシリコン薄膜トランジスタのソース・ドレイン電極である。The second electrode of the amorphous silicon thin film transistor is a source / drain electrode of the amorphous silicon thin film transistor. 請求項１３に記載の発明において、In the invention of claim 13,
前記ポリシリコン薄膜トランジスタの一方および他方の電極は当該ポリシリコン薄膜トランジスタのゲート電極およびソース・ドレイン電極であり、One and other electrodes of the polysilicon thin film transistor are a gate electrode and a source / drain electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第２の電極は当該アモルファスシリコン薄膜トランジスタのトップゲート電極である。The second electrode of the amorphous silicon thin film transistor is a top gate electrode of the amorphous silicon thin film transistor. 請求項１３に記載の発明において、In the invention of claim 13,
前記ポリシリコン薄膜トランジスタの一方および他方の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極およびゲート電極であり、One and other electrodes of the polysilicon thin film transistor are a source / drain electrode and a gate electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第２の電極は当該アモルファスシリコン薄膜トランジスタのトップゲート電極である。The second electrode of the amorphous silicon thin film transistor is a top gate electrode of the amorphous silicon thin film transistor. 請求項１３に記載の発明において、In the invention of claim 13,
前記ポリシリコン薄膜トランジスタの一方および他方の電極は当該ポリシリコン薄膜トランジスタのソース・ドレイン電極およびゲート電極であり、One and other electrodes of the polysilicon thin film transistor are a source / drain electrode and a gate electrode of the polysilicon thin film transistor,
前記アモルファスシリコン薄膜トランジスタの第２の電極は当該アモルファスシリコン薄膜トランジスタのソース・ドレイン電極またはトップゲート電極のいずれかである。The second electrode of the amorphous silicon thin film transistor is either the source / drain electrode or the top gate electrode of the amorphous silicon thin film transistor. 請求項１〜６、８〜１７の何れか一項に記載の発明において、
前記ポリシリコン薄膜トランジスタはトップゲート型であることを特徴とする薄膜トランジスタパネル。 In the invention according to any one of claims 1 to 6 and 8 to 17 ,
The thin film transistor panel, wherein the polysilicon thin film transistor is a top gate type. 請求項３、７、１３および１８の何れか一項に記載の発明において、
前記ポリシリコン薄膜トランジスタはボトムゲート型であることを特徴とする薄膜トランジスタパネル。 In the invention according to any one of claims 3, 7, 13 and 18 ,
The thin film transistor panel, wherein the polysilicon thin film transistor is a bottom gate type. 請求項１〜２０の何れか一項に記載の発明において、
前記アモルファスシリコン薄膜トランジスタは、前記基板上の所定の領域にマトリクス状に配置され、
前記ポリシリコン薄膜トランジスタは、前記基板上の、前記所定の領域に隣接する周辺領域に配置されて、前記アモルファスシリコン薄膜トランジスタを駆動する駆動回路部を構成していることを特徴とする薄膜トランジスタパネル。 In the invention according to any one of claims 1 to 20 ,
The amorphous silicon thin film transistors are arranged in a matrix in a predetermined region on the substrate,
The thin film transistor panel, wherein the polysilicon thin film transistor is disposed in a peripheral region adjacent to the predetermined region on the substrate to constitute a drive circuit unit for driving the amorphous silicon thin film transistor. 基板上に、ポリシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に形成された第２の電極を有するポリシリコン薄膜トランジスタと、アモルファスシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に形成された第２の電極を有するアモルファスシリコン薄膜トランジスタと、が設けられた薄膜トランジスタパネルの製造方法において、
前記基板上に、ポリシリコンからなる半導体薄膜を形成する工程と、
前記ポリシリコンからなる半導体薄膜を用いて前記ポリシリコン薄膜トランジスタを形成する工程と、
前記ポリシリコンからなる半導体薄膜の上部に、絶縁膜を介して、前記アモルファスシリコンからなる半導体薄膜を形成する工程と、
前記アモルファスシリコンからなる半導体薄膜を用いて前記アモルファスシリコン薄膜トランジスタを形成する工程とを有し、
前記アモルファスシリコン薄膜トランジスタを形成する工程及び前記ポリシリコン薄膜トランジスタを形成する工程は、前記ポリシリコン薄膜トランジスタの第１の電極を、前記アモルファスシリコン薄膜トランジスタの第１の電極と同一の導電材料によって、当該アモルファスシリコン薄膜トランジスタの第１の電極と同時に形成する工程を含み、
接続パッドを有する第３の配線を、前記ポリシリコン薄膜トランジスタの第２の電極と同一の導電材料によって、当該第２の電極と同時に形成する工程と、
前記第３の配線の上部に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の前記第３の配線の接続パッドに対応する箇所に設けられる第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホール内および前記第１の層間絶縁膜上に、接続パッドを有する第１の配線を、前記第１のコンタクトホールを介して前記第３の配線に電気的に接続するように、前記ポリシリコン薄膜トランジスタの第１の電極と同一の導電材料によって、当該第１の電極と同時に形成する工程と、
前記第１の配線の上部に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の前記第１の配線の接続パッドに対応する箇所に設けられる第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホール内および前記第２の層間絶縁膜上に、第２の配線を、前記第２のコンタクトホールを介して前記第１の配線に電気的に接続するように、前記アモルファスシリコン薄膜トランジスタの第２の電極と同一の導電材料によって、当該第２の電極と同時に形成する工程と、
を含むことを特徴とする薄膜トランジスタパネルの製造方法。 On a substrate, a semiconductor thin film made of polysilicon, and the polysilicon thin film transistor having a second electrode formed on the layer different from the first electrode and the first electrode, a semiconductor film made of amorphous silicon, a first In a method of manufacturing a thin film transistor panel provided with an amorphous silicon thin film transistor having an electrode and a second electrode formed in a layer different from the first electrode ,
Forming a semiconductor thin film made of polysilicon on the substrate;
Forming the polysilicon thin film transistor using the semiconductor thin film made of polysilicon;
Forming a semiconductor thin film made of amorphous silicon on an upper portion of the semiconductor thin film made of polysilicon via an insulating film;
Forming the amorphous silicon thin film transistor using a semiconductor thin film made of the amorphous silicon,
In the step of forming the amorphous silicon thin film transistor and the step of forming the polysilicon thin film transistor, the first electrode of the polysilicon thin film transistor is made of the same conductive material as that of the first electrode of the amorphous silicon thin film transistor. look including the step of simultaneously forming the first electrode,
Forming a third wiring having a connection pad simultaneously with the second electrode, using the same conductive material as the second electrode of the polysilicon thin film transistor;
Forming a first interlayer insulating film on the third wiring; and
Forming a first contact hole provided at a location corresponding to a connection pad of the third wiring in the first interlayer insulating film;
A first wiring having a connection pad is electrically connected to the third wiring through the first contact hole in the first contact hole and on the first interlayer insulating film. Forming simultaneously with the first electrode by the same conductive material as the first electrode of the polysilicon thin film transistor;
Forming a second interlayer insulating film on the first wiring; and
Forming a second contact hole provided at a location corresponding to the connection pad of the first wiring in the second interlayer insulating film;
The amorphous silicon is electrically connected to the first wiring through the second contact hole in the second contact hole and on the second interlayer insulating film. Forming simultaneously with the second electrode by the same conductive material as the second electrode of the thin film transistor;
A method for producing a thin film transistor panel, comprising: 基板上に、ポリシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に形成された第２の電極を有するポリシリコン薄膜トランジスタと、アモルファスシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に形成された第２の電極を有するアモルファスシリコン薄膜トランジスタと、が設けられた薄膜トランジスタパネルの製造方法において、A polysilicon thin film transistor having a semiconductor thin film made of polysilicon, a first electrode and a second electrode formed in a layer different from the first electrode, a semiconductor thin film made of amorphous silicon, a first electrode In a method of manufacturing a thin film transistor panel provided with an amorphous silicon thin film transistor having an electrode and a second electrode formed in a layer different from the first electrode,
前記基板上に、ポリシリコンからなる半導体薄膜を形成する工程と、Forming a semiconductor thin film made of polysilicon on the substrate;
前記ポリシリコンからなる半導体薄膜を用いて前記ポリシリコン薄膜トランジスタを形成する工程と、Forming the polysilicon thin film transistor using the semiconductor thin film made of polysilicon;
前記ポリシリコンからなる半導体薄膜の上部に、絶縁膜を介して、前記アモルファスシリコンからなる半導体薄膜を形成する工程と、Forming a semiconductor thin film made of amorphous silicon on an upper portion of the semiconductor thin film made of polysilicon via an insulating film;
前記アモルファスシリコンからなる半導体薄膜を用いて前記アモルファスシリコン薄膜トランジスタを形成する工程とを有し、Forming the amorphous silicon thin film transistor using a semiconductor thin film made of the amorphous silicon,
前記アモルファスシリコン薄膜トランジスタを形成する工程及び前記ポリシリコン薄膜トランジスタを形成する工程は、前記ポリシリコン薄膜トランジスタの第１の電極を、前記アモルファスシリコン薄膜トランジスタの第１の電極と同一の導電材料によって、当該アモルファスシリコン薄膜トランジスタの第１の電極と同時に形成する工程を含み、In the step of forming the amorphous silicon thin film transistor and the step of forming the polysilicon thin film transistor, the first electrode of the polysilicon thin film transistor is made of the same conductive material as that of the first electrode of the amorphous silicon thin film transistor. Forming simultaneously with the first electrode of
接続パッドを有する第３の配線を、前記ポリシリコン薄膜トランジスタの第２の電極と同一の導電材料によって、当該第２の電極と同時に形成する工程と、Forming a third wiring having a connection pad simultaneously with the second electrode, using the same conductive material as the second electrode of the polysilicon thin film transistor;
前記第３の配線の上部に第１の層間絶縁膜を形成する工程と、Forming a first interlayer insulating film on the third wiring; and
前記第１の層間絶縁膜上に、接続パッドを有する第２の配線を、前記アモルファスシリコン薄膜トランジスタの第２の電極と同一の導電材料によって、当該第２の電極と同時に形成する工程と、Forming a second wiring having a connection pad on the first interlayer insulating film simultaneously with the second electrode by using the same conductive material as the second electrode of the amorphous silicon thin film transistor;
前記第２の配線の上部に第２の層間絶縁膜を形成する工程と、Forming a second interlayer insulating film on the second wiring; and
前記第２の層間絶縁膜の前記第２の配線の接続パッドに対応する箇所に設けられる第２のコンタクトホールを形成する工程と、Forming a second contact hole provided at a location corresponding to a connection pad of the second wiring of the second interlayer insulating film;
前記第１および第２の層間絶縁膜の前記第３の配線の接続パッドに対応する箇所に設けられる第１のコンタクトホールを形成する工程と、Forming a first contact hole provided at a location corresponding to a connection pad of the third wiring in the first and second interlayer insulating films;
前記第１および第２のコンタクトホール内と前記第２の層間絶縁膜上とに、第１の配線を、前記第２のコンタクトホールを介して前記第２の配線に電気的に接続し且つ前記第１のコンタクトホールを介して前記第３の配線に電気的に接続するように、前記ポリシリコン薄膜トランジスタの第１の電極と同一の導電材料によって、当該第１の電極と同時に形成する工程と、A first wiring is electrically connected to the second wiring through the second contact hole in the first and second contact holes and on the second interlayer insulating film, and Forming simultaneously with the first electrode by the same conductive material as the first electrode of the polysilicon thin film transistor so as to be electrically connected to the third wiring through the first contact hole;
を含むことを特徴とする薄膜トランジスタパネルの製造方法。A method for producing a thin film transistor panel, comprising: 基板上に、ポリシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に形成された第２の電極を有するポリシリコン薄膜トランジスタと、アモルファスシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に形成された第２の電極を有するアモルファスシリコン薄膜トランジスタと、が設けられた薄膜トランジスタパネルの製造方法において、A polysilicon thin film transistor having a semiconductor thin film made of polysilicon, a first electrode and a second electrode formed in a layer different from the first electrode, a semiconductor thin film made of amorphous silicon, a first electrode In a method of manufacturing a thin film transistor panel provided with an amorphous silicon thin film transistor having an electrode and a second electrode formed in a layer different from the first electrode,
前記基板上に、ポリシリコンからなる半導体薄膜を形成する工程と、Forming a semiconductor thin film made of polysilicon on the substrate;
前記ポリシリコンからなる半導体薄膜を用いて前記ポリシリコン薄膜トランジスタを形成する工程と、Forming the polysilicon thin film transistor using the semiconductor thin film made of polysilicon;
前記ポリシリコンからなる半導体薄膜の上部に、絶縁膜を介して、前記アモルファスシリコンからなる半導体薄膜を形成する工程と、Forming a semiconductor thin film made of amorphous silicon on an upper portion of the semiconductor thin film made of polysilicon via an insulating film;
前記アモルファスシリコンからなる半導体薄膜を用いて前記アモルファスシリコン薄膜トランジスタを形成する工程とを有し、Forming the amorphous silicon thin film transistor using a semiconductor thin film made of the amorphous silicon,
前記アモルファスシリコン薄膜トランジスタを形成する工程及び前記ポリシリコン薄膜トランジスタを形成する工程は、前記ポリシリコン薄膜トランジスタの第１の電極を、前記アモルファスシリコン薄膜トランジスタの第１の電極と同一の導電材料によって、当該アモルファスシリコン薄膜トランジスタの第１の電極と同時に形成する工程を含み、In the step of forming the amorphous silicon thin film transistor and the step of forming the polysilicon thin film transistor, the first electrode of the polysilicon thin film transistor is made of the same conductive material as that of the first electrode of the amorphous silicon thin film transistor. Forming simultaneously with the first electrode of
接続パッドを有する第３の配線を、前記ポリシリコン薄膜トランジスタの第１の電極と同一の導電材料によって、当該第１の電極と同時に形成する工程と、Forming a third wiring having a connection pad simultaneously with the first electrode by the same conductive material as the first electrode of the polysilicon thin film transistor;
前記第３の配線の上部に第１の層間絶縁膜を形成する工程と、Forming a first interlayer insulating film on the third wiring; and
前記第１の層間絶縁膜上に、接続パッドを有する第２の配線を、前記アモルファスシリコン薄膜トランジスタの第２の電極と同一の導電材料によって、当該第２の電極と同時に形成する工程と、Forming a second wiring having a connection pad on the first interlayer insulating film simultaneously with the second electrode by using the same conductive material as the second electrode of the amorphous silicon thin film transistor;
前記第２の配線の上部に第２の層間絶縁膜を形成する工程と、Forming a second interlayer insulating film on the second wiring; and
前記第２の層間絶縁膜の前記第２の配線の接続パッドに対応する箇所に設けられる第２のコンタクトホールを形成する工程と、Forming a second contact hole provided at a location corresponding to a connection pad of the second wiring of the second interlayer insulating film;
前記第１および第２の層間絶縁膜の前記第３の配線の接続パッドに対応する箇所に設けられる第１のコンタクトホールを形成する工程と、Forming a first contact hole provided at a location corresponding to a connection pad of the third wiring in the first and second interlayer insulating films;
前記第１および第２のコンタクトホール内と前記第２の層間絶縁膜上とに、第１の配線を、前記第２のコンタクトホールを介して前記第２の配線に電気的に接続し且つ前記第１のコンタクトホールを介して前記第３の配線に電気的に接続するように、前記ポリシリコン薄膜トランジスタの第２の電極と同一の導電材料によって、当該第２の電極と同時に形成する工程と、A first wiring is electrically connected to the second wiring through the second contact hole in the first and second contact holes and on the second interlayer insulating film, and Forming simultaneously with the second electrode by the same conductive material as the second electrode of the polysilicon thin film transistor so as to be electrically connected to the third wiring through the first contact hole;
を含むことを特徴とする薄膜トランジスタパネルの製造方法。A method for producing a thin film transistor panel, comprising: 基板上に、ポリシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に形成された第２の電極を有するポリシリコン薄膜トランジスタと、アモルファスシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に形成された第２の電極を有するアモルファスシリコン薄膜トランジスタと、が設けられた薄膜トランジスタパネルの製造方法において、A polysilicon thin film transistor having a semiconductor thin film made of polysilicon, a first electrode and a second electrode formed in a layer different from the first electrode, a semiconductor thin film made of amorphous silicon, a first electrode In a method of manufacturing a thin film transistor panel provided with an amorphous silicon thin film transistor having an electrode and a second electrode formed in a layer different from the first electrode,
前記基板上に、ポリシリコンからなる半導体薄膜を形成する工程と、Forming a semiconductor thin film made of polysilicon on the substrate;
前記ポリシリコンからなる半導体薄膜を用いて前記ポリシリコン薄膜トランジスタを形成する工程と、Forming the polysilicon thin film transistor using the semiconductor thin film made of polysilicon;
前記ポリシリコンからなる半導体薄膜の上部に、絶縁膜を介して、前記アモルファスシリコンからなる半導体薄膜を形成する工程と、Forming a semiconductor thin film made of amorphous silicon on an upper portion of the semiconductor thin film made of polysilicon via an insulating film;
前記アモルファスシリコンからなる半導体薄膜を用いて前記アモルファスシリコン薄膜トランジスタを形成する工程とを有し、Forming the amorphous silicon thin film transistor using a semiconductor thin film made of the amorphous silicon,
前記アモルファスシリコン薄膜トランジスタを形成する工程及び前記ポリシリコン薄膜トランジスタを形成する工程は、前記ポリシリコン薄膜トランジスタの第１の電極を、前記アモルファスシリコン薄膜トランジスタの第１の電極と同一の導電材料によって、当該アモルファスシリコン薄膜トランジスタの第１の電極と同時に形成する工程を含み、In the step of forming the amorphous silicon thin film transistor and the step of forming the polysilicon thin film transistor, the first electrode of the polysilicon thin film transistor is made of the same conductive material as that of the first electrode of the amorphous silicon thin film transistor. Forming simultaneously with the first electrode of
接続パッドを有する第１の配線を、前記ポリシリコン薄膜トランジスタの第１の電極と同一の導電材料によって、当該第１の電極と同時に形成する工程と、Forming a first wiring having a connection pad simultaneously with the first electrode, using the same conductive material as the first electrode of the polysilicon thin film transistor;
前記第１の配線の上部に第１の層間絶縁膜を形成する工程と、Forming a first interlayer insulating film on the first wiring;
前記第１の層間絶縁膜の前記第１の配線の接続パッドに対応する箇所に設けられる第１のコンタクトホールを形成する工程と、Forming a first contact hole provided at a location corresponding to a connection pad of the first wiring in the first interlayer insulating film;
前記第１のコンタクトホール内および前記第１の層間絶縁膜上に、接続パッドを有する第３の配線を、前記第１のコンタクトホールを介して前記第１の配線に電気的に接続するように、前記ポリシリコン薄膜トランジスタの第２の電極と同一の導電材料によって、当該第２の電極と同時に形成する工程と、A third wiring having a connection pad is electrically connected to the first wiring through the first contact hole in the first contact hole and on the first interlayer insulating film. Forming simultaneously with the second electrode by the same conductive material as the second electrode of the polysilicon thin film transistor;
前記第３の配線の上部に第２の層間絶縁膜を形成する工程と、Forming a second interlayer insulating film on the third wiring; and
前記第１および第２の層間絶縁膜の前記第１の配線の接続パッドに対応する箇所に設けられる第２のコンタクトホールを形成する工程と、Forming a second contact hole provided at a location corresponding to a connection pad of the first wiring in the first and second interlayer insulating films;
前記第２のコンタクトホール内および前記第２の層間絶縁膜上に、第２の配線を、前記第２のコンタクトホールを介して前記第１の配線に電気的に接続するように、前記アモルファスシリコン薄膜トランジスタの第２の電極と同一の導電材料によって、当該第２の電極と同時に形成する工程と、The amorphous silicon is electrically connected to the first wiring through the second contact hole in the second contact hole and on the second interlayer insulating film. Forming simultaneously with the second electrode by the same conductive material as the second electrode of the thin film transistor;
を含むことを特徴とする薄膜トランジスタパネルの製造方法。A method for producing a thin film transistor panel, comprising: 基板上に、ポリシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に形成された第２の電極を有するポリシリコン薄膜トランジスタと、アモルファスシリコンからなる半導体薄膜、第１の電極及び当該第１の電極とは異なる層に形成された第２の電極を有するアモルファスシリコン薄膜トランジスタと、が設けられた薄膜トランジスタパネルの製造方法において、A polysilicon thin film transistor having a semiconductor thin film made of polysilicon, a first electrode and a second electrode formed in a layer different from the first electrode, a semiconductor thin film made of amorphous silicon, a first electrode In a method of manufacturing a thin film transistor panel provided with an amorphous silicon thin film transistor having an electrode and a second electrode formed in a layer different from the first electrode,
前記基板上に、ポリシリコンからなる半導体薄膜を形成する工程と、Forming a semiconductor thin film made of polysilicon on the substrate;
前記ポリシリコンからなる半導体薄膜を用いて前記ポリシリコン薄膜トランジスタを形成する工程と、Forming the polysilicon thin film transistor using the semiconductor thin film made of polysilicon;
前記ポリシリコンからなる半導体薄膜の上部に、絶縁膜を介して、前記アモルファスシリコンからなる半導体薄膜を形成する工程と、Forming a semiconductor thin film made of amorphous silicon on an upper portion of the semiconductor thin film made of polysilicon via an insulating film;
前記アモルファスシリコンからなる半導体薄膜を用いて前記アモルファスシリコン薄膜トランジスタを形成する工程とを有し、Forming the amorphous silicon thin film transistor using a semiconductor thin film made of the amorphous silicon,
前記アモルファスシリコン薄膜トランジスタを形成する工程及び前記ポリシリコン薄膜トランジスタを形成する工程は、前記ポリシリコン薄膜トランジスタの第１の電極を、前記アモルファスシリコン薄膜トランジスタの第１の電極と同一の導電材料によって、当該アモルファスシリコン薄膜トランジスタの第１の電極と同時に形成する工程を含み、In the step of forming the amorphous silicon thin film transistor and the step of forming the polysilicon thin film transistor, the first electrode of the polysilicon thin film transistor is made of the same conductive material as that of the first electrode of the amorphous silicon thin film transistor. Forming simultaneously with the first electrode of
接続パッドを有する第１の配線を、前記ポリシリコン薄膜トランジスタの第１の電極と同一の導電材料によって、当該第１の電極と同時に形成する工程と、Forming a first wiring having a connection pad simultaneously with the first electrode, using the same conductive material as the first electrode of the polysilicon thin film transistor;
前記第１の配線の上部に第１の層間絶縁膜を形成する工程と、Forming a first interlayer insulating film on the first wiring;
前記第１の層間絶縁膜上に、接続パッドを有する第２の配線を、前記アモルファスシリコン薄膜トランジスタの第２の電極と同一の導電材料によって、当該第２の電極と同時に形成する工程と、Forming a second wiring having a connection pad on the first interlayer insulating film simultaneously with the second electrode by using the same conductive material as the second electrode of the amorphous silicon thin film transistor;
前記第２の配線の上部に第２の層間絶縁膜を形成する工程と、Forming a second interlayer insulating film on the second wiring; and
前記第２の層間絶縁膜の前記第２の配線の接続パッドに対応する箇所に設けられる第２のコンタクトホールを形成する工程と、Forming a second contact hole provided at a location corresponding to a connection pad of the second wiring of the second interlayer insulating film;
前記第１および第２の層間絶縁膜の前記第１の配線の接続パッドに対応する箇所に設けられる第１のコンタクトホールを形成する工程と、Forming a first contact hole provided at a location corresponding to a connection pad of the first wiring in the first and second interlayer insulating films;
前記第１および第２のコンタクトホール内と前記第２の層間絶縁膜上とに、第１の配線を、前記第２のコンタクトホールを介して前記第２の配線に電気的に接続し且つ前記第１のコンタクトホールを介して前記第３の配線に電気的に接続するように、前記ポリシリコン薄膜トランジスタの第１の電極と同一の導電材料によって、当該第１の電極と同時に形成する工程と、A first wiring is electrically connected to the second wiring through the second contact hole in the first and second contact holes and on the second interlayer insulating film, and Forming simultaneously with the first electrode by the same conductive material as the first electrode of the polysilicon thin film transistor so as to be electrically connected to the third wiring through the first contact hole;
を含むことを特徴とする薄膜トランジスタパネルの製造方法。A method for producing a thin film transistor panel, comprising: 請求項２２〜２６の何れか一項に記載の発明において、
前記ポリシリコンからなる半導体薄膜を形成する工程は、第１の温度条件下で行なわれ、
前記アモルファスシリコンからなる半導体薄膜を形成する工程は、最高温度が前記第１の温度条件よりも低い第２の温度条件下で行なわれることを特徴とする薄膜トランジスタパネルの製造方法。 In the invention according to any one of claims 22 to 26 ,
The step of forming the semiconductor thin film made of polysilicon is performed under a first temperature condition,
The method of manufacturing a thin film transistor panel, wherein the step of forming the semiconductor thin film made of amorphous silicon is performed under a second temperature condition where a maximum temperature is lower than the first temperature condition. 請求項２２〜２７の何れか一項に記載の発明において、
前記アモルファスシリコン薄膜トランジスタは、その半導体薄膜の上方及び下方にそれぞれ絶縁膜を介して設けられたトップゲート電極及びボトムゲート電極を備えたダブルゲート型の薄膜トランジスタからなることを特徴とする薄膜トランジスタパネルの製造方法。 In the invention according to any one of claims 22 to 27 ,
The method of manufacturing a thin film transistor panel, wherein the amorphous silicon thin film transistor comprises a double gate type thin film transistor having a top gate electrode and a bottom gate electrode provided above and below the semiconductor thin film via an insulating film, respectively. .
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US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR101752518B1 (en) * 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
EP2494597A4 (en) * 2009-10-30 2015-03-18 Semiconductor Energy Lab Semiconductor device
WO2011055669A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011065258A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011070905A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR101813460B1 (en) * 2009-12-18 2017-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
JP6725317B2 (en) 2016-05-19 2020-07-15 株式会社ジャパンディスプレイ Display device
JP2020181985A (en) * 2020-06-25 2020-11-05 株式会社ジャパンディスプレイ Display device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05299653A (en) * 1991-04-05 1993-11-12 Fuji Xerox Co Ltd Semiconductor device and manufacture thereof
JP2742747B2 (en) * 1992-05-29 1998-04-22 株式会社半導体エネルギー研究所 Multilayer semiconductor integrated circuit having thin film transistor
JPH0792500A (en) * 1993-06-29 1995-04-07 Toshiba Corp Semiconductor device
JP3738798B2 (en) * 1997-07-03 2006-01-25 セイコーエプソン株式会社 Method for manufacturing active matrix substrate and method for manufacturing liquid crystal panel
JP2001102558A (en) * 1999-10-01 2001-04-13 Casio Comput Co Ltd Photosensor system
JP4837240B2 (en) * 2002-09-25 2011-12-14 シャープ株式会社 Semiconductor device
JP3527232B2 (en) * 2002-12-09 2004-05-17 株式会社半導体エネルギー研究所 Active matrix electro-optical display
WO2004068582A1 (en) * 2003-01-08 2004-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its fabricating method

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