JPH06167722A - Active matrix substrate and its production - Google Patents

Active matrix substrate and its production

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JPH06167722A
JPH06167722A JP32102092A JP32102092A JPH06167722A JP H06167722 A JPH06167722 A JP H06167722A JP 32102092 A JP32102092 A JP 32102092A JP 32102092 A JP32102092 A JP 32102092A JP H06167722 A JPH06167722 A JP H06167722A
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JP
Japan
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electrode
gate
substrate
semiconductor layer
source
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Withdrawn
Application number
JP32102092A
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Japanese (ja)
Inventor
Eizo Ono
栄三 大野
Original Assignee
Sharp Corp
シャープ株式会社
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Publication date
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Abstract

PURPOSE: To realize a display screen which has good image quality and is bright by forming Polycrystalline silicon thin-film transistors (TFTs) and auxiliary capacitors with the same process and lessening the generation of parasitic capacitance and leakage, etc.
CONSTITUTION: The channel 2C of the TFTs are formed by self-matching with gate electrodes 4, 6. Namely, an impurity is implanted into a first semiconductor layer with a semiconductor layer for the gate electrodes as a mask, by which sources 2A and drains 2B are formed. Then, the ends of the gate electrodes 4, 6 and the ends of the channels 2C are liable to align and the overlap parts of the gate electrodes 4, 6 and the sources 2A and the drains 2B are extremely little. Further, first auxiliary capacitor electrodes 2d forming the auxiliary capacitors by implanting the impurity into the first semiconductor layer are formed simultaneously with the sources 2A, etc., of the TFTs for their constitution. In addition, second auxiliary capacitor electrodes 8B are formed simultaneously with source wirings 8A or gate wirings 10A. Then, the active matrix substrate is produced without separately requiring a stage for forming the auxiliary capacitors.
COPYRIGHT: (C)1994,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、補助容量を有する液晶表示装置のアクティブマトリクス基板及びその製造方法に関する。 The present invention relates to relates to an active matrix substrate and a manufacturing method thereof of the liquid crystal display device having an auxiliary capacitance.

【0002】 [0002]

【従来の技術】近年、液晶表示装置の歩留り向上、薄型化を進めるため、液晶表示装置を構成する表示部と駆動回路とを一体化して形成する技術開発が行われている。 In recent years, the yield improvement of the liquid crystal display device, for advancing the thinning, technology development is formed by integrating the display unit and a driving circuit for the liquid crystal display device has been performed.
駆動回路には応答スピードが要求されるので、通常、多結晶シリコン薄膜トランジスタが用いられる。 Since the response speed is required in the driver circuit, typically, a polycrystalline silicon thin film transistor is used. 製造コストを低く抑えるために、表示部と駆動回路とを同一プロセスで形成することが望ましい。 In order to suppress the manufacturing costs low, it is desirable to form a display unit driving circuit in the same process. 従って、表示部のスイッチングトランジスタも多結晶シリコン薄膜トランジスタを使用することになる。 Accordingly, the switching transistors of the display unit also uses a polycrystalline silicon thin film transistor.

【0003】しかし、多結晶シリコン薄膜トランジスタは、非導通状態でのリーク電流が大きい。 However, polycrystalline silicon thin film transistor has a larger leakage current in the non-conducting state. よって、トランジスタが導通状態で液晶部に電荷が充電された後、非導通状態になってから、液晶部に保持されている電荷が漏れていくという問題がある。 Thus, after the transistor has been charged charge to the liquid crystal unit in a conducting state, since in the non-conductive state, there is a problem that charge held in the liquid crystal portion is gradually leaks. 液晶表示装置の画面の階調性は液晶部に保持される電荷の量で決定されるため、 Since the gradation of the screen of the liquid crystal display device is determined by the amount of charge that is retained on the LCD unit,
電荷の漏れは表示性能に大きく影響して、画面が正常に表示されない。 Leakage of charge is a great influence on the display performance, the screen does not display correctly. この様な問題を解決するため、液晶部と並列に補助容量としてコンデンサが形成されている。 To solve such a problem, a capacitor is formed as an auxiliary capacitor in parallel to the liquid crystal unit.

【0004】図23に、補助容量を有する液晶表示装置において一絵素に相当する基本構成単位の等価回路を示す。 [0004] Figure 23 shows an equivalent circuit of the basic unit corresponding to one pixel in a liquid crystal display device having an auxiliary capacitance. 図示するように、i行目のゲート配線101とj列目のソース配線103とが交差するところに、表示を行う液晶部104のi行j列のスイッチング素子である薄膜トランジスタ105が形成されている。 As shown, where the source wiring 103 of the gate lines 101 and the j th column of the i-th row is crossed, the thin film transistor 105 is formed as a switching element of row i and column j of the liquid crystal unit 104 for display . 液晶部104 The liquid crystal unit 104
と並列になるように、薄膜トランジスタ105と(i+ And so that in parallel, a thin film transistor 105 (i +
1)行目のゲート配線102との間に補助容量106が形成されている。 1) an auxiliary capacitor 106 is formed between the gate wiring 102 of the row.

【0005】このように補助容量を有する液晶表示装置のアクティブマトリクス基板の最も簡便な従来の製造方法の一例を図24(a)〜(e)に基づいて説明する。 [0005] will be described with reference to FIG. 24 One example of the most convenient conventional method for manufacturing an active matrix substrate of a liquid crystal display device having an auxiliary capacitance thus (a) ~ (e).

【0006】先ず、図24(a)に示すように、絶縁性基板201上に薄膜トランジスタのソース207、ドレイン208及びチャネル209となる半導体層202を形成する。 [0006] First, as shown in FIG. 24 (a), a semiconductor layer 202 serving as a source 207, drain 208 and channel 209 of the thin film transistor on an insulating substrate 201.

【0007】次に、図24(b)に示すように、半導体層202の上表面をゲート絶縁膜203で被覆した後、 [0007] Next, as shown in FIG. 24 (b), after the upper surface of the semiconductor layer 202 covered with the gate insulating film 203,
ゲート電極205と補助容量電極206となる高融点金属層204を形成する。 A gate electrode 205 and the auxiliary capacitance electrode 206 to form a refractory metal layer 204.

【0008】この高融点金属層204をエッチングして、図24(c)に示すように、ゲート電極205と補助容量電極206を形成した後、ゲート電極205をマスクとして、半導体層202のソース207領域及びドレイン208領域に不純物イオンの注入を行う。 [0008] In etching the refractory metal layer 204, as shown in FIG. 24 (c), after forming the gate electrode 205 of the storage capacitor electrode 206, the gate electrode 205 as a mask, the source 207 of the semiconductor layer 202 performing implantation of impurity ions in the region and the drain 208 regions. 即ち、 In other words,
自己整合の手法を用いている。 And using the technique of self-alignment.

【0009】次に、基板201上全面に、層間絶縁膜2 [0009] Next, on the entire surface of the substrate 201, an interlayer insulating film 2
10を形成し、図24(d)に示すように、ソース20 10 is formed, as shown in FIG. 24 (d), the source 20
7とコンタクトをとるための金属電極211、ドレイン208とコンタクトをとるための金属電極212及びゲート電極205とコンタクトをとるための図示しない金属電極を形成する。 7 and the metal electrode 211 for making contact to form a metal electrode (not shown) for making contact with the metal electrode 212 and the gate electrode 205 for taking the drain 208 and contact.

【0010】最後に、図24(e)に示すように、例えばITO等の透明導電性物質からなる絵素電極213を形成する。 [0010] Finally, as shown in FIG. 24 (e), for example, to form a picture element electrode 213 made of a transparent conductive material such as ITO.

【0011】以上の様にして形成されたアクティブマトリクス基板に、対向電極が形成された対向基板を対向配設し、両基板の間に液晶を封入して液晶表示装置とする。 [0011] The active matrix substrate formed in the manner described above, a counter substrate on which a counter electrode is formed opposite arranged, a liquid crystal display device by sealing a liquid crystal between both substrates.

【0012】上述のようにして作成されたアクティブマトリクス基板においては、補助容量が、補助容量電極2 [0012] In the active matrix substrate prepared as described above, the auxiliary capacitance, the auxiliary capacitance electrode 2
06と絵素電極213との間に、層間絶縁膜210を誘電体層として形成されている。 Between 06 and the pixel electrode 213 is formed an interlayer insulating film 210 as a dielectric layer.

【0013】補助容量を有する従来の液晶表示装置のアクティブマトリクス基板の製造方法の別の例を、図25 [0013] Another example of a method for manufacturing an active matrix substrate of a conventional liquid crystal display device having an auxiliary capacitor, FIG. 25
(a)〜(f)に基づいて説明する先ず、図25(a) (A) ~ first explained on the basis of (f), the FIG. 25 (a)
に示すように、絶縁性基板301上にSiO 2膜302 As shown in, SiO 2 film 302 on the insulating substrate 301
を堆積した後、SiO 2膜302上に第1の多結晶Si After depositing the first polycrystalline Si on the SiO 2 film 302
膜を堆積する。 Depositing a film. この第1の多結晶Si膜上にSiO 2膜からなるマスク305を形成して前記多結晶Si膜にドープすることで、トランジスタのチャネル303となる第1の多結晶Si部分と不純物がドープされた第1の多結晶Si部分304とを得る。 By on the first polycrystalline Si film to form a mask 305 made of SiO 2 film doped with the polycrystalline Si film, the first polycrystalline Si portion and impurity to be a channel 303 of a transistor is doped obtaining a first polycrystalline Si portion 304.

【0014】次に、図25(b)に示すように、不純物がドープされた第1の多結晶Si部分304をエッチングして、トランジスタのソース306及びドレイン30 [0014] Next, as shown in FIG. 25 (b), the first polycrystalline Si portion 304 doped with impurities by etching, the source 306 and the drain 30 of the transistor
7と第1の補助容量電極308とを形成する。 7 to form a first auxiliary capacitor electrode 308.

【0015】次に、図25(c)に示すように、第1の多結晶Si層であるチャネル303、ソース306及びドレイン307の上表面にゲート絶縁膜309を形成すると共に、第1の補助容量電極308の上表面に絶縁膜310を形成する。 [0015] Next, as shown in FIG. 25 (c), the first polycrystalline Si layer is a channel 303, with a gate insulating film 309 on the surface of the source 306 and drain 307, a first auxiliary forming an insulating film 310 on the surface of the capacitor electrode 308. 更に、この様な状態の基板301上全面に第2の多結晶Si層311を堆積する。 Furthermore, depositing a second polycrystalline Si layer 311 on the entire surface of the substrate 301 in such a state.

【0016】続いて、図25(d)に示すように、ホトエッチングにより第2の多結晶Si層311のパターニングを行ない、ゲート絶縁膜309上にゲート電極31 [0016] Subsequently, FIG. 25 as shown in (d), it performs patterning of the second polycrystalline Si layer 311 by photoetching, a gate electrode 31 on the gate insulating film 309
2を形成すると共に、絶縁膜310上に第2の補助容量電極313を形成する。 To form a 2 to form a second auxiliary capacitance electrode 313 over the insulating film 310. その後、この様な状態の基板3 Thereafter, the substrate 3 of such a state
01上全面に不純物をドープする。 01 over the entire surface to be doped with impurities.

【0017】次いで、図25(e)に示すように、層間絶縁膜314を形成し、ソース306とコンタクトをとるための金属電極315、ドレイン307とコンタクトをとるための金属電極316、ゲート電極312とコンタクトをとるための図示しない金属電極及び第1の補助容量電極308とコンタクトをとるための金属電極31 [0017] Then, as shown in FIG. 25 (e), an interlayer insulating film 314, source 306 and the metal electrode 315 for making contact, the drain 307 and metal electrode 316 for making contact, the gate electrode 312 metal electrodes 31 for taking the metal electrode and the first contact and the auxiliary capacitance electrode 308 (not shown) for making contact with
7を形成する。 7 to the formation.

【0018】最後に、図25(f)に示すように、例えばITO等の透明導電性物質からなる絵素電極318を形成する。 [0018] Finally, as shown in FIG. 25 (f), for example, to form a picture element electrode 318 made of a transparent conductive material such as ITO.

【0019】以上の様にして形成されたアクティブマトリクス基板に、対向電極が形成された対向基板を対向配設し、両基板の間に液晶を封入して液晶表示装置とする。 [0019] The active matrix substrate formed in the manner described above, a counter substrate on which a counter electrode is formed opposite arranged, a liquid crystal display device by sealing a liquid crystal between both substrates.

【0020】上述のようにして作成されたアクティブマトリクス基板においては、補助容量が、第1の補助容量電極308と第2の補助容量電極313との間に、絶縁膜310を誘電体層として形成されている。 [0020] In the active matrix substrate prepared as described above, forming storage capacitor, between the first auxiliary capacitor electrode 308 and the second auxiliary capacitance electrode 313, an insulating film 310 as a dielectric layer It is.

【0021】 [0021]

【発明が解決しようとする課題】図24に基づいて説明した従来のアクティブマトリクス基板では、自己整合の手法をもちいているので、ゲート電極205とソース2 In the conventional active matrix substrate described with reference to FIG. 24 [0007], since by using the technique of self-alignment, the gate electrode 205 and source 2
07との重なり部分及びゲート電極205とドレイン2 Overlapping portions and the gate electrode 205 of the 07 and the drain 2
08との重なり部分がほとんどなく、寄生容量が生じにくいという利点がある。 There is almost no overlap between 08, parasitic capacitance has the advantage that it is difficult to occur. しかし、補助容量の誘電体層として層間絶縁膜210を利用しているため、誘電体層の膜厚が5000オングストローム程度になり、誘電体層の膜厚が厚いので、補助容量の単位面積当りの容量が小さくなり、必要な容量を確保するためには補助電極電極206の面積を大きくしなければならない。 However, because it uses the interlayer insulating film 210 as a dielectric layer of the storage capacitor, the film thickness of the dielectric layer becomes about 5000 angstroms, the film thickness of the dielectric layer is thick, per unit area of ​​the auxiliary capacitance capacity is reduced, in order to ensure the necessary capacity it is necessary to increase the area of ​​the auxiliary electrode electrode 206. その結果、 as a result,
絵素部分の開口率が低下し、表示画面が暗くなるという問題点がある。 Reduces the aperture ratio of the pixel portion, there is a problem that the display screen becomes dark.

【0022】一方、図25に基づいて説明した従来の別のアクティブマトリクス基板では、補助容量の誘電体層である絶縁膜310は膜厚を薄くできるので、絵素部分の開口率は低下しない。 On the other hand, in another conventional active matrix substrate described with reference to FIG. 25, a dielectric layer of the storage capacitor insulating film 310 because it reduced thickness, the aperture ratio of the pixel portion is not reduced. しかし、図25(a)及び(b)に示すように、薄膜トランジスタのソース306 However, as shown in FIG. 25 (a) and (b), the source of the TFT 306
及びドレイン307を形成した後に、図25(c)及び(d)に示すように、ゲート電極312を形成する。 And after forming a drain 307, as shown in FIG. 25 (c) and (d), a gate electrode 312. そのため、ゲート電極312を形成するために使用するエッチングマスク位置合わせのずれ、及び基板301の熱処理による膨張収縮のために、ゲート電極312とソース306との間及びゲート電極312とドレイン307 Therefore, misalignment of the etching mask alignment used to form a gate electrode 312, and for expansion and contraction by heat treatment of the substrate 301, the drain and between the gate electrode 312 with the gate electrode 312 and the source 306 307
との間に重なりができる。 It can overlap between. その結果、ゲート電極312 As a result, the gate electrode 312
とソース306との重なり部分及びゲート電極312とドレイン307との重なり部分に寄生容量が生じる。 And the parasitic capacitance to overlap between the overlapping portion and the gate electrode 312 and the drain 307 with the source 306 occurs. この寄生容量は、液晶に画面信号を充電する際に悪影響を与え、画質劣化を引き起こすという問題点がある。 This parasitic capacitance can adversely affect the time of charging the screen signals to the liquid crystal, there is a problem of causing deterioration in image quality.

【0023】また、いずれのアクティブマトリクス基板の場合も、補助容量の下部電極206、308の周辺の尖った部分、例えば図25(f)にAで示す部分に電界集中が起きる。 Further, in either case of the active matrix substrate, the pointed portion of the periphery of the bottom electrode 206,308 of the storage capacitor, the electric field concentration occurs at a portion indicated by A, for example, in FIG. 25 (f). 更に、この様に尖った部分は絶縁膜20 Moreover, sharp portions in this way the insulating film 20
3、309、310の被膜性が悪くなりやすい領域であるため、リーク及び短絡が発生しやすい。 For coating of 3,309,310 is likely deteriorated area, leakage and short circuit is liable to occur.

【0024】本発明は、上記従来技術の課題を解決すべくなされたものであり、多結晶シリコン薄膜トランジスタと補助容量とを同一のプロセスで形成でき、且つ寄生容量及びリーク等の発生を低減することで、画質が良好で、しかも明るい表示画面を実現できるアクティブマトリクス基板及びその製造方法を提供することを目的とする。 The invention, the are those conventionally been made to solve the technical problems, and an auxiliary capacitor and a polycrystalline silicon thin film transistor can be formed in the same process, and reducing the occurrence of parasitic capacitance and leakage in, the image quality is good, yet an object to provide an active matrix substrate and a manufacturing method thereof can be realized a bright display screen.

【0025】 [0025]

【課題を解決するための手段】本発明のアクティブマトリクス基板は、絶縁性基板と、該基板上に相互に交差して設けられた複数のソース配線及び複数のゲート配線と、隣合う2本のソース配線と隣合う2本のゲート配線とで囲まれる部分に形成された絵素電極と、該ソース配線と該ゲート配線との交差部近傍に設けられ、絶縁膜を間に介して一方に、該ゲート配線に電気的に接続してゲート電極が形成され、他方に該ゲート電極と自己整合させてチャネルが、他の部分にソース及びドレインが形成されてなる薄膜トランジスタと、該薄膜トランジスタとは分離して、且つ該絵素電極以外の部分に主として形成され、該ソースと同一材料からなり、該絵素電極に電気的に接続された第1の補助容量電極と、該第1の補助容量電極に対し、間に The active matrix substrate of the present invention, in order to solve the problems] includes an insulating substrate, a plurality of source lines and a plurality of gate lines provided to intersect each other on the substrate, two adjacent and the pixel electrode formed in a portion surrounded by the two gate lines adjacent to the source line is provided near the intersection of the source wiring and the gate wiring, the one through between the insulating film, a gate electrode is formed electrically connected to said gate line, the channel is the other in to the gate electrode self-alignment, a thin film transistor formed by the source and drain is formed on the other part, separate from the thin film transistors Te, and is mainly formed on the portion other than the picture elements electrodes, made from the source of the same material, and the first auxiliary capacitor electrode that is electrically connected to the picture elements electrodes, the first auxiliary capacitor electrode against, in between 縁膜を挟んだ状態で対向して補助容量を形成し、該ゲート配線に電気的に接続され、該ソース配線と同一材料からなる第2の補助容量電極とを備えており、そのことによって上記目的が達成される。 Enmaku opposed in a state sandwiching the form an auxiliary capacitor is electrically connected to the gate line, and a second auxiliary capacitor electrode made of the source wiring and the same material, the by its the purpose is achieved.

【0026】本発明の他のアクティブマトリクス基板は、絶縁性基板と、該基板上に相互に交差して設けられた複数のソース配線及び複数のゲート配線と、隣合う2 [0026] Another active matrix substrate of the present invention, an insulating substrate, a plurality of source lines and a plurality of gate lines provided to intersect each other on the substrate, adjacent 2
本のソース配線と隣合う2本のゲート配線とで囲まれる部分に形成された絵素電極と、該ソース配線と該ゲート配線との交差部近傍に設けられ、絶縁膜を間に介して一方に、該ゲート配線に電気的に接続してゲート電極が形成され、他方に該ゲート電極と自己整合させてチャネルが、他の部分にソース及びドレインが形成されてなる薄膜トランジスタと、該薄膜トランジスタとは分離して、 And the pixel electrode formed in a portion surrounded by a source line of the two gate wirings and adjacent, provided near intersections between the source wiring and the gate wiring, whereas through between the insulating film a, a gate electrode is formed to electrically connect to the gate wiring channels while the by the gate electrode and the self-aligned, a thin film transistor comprising source and drain to other parts is formed, with the thin film transistor in isolation,
且つ該絵素電極以外の部分に主として形成され、該ソースと同一材料からなり、該絵素電極に電気的に接続された第1の補助容量電極と、該第1の補助容量電極に対し、間に絶縁膜を挟んだ状態で対向して補助容量を形成し、該ゲート配線の一部からなる第2の補助容量電極とを備えており、そのことによって上記目的が達成される。 And it is mainly formed on the portion other than the picture elements electrodes, made from the source of the same material, and the first auxiliary capacitor electrode that is electrically connected to the picture elements electrodes, to the first storage capacitor electrode, opposite in a state sandwiching the insulating film to form an auxiliary capacitance between, and a second auxiliary capacitance electrode made of a portion of the gate line, the object is met.

【0027】前記ソース、前記チャネル及び前記ドレインの側面と前記第1の補助容量電極の側面とを被覆する、絶縁材料からなる被覆部材を更に備えていてもよい。 [0027] The source, to cover the side surface of the channel and the and the side surface of the drain first storage capacitor electrode may further include a covering member made of an insulating material.

【0028】本発明のアクティブマトリクス基板の製造方法は、絶縁性基板と、該基板上に相互に交差して設けられた複数のソース配線及び複数のゲート配線と、隣合う2本のソース配線と隣合う2本のゲート配線とで囲まれる部分に形成された絵素電極と、該ソース配線と該ゲート配線との交差部近傍に形成された薄膜トランジスタと、該薄膜トランジスタとは分離して、且つ該絵素電極以外の部分に主として形成された第1の補助容量電極と、該第1の補助容量電極と間に絶縁膜を挟んで対向して補助容量を形成する第2の補助容量電極とを備えたアクティブマトリクス基板の製造方法であって、該基板上のトランジスタ形成領域と補助容量形成領域とに、第1 [0028] The method for manufacturing an active matrix substrate of the present invention, an insulating substrate, a plurality of source lines and a plurality of gate lines provided to intersect each other on the substrate, two source wirings and adjacent and two gate lines and the pixel electrode formed in a portion surrounded by the adjacent, a thin film transistor formed near the intersection between the source wiring and the gate wiring is separate from the said thin film transistor, and the a first auxiliary capacitance electrode which is mainly formed on the portion other than the picture element electrodes, a second auxiliary capacitor electrode face each other across the insulating film between the first auxiliary capacitor electrode forming a storage capacitance a method for manufacturing an active matrix substrate having, in the transistor forming region on the substrate and the auxiliary capacitance forming region, a first
の半導体層、第1の絶縁膜及び第2の半導体層を該基板側からこの順に形成して、2つの島状の積層体を形成する工程と、該積層体を覆って基板上に、第3の半導体層を形成する工程と、該第2の半導体層の一部及び該第3 Semiconductor layer, the first insulating film and the second semiconductor layer is formed from the substrate side in this order, forming a two island-like laminate, on the substrate to cover the laminate, the forming a third semiconductor layer, a portion of the second semiconductor layer and the third
の半導体層の一部を除去して、ゲート電極用半導体層を形成する工程と、該ゲート電極用半導体層、及び該ゲート電極用半導体層をマスクとして該第1の半導体層に不純物を注入し、該ゲート電極用半導体層をゲート電極とし、該第1の半導体層を該トランジスタのソース及びドレインと該第1の補助容量電極として形成する工程と、 A portion of the semiconductor layer are removed, and a step of forming a semiconductor layer for a gate electrode, a semiconductor layer for the gate electrode, and impurities are implanted into the first semiconductor layer of the semiconductor layer for the gate electrode as a mask a step of the semiconductor layer for the gate electrode and the gate electrode, forming a first semiconductor layer as a source and a drain and the first auxiliary capacitor electrode of the transistor,
該ソース及び該ドレインが形成された該基板上に、該ソース配線と該第2の補助容量電極とを同時に形成する工程と、該第2の補助容量電極と電気的に接続して、該ゲート配線を形成する工程と、該第1の補助容量電極と電気的に接続して、該絵素電極を形成する工程とを含有しており、そのことによって上記目的が達成される。 To the source and substrate on which the drain is formed, and forming the auxiliary capacitance electrode of the source line and the second at the same time, by connecting the second auxiliary capacitance electrode and electrically, the gate forming a wiring, by connecting the first auxiliary capacitance electrode electrically, and contain and forming a picture elements electrodes, the above-mentioned object can be achieved by it.

【0029】本発明の他のアクティブマトリクス基板の製造方法は、絶縁性基板と、該基板上に相互に交差して設けられた複数のソース配線及び複数のゲート配線と、 [0029] Another method for manufacturing an active matrix substrate of the present invention, an insulating substrate, a plurality of source lines and a plurality of gate lines provided to intersect each other on the substrate,
隣合う2本のソース配線と隣合う2本のゲート配線とで囲まれる部分に形成された絵素電極と、該ソース配線と該ゲート配線との交差部近傍に形成された薄膜トランジスタと、該薄膜トランジスタとは分離して、且つ該絵素電極以外の部分に主として形成された第1の補助容量電極と、該第1の補助容量電極と間に絶縁膜を挟んで対向して補助容量を形成する第2の補助容量電極とを備えたアクティブマトリクス基板の製造方法であって、該基板上のトランジスタ形成領域と補助容量形成領域とに、第1の半導体層、第1の絶縁膜及び第2の半導体層を該基板側からこの順に形成して、2つの島状の積層体を形成する工程と、該積層体を覆って基板上に、第3の半導体層を形成する工程と、該第2の半導体層の一部及び該第3の半導体層の一 Two source lines and the two gate lines adjacent the pixel electrode formed in a portion surrounded by the adjacent, a thin film transistor formed near the intersection between the source wiring and the gate wiring, the thin film transistor separate from the, and the first auxiliary capacitance electrode which is mainly formed on the portion other than the picture elements electrodes, and face each other across the insulating film between the first auxiliary capacitor electrode forming a storage capacitance a method for manufacturing an active matrix substrate and a second auxiliary capacitance electrode, a transistor forming region on the substrate and the auxiliary capacitor formation region, the first semiconductor layer, the first insulating film and the second forming a semiconductor layer from the substrate side in this order, forming a two island-like laminate, and forming a on a substrate, the third semiconductor layer over the laminate, the second one portion of the semiconductor layer and said third semiconductor layer を除去して、ゲート電極用半導体層を形成する工程と、該ゲート電極用半導体層、及び該ゲート電極用半導体層をマスクとして該第1の半導体層に不純物を注入し、該ゲート電極用半導体層をゲート電極とし、該第1の半導体層を該トランジスタのソース及びドレインと該第1の補助容量電極として形成する工程と、該ソース及び該ドレインが形成された該基板上に、 To remove, and forming a semiconductor layer for a gate electrode, a semiconductor layer for the gate electrode, and impurities are implanted into the first semiconductor layer of the semiconductor layer for the gate electrode as a mask, the semiconductor for the gate electrode the layer as the gate electrode, forming a first semiconductor layer as a source and a drain and the first auxiliary capacitor electrode of the transistor, to the source and substrate on which the drain is formed,
該ゲート配線と該第2の補助容量電極とを同時に形成する工程と、該第1の補助容量電極と電気的に接続して、 A step of simultaneously forming the auxiliary capacitance electrode of the gate wiring and the second connects the first auxiliary capacitance electrode electrically,
該絵素電極を形成する工程とを含有しており、そのことによって上記目的が達成される。 And contains a step of forming a picture elements electrodes, the above-mentioned object can be achieved by it.

【0030】前記積層体の側面に、該側面を被覆する被覆部材を形成する工程を更に含んでいてもよい。 [0030] side surface of the laminate may further comprise forming a coating member covering the side surface.

【0031】 [0031]

【作用】本発明のアクティブマトリクス基板及び製造方法においては、薄膜トランジスタのチャネルをゲート電極と自己整合させて形成している。 In an active matrix substrate and a manufacturing method of the present invention, is formed by a channel of a thin film transistor is a gate electrode and a self-aligned. 即ち、ゲート電極用半導体層をマスクとして第1の半導体層に不純物を注入して、ソース及びドレインを形成している。 That is, the semiconductor layer for the gate electrode as a mask to inject impurities into the first semiconductor layer to form a source and a drain. 従って、ゲート電極の端部とチャネルの端部とが一致しやすく、ゲート電極とソースとの重なり部分及びゲート電極とドレインとの重なり部分が極めて少ない。 Thus, the end portions of the channel of the gate electrode is easily matched, very few overlapping portions and overlap between the gate electrode and the drain between the gate electrode and the source.

【0032】更に、構成上、第1の半導体層に不純物を注入することによって、補助容量を形成する第1の補助容量電極を薄膜トランジスタのソース等と同時に形成し、加えて、第2の補助容量電極をソース配線又はゲート配線と同時に形成している。 Furthermore, the configuration, by injecting an impurity into the first semiconductor layer, the first auxiliary capacitance electrode which forms an auxiliary capacitor is formed simultaneously with the source or the like of the thin film transistor, in addition, a second auxiliary capacitor electrode and the source wiring or the gate wiring are formed simultaneously. よって、補助容量を形成する工程を別に必要とせずにアクティブマトリクス基板を製造できる。 Thus, the step of forming a storage capacitance capable of producing an active matrix substrate without the separate need.

【0033】又、薄膜トランジスタのソース、ドレイン及びチャネルを構成する層の側面に、絶縁材料からなる被覆部材を更に備えている場合は、この側面部分の絶縁性が向上する。 [0033] Also, the side surface of the layer constituting the source of the thin film transistor, a drain and a channel, if further comprising a covering member made of an insulating material, insulating the side portion is improved.

【0034】 [0034]

【実施例】本発明を実施例について以下に説明する。 Example will be described below the present invention embodiment.

【0035】<第1実施例>図1は、本発明の第1実施例のアクティブマトリクス基板における主要部の平面図であり、図2及至図9は本実施例のアクティブマトリクス基板の製造工程を示す断面図である。 [0035] <First Embodiment> FIG 1 is a plan view of the main part of the active matrix substrate of the first embodiment of the present invention, FIG. 2 及至 9 the manufacturing process of the active matrix substrate of this embodiment it is a cross-sectional view illustrating. 図2及至図9における(a)、(b)及び(c)はそれぞれ図1におけるA−A線による断面図、B−B線による断面図、及びC−C線による断面図である。 In Figure 2 及至 FIG 9 (a), is a cross-sectional view taken along cross-sectional view, cross-sectional view taken along line B-B, and line C-C according to (b) and (c) is A-A line in FIG. 1, respectively.

【0036】このアクティブマトリクス基板は、図1に示すように、ガラス基板1上に画像信号が送られるソース配線8A及びゲート配線10Aが縦横に配線されており、隣合うソース配線8Aと隣合うゲート配線10Aとで囲まれる部分に絵素が形成されている。 [0036] The active matrix substrate, as shown in FIG. 1, source wire 8A and the gate line 10A is transmitted image signal on a glass substrate 1 are wired vertically and horizontally, a gate adjacent the adjacent source lines 8A picture elements is formed in a portion surrounded by the wiring 10A. ソース配線8 Source wiring 8
Aとゲート配線10Aとが交差する部分には、図9 The portion where A and gate line 10A crossing, 9
(b)に示すようにソース配線8Aにソース2Aが接続され、且つ、図9(c)に示すようにゲート配線10A Source 2A to the source line 8A as shown in (b) is connected, and the gate wiring 10A as shown in FIG. 9 (c)
に上層ゲート電極6を介して下層ゲート電極4が接続された薄膜トランジスタが形成されている。 Thin film transistors are formed of the lower gate electrode 4 through the upper gate electrode 6 is connected to. この薄膜トランジスタのドレイン2Bには、図9(b)に示すように第1の金属配線10Bを介して絵素電極12が接続されている。 The drain 2B of the thin film transistor, the pixel electrode 12 through the first metal interconnect 10B as shown in FIG. 9 (b) is connected. 絵素電極12は、図9(a)に示すように第2 Picture element electrodes 12, the second as shown in FIG. 9 (a)
の金属配線10Cを介して、その一部がゲート配線10 Through the metal wiring 10C, a part of the gate wiring 10
Aの下方に形成されている第1の補助容量電極2Dに接続されている。 It is connected to the first auxiliary capacitor electrode 2D which is formed below the A. ゲート配線10Aの下方で、且つ第1の補助容量電極2Dの上方には、図9(a)に示すように、間に第1の絶縁膜3と窒化シリコン膜6とを介してゲート配線10Aに接続された第2の補助容量電極8B Under the gate wiring 10A, and above the first auxiliary capacitor electrode 2D, as shown in FIG. 9 (a), the first insulating film 3 and the gate wiring 10A through the silicon nitride film 6 between second auxiliary capacitance electrodes 8B connected to
が形成されている。 There has been formed.

【0037】上述のような構造を有する液晶表示装置の製造方法について説明する。 [0037] a method for manufacturing the liquid crystal display device having the structure as described above.

【0038】先ず、洗浄済みのガラス基板1を、プラズマCVD装置内にセットし、基板1の温度を400〜6 [0038] First, a cleaned glass substrate 1 was set in a plasma CVD apparatus, the temperature of the substrate 1 400-6
00℃に保ち、H 2で希釈したSiH 4ガスを熱とプラズマとで分解して、基板1上に膜厚が約1000オングストロームの非晶質Si膜を形成する。 Maintained at 00 ° C., to decompose in the SiH 4 gas diluted with heat and plasma in H 2, the film thickness to form an amorphous Si film of about 1000 angstroms on the substrate 1. 続いて、堆積した非晶質Si膜を、真空中又は不活性ガスの雰囲気中で、 Subsequently, the deposited amorphous Si film, in an atmosphere of vacuum or inert gas,
600℃で50時間のアニールを行うことによって、図2に示す多結晶Si膜2aにする。 By annealing for 50 hours at 600 ° C., to a polycrystalline Si film 2a shown in FIG. 更に続いて、多結晶Si膜2a上に、常圧CVD装置によって第1の絶縁膜3となる膜厚が約1000オングストロームのSiO 2 Further subsequently, a polycrystalline Si film on the 2a, the film thickness of the first insulating film 3 by an atmospheric pressure CVD apparatus about 1000 Å SiO 2
膜3aを形成する。 To form a film 3a. 以上の工程において、多結晶Si膜2aとSiO 2膜3aとを成膜するプラズマCVD装置内からアニール炉へ、及びそのアニール炉から常圧CV In the above process, the polycrystalline Si film 2a and the SiO 2 film 3a from the plasma CVD apparatus for forming the annealing furnace, and pressure CV from the annealing furnace
D装置へと基板1などを移送する時は、真空または不活性ガス雰囲気のロードロック室を介すので、この時に基板1などが大気にさらされることはない。 When to D unit for transferring and substrate 1, so going through a load lock chamber of a vacuum or inert gas atmosphere, does not like the substrate 1 at this time is exposed to the atmosphere.

【0039】次に、SiO 2膜3a上に、減圧CVD装置によって下層ゲート電極4となる膜厚が約1000オングストロームの多結晶Si膜4aを成膜する。 Next, on the SiO 2 film 3a, the film thickness of the lower gate electrode 4 by the low pressure CVD device to deposit a polycrystalline Si film 4a of about 1000 Angstroms. 図2はここまで製造した状態を示しており、基板1上に3層積層膜が形成されている。 Figure 2 shows a state produced so far, three-layer film on the substrate 1 is formed.

【0040】この3積層膜を、補助容量及び薄膜トランジスタを形成する部分の形状に作製したレジストパターンにより同時にエッチングして、図10に斜線で示すように島状パターンに加工して、トランジスタ部分T1と補助容量部分S1とを形成する。 [0040] The 3 laminated film, and simultaneously etched with the resist pattern fabricated to the shape of the portion forming the storage capacitance and the thin film transistor, and processed into the island pattern as shown by hatching in FIG. 10, the transistor section T1 to form the auxiliary capacitance portion S1. このエッチングには反応性イオンエッチングを用い、エッチング後の島状パターンの多結晶Si膜2a、SiO 2膜3a及び多結晶S By reactive ion etching for the etching, the polycrystalline Si film 2a of the island-like pattern after etching, SiO 2 film 3a and the polycrystalline S
i膜4aの側面は基板1の表面に対して垂直になるように異方性エッチングを行う。 Side of the i layer 4a is subjected to anisotropic etching so as to be perpendicular to the surface of the substrate 1. 尚、以上のエッチングの際に、エッチングガスとしては、多結晶Si膜2a、4a Incidentally, when the above etching, as an etching gas, polycrystalline Si film 2a, 4a
にはSF 6とCCl 4との混合ガスを用い、SiO 2膜3 Using a mixed gas of SF 6 and CCl 4 to, SiO 2 film 3
aにはCH 3ガスを用いる。 To a use CH 3 gas.

【0041】次に、3積層膜からなる島状パターンを含めた基板1の全面に、図4に示すように、常圧CVD装置を用いて膜厚が約5000オングストロームのSiO Next, on the entire surface of the substrate 1 including the island-shaped pattern composed of a 3 layered film, as shown in FIG. 4, SiO film thickness of about 5000 angstroms by using a normal pressure CVD device
2膜5aを形成する。 To form a 2 layer 5a. その後、反応性イオンエッチング法による異方性エッチングを行うことで、図5に示すように、島状パターンの側面のみにSiO 2膜5aを残して、被覆部材5を形成する。 Then, by performing anisotropic etching by reactive ion etching method, as shown in FIG. 5, to leave the SiO 2 film 5a only on the side surfaces of the island-like pattern to form a covering member 5.

【0042】続いて、基板1の表面に減圧CVD装置によって上層ゲート電極6となる多結晶Si膜を約200 [0042] Then, about a polycrystalline Si film serving as the upper gate electrode 6 by a low pressure CVD device to the surface of the substrate 1 200
0オングストロームの膜厚で堆積する。 0 Angstroms of film is deposited in thickness. その後、図11 Then, as shown in FIG. 11
に示すような上層ゲート電極6の形状に形成したレジストパターンを用いて、反応性イオンエッチング法を用いて、図6に示すように上層ゲート電極6のパターンと下層ゲート電極4のパターンとを同時に形成する。 Using the formed resist pattern to the shape of the upper gate electrode 6 as shown in, using a reactive ion etching method, and a pattern of the pattern and the lower gate electrode 4 of the upper gate electrode 6 as shown in FIG. 6 at the same time Form.

【0043】この様な状態の基板1上へ所定の不純物になる元素をイオン注入した後、その元素の活性化アニールを行うことにより、多結晶Si膜4a、6a及び多結晶Si膜2aを、n型もしくはp型半導体にして一定導電型の低抵抗にし、上層ゲート電極6、下層ゲート電極4、ソース2A、ドレイン2B及び第1の補助容量電極2Dを形成する。 [0043] After the element comprising a predetermined impurity into the upper substrate 1 of such a state by ion implantation, by performing the activation annealing of the element, the polycrystalline Si film 4a, and 6a and the polycrystalline Si film 2a, n-type or in the p-type semiconductor and the low resistance of constant conductivity type, the upper gate electrode 6, the lower gate electrode 4, a source 2A, a drain 2B and the first auxiliary capacitor electrode 2D. ここで、上層ゲート電極6及び下層ゲート電極4は、トランジスタのチャネル2Cを形成するためのマスクとして機能する。 Here, upper gate electrode 6 and the lower gate electrode 4 functions as a mask for forming a channel 2C of the transistor.

【0044】次に、この様な状態の基板1上に、プラズマCVD装置を用いて膜厚が約1000オングストロームの窒化シリコン膜7を堆積した後に、窒化シリコン膜7にソース2Aとソース配線8Aを接続するためのコンタクトホールを形成する。 Next, on the substrate 1 in such a state, after the film thickness by a plasma CVD apparatus to deposit a silicon nitride film 7 of about 1000 angstroms, a source 2A and a source wiring 8A in the silicon nitride film 7 forming a contact hole for connecting. 続いて、Siを1%含むAl Subsequently, Al containing 1% of Si
膜を約3000オングストロームの膜厚で堆積させ、パターニングして、図7に示すようにソース配線8A及び第2の補助容量電極8Bを形成する。 Film is deposited with a thickness of about 3000 Angstroms and patterned to form a source wiring 8A and the second auxiliary capacitor electrode 8B, as shown in FIG.

【0045】更に、プラズマCVD装置を用いて膜厚が約4000オングストロームのSiO 2膜9を堆積した後に、図8に示すようにSiO 2膜9等に、上層ゲート電極6及び第2の補助容量電極8Bとゲート配線10A [0045] Further, after the film thickness by using a plasma CVD device to deposit a SiO 2 film 9 of approximately 4000 angstroms, the SiO 2 film 9 such as shown in FIG. 8, upper gate electrode 6 and the second auxiliary capacitance electrode 8B and the gate line 10A
とを接続するためのコンタクトホール、ドレイン2Bと金属配線10Bとを接続するためのコンタクトホール、 A contact hole for connecting the contact hole, the drain 2B and the metal wire 10B for connecting the door,
及び第1の補助容量電極2Dと第2の金属配線10Cとを接続するためのコンタクトホールを形成する。 And forming a first auxiliary capacitance electrode 2D a contact hole for connecting the second metal wiring 10C. 続いて、Siを1%含むAl膜を約3000オングストロームの膜厚で堆積させ、パターニングして、図8に示すようにゲート配線10A、第1の金属配線10B及び第2 Subsequently, an Al film containing 1% of Si was deposited to a thickness of about 3000 angstroms, is patterned, the gate wiring 10A as shown in FIG. 8, the first metal wiring 10B and the second
の金属配線10Cを形成する。 Forming a metal wiring 10C.

【0046】続いて、プラズマCVD装置を用いて膜厚が約2000オングストロームのSiO 2膜11を堆積した後に、図9に示すようにSiO 2膜11に第1の金属配線10B及び第2の金属配線10Cと絵素電極12 [0046] Subsequently, after the film thickness by using a plasma CVD device to deposit a SiO 2 film 11 of about 2000 Angstroms, a first metal wiring 10B and the second metal in the SiO 2 film 11 as shown in FIG. 9 wiring 10C and the pixel electrode 12
とを接続するためのコンタクトホールを形成する。 Forming a contact hole for connecting and.

【0047】最後に、スパッタ装置を用いて、図1及び図9に示すように透明電極12を約1000オングストロームの膜厚で形成する。 [0047] Finally, by using a sputtering apparatus to form a film thickness of about 1000 Angstroms transparent electrode 12 as shown in FIG. 1 and FIG.

【0048】以上の工程を経た後、保護膜として窒化シリコン膜、ポリイミド膜等を堆積してアクティブマトリクス基板とし、対向基板と貼り合わせて液晶表示装置を形成する。 [0048] After passing through the above steps, the silicon nitride film as the protective film, and the active matrix substrate by depositing a polyimide film or the like, is pasted to a counter substrate to form a liquid crystal display device.

【0049】上述のようにして形成されたアクティブマトリクス基板に於いては、図9(a)に示すように、補助容量が、第1の補助容量電極2Dと第2の補助容量電極8Bとの間に、第1の絶縁膜3と窒化シリコン膜6とを誘電体層として補助容量が形成されている。 [0049] The In the active matrix substrate formed as described above, as shown in FIG. 9 (a), an auxiliary capacity, the first auxiliary capacitance electrode 2D and the second auxiliary capacitor electrode 8B during storage capacitor is formed with a first insulating film 3 and the silicon nitride film 6 as a dielectric layer.

【0050】本実施例のアクティブマトリクス基板では、補助容量の誘電体層を薄く形成することが出来るので絵素の開口率が低下しないのみならず、自己整合の手法を用いているのでゲート電極4とソース2Aとの間及びゲート電極4とドレイン2Bとの間の重なりが極めて小さく、寄生容量による画質への悪影響が無くなる。 [0050] In the active matrix substrate of this embodiment, the auxiliary capacitance of the dielectric layer may be a thin as well pixel aperture ratio does not decrease, the gate electrode 4 because of the use of techniques self and overlap is very small between and between the gate electrode 4 and the drain 2B the source 2A, eliminating adverse effect on the image quality due to the parasitic capacitance.

【0051】更に、ソース2A、ドレイン2B及びチャネル2Cを構成する層の側面と第1の補助容量2Dの側面とに被覆部材5が形成されているので、電界集中が起こりにくくなり、リーク及び短絡の発生を低減できる。 [0051] Further, the source 2A, since the covering member 5 to the side surface and the side surface of the first auxiliary capacitor 2D layers constituting the drain 2B and channel 2C is formed, becomes field concentration hardly occurs, leakage and short it is possible to reduce the occurrence.

【0052】また、多結晶シリコン薄膜トランジスタと補助容量とを同一プロセスで作製できるので、プロセス時間の短縮とコストの低減が可能となる。 [0052] Also, since the auxiliary capacitor and a polycrystalline silicon thin film transistor can be manufactured by the same process, it is possible to reduce the shortening and cost of the process time.

【0053】<第2実施例>図12は、本発明の第2実施例のアクティブマトリクス基板における主要部の平面図であり、図13乃至図19は本実施例のアクティブマトリクス基板の製造工程を示す断面図である。 [0053] <Second Embodiment> FIG. 12 is a plan view of the main part of the active matrix substrate of the second embodiment of the present invention, to FIGS. 13 to 19 the process of manufacturing the active matrix substrate of this embodiment it is a cross-sectional view illustrating. 図13乃至図19における(a)、(b)及び(c)はそれぞれ図12におけるA−A線による断面図、B−B線による断面図、及びC−C線による断面図である。 In 13 to FIG. 19 (a), the cross-sectional views according to a cross-sectional view, cross-sectional view taken along line B-B, and line C-C according to (b) and (c) is A-A line in each diagram 12.

【0054】このアクティブマトリクス基板は、図12 [0054] The active matrix substrate, as shown in FIG. 12
に示すように、ガラス基板21上に画像信号が送られるソース配線30A及びゲート配線28Aが縦横に配線されており、隣合うソース配線30Aと隣合うゲート配線28Aとで囲まれる部分に絵素が形成されている。 As shown in, the picture element parts source wiring 30A and the gate line 28A is transmitted image signal on a glass substrate 21 is surrounded by the are wired vertically and horizontally, the gate wiring 28A adjacent the adjacent source wirings 30A It is formed. ソース配線30Aとゲート配線28Aとが交差する部分には、図19(b)に示すようにソース配線30Aにソース22Aが接続され、且つ、図19(c)に示すようにゲート配線28Aに上層ゲート電極26を介して下層ゲート電極24が接続された薄膜トランジスタが形成されている。 The portion where the source wiring 30A and the gate line 28A intersect, is connected a source 22A to the source line 30A as shown in FIG. 19 (b), and the upper layer to the gate line 28A as shown in FIG. 19 (c) a thin film transistor layer gate electrode 24 is connected through the gate electrode 26 is formed. この薄膜トランジスタのドレイン22Bには、 The drain 22B of the thin film transistor,
図19(b)に示すように第1の金属配線30Bを介して絵素電極32が接続されている。 Picture element electrode 32 through the first metal interconnect 30B as shown in FIG. 19 (b) is connected. 絵素電極32は、図19(a)に示すように第2の金属配線30Cを介して、第1の補助容量電極22Dに接続されている。 Picture element electrodes 32 via the second metal wiring 30C as shown in FIG. 19 (a), is connected to the first auxiliary capacitor electrode 22D. ゲート配線28Aの一部には、第2の補助容量電極28Bが形成され、図19(a)に示すように第2の補助容量電極28Bと第1の補助容量電極22Dとは、間に第1の絶縁膜23と窒化シリコン膜26とを介して重畳している。 A part of the gate line 28A is formed a second auxiliary capacitor electrode 28B is, and the second auxiliary capacitor electrode 28B and the first auxiliary capacitor electrode 22D as shown in FIG. 19 (a), first between It is superimposed over the first insulating film 23 and the silicon nitride film 26.

【0055】上述のような構造を有する液晶表示装置の製造方法について説明する。 [0055] a method for manufacturing the liquid crystal display device having the structure as described above.

【0056】先ず、洗浄済みのガラス基板21を、プラズマCVD装置内にセットし、基板21の温度を400 [0056] First, a cleaned glass substrate 21, was set in a plasma CVD apparatus, 400 the temperature of the substrate 21
〜600℃に保ち、H 2で希釈したSiH 4ガスを熱とプラズマとで分解して、基板21上に膜厚が約1000オングストロームの非晶質Si膜を形成する。 Kept to 600 ° C., decomposes at the the SiH 4 gas and heat and plasma diluted with H 2, the film thickness to form an amorphous Si film of about 1000 angstroms on the substrate 21. 続いて、堆積した非晶質Si膜を、真空中又は不活性ガスの雰囲気中で、600℃で50時間のアニールを行うことによって、図13に示す多結晶Si膜22aにする。 Subsequently, the deposited amorphous Si film, in an atmosphere of vacuum or inert gas, by performing the annealing for 50 hours at 600 ° C., to a polycrystalline Si film 22a shown in FIG. 13. 更に続いて、多結晶Si膜22a上に、常圧CVD装置によって第1の絶縁膜23となる膜厚が約1000オングストロームのSiO 2膜23aを形成する。 Further subsequently, on the polycrystalline Si film 22a, the film thickness of the first insulating film 23 by the atmospheric pressure CVD apparatus to form a SiO 2 film 23a of approximately 1000 Angstroms. 以上の工程において、多結晶Si膜22aとSiO 2膜23aとを成膜するプラズマCVD装置内からアニール炉へ、及びそのアニール炉から常圧CVD装置へと基板21などを移送する時は、真空または不活性ガス雰囲気のロードロック室を介すので、この時に基板21などが大気にさらされることはない。 In the above process, the polycrystalline Si film 22a and a plasma CVD apparatus for forming the SiO 2 film 23a to the annealing furnace, and when the transferring such substrate 21 from the annealing furnace to the atmospheric pressure CVD apparatus, vacuum or because intervention of the load lock chamber of an inert gas atmosphere, does not like the substrate 21 when this is exposed to the atmosphere.

【0057】次に、SiO 2膜23a上に、減圧CVD Next, on the SiO 2 film 23a, a low-pressure CVD
装置によって下層ゲート電極24となる膜厚が約100 Film thickness becomes lower gate electrode 24 by the device of about 100
0オングストロームの多結晶Si膜24aを成膜する。 0 Angstroms of polycrystalline Si film 24a is formed.
図13はここまで製造した状態を示しており、基板21 Figure 13 shows the state produced so far, the substrate 21
上に3層積層膜が形成されている。 Three-layer film is formed thereon.

【0058】この3積層膜を、補助容量及び薄膜トランジスタを形成する部分の形状に作製したレジストパターンにより同時にエッチングして、図20に斜線で示すように島状パターンに加工して、トランジスタ部分T2と補助容量部分S2とを形成する。 [0058] The 3 laminated film, and simultaneously etched with the resist pattern fabricated to the shape of the portion forming the storage capacitance and the thin film transistor, and processed into the island pattern as shown by hatching in FIG. 20, the transistor section T2 to form the auxiliary capacitance portion S2. このエッチングには反応性イオンエッチングを用い、エッチング後の島状パターンの多結晶Si膜22a、SiO 2膜23a及び多結晶Si膜24aの側面は基板21の表面に対して垂直になるように異方性エッチングを行う。 By reactive ion etching for the etching, the polycrystalline Si film 22a of island pattern after etching, SiO 2 film 23a and the multi-sided crystal Si layer 24a is different so as to be perpendicular to the surface of the substrate 21 performing the isotropic etching. 尚、以上のエッチングの際に、エッチングガスとしては、多結晶Si膜2 Incidentally, when the above etching, as an etching gas, polycrystalline Si film 2
2a、24aにはSF 6とCCl 4との混合ガスを用い、 2a, using a mixed gas of SF 6 and CCl 4 to 24a,
SiO 2膜23aにはCH 3ガスを用いる。 The SiO 2 film 23a using CH 3 gas. 次に、3積層膜からなる島状パターンを含めた基板21の全面に、 Next, on the entire surface of the substrate 21 including the island-shaped pattern composed of a 3 layered film,
図15に示すように、常圧CVD装置を用いて膜厚が約5000オングストロームのSiO 2膜25aを形成する。 As shown in FIG. 15, the film thickness by using a normal pressure CVD device to form a SiO 2 film 25a of approximately 5000 Angstroms. その後、反応性イオンエッチング法による異方性エッチングを行うことで、図16に示すように、島状パターンの側面のみにSiO 2膜25aを残して、被覆部材25を形成する。 Then, by performing anisotropic etching by reactive ion etching method, as shown in FIG. 16, leaving the SiO 2 film 25a only on the side surfaces of the island-like pattern to form a covering member 25.

【0059】続いて、基板21の表面に減圧CVD装置によって上層ゲート電極26となる多結晶Si膜を約2 [0059] Then, a polycrystalline Si film serving as the upper gate electrode 26 by the low pressure CVD device to the surface of the substrate 21 approximately 2
000オングストロームの膜厚で堆積する。 It is deposited in a film thickness of 000 angstroms. その後、図21に示すような上層ゲート電極26の形状に形成したレジストパターンを用いて、反応性イオンエッチング法で、図17に示すように上層ゲート電極26のパターンと下層ゲート電極24のパターンとを同時に形成する。 Thereafter, using the resist pattern formed in the shape of the upper gate electrode 26 as shown in FIG. 21, a reactive ion etching method, a pattern of the pattern and the lower gate electrode 24 of the upper gate electrode 26 as shown in FIG. 17 at the same time to form.

【0060】この様な状態の基板21上へ所定の不純物になる元素をイオン注入した後、その元素の活性化アニールを行うことにより、多結晶Si膜24、26及び多結晶Si膜22A、22B、22Cを、n型もしくはp [0060] After the element comprising a predetermined impurity into the upper substrate 21 in such a state by ion implantation, by performing the activation annealing of the element, the polycrystalline Si film 24, 26 and the polycrystalline Si film 22A, 22B , the 22C, n-type or p
型半導体にして一定導電型の低抵抗にし、上層ゲート電極26、下層ゲート電極24、ソース22A、ドレイン22B及び第1の補助容量電極22Dを形成する。 In the type semiconductor and the low resistance of constant conductivity type, the upper gate electrode 26, lower gate electrode 24, a source 22A, a drain 22B and the first auxiliary capacitor electrode 22D. ここで、上層ゲート電極26及び下層ゲート電極24は、トランジスタのチャネル22Cを形成するためのマスクとして機能する。 Here, upper gate electrode 26 and the lower gate electrode 24 functions as a mask for forming a channel 22C of the transistor. ここまでは、第1実施例に示す製造工程と同様である。 Far is the same as the manufacturing steps shown in the first embodiment. 次に、この様な状態の基板21上に、プラズマCVD装置を用いて膜厚が約500オングストロームの窒化シリコン膜27を堆積した後に、図18に示すように、窒化シリコン膜27に上層ゲート電極26とゲート配線28Aを接続するためのコンタクトホールを形成する。 Next, on the substrate 21 in such a state, after the film thickness by a plasma CVD apparatus to deposit a silicon nitride film 27 of about 500 Angstroms, as shown in FIG. 18, upper gate electrode in the silicon nitride film 27 forming a contact hole for connecting the 26 and the gate wiring 28A. 続いて、Siを1%含むAl膜を約3000 Then, about the Al film containing 1% of Si 3000
オングストロームの膜厚で堆積させ、図22に斜線で示すようにパターニングして、第2の補助容量電極28B Angstrom film was deposited with a thickness, and patterned as shown by hatching in FIG. 22, the second auxiliary capacitance electrode 28B
を兼ねたゲート配線28Aを形成する。 Forming a gate line 28A which also serves as a.

【0061】更に、プラズマCVD装置を用いて膜厚が約4000オングストロームのSiO 2膜29を堆積した後に、図19に示すようにSiO 2膜29及び窒化シリコン膜27に、ソース22Aとソース配線30Aとを接続するためのコンタクトホール、ドレイン22Bと第1の金属配線30Bとを接続するためのコンタクトホール及び第1の補助容量電極22Dと第2の金属配線30 [0061] Further, after the film thickness by using a plasma CVD device to deposit a SiO 2 film 29 of about 4000 angstroms, the SiO 2 film 29 and the silicon nitride film 27 as shown in FIG. 19, the source 22A and the source wiring 30A contact holes, drain 22B and the contact hole and the first auxiliary capacitor electrode 22D for connecting the first metal interconnect 30B second metal wires 30 for connecting the door
Cとを接続するためのコンタクトホールを形成する。 Forming a contact hole for connecting the C. 続いて、Siを1%含むAl膜を約3000オングストロームの膜厚で堆積させ、パターニングして、図19 Subsequently, by depositing an Al film containing 1% of Si with a thickness of about 3000 Angstroms and patterned, FIG. 19
(a)及び(b)に示すようにソース配線30A、第1 (A) and (b) a source wiring 30A as shown in, first
の金属配線30B及び第2の金属配線30Cを形成する。 Forming a metal wiring 30B and the second metal wiring 30C.

【0062】続いて、プラズマCVD装置を用いて膜厚が約2000オングストロームのSiO 2膜31を堆積した後に、図19(a)及び(b)に示すようにSiO [0062] Subsequently, after the film thickness by using a plasma CVD device to deposit a SiO 2 film 31 of about 2000 angstroms, SiO as shown in FIG. 19 (a) and (b)
2膜31に第1の金属配線30B及び第2の金属配線3 2 film 31 first metal wiring 30B and the second metal wiring 3
0Cと絵素電極32とを接続するためのコンタクトホールを形成する。 Forming a contact hole for connecting 0C and the pixel electrode 32.

【0063】最後に、スパッタ装置を用いて、図12及び図19に示すように透明電極32を約1000オングストロームの膜厚で形成する。 [0063] Finally, by using a sputtering apparatus to form a film thickness of about 1000 Angstroms transparent electrode 32 as shown in FIGS. 12 and 19.

【0064】以上の工程を経た後、保護膜として窒化シリコン膜、ポリイミド膜等を堆積してアクティブマトリクス基板とし、対向基板と貼り合わせて液晶表示装置を形成する。 [0064] After passing through the above steps, the silicon nitride film as the protective film, and the active matrix substrate by depositing a polyimide film or the like, is pasted to a counter substrate to form a liquid crystal display device.

【0065】上述のようにして形成されたアクティブマトリクス基板に於いては、図19(a)に示すように、 [0065] The In the active matrix substrate formed as described above, as shown in FIG. 19 (a),
補助容量が、第1の補助容量電極22Dと、ゲート配線28Aの一部である第2の補助容量電極28Bとの間に、第1の絶縁膜23と窒化シリコン膜26とを誘電体層として形成されている。 Storage capacitor, a first auxiliary capacitor electrode 22D, between the second auxiliary capacitance electrode 28B, which is part of the gate line 28A, and a first insulating film 23 and the silicon nitride film 26 as a dielectric layer It is formed.

【0066】本実施例のアクティブマトリクス基板においても、補助容量の誘電体層を薄く形成することが出来るので絵素の開口率が低下しないのみならず、自己整合の手法を用いているのでゲート電極24とソース22A [0066] In the active matrix substrate of this embodiment, it is possible to form a thin dielectric layer of the auxiliary capacitor not only the pixel aperture ratio is not reduced, the gate electrode because of the use of techniques self 24 and the source 22A
との間及びゲート電極24とドレイン22Bとの間の重なりが極めて小さく、寄生容量による画質への悪影響が無くなる。 Overlap is very small and between the gate electrode 24 and the drain 22B of the adverse effects on image quality due to the parasitic capacitance is eliminated.

【0067】更に、ソース22A、ドレイン22B及びチャネル22Cを構成する層の側面と第1の補助容量2 [0067] Further, a source 22A, the auxiliary side surface a first layer constituting the drain 22B and channel 22C capacitance 2
2Dの側面とに被覆部材25が形成されているので、電界集中が起こりにくくなり、リーク及び短絡の発生を低減できる。 Since the covering member 25 to the 2D side are formed, the electric field concentration is hard to occur, thereby reducing the occurrence of leakage and short circuit.

【0068】また、多結晶シリコン薄膜トランジスタと補助容量とを同一プロセスで作製できるので、プロセス時間の短縮とコストの低減が可能となる。 [0068] Also, since the auxiliary capacitor and a polycrystalline silicon thin film transistor can be manufactured by the same process, it is possible to reduce the shortening and cost of the process time.

【0069】 [0069]

【発明の効果】以上の説明から明らかなように、本発明のアクティブマトリクス基板及びその製造方法によれば、多結晶シリコン薄膜トランジスタと補助容量が同一プロセスで作製でき、プロセス時間の短縮とコストの低減が可能となる。 As it is apparent from the foregoing description, according to the active matrix substrate and a manufacturing method thereof of the present invention, an auxiliary capacitor and a polycrystalline silicon thin film transistor can be fabricated in the same process, reducing the shortening and cost of the process time it is possible. また、薄膜トランジスタの製造には自己整合の手法を用いているので、薄膜トランジスタの寄生容量が極めて小さくなり、画質への悪影響も抑えられる。 Further, the manufacture of thin film transistors because of the use of techniques of self-aligned, parasitic capacitance of the thin film transistor becomes extremely small, also suppressed adverse effect on the image quality. さらに、電界集中が起きやすい第1の補助容量電極の側面と薄膜トランジスタのソース、ドレイン及びチャネルを構成する層の側面は、被覆部材により補強されており、リーク及び短絡が発生を低減できる。 Further, side surfaces of the layers forming the side surface and the source of the thin film transistor of the first auxiliary capacitor electrode electric field concentration easily occurs, the drain and channel is reinforced by the covering member, leakage and short circuit can be reduced occurs.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1実施例のアクティブマトリクス基板を示す平面図である。 1 is a plan view showing an active matrix substrate of the first embodiment of the present invention.

【図2】図1に示すアクティブマトリクス基板の一製造過程を示す断面図である。 2 is a cross-sectional view showing one manufacturing process of the active matrix substrate shown in FIG.

【図3】図1に示すアクティブマトリクス基板の別の製造過程を示す断面図である。 3 is a cross-sectional view showing another manufacturing process of the active matrix substrate shown in FIG.

【図4】図1に示すアクティブマトリクス基板の別の製造過程を示す断面図である。 4 is a sectional view showing another manufacturing process of the active matrix substrate shown in FIG.

【図5】図1に示すアクティブマトリクス基板の別の製造過程を示す断面図である。 5 is a cross-sectional view showing another manufacturing process of the active matrix substrate shown in FIG.

【図6】図1に示すアクティブマトリクス基板の別の製造過程を示す断面図である。 6 is a sectional view showing another manufacturing process of the active matrix substrate shown in FIG.

【図7】図1に示すアクティブマトリクス基板の別の製造過程を示す断面図である。 7 is a sectional view showing another manufacturing process of the active matrix substrate shown in FIG.

【図8】図1に示すアクティブマトリクス基板の別の製造過程を示す断面図である。 8 is a sectional view showing another manufacturing process of the active matrix substrate shown in FIG.

【図9】図1に示すアクティブマトリクス基板の断面図である。 9 is a cross-sectional view of an active matrix substrate shown in FIG.

【図10】図3に示す3積層膜の島状パターンを示す平面図である。 10 is a plan view showing the island-like pattern of 3 laminated film shown in FIG.

【図11】図1に示すアクティブマトリクス基板の上層ゲート電極及び第1の補助容量電極のパターンを示す平面図である。 11 is a plan view showing a pattern of the upper gate electrode and the first auxiliary capacitor electrode of the active matrix substrate shown in FIG.

【図12】本発明の第2実施例のアクティブマトリクス基板を示す平面図である。 12 is a plan view showing an active matrix substrate of the second embodiment of the present invention.

【図13】図12に示すアクティブマトリクス基板の一製造過程を示す断面図である。 13 is a sectional view showing one manufacturing process of the active matrix substrate shown in FIG. 12.

【図14】図12に示すアクティブマトリクス基板の別の製造過程を示す断面図である。 14 is a cross-sectional view showing another manufacturing process of the active matrix substrate shown in FIG. 12.

【図15】図12に示すアクティブマトリクス基板の別の製造過程を示す断面図である。 15 is a sectional view showing another manufacturing process of the active matrix substrate shown in FIG. 12.

【図16】図12に示すアクティブマトリクス基板の別の製造過程を示す断面図である。 16 is a sectional view showing another manufacturing process of the active matrix substrate shown in FIG. 12.

【図17】図12に示すアクティブマトリクス基板の別の製造過程を示す断面図である。 17 is a sectional view showing another manufacturing process of the active matrix substrate shown in FIG. 12.

【図18】図12に示すアクティブマトリクス基板の別の製造過程を示す断面図である。 18 is a sectional view showing another manufacturing process of the active matrix substrate shown in FIG. 12.

【図19】図12に示すアクティブマトリクス基板の断面図である。 19 is a cross-sectional view of an active matrix substrate shown in FIG. 12.

【図20】図12に示すアクティブマトリクス基板の3 [20] 3 of the active matrix substrate shown in FIG. 12
積層膜の島状パターンを示す平面図である。 Is a plan view showing the island-like pattern of the multilayer film.

【図21】図12に示すアクティブマトリクス基板の上層ゲート電極のパターンを示す平面図である。 21 is a plan view showing a pattern of the upper gate electrode of the active matrix substrate shown in FIG. 12.

【図22】図12に示すアクティブマトリクス基板のゲート配線及び第2の補助容量電極のパターンを示す平面図である。 22 is a plan view showing a gate wiring and a pattern of the second auxiliary capacitance electrode of the active matrix substrate shown in FIG. 12.

【図23】補助容量を有する液晶表示装置に於て、1絵素の相当する基本構成単位の等価回路図である。 [23] At a liquid crystal display device having an auxiliary capacitor, an equivalent circuit diagram of one pixel of the corresponding basic units.

【図24】従来のアクティブマトリクス基板の製造過程を示す断面図である。 24 is a cross-sectional view showing a manufacturing process of a conventional active matrix substrate.

【図25】従来の別のアクティブマトリクス基板の製造過程を示す断面図である。 25 is a cross-sectional view showing a manufacturing process of another conventional active matrix substrate.

【符号の説明】 DESCRIPTION OF SYMBOLS

1、21 ガラス基板 2A、22A ソース 2B、22B ドレイン 2C、22C チャネル 2D、22D 第1の補助容量電極 3、23 第1の絶縁膜 4、24 下層ゲート電極 5、25 被覆部材 6、26 上層ゲート電極 8A、30A ソース配線 10A、28A ゲート配線 12、32 絵素電極 1,21 glass substrate 2A, 22A source 2B, 22B drain 2C, 22C channel 2D, 22D first auxiliary capacitance electrode 3 and 23 the first insulating film 4, 24 lower gate electrode 5, 25 covering member 6, 26 upper gate electrodes 8A, 30A source line 10A, 28A the gate wiring 12, 32 picture element electrode

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁性基板と、 該基板上に相互に交差して設けられた複数のソース配線及び複数のゲート配線と、 隣合う2本のソース配線と隣合う2本のゲート配線とで囲まれる部分に形成された絵素電極と、 該ソース配線と該ゲート配線との交差部近傍に設けられ、絶縁膜を間に介して一方に、該ゲート配線に電気的に接続してゲート電極が形成され、他方に該ゲート電極と自己整合させてチャネルが、他の部分にソース及びドレインが形成されてなる薄膜トランジスタと、 該薄膜トランジスタとは分離して、且つ該絵素電極以外の部分に主として形成され、該ソースと同一材料からなり、該絵素電極に電気的に接続された第1の補助容量電極と、 該第1の補助容量電極に対し、間に絶縁膜を挟んだ状態で対向して補助容量を形成し、該 In a method according to claim 1 insulating substrate, a plurality of source lines and a plurality of gate lines provided to intersect each other on the substrate, and two source lines and adjacent two gate lines of the adjacent and the pixel electrode formed in a portion surrounded provided near intersections between the source wiring and the gate wiring, the one through between the insulating film, a gate electrode electrically connected to the gate wirings There are formed, channel other is by the gate electrode and the self-aligned, a thin film transistor having a source and a drain is formed in the other portion, separate from the said thin film transistor, and mainly in a portion other than picture elements electrodes is formed, it consists of the source of the same material, and the first auxiliary capacitor electrode that is electrically connected to the picture elements electrodes, to the first storage capacitor electrode, the counter in a state of sandwiching the insulating film between to form a storage capacitance, the ート配線に電気的に接続され、該ソース配線と同一材料からなる第2の補助容量電極とを備えたアクティブマトリクス基板。 It is electrically connected to the over preparative wiring, the active matrix substrate and a second auxiliary capacitor electrode made of the source wiring and the same material.
  2. 【請求項2】 絶縁性基板と、 該基板上に相互に交差して設けられた複数のソース配線及び複数のゲート配線と、 隣合う2本のソース配線と隣合う2本のゲート配線とで囲まれる部分に形成された絵素電極と、 該ソース配線と該ゲート配線との交差部近傍に設けられ、絶縁膜を間に介して一方に、該ゲート配線に電気的に接続してゲート電極が形成され、他方に該ゲート電極と自己整合させてチャネルが、他の部分にソース及びドレインが形成されてなる薄膜トランジスタと、 該薄膜トランジスタとは分離して、且つ該絵素電極以外の部分に主として形成され、該ソースと同一材料からなり、該絵素電極に電気的に接続された第1の補助容量電極と、 該第1の補助容量電極に対し、間に絶縁膜を挟んだ状態で対向して補助容量を形成する、 In 2. A insulating substrate, a plurality of source lines and a plurality of gate lines provided to intersect each other on the substrate, and two source lines and adjacent two gate lines of the adjacent and the pixel electrode formed in a portion surrounded provided near intersections between the source wiring and the gate wiring, the one through between the insulating film, a gate electrode electrically connected to the gate wirings There are formed, channel other is by the gate electrode and the self-aligned, a thin film transistor having a source and a drain is formed in the other portion, separate from the said thin film transistor, and mainly in a portion other than picture elements electrodes is formed, it consists of the source of the same material, and the first auxiliary capacitor electrode that is electrically connected to the picture elements electrodes, to the first storage capacitor electrode, the counter in a state of sandwiching the insulating film between to form an auxiliary capacity and, ゲート配線の一部からなる第2の補助容量電極とを備えたアクティブマトリクス基板。 Active matrix substrate and a second auxiliary capacitance electrode formed of a part of the gate wiring.
  3. 【請求項3】 前記ソース、前記チャネル及び前記ドレインの側面と前記第1の補助容量電極の側面とを被覆する、絶縁材料からなる被覆部材を更に備えた請求項1又は2に記載のアクティブマトリクス基板。 Wherein the source, to cover the side surface of the channel and the and the side surface of the drain first auxiliary capacitor electrode, an active matrix according to claim 1 or 2 further comprising a covering member made of an insulating material substrate.
  4. 【請求項4】 絶縁性基板と、該基板上に相互に交差して設けられた複数のソース配線及び複数のゲート配線と、隣合う2本のソース配線と隣合う2本のゲート配線とで囲まれる部分に形成された絵素電極と、該ソース配線と該ゲート配線との交差部近傍に形成された薄膜トランジスタと、該薄膜トランジスタとは分離して、且つ該絵素電極以外の部分に主として形成された第1の補助容量電極と、該第1の補助容量電極と間に絶縁膜を挟んで対向して補助容量を形成する第2の補助容量電極とを備えたアクティブマトリクス基板の製造方法であって、 該基板上のトランジスタ形成領域と補助容量形成領域とに、第1の半導体層、第1の絶縁膜及び第2の半導体層を該基板側からこの順に形成して、2つの島状の積層体を形成する工程と、 該 In 4. A insulating substrate, a plurality of source lines and a plurality of gate lines provided to intersect each other on the substrate, and two source lines and adjacent two gate lines of the adjacent and the pixel electrode formed in a portion surrounded, a thin film transistor formed near the intersection between the source wiring and the gate wiring is separate from the said thin film transistor, and mainly formed in a portion other than picture elements electrodes in has been a first auxiliary capacitor electrode, the second auxiliary capacitance electrode and the active matrix substrate manufacturing method comprising a that face each other across the insulating film between the first auxiliary capacitor electrode forming a storage capacitance there are, in the transistor forming region on the substrate and the auxiliary capacitor formation region, the first semiconductor layer, a first insulating film and the second semiconductor layer is formed from the substrate side in this order, two islands forming a laminate, said 層体を覆って基板上に、第3の半導体層を形成する工程と、 該第2の半導体層の一部及び該第3の半導体層の一部を除去して、ゲート電極用半導体層を形成する工程と、 該ゲート電極用半導体層、及び該ゲート電極用半導体層をマスクとして該第1の半導体層に不純物を注入し、該ゲート電極用半導体層をゲート電極とし、該第1の半導体層を該トランジスタのソース及びドレインと該第1の補助容量電極として形成する工程と、 該ソース及び該ドレインが形成された該基板上に、該ソース配線と該第2の補助容量電極とを同時に形成する工程と、 該第2の補助容量電極と電気的に接続して、該ゲート配線を形成する工程と、 該第1の補助容量電極と電気的に接続して、該絵素電極を形成する工程とを含有するアクティブマトリクス基板 On the substrate over the layer member, a step of forming a third semiconductor layer, by removing a part of the portion of the second semiconductor layer and said third semiconductor layer, a semiconductor layer for a gate electrode forming a semiconductor layer for the gate electrode, and impurities are implanted into the first semiconductor layer of the semiconductor layer for the gate electrode as a mask, the semiconductor layer for the gate electrode and the gate electrode, the first semiconductor forming a layer as the source and drain and the first auxiliary capacitor electrode of the transistor, to the source and substrate on which the drain is formed, and an auxiliary capacitance electrode of the source line and the second at the same time forming and forming, by connecting the second auxiliary capacitance electrode electrically, forming the gate line, and connect the first auxiliary capacitance electrode electrically, the picture elements electrodes the active matrix substrate containing a step of の製造方法。 The method of production.
  5. 【請求項5】 絶縁性基板と、該基板上に相互に交差して設けられた複数のソース配線及び複数のゲート配線と、隣合う2本のソース配線と隣合う2本のゲート配線とで囲まれる部分に形成された絵素電極と、該ソース配線と該ゲート配線との交差部近傍に形成された薄膜トランジスタと、該薄膜トランジスタとは分離して、且つ該絵素電極以外の部分に主として形成された第1の補助容量電極と、該第1の補助容量電極と間に絶縁膜を挟んで対向して補助容量を形成する第2の補助容量電極とを備えたアクティブマトリクス基板の製造方法であって、 該基板上のトランジスタ形成領域と補助容量形成領域とに、第1の半導体層、第1の絶縁膜及び第2の半導体層を該基板側からこの順に形成して、2つの島状の積層体を形成する工程と、 該 In 5. A insulating substrate, a plurality of source lines and a plurality of gate lines provided to intersect each other on the substrate, and two source lines and adjacent two gate lines of the adjacent and the pixel electrode formed in a portion surrounded, a thin film transistor formed near the intersection between the source wiring and the gate wiring is separate from the said thin film transistor, and mainly formed in a portion other than picture elements electrodes in has been a first auxiliary capacitor electrode, the second auxiliary capacitance electrode and the active matrix substrate manufacturing method comprising a that face each other across the insulating film between the first auxiliary capacitor electrode forming a storage capacitance there are, in the transistor forming region on the substrate and the auxiliary capacitor formation region, the first semiconductor layer, a first insulating film and the second semiconductor layer is formed from the substrate side in this order, two islands forming a laminate, said 層体を覆って基板上に、第3の半導体層を形成する工程と、 該第2の半導体層の一部及び該第3の半導体層の一部を除去して、ゲート電極用半導体層を形成する工程と、 該ゲート電極用半導体層、及び該ゲート電極用半導体層をマスクとして該第1の半導体層に不純物を注入し、該ゲート電極用半導体層をゲート電極とし、該第1の半導体層を該トランジスタのソース及びドレインと該第1の補助容量電極として形成する工程と、 該ソース及び該ドレインが形成された該基板上に、該ゲート配線と該第2の補助容量電極とを同時に形成する工程と、 該第1の補助容量電極と電気的に接続して、該絵素電極を形成する工程とを含有するアクティブマトリクス基板の製造方法。 On the substrate over the layer member, a step of forming a third semiconductor layer, by removing a part of the portion of the second semiconductor layer and said third semiconductor layer, a semiconductor layer for a gate electrode forming a semiconductor layer for the gate electrode, and impurities are implanted into the first semiconductor layer of the semiconductor layer for the gate electrode as a mask, the semiconductor layer for the gate electrode and the gate electrode, the first semiconductor forming a layer as the source and drain and the first auxiliary capacitor electrode of the transistor, to the source and substrate on which the drain is formed, and an auxiliary capacitance electrode of the gate wiring and the second at the same time forming, by connecting the first auxiliary capacitance electrode electrically, the production method of the active matrix substrate comprising the steps of forming a picture elements electrodes.
  6. 【請求項6】 前記積層体の側面に、該側面を被覆する被覆部材を形成する工程を更に含んだ請求項4又は5に記載のアクティブマトリクス基板の製造方法。 The aspect of claim 6, wherein said laminate, method for manufacturing an active matrix substrate according to claim 4 or 5 but further include the step of forming a covering member covering the side surface.
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