JP4016558B2

JP4016558B2 - Active matrix substrate, manufacturing method thereof, electro-optical device, and electronic apparatus

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Publication number: JP4016558B2
Application number: JP36836299A
Authority: JP
Inventors: 一郎村井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-12-24
Filing date: 1999-12-24
Publication date: 2007-12-05
Anticipated expiration: 2019-12-24
Also published as: JP2001183992A

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板とその製造方法及び液晶装置並びに電子機器に関し、特に、液晶装置において複数の走査線および複数のデータ線と複数の外部回路接続端子との間各々に設けられたノイズフィルタ素子の構成に関するものである。
【０００２】
【従来の技術】
高解像度で精細なマトリクス表示ができるデバイスとして、アクティブマトリクス駆動方式の液晶表示装置がある。
このアクティブマトリクス駆動方式には、薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴとも称する）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Emmition Transistor）等の三端子素子を用いてスイッチングする方式と、ＰＩＮダイオードやＴＦＤ（Thin Film Diode）素子等の二端子非線形素子を用いてスイッチングする方式がある。
例えば、ＴＦＴをスイッチング素子として用いた液晶表示装置は、ガラス基板上に画素電極及びＴＦＴをマトリクス状に形成し、ＴＦＴで画素電極をスイッチングするもので、さらに詳しく述べると、ガラス基板上に、縦横に多数の走査線およびデータ線を格子状に配置し、これらの各交点に対応して多数のＴＦＴを形成することでＴＦＴアレイ基板が構成される。
【０００３】
各ＴＦＴにおいては、そのゲート電極が走査線に接続され、その半導体層のソース領域がデータ線に接続され、その半導体層のドレイン領域が画素電極に接続されている。そして、走査線を介してＴＦＴのゲート電極に走査信号が供給されると、該ＴＦＴのソース領域−ドレイン領域間のチャネル領域が反転してＴＦＴがオン状態となり、データ線を介して半導体層のソース領域に供給される画像信号がチャネル領域を介して画素電極に供給される。
この様な液晶表示装置においては、複数の走査線および複数のデータ線各々は、それぞれに接続される外部回路接続端子を介してプリント基板等の外部回路に電気的に接続されている。そして、これら走査線およびデータ線と外部回路接続端子との間各々には、外部回路からのノイズの侵入を低減するために外部部品であるノイズ除去用フィルタキャパシタ等のノイズフィルタ素子が設けられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のノイズフィルタ素子を用いた液晶装置では、走査線およびデータ線と外部回路接続端子との間の配線に外部部品であるノイズフィルタ素子を取り付けているために、ノイズの遮断性能を高めようとするとノイズフィルタ素子のサイズも大きくせざるを得ず、ノイズフィルタ素子のさらなる小型化、省スペース化を図ることが難しいという問題点があった。
また、ノイズフィルタ素子を配線に接続しているために、接続部分においては接続不良や断線等が生じるおそれがあり、その結果、ノイズの遮断性能が低下したり、製品の歩留まりが低下したり、接続部分の経時劣化により信頼性が低下する等の不具合が生じるおそれがあった。
また、この液晶装置の製造ラインにおいては、走査線およびデータ線と外部回路接続端子との間の配線にノイズフィルタ素子を取り付ける工程が必要となり、製造コストを押し上げる一因になっている。
【０００５】
本発明は、上記の課題を解決するためになされたものであって、外部回路からのノイズが効果的に遮断されることで動作の信頼性が高く、小型化、省スペース化が図れ、製品の歩留まりの低下や信頼性の低下を招くおそれがなく、しかも低価格化が可能なアクティブマトリクス基板とその製造方法及び液晶装置並びに電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明のアクティブマトリクス基板は、基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、該複数の走査線および複数のデータ線の少なくとも一方に信号を供給する外部回路接続端子と、走査線駆動回路と、データ線駆動回路と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数の蓄積容量とを有するアクティブマトリクス基板であって、前記走査線駆動回路および前記データ線駆動回路のそれぞれと前記外部回路接続端子とを接続する配線に、前記薄膜トランジスタのゲート絶縁膜と同層の誘電体層を、前記薄膜トランジスタの半導体層と同層の半導体層と、前記薄膜トランジスタのゲート電極と同層の容量線と、で挟持した薄膜容量素子を設けてなり、前記薄膜容量素子を構成する前記容量線がコンタクトホールを介して前記配線に電気的に接続されるとともに、前記薄膜容量素子を構成する前記半導体層がグランド電位に固定されたことを特徴とする。
【０００７】
従来のアクティブマトリクス基板の場合、走査線およびデータ線と外部回路接続端子との間の配線に外部部品であるノイズフィルタ素子を取り付けているために、ノイズフィルタ素子の小型化、省スペース化を図ることが難しく、その結果、装置の小型化に対応することが難しい。
また、ノイズフィルタ素子を配線に接続していることから、接続不良や断線等が生じるおそれがあり、その結果、製品の歩留まり低下や信頼性の低下を招くおそれがある。
【０００８】
これに対し、本発明のアクティブマトリクス基板では、外部回路接続端子に、誘電体層を一対の電極層で挟持してなる積層構造の薄膜容量素子を設けたので、前記外部回路接続端子に外部信号回路から信号が入力した場合、この信号に重畳されたノイズは前記薄膜容量素子により吸収され、ノイズのレベルが低下する。このノイズが低減された信号がアクティブマトリクス基板内の内部回路に入力するので、ノイズに起因する誤動作が減少し、アクティブマトリクス基板の動作の信頼性が向上する。
【０００９】
また、容量素子を積層構造の薄膜容量素子としたので、誘電体層の膜厚が薄くなり、それに応じて容量が増加し、ノイズの遮断性能が向上する。また、容量素子を薄膜化することで全体形状を小さくすることが可能になり、より小型化、省スペース化を図ることができる。
また、容量素子を積層構造の薄膜容量素子としたので、従来のノイズフィルタ素子等と比べて特性（容量）のバラツキが小さくなり、ノイズの遮断性能のバラツキが小さくなる。
【００１０】
本発明のアクティブマトリクス基板においては、前記誘電体層を複数種の誘電体層を積層した構成としてもよい。このような構成とすることにより、薄膜容量素子の容量を大きくすることが可能になり、外部回路からのノイズが効果的に遮断され、アクティブマトリクス基板の動作の信頼性が高まる。
【００１１】
前記誘電体層を、シリコン酸化物、シリコン窒化物より選択した１種からなる誘電体膜、または前記２種を複数層に積層してなる誘電体多層膜としてもよい。
誘電体層を構成する物質として、シリコン酸化物、あるいは該シリコン酸化物より誘電率の大きいシリコン窒化物を用いれば、誘電体層の誘電率が高まり、薄膜容量素子の容量が増加するので好ましい。
【００１２】
さらに、前記誘電体層を誘電体多層膜、すなわち、シリコン酸化物及びシリコン窒化物を積層して、２層構造、３層構造等の多層構造とすれば、誘電体層のリーク電流が低減でき、信頼性がさらに高まるので、なお好ましい。
複数の前記薄膜容量素子各々の容量を、該薄膜容量素子が接続される前記走査線または前記データ線に対応して設定した構成としてもよい。
また、前記薄膜容量素子を、前記蓄積容量、前記薄膜トランジスタに設けられた容量及び前記画素電極に設けられた容量と並列接続した構成としてもよい。
【００１３】
本発明のアクティブマトリクス基板の製造方法は、基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、該複数の走査線および複数のデータ線の少なくとも一方に信号を供給する外部回路接続端子と、走査線駆動回路と、データ線駆動回路と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数の蓄積容量とを有するアクティブマトリクス基板の製造方法であって、前記蓄積容量を形成すると同時に、前記走査線駆動回路および前記データ線駆動回路のそれぞれと前記外部回路接続端子とを接続する配線に、前記薄膜トランジスタのゲート絶縁膜と同層の誘電体層を、前記薄膜トランジスタの半導体層と同層の半導体層と、前記薄膜トランジスタのゲート電極と同層の容量線とで挟持してなり、前記容量線がコンタクトホールを介して前記配線に電気的に接続されるとともに、前記半導体層がグランド電位に固定された薄膜容量素子を形成することを特徴とする。
【００１４】
本発明のアクティブマトリクス基板の製造方法によれば、画素内の蓄積容量を形成すると略同時に、外部回路接続端子に、前記蓄積容量と略同一構造である誘電体層を一対の電極層で挟持した薄膜容量素子を形成するので、ノイズに起因する誤動作が無く、したがって動作の信頼性が高く、小型化、省スペース化を図ることができ、しかも製造コストを低減することが可能なアクティブマトリクス基板を容易に実現することができる。
前記薄膜容量素子を、前記薄膜トランジスタを形成する工程により、該薄膜トランジスタの形成と同時に形成することとしてもよい。これにより、動作の信頼性がさらに高く、製造コストをさらに低減することが可能なアクティブマトリクス基板を実現することができる。
【００１５】
本発明の電気光学装置は、上記本発明のアクティブマトリクス基板と対向基板との間に電気光学物質を挟持してなることを特徴とする。
これによれば、動作の信頼性が高く、しかも小型化、省スペース化が可能な電気光学装置を実現することができる。
【００１６】
本発明の電子機器は、上記本発明の電気光学装置を備えたことを特徴とする。
これによれば、動作の信頼性が高く、しかも小型化、省スペース化が可能な表示部を有する電子機器を実現することができる。
【００１７】
【発明の実施の形態】
以下、本発明の一実施の形態を図１〜図８を参照して説明する。
図１は、本実施の形態の電気光学装置の一例である液晶装置の全体構成を示す平面図である。図２は、図１のＡ領域の拡大平面図である。図３は、画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図４はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板（アクティブマトリクス基板）における隣接する複数の画素群の平面図である。図５は、右側が蓄積容量部を示す図４のＡ−Ａ’線に沿う断面図、左側がＴＦＴ部を示す図４のＢ−Ｂ’線に沿う断面図である。図６は、薄膜容量素子を示す図２のＣ−Ｃ’線に沿う断面図である。図７は、ＴＦＴアレイ基板の製造プロセスの前工程を説明するための工程断面図である。図８は、ＴＦＴアレイ基板の製造プロセスの後工程を説明するための工程断面図である。
なお、図５及び図６においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００１８】
［液晶装置の全体構成］
まず、本実施の形態の液晶装置の全体構成について図１及び図２を用いて説明する。
図１及び図２において、液晶装置１の主構成要素であるＴＦＴアレイ基板２の上には、シール材３がその縁に沿って設けられており、このシール材３の内側が画像表示領域になっている。そして、このシール材３の内側に並行して額縁としての第２遮光膜４が設けられている。このシール材３の外側の領域には、ＴＦＴアレイ基板２の一辺に沿ってデータ線駆動回路５が設けられ、この一辺に隣接する２辺に沿って走査線駆動回路６が設けられている。このデータ線駆動回路５及び走査線駆動回路６は、ＴＦＴアレイ基板２の一辺に沿って設けられた外部回路接続端子７に配線８を介して電気的に接続されている。そして、各配線８には、外部回路から外部回路接続端子７に入力する信号に重畳されたノイズを低減するための薄膜容量素子９が設けられている。
【００１９】
なお、走査線に供給される走査信号遅延が問題にならないのならば、走査線駆動回路６は片側だけでも良いことは言うまでもない。また、データ線駆動回路５を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路５から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路５から画像信号を供給するようにしてもよい。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路５の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
【００２０】
さらに、ＴＦＴアレイ基板２の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路６間をつなぐための複数の配線１０が設けられている。また、対向基板１１のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板２と対向基板１１との間で電気的導通をとるための導通材１２が設けられている。そして、シール材３とほぼ同じ輪郭を持つ対向基板１１が当該シール材３によりＴＦＴアレイ基板２に固着されている。
【００２１】
［液晶装置要部の構成］
次に、本実施の形態の液晶装置の要部である画像表示領域について図３及び図４を用いて説明する。
図３において、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極２１と当該画素電極２１を制御するためのＴＦＴ２２がマトリクス状に複数形成されており、画像信号を供給するデータ線２３が当該ＴＦＴ２２のソース領域に電気的に接続されている。なお、データ線２３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても、あるいは相隣接する複数のデータ線２３同士に対して、グループ毎に供給するようにしても良い。
【００２２】
また、ＴＦＴ２２のゲート電極に走査線２４が電気的に接続されており、所定のタイミングで走査線２４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極２１は、ＴＦＴ２２のドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ２２を一定期間だけそのスイッチを閉じることにより、データ線２３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込むようになっている。
【００２３】
この画素電極２１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極２１と対向電極との間に形成される液晶容量と並列に蓄積容量部２５を付加する。
また、符号２６は、蓄積容量をなすＭＯＳトランジスタのゲート線に相当する容量線である。この蓄積容量により、画素電極２１の電圧はソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、画素電極２１の保持特性はさらに改善され、コントラスト比の高い液晶装置を実現することができる。
【００２４】
図４に示すように、液晶装置の一方の基板をなすＴＦＴアレイ基板２上には、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜からなる複数の画素電極２１がマトリクス状に配置されている。なお、図４では、画素電極２１の輪郭を破線で示している。
この画素電極２１の紙面縦方向に延びる辺に沿ってデータ線２３が設けられている。図４では、データ線２３の輪郭を２点鎖線で示している。
また、画素電極２１の紙面横方向に延びる辺に沿って走査線２４および容量線２６が設けられている。図４では、走査線２４および容量線２６ともに輪郭を実線で示している。
【００２５】
本実施の形態においては、ポリシリコン膜からなる半導体層２８（図４では、その輪郭を１点鎖線で示している）は、データ線２３と走査線２４の交差点の近傍でＵ字状に形成され、そのＵ字状部２８ａの一端が隣接するデータ線２３の方向（紙面右方向）および当該データ線２３に沿う方向（紙面上方向）に長く延びている。この半導体層２８のＵ字状部２８ａの両端には、コンタクトホール２９，３０が形成されている。ここでは、一方のコンタクトホール２９は、データ線２３と半導体層２８のソース領域とを電気的に接続するソースコンタクトホールとされており、他方のコンタクトホール３０はドレイン電極３１（輪郭を２点鎖線で示す）と半導体層２８のドレイン領域とを電気的に接続するドレインコンタクトホールとされている。そして、このドレイン電極３１上のドレインコンタクトホール３０が設けられた側と反対側の端部には、ドレイン電極３１と画素電極２１とを電気的に接続するための画素コンタクトホール３２が形成されている。
【００２６】
本実施の形態においては、ＴＦＴ２２はｎチャネル型ＴＦＴである。このＴＦＴ２２は、半導体層２８のＵ字状部２８ａが走査線２４と交差しており、半導体層２８と走査線２４が２回交差する構成になっているため、１つの半導体層上に２つのゲートが形成されたＴＦＴ、いわゆるデュアルゲート型ＴＦＴになっている。また、容量線２６は走査線２４に沿って紙面横方向に配列されている画素を貫くように延びるとともに、分岐した一部２６ａがデータ線２３に沿って紙面縦方向に延びる構成になっている。そして、ともにデータ線２３に沿って長く延びる半導体層２８と容量線２６とにより蓄積容量部２５が構成されている。
【００２７】
本実施の形態においては、蓄積容量部２５はｎ型の半導体層を一対の電極層で挟持した積層構造を有しており、容量線２６と平面的に重なる蓄積容量部２５の半導体層２８中に不純物イオンであるリン（Ｐ）イオンがドープされたことによりｎ型の半導体層とされている。
【００２８】
次に、本実施の形態の液晶装置の断面構造について図５及び図６について説明する。
図５に示すように、この液晶装置のＴＦＴ２２及び蓄積容量部２５においては、一対の透明基板４３，４４が対向配置されており、その一方の透明基板４３を含むＴＦＴアレイ基板２と、これに対向配置される他方の透明基板４４を含む対向基板１１とを備え、これら基板２，１１間に液晶４６が挟持されている。透明基板４３，４４は、例えばガラス基板や石英基板等、可視光に対して透光性を有する基板により構成されている。
【００２９】
図５の左側に示すＴＦＴ２２においては、ＴＦＴアレイ基板２を構成する透明基板４３上にシリコン酸化膜等からなる下地絶縁膜４７が設けられ、この下地絶縁膜４７上には例えば膜厚が５０ｎｍ程度のポリシリコン膜からなる半導体層２８が設けられ、この半導体層２８を覆うように膜厚が５０〜１５０ｎｍ程度のシリコン酸化膜等からなるゲート絶縁膜をなす絶縁薄膜４８（誘電体層）が全面に形成されている。そして、前記下地絶縁膜４７上には、各画素電極２１をスイッチング制御するＴＦＴ２２が設けられ、ＴＦＴ２２は、ゲート電極となるＴａ（タンタル）等の金属からなる走査線２４、当該走査線２４からの電界によりチャネルが形成される半導体層２８のチャネル領域４９、走査線２４と半導体層２８とを絶縁するゲート絶縁膜をなす絶縁薄膜４８、ソース電極となるアルミニウム等の金属からなるデータ線２３、半導体層２８のソース領域５０およびドレイン領域５１を備えている。
【００３０】
また、走査線２４上、絶縁薄膜４８上を含むＴＦＴアレイ基板２上には、ソース領域５０へ通じるソースコンタクトホール２９、ドレイン領域５１へ通じるドレインコンタクトホール３０（図５には図示せず）が各々形成された第１層間絶縁膜５２が形成されている。つまり、データ線２３は、絶縁薄膜４８及び第１層間絶縁膜５２を貫通するソースコンタクトホール２９を介してソース領域５０に電気的に接続されている。
【００３１】
さらに、図５の右側に示すように、第１層間絶縁膜５２上にはデータ線２３と同一層の金属からなるドレイン電極３１が形成され、ドレイン電極３１へ通じる画素コンタクトホール３２が形成された第２層間絶縁膜５３が形成されている。つまり、ドレイン領域５１はドレイン電極３１を介して画素電極２１と電気的に接続されている。なお、図３には図示していないが、半導体層２８のドレイン領域５１とドレイン電極３１とは、第１層間絶縁膜５２に形成されたドレインコンタクトホール３０を介して電気的に接続されている。
【００３２】
一方、図５の右側に示す蓄積容量部２５においては、ＴＦＴアレイ基板２を構成する透明基板４３上にシリコン酸化膜等からなる下地絶縁膜４７が設けられ、下地絶縁膜４７上にはＴＦＴ２２の半導体層２８と一体に形成されリン（Ｐ）がドープされたｎ型の半導体層２８が設けられ、この半導体層２８を覆うように絶縁薄膜４８が全面に形成されている。絶縁薄膜４８上に、走査線２４と同一層の金属からなる容量線２６が形成され、容量線２６を覆うように第１層間絶縁膜５２が全面に形成され、半導体層２８の上方かつ第１層間絶縁膜５２上にはドレイン電極３１が形成され、ドレイン電極３１を覆うように第２層間絶縁膜５３が全面に形成されている。
【００３３】
そして、この第２層間絶縁膜５３を貫通してドレイン電極３１表面に達する画素コンタクトホール３２が設けられ、この第２層間絶縁膜５３上には画素コンタクトホール３２の部分でドレイン電極３１に電気的に接続されるＩＴＯ等の透明導電膜からなる画素電極２１が設けられている。なお、この第２層間絶縁膜５３はＴＦＴアレイ基板２上を平坦化するための膜として用いられるものであり、例えば平坦性の高い樹脂の一種であるアクリル樹脂が２μｍ程度の膜厚になるように塗布され、その後硬化されることで形成される。
【００３４】
他方、対向基板１１の要部を構成する透明基板４４上には、例えば、クロム（Ｃｒ）等の金属膜、樹脂ブラックレジスト等からなる第１遮光膜５４（ブラックマトリクス）が格子状に形成され、第１遮光膜５４間にはＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に対応するカラーフィルター層５５が形成されている。そして、このカラーフィルター層５５を覆うようにオーバーコート膜５６が形成され、オーバーコート膜５６上には、画素電極２１と同様、ＩＴＯ（Indium Tin Oxide）等の透明導電膜からなる対向電極５７が全面に形成されている。なお、ＴＦＴアレイ基板２の液晶４６に接する面にはポリイミド等からなる配向膜５８が、対向基板１１の液晶４６に接する面には配向膜５８と同一の材料等からなる配向膜５９がそれぞれ設けられている。
【００３５】
さらに、図６に示す薄膜容量素子９においては、ＴＦＴアレイ基板２を構成する透明基板４３上にシリコン酸化膜等からなる下地絶縁膜４７が設けられ、下地絶縁膜４７上にはＴＦＴ２２の半導体層２８と一体に形成されリン（Ｐ）がドープされたポリシリコンからなるｎ型の半導体層２８が設けられ、この半導体層２８を覆うようにシリコン酸化膜、シリコン窒化膜等からなる絶縁薄膜４８（誘電体膜）が全面に形成されている。絶縁薄膜４８上に、ゲート電極となる走査線２４と同一層の金属からなる容量線２６が形成され、容量線２６を覆うように層間絶縁膜５２が全面に形成され、この層間絶縁膜５２を貫通して容量線２６表面に達するコンタクトホール６０が形成され、この層間絶縁膜５２上にはコンタクトホール６０の部分で容量線２６に電気的に接続されデータ線２３及びドレイン電極３１と同一層の金属からなる配線６１が形成されている。そして、ｎ型の半導体層２８はコンタクトホールを介して配線層６１と電気的に接続してグランド（ＧＮＤ）電位に固定されている。
【００３６】
本実施の形態の液晶装置においては、蓄積容量部２５を、誘電体層である絶縁薄膜４８を下部電極層であるｎ型の半導体層２８と上部電極層である容量線２６により挟持した多層構造としたので、小型化・薄厚化することで容量が増加し、容量線２６の電位を下げても所望の蓄積容量を得ることができる。その結果、絶縁薄膜４８に実効的に印加される電圧を下げることができ、絶縁薄膜４８の欠陥等に起因する絶縁不良の発生確率を下げることができ、製品の歩留まりの向上を図ることができる。また、絶縁薄膜４８への実効印加電圧を下げることで絶縁薄膜４８の経時劣化を抑制することができ、蓄積容量の信頼性を向上させることができる。
【００３７】
また、薄膜容量素子９を、誘電体層である絶縁薄膜４８を、下部電極層であるｎ型の半導体層２８（ＧＮＤ電位）と上部電極層である容量線２６により挟持した多層構造としたので、外部回路接続端子７に外部信号回路から信号が入力した場合、この信号に重畳されたノイズを薄膜容量素子９により吸収し、ノイズのレベルを低下させることができ、ノイズに起因する誤動作を減少させることができ、液晶装置の動作の信頼性を向上させることができる。
また、薄膜化することで全体形状を小さくすることができ、より小型化、省スペース化を図ることができる。
【００３８】
また、薄膜を用いた積層構造としたので、容量のバラツキを小さくすることができ、ノイズの遮断性能のバラツキを小さくすることができる。
なお、絶縁薄膜４８を、シリコン酸化膜及びシリコン窒化膜を積層した２層構造、シリコン酸化膜を一対のシリコン窒化膜で挟持した３層構造、あるいはシリコン酸化膜とシリコン窒化膜を交互に積層した複数層構造等の誘電体多層膜としてもよい。この場合、シリコン酸化膜より誘電率の高いシリコン窒化膜を用いた多層構造としたので、容量を大きくすることができ、ノイズをより効果的に低減することができる。したがって、液晶装置の動作の信頼性をさらに向上させることができる。
【００３９】
［液晶装置の製造プロセス］
次に、上記構成の液晶装置の製造プロセスについて図７及び図８を用いて説明する。
図７は、特に、ＴＦＴアレイ基板２の製造プロセスの前工程を示す工程断面図、図８は、同製造プロセスの後工程を示す工程断面図である。
まず、図７（１）に示すように、化学気相反応法（ＣＶＤ法）等を用いて、ガラス基板、石英基板等の透明基板４３上に下地絶縁膜４７を形成する。ここで、この下地絶縁膜４７がシリコン酸化膜（ＳｉＯ₂）１層の場合には、プラズマＣＶＤ法（マイクロ波プラズマＣＶＤ法、光ＣＶＤ法等）あるいは通常のＣＶＤ法等を用いてＳｉＯ₂を堆積することで成膜がなされるが、この下地絶縁膜４７がシリコン酸化膜／シリコン窒化膜（ＳｉＯ₂／Ｓｉ₃Ｎ₄）の２層の場合には、プラズマＣＶＤ法あるいは通常のＣＶＤ法等を用いてＳｉＯ₂を堆積した後、プラズマＣＶＤ法等を用いてＳｉ３Ｎ４を堆積することで成膜がなされる。
【００４０】
次に、プラズマＣＶＤ法等を用いて下地絶縁膜４７の上にアモルファスシリコン層（amorphous silicon）を形成する。その後、レーザアニール法または急速加熱法等を用いてアモルファスシリコン層に加熱処理を施すことにより、その結晶粒を成長させ、例えば膜厚が５０ｎｍ程度の結晶性のポリシリコン層７０を形成する。なお、ポリシリコン層７０は、減圧ＣＶＤ法等を用いて下地絶縁膜４７上に直接形成してもよい。
【００４１】
次に、図７（２）に示すように、フォトリソグラフィ法を用いて、前記ポリシリコン層７０を上述した半導体層２８のパターンとなるようにパターニングする。
次に、ＴＥＯＳ−ＣＶＤ法、プラズマＣＶＤ法、熱酸化法等を用いて、パターニングされたポリシリコン層７０の表面に、例えば膜厚が５０〜１５０ｎｍ程度のゲート絶縁膜となる絶縁薄膜４８を形成する。なお、熱酸化法を用いて絶縁薄膜４８を形成する際には、アモルファスシリコン層の結晶化も同時に行うことで、このアモルファスシリコン層をポリシリコン層７０とすることができる。
【００４２】
ここで、絶縁薄膜４８がシリコン酸化膜１層の場合、プラズマＣＶＤ法あるいは通常のＣＶＤ法等を用いて形成する。また、シリコン窒化膜１層の場合、プラズマＣＶＤ法等を用いて形成する。さらに、シリコン酸化膜及びシリコン窒化膜を積層した２層構造、シリコン酸化膜を一対のシリコン窒化膜で挟持した３層構造、あるいはシリコン酸化膜とシリコン窒化膜を交互に積層した複数層構造等の誘電体多層膜の場合も、上述した方法により各層を順次形成すればよい。
【００４３】
次に、図７（３）に示すように、蓄積容量部２５及び薄膜容量素子９各々の半導体層２８の容量領域となる部分以外を覆うようにレジストパターン７１を形成し、蓄積容量部２５及び薄膜容量素子９の半導体層２８の容量領域を低抵抗化するために、絶縁薄膜４８を通して蓄積容量部２５及び薄膜容量素子９の半導体層２８の容量領域に、ｎ型のドーパントであるリン（３１Ｐ）イオンをイオン注入する。この際のイオン注入条件としては、加速エネルギーを１０〜８０ｋｅＶ、イオンドーズ量を５×１０¹⁴〜５×１０¹⁵ｉｏｎｓ／ｃｍ²とすればよい。なお、半導体層２８上に絶縁薄膜４８を形成する前に、例えばリン（３１Ｐ）イオン（ｎ型）を１０〜３０ｋｅＶで半導体層２８中に直接イオン注入しても同様の効果を得ることができる。
この結果、蓄積容量部２５及び薄膜容量素子９各々の半導体層２８は、不純物濃度が約１×１０¹⁹〜５×１０²⁰ｃｍ^-3のｎ型の半導体層となる。
【００４４】
次に、図８（１）に示すように、レジストパターン７１を剥離した後、絶縁薄膜４８の表面に、厚さが約２００〜約６００ｎｍ（約２０００〜約６０００オングストローム）のＴａ、Ｃｒ、Ａｌ等の金属層からなるＴＦＴ２２の走査線２４、及び蓄積容量部２５及び薄膜容量素子９各々の容量線２６を形成する。この走査線２４および容量線２６の形成は、絶縁薄膜４８の表面に、例えばスパッタリングあるいは真空蒸着によりＴａ、Ｃｒ、Ａｌ等の金属を成膜し、その後、フォトリソグラフィ法を用いて、当該走査線２４および容量線２６等のパターンになるようにパターニングする。
【００４５】
そして、当該走査線２４および容量線２６を形成した後、図示されていないがＰ型領域を覆うようにレジストパターン７２を形成し、次いで、リン（３１Ｐ）イオンを注入する。この時のイオン注入条件は、例えば３１Ｐのイオンドーズ量が５×１０¹⁴〜５×１０¹⁵ｉｏｎｓ／ｃｍ²程度であり、加速エネルギーは８０ｋｅＶ程度である。
以上の工程により、走査線２４をマスクとして、ＴＦＴ２２の半導体層２８にソース領域５０およびドレイン領域５１が形成される。なお、半導体層２８のうち走査線２４に覆われていた領域はイオン注入がなされないので、ノンドープ領域となり、この領域はチャネル領域４９とされる。
【００４６】
次に、図８（２）に示すように、レジストパターン７２を剥離した後、ＴＦＴ２２、蓄積容量部２５及び薄膜容量素子９を覆うように（第１）層間絶縁膜５２を積層し、その後、ＴＦＴ２２のソースコンタクトホール２９及びドレインコンタクトホール３０、及び薄膜容量素子９のコンタクトホール６０となる位置を開口し、その後、例えばスパッタリングあるいは真空蒸着によりＡｌ等の金属を成膜し、その後フォトリソグラフィ法を用いて、当該データ線２３、ドレイン電極３１及び配線６１等のパターンになるようにパターニングする。
【００４７】
その後、ＴＦＴ２２及び蓄積容量部２５に第２層間絶縁膜５３を積層し、画素コンタクトホール３２となる位置を開口し、その上の所定の領域に膜厚が約５０〜２００ｎｍ程度のＩＴＯ等の透明導電性薄膜からなる画素電極２１を形成する。最後に、ＴＦＴ２２及び蓄積容量部２５の全面に配向膜を形成する。
以上の工程により、本実施の形態のＴＦＴアレイ基板２が完成する。
【００４８】
ここでは、図５に示した対向基板１１については工程図の例示を省略しているが、まず、ガラス基板等の透明基板４４を用意し、この透明基板４４上に第１遮光膜５４および額縁としての第２遮光膜を、例えばＣｒ（クロム）等の金属をスパッタリングした後、フォトリソグラフィー工程、エッチング工程を経て形成する。なお、これら遮光膜は、Ｃｒ、Ｎｉ（ニッケル）、Ａｌ等の金属材料の他、Ｃ（カーボン）やＴｉ（チタン）をフォトレジストに分散した樹脂ブラック等の複合材料により形成してもよい。
【００４９】
その後、カラーフィルター層５５、オーバーコート膜５６を順次形成した後、対向基板１１の全面にスパッタリング等により、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積することにより対向電極５７を形成する。さらに、対向電極５７の全面に配向膜５９を形成する。
最後に、上述のように各層が形成されたＴＦＴアレイ基板２と対向基板１１とを対向させて配置し、セル厚が例えば４μｍ程度になるようにシール材により貼り合わせ、空パネルを作製する。次いで、この空パネル内に液晶４６を封入すれば、本実施の形態の液晶装置が完成する。
【００５０】
本実施の形態の液晶装置の製造方法によれば、透明基板４３上に、半導体層２８、絶縁薄膜４８、及び走査線２４及び容量線２６を順次形成することにより、ＴＦＴ２２、蓄積容量部２５及び薄膜容量素子９を同時に形成するので、薄膜容量素子９を形成するための工程を別途設ける必要が無く、製造工程を簡略化することができ、製造コストを低減することができる。
これにより、ノイズに起因する誤動作が無く、したがって動作の信頼性が高く、小型化、省スペース化を図ることができ、しかも安価なＴＦＴアレイ基板２を容易に実現することができる。
【００５１】
［電子機器］
本発明により得られた電気光学装置の一例の液晶装置を使用した電子機器について説明する。
本発明により得られた電気光学装置の一例の液晶装置を表示装置として使用した電子機器の例を図９〜図１１に示す。
図９は、携帯電話の一例を示した斜視図である。
図９において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶装置を用いた液晶表示部を示している。
【００５２】
図１０は、腕時計型電子機器の一例を示した斜視図である。
図１０において、符号１１００は時計本体を示し、符号１１０１は上記の液晶装置を用いた液晶表示部を示している。
図１１は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。
図１１において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は情報処理装置本体、符号１２０６は上記の液晶装置を用いた液晶表示部を示している。
図９から図１１に示す電子機器は、上記の液晶装置を用いた液晶表示部を備えたものであるので、外部回路からのノイズを効果的に低減することで、信頼性に優れた電子機器を実現することができる。
【００５３】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態ではスイッチング素子としてのＴＦＴ２２、蓄積容量部２５及び薄膜容量素子９の半導体層２８をｎチャネル型としたが、これらの導電型はｐチャネル型であってもよい。また、液晶装置を構成する各種膜の材料、膜厚、寸法、製造条件等の具体的な記載に関しては、上記実施の形態に限ることなく、適宜設計変更が可能である。
【００５４】
【発明の効果】
以上、詳細に説明したように、本発明によれば、アクティブマトリクス基板の外部回路接続端子に、誘電体層を一対の電極層で挟持してなる薄膜容量素子を設けたので、前記外部回路接続端子に外部信号回路から信号が入力した場合、この信号に重畳されたノイズが前記薄膜容量素子により吸収され、このノイズが低減された信号がアクティブマトリクス基板内の内部回路に入力することとなり、ノイズに起因する誤動作が減少し、アクティブマトリクス基板の動作の信頼性を向上させることができる。
【００５５】
また、誘電体層の膜厚を薄くすることができるので、それに応じて容量を増加させることができ、ノイズの遮断性能を向上させることができる。また、容量素子を薄膜化することで全体形状を小さくすることができ、より小型化、省スペース化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の液晶装置の全体構成を示す平面図である。
【図２】図１のＡ領域の拡大平面図である。
【図３】本発明の一実施の形態である液晶装置の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路図である。
【図４】同、液晶装置の画素構成を示す拡大平面図である。
【図５】図４のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面図である。
【図６】図２のＣ−Ｃ’線に沿う断面図である。
【図７】ＴＦＴアレイ基板の製造プロセスの前工程を説明するための工程断面図である。
【図８】ＴＦＴアレイ基板の製造プロセスの後工程を説明するための工程断面図である。
【図９】本発明の液晶装置を備えた電子機器の一例を示す斜視図である。
【図１０】電子機器の他の例を示す斜視図である。
【図１１】電子機器のさらに他の例を示す斜視図である。
【符号の説明】
１液晶装置
２薄膜トランジスタ（ＴＦＴ）アレイ基板（アクティブマトリクス基板）
７外部回路接続端子
８配線
９薄膜容量素子
１０配線
１１対向基板
２１画素電極
２２ＴＦＴ
２３データ線
２４走査線
２５蓄積容量部
２６容量線
２８半導体層
３１ドレイン電極
４３，４４透明基板
４６液晶
４８絶縁薄膜（誘電体層）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix substrate, a manufacturing method thereof, a liquid crystal device, and an electronic device, and more particularly, a noise filter provided between a plurality of scanning lines, a plurality of data lines, and a plurality of external circuit connection terminals in the liquid crystal device. The present invention relates to the structure of the element.
[0002]
[Prior art]
As a device capable of high-resolution and fine matrix display, there is an active matrix liquid crystal display device.
This active matrix driving method includes a switching method using a three-terminal element such as a thin film transistor (hereinafter also referred to as TFT) or a MOSFET (Metal Oxide Semiconductor Field Emmition Transistor), a PIN diode or a TFD (Thin Film). There is a method of switching using a two-terminal nonlinear element such as a diode element.
For example, a liquid crystal display device using a TFT as a switching element is formed by forming pixel electrodes and TFTs in a matrix on a glass substrate, and switching the pixel electrodes with the TFT. A TFT array substrate is configured by arranging a large number of scanning lines and data lines in a grid pattern and forming a large number of TFTs corresponding to these intersections.
[0003]
In each TFT, the gate electrode is connected to the scanning line, the source region of the semiconductor layer is connected to the data line, and the drain region of the semiconductor layer is connected to the pixel electrode. When a scanning signal is supplied to the gate electrode of the TFT through the scanning line, the channel region between the source region and the drain region of the TFT is inverted to turn on the TFT, and the semiconductor layer is connected to the semiconductor layer through the data line. An image signal supplied to the source region is supplied to the pixel electrode through the channel region.
In such a liquid crystal display device, each of the plurality of scanning lines and the plurality of data lines is electrically connected to an external circuit such as a printed circuit board via an external circuit connection terminal connected thereto. A noise filter element such as a noise removing filter capacitor, which is an external component, is provided between each of the scanning lines and data lines and the external circuit connection terminal in order to reduce noise intrusion from the external circuit. Yes.
[0004]
[Problems to be solved by the invention]
However, in a conventional liquid crystal device using a noise filter element, the noise filter element, which is an external component, is attached to the wiring between the scanning line and the data line and the external circuit connection terminal. In this case, the size of the noise filter element must be increased, and it is difficult to further reduce the size and space of the noise filter element.
In addition, since the noise filter element is connected to the wiring, there is a risk of connection failure or disconnection in the connection part, resulting in a decrease in noise blocking performance, a decrease in product yield, There is a risk that problems such as deterioration in reliability occur due to deterioration of the connection portion over time.
Further, in the production line of the liquid crystal device, a process of attaching a noise filter element to the wiring between the scanning line and the data line and the external circuit connection terminal is necessary, which is a cause of increasing the production cost.
[0005]
The present invention has been made in order to solve the above-described problems, and the noise from the external circuit is effectively cut off, so that the operation is highly reliable, miniaturization, space saving, product It is an object of the present invention to provide an active matrix substrate, a manufacturing method thereof, a liquid crystal device, and an electronic device that can be reduced in price without causing a decrease in yield and reliability.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, an active matrix substrate of the present invention includes a plurality of scanning lines and a plurality of data lines provided on the substrate so as to cross each other, and the plurality of scanning lines and the plurality of data lines. An external circuit connection terminal for supplying a signal to at least one, a scanning line driving circuit, a data line driving circuit, and a plurality of pixel electrodes arranged in a matrix corresponding to the intersection of the scanning line and the data line; An active matrix substrate having a plurality of thin film transistors serving as switching elements of the pixel electrodes and a plurality of storage capacitors, and connecting each of the scanning line driving circuit and the data line driving circuit to the external circuit connection terminal A dielectric layer that is the same layer as the gate insulating film of the thin film transistor, a semiconductor layer that is the same layer as the semiconductor layer of the thin film transistor, A thin film capacitive element sandwiched between the gate electrode of the film transistor and a capacitive line in the same layer is provided, and the capacitive line constituting the thin film capacitive element is electrically connected to the wiring through a contact hole. The semiconductor layer constituting the thin film capacitor is fixed to a ground potential.
[0007]
In the case of a conventional active matrix substrate, a noise filter element, which is an external component, is attached to the wiring between the scanning line and the data line and the external circuit connection terminal, so that the noise filter element is reduced in size and space. As a result, it is difficult to cope with downsizing of the apparatus.
Further, since the noise filter element is connected to the wiring, there is a risk that connection failure, disconnection, or the like may occur, and as a result, there is a possibility that the yield of the product is lowered or the reliability is lowered.
[0008]
On the other hand, in the active matrix substrate of the present invention, the external circuit connection terminal is provided with a thin film capacitor element having a laminated structure in which a dielectric layer is sandwiched between a pair of electrode layers, so that an external signal is connected to the external circuit connection terminal. When a signal is input from the circuit, the noise superimposed on this signal is absorbed by the thin film capacitive element, and the noise level is lowered. Since the noise-reduced signal is input to the internal circuit in the active matrix substrate, malfunction due to noise is reduced, and the operation reliability of the active matrix substrate is improved.
[0009]
Further, since the capacitor element is a thin film capacitor element having a laminated structure, the thickness of the dielectric layer is reduced, the capacity is increased accordingly, and the noise blocking performance is improved. In addition, by reducing the thickness of the capacitor element, the overall shape can be reduced, and further downsizing and space saving can be achieved.
In addition, since the capacitor element is a thin film capacitor element having a laminated structure, variation in characteristics (capacitance) is reduced as compared with a conventional noise filter element or the like, and variation in noise blocking performance is reduced.
[0010]
In the active matrix substrate of the present invention, the dielectric layer may be configured by laminating a plurality of types of dielectric layers. With such a configuration, the capacitance of the thin film capacitor can be increased, noise from an external circuit is effectively cut off, and the operation reliability of the active matrix substrate is increased.
[0011]
The dielectric layer may be a dielectric film made of one kind selected from silicon oxide and silicon nitride, or a dielectric multilayer film made by laminating the two kinds in multiple layers.
It is preferable to use silicon oxide or silicon nitride having a dielectric constant larger than that of the silicon oxide as the material constituting the dielectric layer because the dielectric constant of the dielectric layer increases and the capacitance of the thin film capacitor increases.
[0012]
Furthermore, if the dielectric layer is made of a dielectric multilayer film, that is, a silicon oxide and a silicon nitride layer to form a multilayer structure such as a two-layer structure or a three-layer structure, the leakage current of the dielectric layer can be reduced. This is more preferable because the reliability is further increased.
The capacitance of each of the plurality of thin film capacitive elements may be set corresponding to the scanning line or the data line to which the thin film capacitive element is connected.
The thin film capacitor may be connected in parallel with the storage capacitor, a capacitor provided in the thin film transistor, and a capacitor provided in the pixel electrode.
[0013]
The method for manufacturing an active matrix substrate according to the present invention supplies a signal to a plurality of scanning lines and a plurality of data lines provided on the substrate so as to intersect with each other, and to at least one of the plurality of scanning lines and the plurality of data lines. An external circuit connection terminal, a scanning line driving circuit, a data line driving circuit, a plurality of pixel electrodes arranged in a matrix corresponding to intersections of the scanning lines and the data lines, and switching elements for the pixel electrodes A method of manufacturing an active matrix substrate having a plurality of thin film transistors and a plurality of storage capacitors, wherein at the same time the storage capacitors are formed, each of the scanning line driving circuit and the data line driving circuit is connected to the external circuit. A dielectric layer that is the same layer as the gate insulating film of the thin film transistor is connected to the wiring connecting the terminal, and the semiconductor layer of the thin film transistor The semiconductor layer is sandwiched between a semiconductor layer of the same layer and a capacitor line of the same layer as the gate electrode of the thin film transistor, and the capacitor line is electrically connected to the wiring through a contact hole, and the semiconductor layer is grounded A thin film capacitor element fixed at a potential is formed.
[0014]
According to the method for manufacturing an active matrix substrate of the present invention, a dielectric layer having substantially the same structure as the storage capacitor is sandwiched between the pair of electrode layers at the external circuit connection terminal substantially simultaneously with the formation of the storage capacitor in the pixel. Since the thin film capacitor is formed, an active matrix substrate that is free from malfunction due to noise, has high operation reliability, can be reduced in size and space, and can reduce manufacturing costs. It can be easily realized.
The thin film capacitor may be formed simultaneously with the formation of the thin film transistor by the step of forming the thin film transistor. Thereby, it is possible to realize an active matrix substrate with higher operation reliability and capable of further reducing the manufacturing cost.
[0015]
The electro-optical device of the present invention is characterized in that an electro-optical material is sandwiched between the active matrix substrate of the present invention and a counter substrate.
According to this, it is possible to realize an electro-optical device that has high operation reliability and can be reduced in size and space.
[0016]
An electronic apparatus according to the present invention includes the electro-optical device according to the present invention.
According to this, it is possible to realize an electronic device having a display unit that is highly reliable in operation and that can be reduced in size and space.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
FIG. 1 is a plan view showing an overall configuration of a liquid crystal device which is an example of the electro-optical device of the present embodiment. FIG. 2 is an enlarged plan view of a region A in FIG. FIG. 3 is an equivalent circuit of various elements and wirings in a plurality of pixels constituting the image display area. FIG. 4 is a plan view of a plurality of adjacent pixel groups on a TFT array substrate (active matrix substrate) on which data lines, scanning lines, pixel electrodes and the like are formed. 5 is a cross-sectional view taken along line AA ′ in FIG. 4 showing the storage capacitor portion on the right side, and a cross-sectional view taken along line BB ′ in FIG. 4 showing the TFT portion on the left side. 6 is a cross-sectional view taken along the line CC ′ of FIG. 2 showing the thin film capacitor. FIG. 7 is a process cross-sectional view for explaining a pre-process of the manufacturing process of the TFT array substrate. FIG. 8 is a process cross-sectional view for explaining a subsequent process of the manufacturing process of the TFT array substrate.
In FIGS. 5 and 6, the scale of each layer and each member is different in order to make each layer and each member recognizable on the drawing.
[0018]
[Overall configuration of liquid crystal device]
First, the overall structure of the liquid crystal device of this embodiment will be described with reference to FIGS.
1 and 2, a sealing material 3 is provided along the edge of the TFT array substrate 2 which is a main component of the liquid crystal device 1, and the inside of the sealing material 3 is an image display region. It has become. A second light shielding film 4 serving as a frame is provided in parallel with the inside of the sealing material 3. A data line driving circuit 5 is provided along one side of the TFT array substrate 2 in a region outside the sealing material 3, and a scanning line driving circuit 6 is provided along two sides adjacent to the one side. The data line driving circuit 5 and the scanning line driving circuit 6 are electrically connected to an external circuit connection terminal 7 provided along one side of the TFT array substrate 2 via a wiring 8. Each wiring 8 is provided with a thin film capacitor element 9 for reducing noise superimposed on a signal input from the external circuit to the external circuit connection terminal 7.
[0019]
Needless to say, if the delay of the scanning signal supplied to the scanning line is not a problem, the scanning line driving circuit 6 may be provided on only one side. The data line driving circuit 5 may be arranged on both sides along the side of the image display area. For example, the odd-numbered data lines are supplied with image signals from the data line driving circuit 5 arranged along one side of the image display area, and the even-numbered data lines are provided on the opposite side of the image display area. An image signal may be supplied from the data line driving circuit 5 arranged along the line. If the data lines are driven in a comb-like shape in this way, the area occupied by the data line driving circuit 5 can be expanded, so that a complicated circuit can be configured.
[0020]
Furthermore, a plurality of wirings 10 are provided on the remaining side of the TFT array substrate 2 to connect between the scanning line driving circuits 6 provided on both sides of the image display area. In addition, a conductive material 12 for providing electrical conduction between the TFT array substrate 2 and the counter substrate 11 is provided in at least one corner of the counter substrate 11. A counter substrate 11 having substantially the same outline as that of the sealing material 3 is fixed to the TFT array substrate 2 by the sealing material 3.
[0021]
[Configuration of main part of liquid crystal device]
Next, an image display area which is a main part of the liquid crystal device of this embodiment will be described with reference to FIGS.
In FIG. 3, a plurality of pixels formed in a matrix form constituting an image display region has a pixel electrode 21 and a plurality of TFTs 22 for controlling the pixel electrode 21 formed in a matrix form, and supplies an image signal. The data line 23 is electrically connected to the source region of the TFT 22. The image signals S1, S2,..., Sn to be written to the data lines 23 may be supplied line-sequentially in this order, or may be supplied for each group to a plurality of adjacent data lines 23. Also good.
[0022]
Further, the scanning line 24 is electrically connected to the gate electrode of the TFT 22, and the scanning signals G1, G2,..., Gm are applied to the scanning line 24 in a pulse-sequential manner in this order at a predetermined timing. It is configured as follows. The pixel electrode 21 is electrically connected to the drain region of the TFT 22, and the image signal S1, S2,..., Sn supplied from the data line 23 is closed by closing the switch of the TFT 22 as a switching element for a certain period. Is written at a predetermined timing.
[0023]
Image signals S1, S2,..., Sn written to the liquid crystal via the pixel electrode 21 are held for a certain period with a counter electrode (described later) formed on a counter substrate (described later). The Here, in order to prevent the held image signal from leaking, the storage capacitor unit 25 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 21 and the counter electrode.
Reference numeral 26 denotes a capacitor line corresponding to the gate line of a MOS transistor that forms a storage capacitor. By this storage capacitor, the voltage of the pixel electrode 21 is held for a time that is three orders of magnitude longer than the time when the source voltage is applied. Thereby, the holding characteristics of the pixel electrode 21 are further improved, and a liquid crystal device with a high contrast ratio can be realized.
[0024]
As shown in FIG. 4, a plurality of pixel electrodes made of a transparent conductive film such as indium tin oxide (hereinafter abbreviated as ITO) are formed on a TFT array substrate 2 that forms one substrate of a liquid crystal device. 21 are arranged in a matrix. In FIG. 4, the outline of the pixel electrode 21 is indicated by a broken line.
A data line 23 is provided along a side of the pixel electrode 21 extending in the vertical direction on the paper surface. In FIG. 4, the outline of the data line 23 is indicated by a two-dot chain line.
A scanning line 24 and a capacitor line 26 are provided along the side of the pixel electrode 21 extending in the horizontal direction of the drawing. In FIG. 4, the outlines of the scanning lines 24 and the capacitor lines 26 are indicated by solid lines.
[0025]
In the present embodiment, the semiconductor layer 28 made of a polysilicon film (the outline of which is shown by a one-dot chain line in FIG. 4) is formed in a U-shape near the intersection of the data line 23 and the scanning line 24. Then, one end of the U-shaped portion 28a extends long in the direction of the adjacent data line 23 (right direction on the paper surface) and the direction along the data line 23 (upward direction on the paper surface). Contact holes 29 and 30 are formed at both ends of the U-shaped portion 28 a of the semiconductor layer 28. Here, one contact hole 29 is a source contact hole that electrically connects the data line 23 and the source region of the semiconductor layer 28, and the other contact hole 30 is a drain electrode 31 (the outline is a two-dot chain line). And a drain contact hole for electrically connecting the drain region of the semiconductor layer 28. A pixel contact hole 32 for electrically connecting the drain electrode 31 and the pixel electrode 21 is formed at the end of the drain electrode 31 opposite to the side where the drain contact hole 30 is provided. Yes.
[0026]
In the present embodiment, the TFT 22 is an n-channel TFT. In the TFT 22, the U-shaped portion 28 a of the semiconductor layer 28 intersects the scanning line 24, and the semiconductor layer 28 and the scanning line 24 intersect twice, so that two TFTs are formed on one semiconductor layer. This is a TFT with a gate formed, a so-called dual gate TFT. The capacitor line 26 extends along the scanning line 24 so as to pass through pixels arranged in the horizontal direction on the paper surface, and a branched portion 26a extends along the data line 23 in the vertical direction on the paper surface. . The storage capacitor portion 25 is configured by the semiconductor layer 28 and the capacitor line 26 that both extend along the data line 23.
[0027]
In the present embodiment, the storage capacitor section 25 has a stacked structure in which an n-type semiconductor layer is sandwiched between a pair of electrode layers, and the storage capacitor section 25 overlaps the capacitor line 26 in the semiconductor layer 28 in a plane. The n-type semiconductor layer is formed by doping phosphorus (P) ions which are impurity ions.
[0028]
Next, a cross-sectional structure of the liquid crystal device of this embodiment will be described with reference to FIGS.
As shown in FIG. 5, in the TFT 22 and the storage capacitor portion 25 of this liquid crystal device, a pair of transparent substrates 43 and 44 are disposed to face each other, and the TFT array substrate 2 including one of the transparent substrates 43 and And a counter substrate 11 including the other transparent substrate 44 disposed to face each other, and a liquid crystal 46 is sandwiched between the substrates 2 and 11. The transparent substrates 43 and 44 are made of a substrate having a light-transmitting property with respect to visible light, such as a glass substrate or a quartz substrate.
[0029]
In the TFT 22 shown on the left side of FIG. 5, a base insulating film 47 made of a silicon oxide film or the like is provided on the transparent substrate 43 constituting the TFT array substrate 2, and the film thickness is, for example, about 50 nm on the base insulating film 47. A semiconductor layer 28 made of a polysilicon film is provided, and an insulating thin film 48 (dielectric layer) that forms a gate insulating film made of a silicon oxide film having a film thickness of about 50 to 150 nm so as to cover the semiconductor layer 28 is formed on the entire surface. Is formed. On the base insulating film 47, a TFT 22 for switching control of each pixel electrode 21 is provided. The TFT 22 includes a scanning line 24 made of a metal such as Ta (tantalum) serving as a gate electrode, A channel region 49 of the semiconductor layer 28 in which a channel is formed by an electric field, an insulating thin film 48 that forms a gate insulating film that insulates the scanning line 24 and the semiconductor layer 28, a data line 23 made of a metal such as aluminum as a source electrode, a semiconductor A source region 50 and a drain region 51 of the layer 28 are provided.
[0030]
On the TFT array substrate 2 including the scanning line 24 and the insulating thin film 48, a source contact hole 29 leading to the source region 50 and a drain contact hole 30 leading to the drain region 51 (not shown in FIG. 5) are provided. Each formed first interlayer insulating film 52 is formed. That is, the data line 23 is electrically connected to the source region 50 through the source contact hole 29 that penetrates the insulating thin film 48 and the first interlayer insulating film 52.
[0031]
Further, as shown on the right side of FIG. 5, the drain electrode 31 made of the same layer metal as the data line 23 is formed on the first interlayer insulating film 52, and the pixel contact hole 32 leading to the drain electrode 31 is formed. A second interlayer insulating film 53 is formed. That is, the drain region 51 is electrically connected to the pixel electrode 21 via the drain electrode 31. Although not shown in FIG. 3, the drain region 51 of the semiconductor layer 28 and the drain electrode 31 are electrically connected through a drain contact hole 30 formed in the first interlayer insulating film 52. .
[0032]
On the other hand, in the storage capacitor section 25 shown on the right side of FIG. 5, a base insulating film 47 made of a silicon oxide film or the like is provided on the transparent substrate 43 constituting the TFT array substrate 2, and the TFT 22 of the TFT 22 is formed on the base insulating film 47. An n-type semiconductor layer 28 formed integrally with the semiconductor layer 28 and doped with phosphorus (P) is provided, and an insulating thin film 48 is formed on the entire surface so as to cover the semiconductor layer 28. A capacitor line 26 made of the same metal as the scanning line 24 is formed on the insulating thin film 48, and a first interlayer insulating film 52 is formed on the entire surface so as to cover the capacitor line 26. A drain electrode 31 is formed on the interlayer insulating film 52, and a second interlayer insulating film 53 is formed on the entire surface so as to cover the drain electrode 31.
[0033]
A pixel contact hole 32 that penetrates through the second interlayer insulating film 53 and reaches the surface of the drain electrode 31 is provided, and the drain electrode 31 is electrically connected to the second interlayer insulating film 53 at the pixel contact hole 32 portion. A pixel electrode 21 made of a transparent conductive film such as ITO connected to is provided. The second interlayer insulating film 53 is used as a film for flattening the TFT array substrate 2. For example, an acrylic resin which is a kind of highly flat resin has a thickness of about 2 μm. And then cured.
[0034]
On the other hand, a first light-shielding film 54 (black matrix) made of, for example, a metal film such as chromium (Cr), a resin black resist, or the like is formed in a lattice pattern on the transparent substrate 44 constituting the main part of the counter substrate 11. A color filter layer 55 corresponding to the three primary colors R (red), G (green), and B (blue) is formed between the first light shielding films 54. An overcoat film 56 is formed so as to cover the color filter layer 55, and a counter electrode 57 made of a transparent conductive film such as ITO (Indium Tin Oxide) is formed on the overcoat film 56 in the same manner as the pixel electrode 21. It is formed on the entire surface. An alignment film 58 made of polyimide or the like is provided on the surface of the TFT array substrate 2 in contact with the liquid crystal 46, and an alignment film 59 made of the same material as the alignment film 58 is provided on the surface of the counter substrate 11 in contact with the liquid crystal 46. It has been.
[0035]
Further, in the thin film capacitive element 9 shown in FIG. 6, a base insulating film 47 made of a silicon oxide film or the like is provided on the transparent substrate 43 constituting the TFT array substrate 2, and the semiconductor layer of the TFT 22 is formed on the base insulating film 47. An n-type semiconductor layer 28 formed of polysilicon doped with phosphorus (P) is formed integrally with the insulating layer 28, and an insulating thin film 48 (silicon oxide film, silicon nitride film, etc.) is formed so as to cover the semiconductor layer 28. Dielectric film) is formed on the entire surface. On the insulating thin film 48, a capacitor line 26 made of the same layer of metal as the scanning line 24 serving as a gate electrode is formed, and an interlayer insulating film 52 is formed on the entire surface so as to cover the capacitor line 26. A contact hole 60 that penetrates and reaches the surface of the capacitor line 26 is formed. On the interlayer insulating film 52, the contact hole 60 is electrically connected to the capacitor line 26 and is formed in the same layer as the data line 23 and the drain electrode 31. A wiring 61 made of metal is formed. The n-type semiconductor layer 28 is electrically connected to the wiring layer 61 through a contact hole and fixed to the ground (GND) potential.
[0036]
In the liquid crystal device of the present embodiment, the storage capacitor portion 25 has a multilayer structure in which an insulating thin film 48 that is a dielectric layer is sandwiched between an n-type semiconductor layer 28 that is a lower electrode layer and a capacitor line 26 that is an upper electrode layer. Therefore, the capacity is increased by reducing the size and thickness, and a desired storage capacity can be obtained even if the potential of the capacity line 26 is lowered. As a result, the voltage that is effectively applied to the insulating thin film 48 can be lowered, the probability of insulation failure due to defects in the insulating thin film 48 can be lowered, and the yield of products can be improved. . In addition, by reducing the effective applied voltage to the insulating thin film 48, the deterioration of the insulating thin film 48 with time can be suppressed, and the reliability of the storage capacitor can be improved.
[0037]
Further, the thin film capacitive element 9 has a multilayer structure in which an insulating thin film 48 as a dielectric layer is sandwiched between an n-type semiconductor layer 28 (GND potential) as a lower electrode layer and a capacitive line 26 as an upper electrode layer. When a signal is input to the external circuit connection terminal 7 from the external signal circuit, the noise superimposed on this signal is absorbed by the thin film capacitive element 9 and the noise level can be reduced, thereby reducing malfunction caused by the noise. The reliability of the operation of the liquid crystal device can be improved.
Further, by reducing the thickness, the overall shape can be reduced, and further downsizing and space saving can be achieved.
[0038]
In addition, since the laminated structure using the thin film is used, variation in capacitance can be reduced, and variation in noise blocking performance can be reduced.
The insulating thin film 48 is a two-layer structure in which a silicon oxide film and a silicon nitride film are stacked, a three-layer structure in which a silicon oxide film is sandwiched between a pair of silicon nitride films, or a silicon oxide film and a silicon nitride film are alternately stacked. A dielectric multilayer film such as a multi-layer structure may be used. In this case, since a multilayer structure using a silicon nitride film having a higher dielectric constant than that of the silicon oxide film is employed, the capacity can be increased and noise can be reduced more effectively. Therefore, the operation reliability of the liquid crystal device can be further improved.
[0039]
[Manufacturing process of liquid crystal device]
Next, a manufacturing process of the liquid crystal device having the above configuration will be described with reference to FIGS.
7 is a process cross-sectional view showing a pre-process of the manufacturing process of the TFT array substrate 2, and FIG. 8 is a process cross-sectional view showing a post-process of the manufacturing process.
First, as shown in FIG. 7A, a base insulating film 47 is formed on a transparent substrate 43 such as a glass substrate or a quartz substrate by using a chemical vapor reaction method (CVD method) or the like. Here, the base insulating film 47 is formed of a silicon oxide film (SiO 2 ₂ ) In the case of a single layer, it is possible to use a plasma CVD method (microwave plasma CVD method, photo CVD method, etc.) or a normal CVD method, etc. ₂ The base insulating film 47 is formed of a silicon oxide film / silicon nitride film (SiO 2). ₂ / Si _Three N _Four In the case of two layers), a plasma CVD method or a normal CVD method is used to form SiO. ₂ After depositing, Si3N4 is deposited by plasma CVD or the like to form a film.
[0040]
Next, an amorphous silicon layer is formed on the base insulating film 47 using a plasma CVD method or the like. Thereafter, the amorphous silicon layer is heated using a laser annealing method, a rapid heating method, or the like to grow the crystal grains, and a crystalline polysilicon layer 70 having a thickness of, for example, about 50 nm is formed. The polysilicon layer 70 may be formed directly on the base insulating film 47 by using a low pressure CVD method or the like.
[0041]
Next, as shown in FIG. 7B, the polysilicon layer 70 is patterned to be the pattern of the semiconductor layer 28 described above by using a photolithography method.
Next, an insulating thin film 48 to be a gate insulating film having a film thickness of, for example, about 50 to 150 nm is formed on the surface of the patterned polysilicon layer 70 using TEOS-CVD, plasma CVD, thermal oxidation, or the like. To do. When the insulating thin film 48 is formed using a thermal oxidation method, the amorphous silicon layer can be crystallized at the same time, so that the amorphous silicon layer can be used as the polysilicon layer 70.
[0042]
Here, when the insulating thin film 48 is a single silicon oxide film, the insulating thin film 48 is formed using a plasma CVD method or a normal CVD method. In the case of a single silicon nitride film, it is formed using a plasma CVD method or the like. Furthermore, a two-layer structure in which a silicon oxide film and a silicon nitride film are stacked, a three-layer structure in which a silicon oxide film is sandwiched between a pair of silicon nitride films, or a multi-layer structure in which silicon oxide films and silicon nitride films are alternately stacked, etc. In the case of a dielectric multilayer film, each layer may be formed sequentially by the method described above.
[0043]
Next, as shown in FIG. 7 (3), a resist pattern 71 is formed so as to cover the storage capacitor portion 25 and the thin film capacitor element 9 except for the portion that becomes the capacitor region of the semiconductor layer 28, and the storage capacitor portion 25 and In order to reduce the resistance of the capacitor region of the semiconductor layer 28 of the thin film capacitive element 9, phosphorus (31P), which is an n-type dopant, is passed through the insulating thin film 48 and into the capacitor region of the storage capacitor portion 25 and the semiconductor layer 28 of the thin film capacitor element 9. ) Ions are implanted. As ion implantation conditions at this time, the acceleration energy is 10 to 80 keV, and the ion dose is 5 × 10. ¹⁴ ~ 5x10 ¹⁵ ions / cm ² And it is sufficient. The same effect can be obtained by directly implanting phosphorus (31P) ions (n-type) at 10 to 30 keV into the semiconductor layer 28 before forming the insulating thin film 48 on the semiconductor layer 28, for example. .
As a result, the semiconductor layer 28 of each of the storage capacitor 25 and the thin film capacitor 9 has an impurity concentration of about 1 × 10 10. ¹⁹ ~ 5x10 ²⁰ cm ^-3 N-type semiconductor layer.
[0044]
Next, as shown in FIG. 8A, after the resist pattern 71 is peeled off, Ta, Cr, Al having a thickness of about 200 to about 600 nm (about 2000 to about 6000 angstroms) is formed on the surface of the insulating thin film 48. The scanning lines 24 of the TFTs 22 made of a metal layer such as the above, and the capacitor lines 26 of the storage capacitor portion 25 and the thin film capacitor element 9 are formed. The scanning lines 24 and the capacitor lines 26 are formed by depositing a metal such as Ta, Cr, or Al on the surface of the insulating thin film 48 by sputtering or vacuum deposition, and then using the photolithography method. 24 and the capacity line 26 are patterned to form a pattern.
[0045]
Then, after forming the scanning line 24 and the capacitor line 26, a resist pattern 72 is formed so as to cover the P-type region (not shown), and then phosphorus (31P) ions are implanted. As the ion implantation conditions at this time, for example, the ion dose of 31P is 5 × 10 5. ¹⁴ ~ 5x10 ¹⁵ ions / cm ² The acceleration energy is about 80 keV.
Through the above steps, the source region 50 and the drain region 51 are formed in the semiconductor layer 28 of the TFT 22 using the scanning line 24 as a mask. Note that a region of the semiconductor layer 28 that is covered with the scanning line 24 is not ion-implanted, and thus becomes a non-doped region, and this region is a channel region 49.
[0046]
Next, as shown in FIG. 8B, after the resist pattern 72 is peeled off, a (first) interlayer insulating film 52 is laminated so as to cover the TFT 22, the storage capacitor portion 25, and the thin film capacitor element 9, and then The positions of the source contact hole 29 and the drain contact hole 30 of the TFT 22 and the contact hole 60 of the thin film capacitive element 9 are opened, and then a metal such as Al is formed by sputtering or vacuum deposition, and then photolithography is performed. Then, the data line 23, the drain electrode 31, the wiring 61, and the like are patterned so as to form a pattern.
[0047]
Thereafter, a second interlayer insulating film 53 is laminated on the TFT 22 and the storage capacitor portion 25, a position to become the pixel contact hole 32 is opened, and a transparent region such as ITO having a film thickness of about 50 to 200 nm is formed in a predetermined region thereon. A pixel electrode 21 made of a conductive thin film is formed. Finally, an alignment film is formed on the entire surface of the TFT 22 and the storage capacitor portion 25.
Through the above steps, the TFT array substrate 2 of the present embodiment is completed.
[0048]
Here, although the illustration of the process diagram is omitted for the counter substrate 11 shown in FIG. 5, first, a transparent substrate 44 such as a glass substrate is prepared, and the first light shielding film 54 and the frame are provided on the transparent substrate 44. The second light-shielding film is formed through a photolithography process and an etching process after sputtering a metal such as Cr (chromium). These light shielding films may be formed of a composite material such as resin black in which C (carbon) or Ti (titanium) is dispersed in a photoresist in addition to a metal material such as Cr, Ni (nickel), and Al.
[0049]
Thereafter, a color filter layer 55 and an overcoat film 56 are sequentially formed, and then a transparent conductive thin film such as ITO is deposited on the entire surface of the counter substrate 11 by sputtering or the like to a thickness of about 50 to 200 nm. Form. Further, an alignment film 59 is formed on the entire surface of the counter electrode 57.
Finally, the TFT array substrate 2 on which the respective layers are formed as described above and the counter substrate 11 are arranged to face each other, and are bonded together with a sealing material so that the cell thickness becomes, for example, about 4 μm, thereby producing an empty panel. Next, if the liquid crystal 46 is sealed in the empty panel, the liquid crystal device of the present embodiment is completed.
[0050]
According to the manufacturing method of the liquid crystal device of the present embodiment, the semiconductor layer 28, the insulating thin film 48, the scanning line 24, and the capacitor line 26 are sequentially formed on the transparent substrate 43, so that the TFT 22, the storage capacitor unit 25, and Since the thin film capacitive element 9 is formed at the same time, there is no need to provide a separate process for forming the thin film capacitive element 9, the manufacturing process can be simplified, and the manufacturing cost can be reduced.
As a result, there is no malfunction caused by noise, and therefore the operation reliability is high, the size and the space can be reduced, and the inexpensive TFT array substrate 2 can be easily realized.
[0051]
[Electronics]
An electronic apparatus using a liquid crystal device as an example of an electro-optical device obtained according to the present invention will be described.
Examples of electronic equipment using a liquid crystal device as an example of an electro-optical device obtained by the present invention as a display device are shown in FIGS.
FIG. 9 is a perspective view showing an example of a mobile phone.
In FIG. 9, reference numeral 1000 denotes a mobile phone main body, and reference numeral 1001 denotes a liquid crystal display unit using the above liquid crystal device.
[0052]
FIG. 10 is a perspective view showing an example of a wristwatch type electronic apparatus.
In FIG. 10, reference numeral 1100 denotes a watch body, and reference numeral 1101 denotes a liquid crystal display unit using the liquid crystal device.
FIG. 11 is a perspective view illustrating an example of a portable information processing apparatus such as a word processor or a personal computer.
In FIG. 11, reference numeral 1200 denotes an information processing apparatus, reference numeral 1202 denotes an input unit such as a keyboard, reference numeral 1204 denotes an information processing apparatus body, and reference numeral 1206 denotes a liquid crystal display unit using the liquid crystal device.
Since the electronic apparatus shown in FIGS. 9 to 11 includes a liquid crystal display unit using the above-described liquid crystal device, the electronic apparatus excellent in reliability can be obtained by effectively reducing noise from an external circuit. Can be realized.
[0053]
The technical scope of the present invention is not limited to the above embodiment, and various modifications can be made without departing from the spirit of the present invention. For example, in the above embodiment, the TFT 22 as the switching element, the storage capacitor portion 25, and the semiconductor layer 28 of the thin film capacitor element 9 are n-channel type, but these conductivity types may be p-channel type. In addition, specific descriptions of materials, film thicknesses, dimensions, manufacturing conditions, and the like of various films constituting the liquid crystal device can be appropriately changed without being limited to the above embodiment.
[0054]
【The invention's effect】
As described above in detail, according to the present invention, the external circuit connection terminal of the active matrix substrate is provided with the thin film capacitor element having the dielectric layer sandwiched between the pair of electrode layers. When a signal is input to the terminal from an external signal circuit, the noise superimposed on this signal is absorbed by the thin film capacitive element, and the signal with reduced noise is input to the internal circuit in the active matrix substrate. Therefore, the malfunction due to this can be reduced, and the operation reliability of the active matrix substrate can be improved.
[0055]
Further, since the thickness of the dielectric layer can be reduced, the capacity can be increased accordingly, and the noise blocking performance can be improved. In addition, by reducing the thickness of the capacitor element, the overall shape can be reduced, and further downsizing and space saving can be achieved.
[Brief description of the drawings]
FIG. 1 is a plan view showing an overall configuration of a liquid crystal device according to an embodiment of the present invention.
FIG. 2 is an enlarged plan view of a region A in FIG.
FIG. 3 is an equivalent circuit diagram of various elements and wirings in a plurality of pixels constituting an image display area of the liquid crystal device according to the embodiment of the present invention.
FIG. 4 is an enlarged plan view showing a pixel configuration of the liquid crystal device.
5 is a cross-sectional view taken along lines AA ′ and BB ′ of FIG.
6 is a cross-sectional view taken along the line CC ′ of FIG.
FIG. 7 is a process cross-sectional view for explaining a pre-process of a manufacturing process of a TFT array substrate.
FIG. 8 is a process cross-sectional view for explaining a subsequent process of the manufacturing process of the TFT array substrate.
FIG. 9 is a perspective view illustrating an example of an electronic apparatus including the liquid crystal device according to the invention.
FIG. 10 is a perspective view illustrating another example of an electronic device.
FIG. 11 is a perspective view illustrating still another example of an electronic device.
[Explanation of symbols]
1 Liquid crystal device
2 Thin film transistor (TFT) array substrate (active matrix substrate)
7 External circuit connection terminal
8 Wiring
9 Thin film capacitor
10 Wiring
11 Counter substrate
21 Pixel electrode
22 TFT
23 data lines
24 scan lines
25 Storage capacity section
26 capacity line
28 Semiconductor layer
31 Drain electrode
43, 44 Transparent substrate
46 LCD
48 Insulating thin film (dielectric layer)

Claims

A plurality of scanning lines and a plurality of data lines provided on the substrate so as to cross each other, an external circuit connection terminal for supplying a signal to at least one of the plurality of scanning lines and the plurality of data lines, and a scanning line driving circuit A plurality of pixel electrodes arranged in a matrix corresponding to intersections of the scanning lines and the data lines, a plurality of thin film transistors serving as switching elements of the pixel electrodes, and a plurality of storage capacitors An active matrix substrate comprising:
A dielectric layer that is the same layer as the gate insulating film of the thin film transistor is formed on a wiring that connects each of the scanning line driving circuit and the data line driving circuit and the external circuit connection terminal. A thin film capacitor element sandwiched between a semiconductor layer and a capacitor line in the same layer as the gate electrode of the thin film transistor;
The active line characterized in that the capacitor line constituting the thin film capacitor element is electrically connected to the wiring through a contact hole, and the semiconductor layer constituting the thin film capacitor element is fixed to a ground potential. Matrix substrate.

2. The active matrix substrate according to claim 1, wherein the dielectric layer is formed by laminating a plurality of types of dielectric layers.

2. The dielectric layer according to claim 1, wherein the dielectric layer is a dielectric film made of one kind selected from silicon oxide and silicon nitride, or a dielectric multilayer film formed by laminating the two kinds in a plurality of layers. Or an active matrix substrate according to 2;

4. The active matrix according to claim 1, wherein a capacitance of each of the plurality of thin film capacitive elements is set corresponding to the scanning line or the data line to which the thin film capacitive element is connected. substrate.

A plurality of scanning lines and a plurality of data lines provided on the substrate so as to cross each other, an external circuit connection terminal for supplying a signal to at least one of the plurality of scanning lines and the plurality of data lines, and a scanning line driving circuit A plurality of pixel electrodes arranged in a matrix corresponding to intersections of the scanning lines and the data lines, a plurality of thin film transistors serving as switching elements of the pixel electrodes, and a plurality of storage capacitors A method of manufacturing an active matrix substrate comprising:
At the same time as forming the storage capacitor, a dielectric layer that is the same layer as the gate insulating film of the thin film transistor is formed on the wiring that connects each of the scanning line driving circuit and the data line driving circuit and the external circuit connection terminal. The semiconductor layer of the thin film transistor is sandwiched between the semiconductor layer of the same layer and the capacitor line of the same layer as the gate electrode of the thin film transistor, and the capacitor line is electrically connected to the wiring through a contact hole A method of manufacturing an active matrix substrate, comprising forming a thin film capacitor element in which the semiconductor layer is fixed at a ground potential.

6. The method of manufacturing an active matrix substrate according to claim 5, wherein the thin film capacitor is formed simultaneously with the formation of the thin film transistor by the step of forming the thin film transistor.

5. An electro-optical device, wherein an electro-optical material is sandwiched between the active matrix substrate according to claim 1 and a counter substrate.

An electronic apparatus comprising the electro-optical device according to claim 7.