JPH09153287A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09153287A JPH09153287A JP7310974A JP31097495A JPH09153287A JP H09153287 A JPH09153287 A JP H09153287A JP 7310974 A JP7310974 A JP 7310974A JP 31097495 A JP31097495 A JP 31097495A JP H09153287 A JPH09153287 A JP H09153287A
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- Japan
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- circuit
- level
- input
- semiconductor memory
- memory device
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Abstract
(57)【要約】
【課題】 複数のＩ／Ｏセレクト信号のいずれかを選択
することにより該信号に対応するＩ／Ｏを選択でき、か
つ、半導体記憶装置内部の前記選択したＩ／Ｏに関連す
る部分を一定期間だけ動作時状態にするタイマ回路を持
つ半導体記憶装置において、すでに待機時状態となって
いる内部部分が他のＩ／Ｏセレクト信号の変化によって
再び動作時状態になることを防止できる半導体記憶装置
を提供すること。 【解決手段】 タイマ回路Ｔを、それぞれのＩ／Ｏセレ
クト信号ＩＯＳ１、ＩＯＳ２の変化により発生するクロ
ックパルスの入力系統ごと（φＩＯＳ１、φＩＯＳ２の
入力系統ごと）に具える。
することにより該信号に対応するＩ／Ｏを選択でき、か
つ、半導体記憶装置内部の前記選択したＩ／Ｏに関連す
る部分を一定期間だけ動作時状態にするタイマ回路を持
つ半導体記憶装置において、すでに待機時状態となって
いる内部部分が他のＩ／Ｏセレクト信号の変化によって
再び動作時状態になることを防止できる半導体記憶装置
を提供すること。 【解決手段】 タイマ回路Ｔを、それぞれのＩ／Ｏセレ
クト信号ＩＯＳ１、ＩＯＳ２の変化により発生するクロ
ックパルスの入力系統ごと（φＩＯＳ１、φＩＯＳ２の
入力系統ごと）に具える。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置、
特に複数のＩ／Ｏセレクト信号のいずれかを選択するこ
とで該信号に対応するＩ／Ｏを選択でき、かつ、オート
パワーダウン回路を具えた半導体記憶装置に関するもの
である。
特に複数のＩ／Ｏセレクト信号のいずれかを選択するこ
とで該信号に対応するＩ／Ｏを選択でき、かつ、オート
パワーダウン回路を具えた半導体記憶装置に関するもの
である。
【０００２】
【従来の技術】従来この種の半導体記憶装置として例え
ば特開昭５９−１０４７８８号公報に開示のものがあ
る。図７はこの公報に開示の半導体記憶装置の一構成例
である。図７において、１はアドレス信号Ａ0 〜Ａn が
入力するアドレスバッファ、２はアドレス信号Ａ0 〜Ａ
n の論理変化を検出するアドレス変化検出回路、３は行
デコーダ、４はメモリセル、５はビット線選択トランス
ファゲート、６はセンスアンプ、７はラッチ回路、８は
出力バッファ、９はタイマ回路、１０はクロック発生回
路をそれぞれ示す。行デコーダ３は、アドレスバッファ
１からのアドレス信号が入力しかつクロック信号φが入
力すると動作時状態になってデコード動作を行ない、ク
ロック信号φが入力しなくなるとデコード動作を禁止し
て待機時状態になるものである。また、タイマ回路９は
アドレス変化検出回路２からの検出信号が入力すると同
時に動作を開始し、かつ、一定時間後にタイマ出力信号
を出力するものである。また、クロック発生回路１０は
アドレス変化検出回路２からの検出信号が入力すると同
時にクロック信号φを発生し、かつ、タイマ回路９から
タイマ出力信号が入力するとクロック信号φの発生を停
止するものである。
ば特開昭５９−１０４７８８号公報に開示のものがあ
る。図７はこの公報に開示の半導体記憶装置の一構成例
である。図７において、１はアドレス信号Ａ0 〜Ａn が
入力するアドレスバッファ、２はアドレス信号Ａ0 〜Ａ
n の論理変化を検出するアドレス変化検出回路、３は行
デコーダ、４はメモリセル、５はビット線選択トランス
ファゲート、６はセンスアンプ、７はラッチ回路、８は
出力バッファ、９はタイマ回路、１０はクロック発生回
路をそれぞれ示す。行デコーダ３は、アドレスバッファ
１からのアドレス信号が入力しかつクロック信号φが入
力すると動作時状態になってデコード動作を行ない、ク
ロック信号φが入力しなくなるとデコード動作を禁止し
て待機時状態になるものである。また、タイマ回路９は
アドレス変化検出回路２からの検出信号が入力すると同
時に動作を開始し、かつ、一定時間後にタイマ出力信号
を出力するものである。また、クロック発生回路１０は
アドレス変化検出回路２からの検出信号が入力すると同
時にクロック信号φを発生し、かつ、タイマ回路９から
タイマ出力信号が入力するとクロック信号φの発生を停
止するものである。
【０００３】この半導体記憶装置では、アドレス信号Ａ
0 〜Ａn の論理が変化すると、アドレス変化検出回路２
から検出信号が出力される。またこの検出信号に応じク
ロック発生回路１０からクロック信号φが発生され、こ
のクロック信号φにより行デコーダ３が活性化されてア
ドレス信号Ａ0 〜Ａn に対応する特定のワード線が選択
される。この活性化（動作時）状態においてメモリセル
４中のデータが読み出されてラッチ回路７にラッチさ
れ、そして、このラッチ回路７のラッチデータは出力バ
ッファ８に送られてデータ出力となる。そこで、アドレ
ス変化からデータラッチまでに要する時間を一定と見做
して予めタイマ回路９に設定しておけば、データラッチ
の時点でクロック発生回路１０はクロック信号φを出力
しなくなり、したがって、半導体記憶装置内部は待機時
状態に移行する。すなわちデータ読み出し動作後、すぐ
に待機時状態に移行する（オートパワーダウンがなされ
る）。この待機時状態では直流電流は流れないので電力
は殆ど消費せずに済む。
0 〜Ａn の論理が変化すると、アドレス変化検出回路２
から検出信号が出力される。またこの検出信号に応じク
ロック発生回路１０からクロック信号φが発生され、こ
のクロック信号φにより行デコーダ３が活性化されてア
ドレス信号Ａ0 〜Ａn に対応する特定のワード線が選択
される。この活性化（動作時）状態においてメモリセル
４中のデータが読み出されてラッチ回路７にラッチさ
れ、そして、このラッチ回路７のラッチデータは出力バ
ッファ８に送られてデータ出力となる。そこで、アドレ
ス変化からデータラッチまでに要する時間を一定と見做
して予めタイマ回路９に設定しておけば、データラッチ
の時点でクロック発生回路１０はクロック信号φを出力
しなくなり、したがって、半導体記憶装置内部は待機時
状態に移行する。すなわちデータ読み出し動作後、すぐ
に待機時状態に移行する（オートパワーダウンがなされ
る）。この待機時状態では直流電流は流れないので電力
は殆ど消費せずに済む。
【０００４】
【発明が解決しようとする課題】ところで、実際の低消
費電流型のＳＲＡＭ（スタティック型ランダムアクセス
メモリ）などには、チップセレクト信号ＣＳやＩ／Ｏセ
レクト信号ＩＯＳｎによって半導体記憶装置内部を動作
時状態から待機時状態に遷移させるＣＳ回路やＩＯＳｎ
回路を有したものもある。例えば、チップセレクト信号
ＣＳが「Ｌ」レベルの時またはＩ／Ｏセレクト信号ＩＯ
Ｓｎがすべて「Ｌ」レベルの時に半導体記憶装置内部を
動作時状態から待機時状態に遷移させるような機能を有
した半導体記憶装置である。そして、このような型の半
導体記憶装置では、低消費電流を達成する点から、ＣＳ
回路やＩＯＳｎ回路の出力を図８（Ａ）または図８
（Ｂ）に示したようなレベルシフト回路を介して後段に
出力する構成をとることが多い。しかし、図８（Ａ）ま
たは（Ｂ）のようなレベルシフト回路を介した構成を単
にとった場合では、半導体記憶装置内部を今度は待機時
状態から動作時状態に変化させる目的でチップセレクト
信号ＣＳやＩ／Ｏセレクト信号ＩＯＳｎを変化させて
も、図８（Ａ）の例にあってはアドレス入力Ａ0 〜Ａn
が全て「Ｈ」レベルの場合、また、図８（Ｂ）の例にあ
ってはアドレス入力Ａ0 〜Ａn が全て「Ｌ」レベルの場
合には、タイマ回路を動作させる得るクロックパルスが
発生されない（すなわち半導体記憶装置内部を動作時状
態にできない）。ＣＳ信号やＩＯＳｎ信号のレベルのい
かんにかかわらず、アドレス入力Ａ0 〜Ａn の出力によ
ってレベルシフト回路の出力が規定されてしまうからで
ある。
費電流型のＳＲＡＭ（スタティック型ランダムアクセス
メモリ）などには、チップセレクト信号ＣＳやＩ／Ｏセ
レクト信号ＩＯＳｎによって半導体記憶装置内部を動作
時状態から待機時状態に遷移させるＣＳ回路やＩＯＳｎ
回路を有したものもある。例えば、チップセレクト信号
ＣＳが「Ｌ」レベルの時またはＩ／Ｏセレクト信号ＩＯ
Ｓｎがすべて「Ｌ」レベルの時に半導体記憶装置内部を
動作時状態から待機時状態に遷移させるような機能を有
した半導体記憶装置である。そして、このような型の半
導体記憶装置では、低消費電流を達成する点から、ＣＳ
回路やＩＯＳｎ回路の出力を図８（Ａ）または図８
（Ｂ）に示したようなレベルシフト回路を介して後段に
出力する構成をとることが多い。しかし、図８（Ａ）ま
たは（Ｂ）のようなレベルシフト回路を介した構成を単
にとった場合では、半導体記憶装置内部を今度は待機時
状態から動作時状態に変化させる目的でチップセレクト
信号ＣＳやＩ／Ｏセレクト信号ＩＯＳｎを変化させて
も、図８（Ａ）の例にあってはアドレス入力Ａ0 〜Ａn
が全て「Ｈ」レベルの場合、また、図８（Ｂ）の例にあ
ってはアドレス入力Ａ0 〜Ａn が全て「Ｌ」レベルの場
合には、タイマ回路を動作させる得るクロックパルスが
発生されない（すなわち半導体記憶装置内部を動作時状
態にできない）。ＣＳ信号やＩＯＳｎ信号のレベルのい
かんにかかわらず、アドレス入力Ａ0 〜Ａn の出力によ
ってレベルシフト回路の出力が規定されてしまうからで
ある。
【０００５】そこで、半導体記憶装置内部を待機時状態
から動作時状態に変化させる目的でチップセレクト信号
ＣＳ、Ｉ／Ｏセレクト信号ＩＯＳｎを変化させた場合に
も、タイマ回路を動作させ得るクロック信号が出力され
るようにするために、図９に示したように、アドレス入
力の論理変化により発生するクロック信号φＡ0 〜φＡ
n と、チップセレクト信号ＣＳの変化により発生するク
ロック信号φＣＳと、Ｉ／Ｏセレクト信号ＩＯＳｎ（図
９の例ではＩＯＳ１、ＩＯＳ２の２系統の例を示してい
る。）の変化により発生するクロック信号φＩＯＳｎ
（ここではφＩＯＳ１，φＩＯＳ２）とを、論理和回路
ＯＲ１にそれぞれ入力しかつ該論理和回路ＯＲ１の出力
をタイマ回路Ｔに入力した構成を有した半導体記憶装置
がある。なお、図９に示した装置において、Ｌ0 〜Ｌn
はアドレス入力Ａ0 〜Ａn それぞれに対応するレベルシ
フト回路を示し、ＣＫ0 〜ＣＫn はアドレス入力Ａ0 〜
Ａnそれぞれに対応するクロック発生回路を示し、ＮＡ
ＮＤ１，ＮＡＮＤ２はＮＡＮＤ型ゲートを示し、ＡＮＤ
１，ＡＮＤ２は論理積回路を示す。またタイマ回路Ｔは
２入力の論理和回路ＯＲ２と、入力が「Ｈ」レベルから
「Ｌ」レベルに変化する時だけ出力が遅れるよう動作す
る遅延回路Ｄとで構成してある。この２入力の論理和回
路ＯＲ２の一方の入力には論理和回路ＯＲ１の出力が直
接入力されまた他方の入力には論理和回路ＯＲ１の出力
が遅延回路Ｄを介し入力される構成としてある。この遅
延回路Ｄは、例えば図１０に示したように、入力が共通
接続された多数の遅延回路Ｄ１〜Ｄｎと、これら遅延回
路Ｄ１〜Ｄｎの出力がそれぞれ入力される論理和回路Ｏ
Ｒとから成る回路により構成できる。このタイマ回路Ｔ
では、遅延回路Ｄで決まる遅延量に応じたパルス幅を有
したパルスφが論理和回路ＯＲ２から出力される。
から動作時状態に変化させる目的でチップセレクト信号
ＣＳ、Ｉ／Ｏセレクト信号ＩＯＳｎを変化させた場合に
も、タイマ回路を動作させ得るクロック信号が出力され
るようにするために、図９に示したように、アドレス入
力の論理変化により発生するクロック信号φＡ0 〜φＡ
n と、チップセレクト信号ＣＳの変化により発生するク
ロック信号φＣＳと、Ｉ／Ｏセレクト信号ＩＯＳｎ（図
９の例ではＩＯＳ１、ＩＯＳ２の２系統の例を示してい
る。）の変化により発生するクロック信号φＩＯＳｎ
（ここではφＩＯＳ１，φＩＯＳ２）とを、論理和回路
ＯＲ１にそれぞれ入力しかつ該論理和回路ＯＲ１の出力
をタイマ回路Ｔに入力した構成を有した半導体記憶装置
がある。なお、図９に示した装置において、Ｌ0 〜Ｌn
はアドレス入力Ａ0 〜Ａn それぞれに対応するレベルシ
フト回路を示し、ＣＫ0 〜ＣＫn はアドレス入力Ａ0 〜
Ａnそれぞれに対応するクロック発生回路を示し、ＮＡ
ＮＤ１，ＮＡＮＤ２はＮＡＮＤ型ゲートを示し、ＡＮＤ
１，ＡＮＤ２は論理積回路を示す。またタイマ回路Ｔは
２入力の論理和回路ＯＲ２と、入力が「Ｈ」レベルから
「Ｌ」レベルに変化する時だけ出力が遅れるよう動作す
る遅延回路Ｄとで構成してある。この２入力の論理和回
路ＯＲ２の一方の入力には論理和回路ＯＲ１の出力が直
接入力されまた他方の入力には論理和回路ＯＲ１の出力
が遅延回路Ｄを介し入力される構成としてある。この遅
延回路Ｄは、例えば図１０に示したように、入力が共通
接続された多数の遅延回路Ｄ１〜Ｄｎと、これら遅延回
路Ｄ１〜Ｄｎの出力がそれぞれ入力される論理和回路Ｏ
Ｒとから成る回路により構成できる。このタイマ回路Ｔ
では、遅延回路Ｄで決まる遅延量に応じたパルス幅を有
したパルスφが論理和回路ＯＲ２から出力される。
【０００６】しかしながら、この図９に示した様な回路
構成をとると、長いサイクルにおいて複数のＩ／Ｏを別
々に選択して動作させる場合（例えば１６ビット構成の
入出力端子を例えば８ビットずつ選択して動作させる場
合等）に、半導体記憶装置で余分な電流を消費してしま
う場合があるという問題点が新たに生じる。以下、この
問題点について具体的に説明する。ただし、ここでは説
明を簡単にするために複数あるＩ／Ｏセレクト信号ＩＯ
ＳｎがＩＯＳ１、ＩＯＳ２の２つである場合を考える。
また、この説明を図１１のタイムチャートをも参照して
行なう。
構成をとると、長いサイクルにおいて複数のＩ／Ｏを別
々に選択して動作させる場合（例えば１６ビット構成の
入出力端子を例えば８ビットずつ選択して動作させる場
合等）に、半導体記憶装置で余分な電流を消費してしま
う場合があるという問題点が新たに生じる。以下、この
問題点について具体的に説明する。ただし、ここでは説
明を簡単にするために複数あるＩ／Ｏセレクト信号ＩＯ
ＳｎがＩＯＳ１、ＩＯＳ２の２つである場合を考える。
また、この説明を図１１のタイムチャートをも参照して
行なう。
【０００７】なおこの図９および図１１において、φＡ
0 〜φＡn はアドレス入力Ａ0 〜Ａn の論理変化により
発生するクロックパルス、φＩＯＳ１はＩ／Ｏセレクト
信号ＩＯＳ１の変化により発生するクロックパルス、φ
ＩＯＳ２はＩ／Ｏセレクト信号ＩＯＳ２の入力信号の変
化により発生するクロックパルス、φはタイマ回路Ｔの
出力をそれぞれ示す。さらに、バーφ１およびバーφ２
それぞれは、半導体記憶装置内部の、Ｉ／Ｏセレクト信
号に関連する部分（例えばＩＯＳ１またはＩＯＳ２に関
連するワード線やセンスアンプなど）を動作時状態ある
いは待機時状態にするクロックパルスをそれぞれ示す。
0 〜φＡn はアドレス入力Ａ0 〜Ａn の論理変化により
発生するクロックパルス、φＩＯＳ１はＩ／Ｏセレクト
信号ＩＯＳ１の変化により発生するクロックパルス、φ
ＩＯＳ２はＩ／Ｏセレクト信号ＩＯＳ２の入力信号の変
化により発生するクロックパルス、φはタイマ回路Ｔの
出力をそれぞれ示す。さらに、バーφ１およびバーφ２
それぞれは、半導体記憶装置内部の、Ｉ／Ｏセレクト信
号に関連する部分（例えばＩＯＳ１またはＩＯＳ２に関
連するワード線やセンスアンプなど）を動作時状態ある
いは待機時状態にするクロックパルスをそれぞれ示す。
【０００８】長いサイクルで複数のＩ／Ｏを別々に選択
し、そしてこの選択したＩ／Ｏを介しメモリセルからデ
ータの読み出しをする例として、例えば時刻ｔ0 でＩ／
Ｏセレクト信号ＩＯＳ１のレベルを「Ｌ」レベルから
「Ｈ」レベルに変化させる例を考える。そうするとこの
ＩＯＳ１の変化により時刻ｔ1 でφＩＯＳ１が発生し、
このφＩＯＳ１は論理和回路ＯＲ１からタイマ回路Ｔに
入るので、タイマ回路Ｔは時刻ｔ2 でクロックパルスφ
を発生し、そしてこのクロックパルスφとＩＯＳ１とに
よってＮＡＮＤ型ゲートＮＡＮＤ１は時刻ｔ3 でバーφ
１を発生する。バーφ１はタイマ回路Ｔによって一定時
間「Ｌ」レベルになる。このバーφ１が「Ｌ」レベルの
期間で半導体記憶装置内部のＩＯＳ１に関連する部分は
動作時状態になる。この動作時状態の時にメモリセルか
らデータを読み出す。データはラッチ回路にラッチされ
るので、バーφ１が「Ｈ」レベルになり内部が待機時状
態に戻った後でもラッチしたデータを読み出すことがで
きるようになっている。一方、ＩＯＳ１から遅れて時刻
ｔ4 でＩ／Ｏセレクト信号ＩＯＳ２のレベルを待機時状
態「Ｌ」レベルから動作時状態「Ｈ」レベルにする。す
るとこのＩＯＳ２の変化により時刻ｔ5 でφＩＯＳ２が
発生し、このφＩＯＳ２は論理和回路ＯＲ１からタイマ
回路Ｔに入るので、タイマ回路Ｔは時刻ｔ6 でクロック
パルスを発生し、そしてこのクロックパルスφとＩＯＳ
2 とによってＮＡＮＤ型ゲートＮＡＮＤ２は時刻ｔ7 で
バーφ２を発生する。バーφ２はタイマ回路によって一
定時間「Ｌレベル」になる。このバーφ２が「Ｌ」レベ
ルの期間で半導体記憶装置内部のＩＯＳ２に関連する部
分は動作時状態になる。この動作時状態の時にメモリセ
ルからデータを読み出す。データはラッチ回路にラッチ
されるので、バーφ２が「Ｈ」レベルになり内部が待機
的状態に戻った後でもラッチしたデータを読み出すこと
ができるようになっている。
し、そしてこの選択したＩ／Ｏを介しメモリセルからデ
ータの読み出しをする例として、例えば時刻ｔ0 でＩ／
Ｏセレクト信号ＩＯＳ１のレベルを「Ｌ」レベルから
「Ｈ」レベルに変化させる例を考える。そうするとこの
ＩＯＳ１の変化により時刻ｔ1 でφＩＯＳ１が発生し、
このφＩＯＳ１は論理和回路ＯＲ１からタイマ回路Ｔに
入るので、タイマ回路Ｔは時刻ｔ2 でクロックパルスφ
を発生し、そしてこのクロックパルスφとＩＯＳ１とに
よってＮＡＮＤ型ゲートＮＡＮＤ１は時刻ｔ3 でバーφ
１を発生する。バーφ１はタイマ回路Ｔによって一定時
間「Ｌ」レベルになる。このバーφ１が「Ｌ」レベルの
期間で半導体記憶装置内部のＩＯＳ１に関連する部分は
動作時状態になる。この動作時状態の時にメモリセルか
らデータを読み出す。データはラッチ回路にラッチされ
るので、バーφ１が「Ｈ」レベルになり内部が待機時状
態に戻った後でもラッチしたデータを読み出すことがで
きるようになっている。一方、ＩＯＳ１から遅れて時刻
ｔ4 でＩ／Ｏセレクト信号ＩＯＳ２のレベルを待機時状
態「Ｌ」レベルから動作時状態「Ｈ」レベルにする。す
るとこのＩＯＳ２の変化により時刻ｔ5 でφＩＯＳ２が
発生し、このφＩＯＳ２は論理和回路ＯＲ１からタイマ
回路Ｔに入るので、タイマ回路Ｔは時刻ｔ6 でクロック
パルスを発生し、そしてこのクロックパルスφとＩＯＳ
2 とによってＮＡＮＤ型ゲートＮＡＮＤ２は時刻ｔ7 で
バーφ２を発生する。バーφ２はタイマ回路によって一
定時間「Ｌレベル」になる。このバーφ２が「Ｌ」レベ
ルの期間で半導体記憶装置内部のＩＯＳ２に関連する部
分は動作時状態になる。この動作時状態の時にメモリセ
ルからデータを読み出す。データはラッチ回路にラッチ
されるので、バーφ２が「Ｈ」レベルになり内部が待機
的状態に戻った後でもラッチしたデータを読み出すこと
ができるようになっている。
【０００９】ところが、時刻ｔ6 において発生されたク
ロックパルスφは半導体記憶装置内部のＩ／Ｏセレクト
信号ＩＯＳ２に関連する部分を時刻ｔ7 において動作時
状態にもちろんするのであるが、時刻ｔ6 においてはＩ
／Ｏセレクト信号ＩＯＳ１も動作時状態「Ｈ」レベルに
なつているため、時刻ｔ7 で再びバーφ１を発生させて
しまう（図１１中のＰで示す部分）。この結果、半導体
記憶装置内部のＩ／Ｏセレクト信号ＩＯＳ１に関連する
部分を再び動作時状態にしてしまう。ＩＯＳ１に関連す
る部分はすでに時刻ｔ3 で発生したバーφ1 が「Ｌ」レ
ベルの期間で動作時状態にされ、そして必要なデータは
この期間にメモリセルからラッチ回路にラッチされてい
るので、再び内部を動作させてメモリセルからデータを
読み出す必要はそもそもなく、しかも、ＩＯＳ１に関連
する部分のこのような再動作は半導体記憶装置で余分に
電流を消費させてしまうことになるので、解決が望まれ
る。
ロックパルスφは半導体記憶装置内部のＩ／Ｏセレクト
信号ＩＯＳ２に関連する部分を時刻ｔ7 において動作時
状態にもちろんするのであるが、時刻ｔ6 においてはＩ
／Ｏセレクト信号ＩＯＳ１も動作時状態「Ｈ」レベルに
なつているため、時刻ｔ7 で再びバーφ１を発生させて
しまう（図１１中のＰで示す部分）。この結果、半導体
記憶装置内部のＩ／Ｏセレクト信号ＩＯＳ１に関連する
部分を再び動作時状態にしてしまう。ＩＯＳ１に関連す
る部分はすでに時刻ｔ3 で発生したバーφ1 が「Ｌ」レ
ベルの期間で動作時状態にされ、そして必要なデータは
この期間にメモリセルからラッチ回路にラッチされてい
るので、再び内部を動作させてメモリセルからデータを
読み出す必要はそもそもなく、しかも、ＩＯＳ１に関連
する部分のこのような再動作は半導体記憶装置で余分に
電流を消費させてしまうことになるので、解決が望まれ
る。
【００１０】
【課題を解決するための手段】そこで、この発明によれ
ば、複数のＩ／Ｏセレクト信号のいずれかを選択するこ
とにより該選択したＩ／Ｏセレクト信号に対応するＩ／
Ｏが選択できる半導体記憶装置であって、Ｉ／Ｏセレク
ト信号の変化により発生するクロックパルス、アドレス
入力の論理変化により発生するクロックパルス、およ
び、チップセレクト信号の変化により発生するクロック
パルスのいずれかのクロックパルスに応答し半導体記憶
装置内部を一定期間だけ動作時状態にする信号を出力す
るタイマ回路と、前記動作時状態においてアクセスされ
るメモリセルと、該メモリセルから読み出したデータを
ラッチするラッチ回路とを具え、前記内部が待機時状態
になった後でも前記ラッチされた前記データを読み出す
ことができる半導体記憶装置において、前記タイマ回路
を、前記複数のＩ／Ｏセレクト信号の入力系統ごとに具
えたことを特徴とする。
ば、複数のＩ／Ｏセレクト信号のいずれかを選択するこ
とにより該選択したＩ／Ｏセレクト信号に対応するＩ／
Ｏが選択できる半導体記憶装置であって、Ｉ／Ｏセレク
ト信号の変化により発生するクロックパルス、アドレス
入力の論理変化により発生するクロックパルス、およ
び、チップセレクト信号の変化により発生するクロック
パルスのいずれかのクロックパルスに応答し半導体記憶
装置内部を一定期間だけ動作時状態にする信号を出力す
るタイマ回路と、前記動作時状態においてアクセスされ
るメモリセルと、該メモリセルから読み出したデータを
ラッチするラッチ回路とを具え、前記内部が待機時状態
になった後でも前記ラッチされた前記データを読み出す
ことができる半導体記憶装置において、前記タイマ回路
を、前記複数のＩ／Ｏセレクト信号の入力系統ごとに具
えたことを特徴とする。
【００１１】
【発明の実施の形態】以下、図面を参照してこの発明の
半導体記憶装置のいくつかの実施の形態についてそれぞ
れ説明する。しかしながら説明に用いる各図はこの発明
を理解出来る程度に概略的に示してあるにすぎない。ま
た、各図において同様な構成成分については同一の番号
を付して示してある。さらに図９において説明した構成
成分と同様な構成成分については同一の番号を付して示
してある。
半導体記憶装置のいくつかの実施の形態についてそれぞ
れ説明する。しかしながら説明に用いる各図はこの発明
を理解出来る程度に概略的に示してあるにすぎない。ま
た、各図において同様な構成成分については同一の番号
を付して示してある。さらに図９において説明した構成
成分と同様な構成成分については同一の番号を付して示
してある。
【００１２】先ずそれぞれの実施の形態の説明に先立
ち、この発明を適用した半導体記憶装置の全体構成の例
を説明する。図１はこの構成例を示した図である。ただ
し、説明を簡単にするために複数あるＩ／Ｏセレクト信
号ＩＯＳｎが、ＩＯＳ１およびＩＯＳ２の２つである例
を示している。さらに、Ｉ／Ｏセレクト信号の入力系統
ごとにタイマ回路を設ける例として、ここでは、Ｉ／Ｏ
セレクト信号の変化により発生するクロック信号φＩＯ
Ｓ１，φＩＯＳ２の入力系統ごとにタイマ回路Ｔを具え
た例を示している。
ち、この発明を適用した半導体記憶装置の全体構成の例
を説明する。図１はこの構成例を示した図である。ただ
し、説明を簡単にするために複数あるＩ／Ｏセレクト信
号ＩＯＳｎが、ＩＯＳ１およびＩＯＳ２の２つである例
を示している。さらに、Ｉ／Ｏセレクト信号の入力系統
ごとにタイマ回路を設ける例として、ここでは、Ｉ／Ｏ
セレクト信号の変化により発生するクロック信号φＩＯ
Ｓ１，φＩＯＳ２の入力系統ごとにタイマ回路Ｔを具え
た例を示している。
【００１３】この図１において、１１はロウアドレス信
号が入力するアドレスバッファ、１３はカラムアドレス
信号が入力するアドレスバッファ、１５はロウデコー
ダ、１７はカラムデコーダ、１９はメモリセル、２１、
２３はセンスアンプ、２５、２７はラッチ回路、２９、
３１は出力バッファ、Ｉ／Ｏ１〜Ｉ／Ｏ１６はそれぞれ
Ｉ／Ｏを示す。ただし、Ｉ／Ｏを１６ビットとしている
がもちろんこれは例示にすぎない。さらに、この図１に
おいて破線枠Ｃ、破線枠Ｅ１、破線部Ｅ２で囲ったそれ
ぞれの部分は、この発明に係る回路部分であり、後述の
いくつかの実施の形態で詳細に説明される部分である。
号が入力するアドレスバッファ、１３はカラムアドレス
信号が入力するアドレスバッファ、１５はロウデコー
ダ、１７はカラムデコーダ、１９はメモリセル、２１、
２３はセンスアンプ、２５、２７はラッチ回路、２９、
３１は出力バッファ、Ｉ／Ｏ１〜Ｉ／Ｏ１６はそれぞれ
Ｉ／Ｏを示す。ただし、Ｉ／Ｏを１６ビットとしている
がもちろんこれは例示にすぎない。さらに、この図１に
おいて破線枠Ｃ、破線枠Ｅ１、破線部Ｅ２で囲ったそれ
ぞれの部分は、この発明に係る回路部分であり、後述の
いくつかの実施の形態で詳細に説明される部分である。
【００１４】この図１の構成の場合、この発明でいうＩ
／Ｏセレクト信号により選択されるＩ／Ｏとは、Ｉ／Ｏ
１〜Ｉ／Ｏ８のグループおよびＩ／Ｏ９〜Ｉ／Ｏ１６の
グループということになり、また、この発明でいう一定
期間だけ動作時状態にされる半導体記憶装置内部とは、
ロウデコーダ１５、カラムデコーダ１７、メモリセル１
９、センスアンプ２１、２３となる。
／Ｏセレクト信号により選択されるＩ／Ｏとは、Ｉ／Ｏ
１〜Ｉ／Ｏ８のグループおよびＩ／Ｏ９〜Ｉ／Ｏ１６の
グループということになり、また、この発明でいう一定
期間だけ動作時状態にされる半導体記憶装置内部とは、
ロウデコーダ１５、カラムデコーダ１７、メモリセル１
９、センスアンプ２１、２３となる。
【００１５】１．第１の実施の形態 図２は本発明の第１の実施の形態を示す回路図であっ
て、特に図１中の破線枠Ｃで囲った部分についての第１
の実施の形態を示した図である。
て、特に図１中の破線枠Ｃで囲った部分についての第１
の実施の形態を示した図である。
【００１６】この第１の実施の形態では、Ｉ／Ｏセレク
ト信号ＩＯＳ１の変化により発生するクロック信号φＩ
ＯＳ１は、論理和回路ＯＲ１１と、タイマ回路Ｔと、Ｎ
ＡＮＤ型ゲートＮＡＮＤ１と、論理積回路ＡＮＤ１とで
構成される回路部Ｅ１を介し、ロウデコーダ１５、カラ
ムデコーダ１７センスアンプ２１にそれぞれ入力され
る。また、Ｉ／Ｏセレクト信号ＩＯＳ２の変化により発
生するクロック信号φＩＯＳ２は、φＩＯＳ１用とは別
に用意されしかしφＩＯＳ１用と同様な構成の、論理和
回路ＯＲ１１と、タイマ回路Ｔと、ＮＡＮＤ型ゲートＮ
ＡＮＤ１と、論理積回路ＡＮＤ１とで構成される回路部
Ｅ２を介し、ロウデコーダ１５、カラムデコーダ１７セ
ンスアンプ２３にそれぞれ供給される。ここでφＩＯＳ
１用の回路部Ｅ１では、論理和回路ＯＲ１１の入力にφ
Ａ0 〜φＡn とφＣＳとφＩＯＳ１とがそれぞれ入力さ
れる構成としてある。さらに、論理和回路ＯＲ１１の出
力とタイマ回路Ｔの入力とを接続してある。さらにこの
タイマ回路Ｔは、２入力の論理和回路ＯＲ２と、入力が
「Ｈ」レベルから「Ｌ」レベルに変化する時だけ出力が
遅れるよう動作する遅延回路Ｄとで構成してある。そし
てこの２入力の論理和回路ＯＲ２の一方の入力には論理
和回路ＯＲ１１の出力が直接入力されまた他方の入力に
は論理和回路ＯＲ１１の出力が遅延回路Ｄを介し入力さ
れる構成としてある。さらに論理積回路ＡＮＤ１の一方
の入力端にはＣＳ信号が入力され、他方の入力端にはＩ
ＯＳ１信号が入力される構成としてある。さらにタイマ
回路Ｔの出力および論理積回路ＡＮＤ１の出力それぞれ
をＮＡＮＤ型ゲートＮＡＮＤ１の入力に接続してある。
そして、このＮＡＮＤ１の出力バーφ１が、ロウデコー
ダ１５、カラムデコーダ１７、センスアンプ２１のそれ
ぞれ所定の部分（Ｉ／Ｏセレクト信号ＩＯＳ１に関連す
る部分）に接続される構成としてある。一方、φＩＯＳ
２用の回路部Ｅ２の接続関係はφＩＯＳ１用の回路部Ｅ
１のそれと基本的に同様となっている。ただしこの回路
部Ｅ２では、回路部Ｅ１においてＩＯＳ１やφＩＯＳ１
を入力していたところにこれらに代えてＩＯＳ２やφＩ
ＯＳ２を入力する点と、回路部Ｅ２の出力であるバーφ
２のロウデコーダ１５等に対する接続点がＩ／Ｏセレク
ト信号ＩＯＳ２に関連する部分になる点とが、回路部Ｅ
１と異なる。
ト信号ＩＯＳ１の変化により発生するクロック信号φＩ
ＯＳ１は、論理和回路ＯＲ１１と、タイマ回路Ｔと、Ｎ
ＡＮＤ型ゲートＮＡＮＤ１と、論理積回路ＡＮＤ１とで
構成される回路部Ｅ１を介し、ロウデコーダ１５、カラ
ムデコーダ１７センスアンプ２１にそれぞれ入力され
る。また、Ｉ／Ｏセレクト信号ＩＯＳ２の変化により発
生するクロック信号φＩＯＳ２は、φＩＯＳ１用とは別
に用意されしかしφＩＯＳ１用と同様な構成の、論理和
回路ＯＲ１１と、タイマ回路Ｔと、ＮＡＮＤ型ゲートＮ
ＡＮＤ１と、論理積回路ＡＮＤ１とで構成される回路部
Ｅ２を介し、ロウデコーダ１５、カラムデコーダ１７セ
ンスアンプ２３にそれぞれ供給される。ここでφＩＯＳ
１用の回路部Ｅ１では、論理和回路ＯＲ１１の入力にφ
Ａ0 〜φＡn とφＣＳとφＩＯＳ１とがそれぞれ入力さ
れる構成としてある。さらに、論理和回路ＯＲ１１の出
力とタイマ回路Ｔの入力とを接続してある。さらにこの
タイマ回路Ｔは、２入力の論理和回路ＯＲ２と、入力が
「Ｈ」レベルから「Ｌ」レベルに変化する時だけ出力が
遅れるよう動作する遅延回路Ｄとで構成してある。そし
てこの２入力の論理和回路ＯＲ２の一方の入力には論理
和回路ＯＲ１１の出力が直接入力されまた他方の入力に
は論理和回路ＯＲ１１の出力が遅延回路Ｄを介し入力さ
れる構成としてある。さらに論理積回路ＡＮＤ１の一方
の入力端にはＣＳ信号が入力され、他方の入力端にはＩ
ＯＳ１信号が入力される構成としてある。さらにタイマ
回路Ｔの出力および論理積回路ＡＮＤ１の出力それぞれ
をＮＡＮＤ型ゲートＮＡＮＤ１の入力に接続してある。
そして、このＮＡＮＤ１の出力バーφ１が、ロウデコー
ダ１５、カラムデコーダ１７、センスアンプ２１のそれ
ぞれ所定の部分（Ｉ／Ｏセレクト信号ＩＯＳ１に関連す
る部分）に接続される構成としてある。一方、φＩＯＳ
２用の回路部Ｅ２の接続関係はφＩＯＳ１用の回路部Ｅ
１のそれと基本的に同様となっている。ただしこの回路
部Ｅ２では、回路部Ｅ１においてＩＯＳ１やφＩＯＳ１
を入力していたところにこれらに代えてＩＯＳ２やφＩ
ＯＳ２を入力する点と、回路部Ｅ２の出力であるバーφ
２のロウデコーダ１５等に対する接続点がＩ／Ｏセレク
ト信号ＩＯＳ２に関連する部分になる点とが、回路部Ｅ
１と異なる。
【００１７】なお、Ｉ／Ｏセレクト信号が３以上のｎ
（ｎは３以上の任意の整数）の場合は、回路部Ｅ１に相
当するものをｎ個用意し、かつ、それぞれの回路部Ｅｎ
にＩＯＳｎおよびφＩＯＳｎを入力し、そして、この回
路部Ｅｎの出力をバーφｎとすれば良い（以下の、第２
〜第４の実施の形態において同じ。）。
（ｎは３以上の任意の整数）の場合は、回路部Ｅ１に相
当するものをｎ個用意し、かつ、それぞれの回路部Ｅｎ
にＩＯＳｎおよびφＩＯＳｎを入力し、そして、この回
路部Ｅｎの出力をバーφｎとすれば良い（以下の、第２
〜第４の実施の形態において同じ。）。
【００１８】次に、この第１の実施の形態の半導体記憶
装置の理解を深めるために、この装置の動作について説
明する。この説明を図１および図２に加えて図３に示し
たタイムチャートをも参照して行なう。
装置の理解を深めるために、この装置の動作について説
明する。この説明を図１および図２に加えて図３に示し
たタイムチャートをも参照して行なう。
【００１９】チップセレクト信号ＣＳが「Ｈ」レベルの
場合に時刻ｔ10でアドレス信号を論理変化させる。ただ
し時刻ｔ10では、Ｉ／Ｏセレクト信号ＩＯＳ１、ＩＯＳ
２が「Ｌ」レベルであるので、半導体記憶装置内部は待
機時状態になっているためφＡn （φＡ0 〜φＡn ）は
発生しない。次に、時刻ｔ11でＩＯＳ１を「Ｌ」レベル
から「Ｈ」レベルへと変化させる。すなわち半導体記憶
装置内部のＩＯＳ１に関連する部分を待機時状態から動
作時状態に遷移させるべくＩＯＳ１信号のレベルを変化
させた場合、時刻ｔ12でＩＯＳ１の変化によりφＩＯＳ
1 の「Ｈ」レベルのパルスが発生する。また、レベルシ
フト回路Ｌ0 〜Ｌn を用いた構成をとっている（入力初
段型態をとっている）ため、このＩＯＳ１の変化により
φＡｎの「Ｈ」レベルのパルスも発生する。ただし、ア
ドレス入力Ａ0 〜Ａn がすべて「Ｈ」レベルの場合はφ
Ａｎが発生しない。このφＩＯＳ１の「Ｈ」レベルのパ
ルスとφＡｎの「Ｈ」レベルのパルスとφＣＳの「Ｌ」
レベルのパルスとによって時刻ｔ13で回路部Ｅ１におけ
る論理和回路ＯＲ１１とタイマ回路Ｔとからφ１の
「Ｈ」レベルのパルスが発生し、回路部Ｅ２における論
理和回路ＯＲ１１とタイマ回路Ｔとからφ２の「Ｈ」レ
ベルのパルスが発生する。そして、φ1 の「Ｈ」レベル
のパルスと「Ｈ」レベルのＩＯＳ1 とによって回路部Ｅ
１におけるＮＡＮＤ型ゲートＮＡＮＤ1 から時刻ｔ14で
バーφ１の「Ｌ」レベルのパルスが発生し、バーφ１が
「Ｌ」レベルの期間でメモリセルからデータを読み出
し、出力することができる。また時刻ｔ13で発生したφ
2 の「Ｈ」レベルのパルスはＩＯＳ2が「Ｌ」レベルな
ので回路部Ｅ２のＮＡＮＤ型ゲートＮＡＮＤ１からパル
スを発生しない。次に、時刻ｔ15でＩＯＳ２を「Ｌ」レ
ベルから「Ｈ」レベルへと変化させると、時刻ｔ16でＩ
ＯＳ２の変化によりφＩＯＳ２の「Ｈ」レベルのパルス
が発生する。ただしレベルシフト回路Ｌ0 〜Ｌn を用い
た構成をとっている（入力初段型態をとっている）ため
φＡn は発生しない。このφＩＯＳ2 の「Ｈ」レベルの
パルスとφＡn の「Ｌ」レベルとによって回路部Ｅ２に
おける論理和回路ＯＲ１１とタイマ回路Ｔとから時刻ｔ
17でφ２の「Ｈ」レベルのパルスが発生する。このφ２
の「Ｈ」レベルのパルスとＩＯＳ２の「Ｈ」レベルとに
よって回路部Ｅ２におけるＮＡＮＤ型ゲートＮＡＮＤ１
から時刻ｔ18でバーφ２の「Ｌ」レベルのパルスが発生
し、バーφ２が「Ｌ」レベルの期間でメモリセルからデ
ータを読み出し出力することができる。
場合に時刻ｔ10でアドレス信号を論理変化させる。ただ
し時刻ｔ10では、Ｉ／Ｏセレクト信号ＩＯＳ１、ＩＯＳ
２が「Ｌ」レベルであるので、半導体記憶装置内部は待
機時状態になっているためφＡn （φＡ0 〜φＡn ）は
発生しない。次に、時刻ｔ11でＩＯＳ１を「Ｌ」レベル
から「Ｈ」レベルへと変化させる。すなわち半導体記憶
装置内部のＩＯＳ１に関連する部分を待機時状態から動
作時状態に遷移させるべくＩＯＳ１信号のレベルを変化
させた場合、時刻ｔ12でＩＯＳ１の変化によりφＩＯＳ
1 の「Ｈ」レベルのパルスが発生する。また、レベルシ
フト回路Ｌ0 〜Ｌn を用いた構成をとっている（入力初
段型態をとっている）ため、このＩＯＳ１の変化により
φＡｎの「Ｈ」レベルのパルスも発生する。ただし、ア
ドレス入力Ａ0 〜Ａn がすべて「Ｈ」レベルの場合はφ
Ａｎが発生しない。このφＩＯＳ１の「Ｈ」レベルのパ
ルスとφＡｎの「Ｈ」レベルのパルスとφＣＳの「Ｌ」
レベルのパルスとによって時刻ｔ13で回路部Ｅ１におけ
る論理和回路ＯＲ１１とタイマ回路Ｔとからφ１の
「Ｈ」レベルのパルスが発生し、回路部Ｅ２における論
理和回路ＯＲ１１とタイマ回路Ｔとからφ２の「Ｈ」レ
ベルのパルスが発生する。そして、φ1 の「Ｈ」レベル
のパルスと「Ｈ」レベルのＩＯＳ1 とによって回路部Ｅ
１におけるＮＡＮＤ型ゲートＮＡＮＤ1 から時刻ｔ14で
バーφ１の「Ｌ」レベルのパルスが発生し、バーφ１が
「Ｌ」レベルの期間でメモリセルからデータを読み出
し、出力することができる。また時刻ｔ13で発生したφ
2 の「Ｈ」レベルのパルスはＩＯＳ2が「Ｌ」レベルな
ので回路部Ｅ２のＮＡＮＤ型ゲートＮＡＮＤ１からパル
スを発生しない。次に、時刻ｔ15でＩＯＳ２を「Ｌ」レ
ベルから「Ｈ」レベルへと変化させると、時刻ｔ16でＩ
ＯＳ２の変化によりφＩＯＳ２の「Ｈ」レベルのパルス
が発生する。ただしレベルシフト回路Ｌ0 〜Ｌn を用い
た構成をとっている（入力初段型態をとっている）ため
φＡn は発生しない。このφＩＯＳ2 の「Ｈ」レベルの
パルスとφＡn の「Ｌ」レベルとによって回路部Ｅ２に
おける論理和回路ＯＲ１１とタイマ回路Ｔとから時刻ｔ
17でφ２の「Ｈ」レベルのパルスが発生する。このφ２
の「Ｈ」レベルのパルスとＩＯＳ２の「Ｈ」レベルとに
よって回路部Ｅ２におけるＮＡＮＤ型ゲートＮＡＮＤ１
から時刻ｔ18でバーφ２の「Ｌ」レベルのパルスが発生
し、バーφ２が「Ｌ」レベルの期間でメモリセルからデ
ータを読み出し出力することができる。
【００２０】以上の様にこの第１の実施の形態によれ
ば、複数あるＩ／Ｏセレクト信号ＩＯＳ１、ＩＯＳ２、
・・・、ＩＯＳｎの入力系統ごとにタイマ回路Ｔをそれ
ぞれ設けてそれぞれのタイマ回路にφＡ0 〜φＡn と、
φＣＳと、対応するφＩＯＳｎ（上記例ではＩＯＳ１ま
たはＩＯＳ２）とをそれぞれを供給することによりそれ
ぞれのＩ／Ｏセレクト信号によってそれぞれのタイマ回
路の出力を制御することができる。このため、複数ある
Ｉ／Ｏセレクト信号おのおのに関連する半導体記憶装置
内部ごとの待機時状態および動作時状態の切換制御が独
立に行なえる。したがって、複数のＩ／Ｏを別々に選択
しリードする場合であっても、すでにデータを読み出し
ているＩ／Ｏに関連する半導体記憶装置内部であってす
でに待機時状態となっている内部が他のＩ／Ｏセレクト
信号の変化によって再び動作時状態になることを防止で
きるので、半導体記憶装置での余分な電流の消費を防ぐ
ことが出来る。
ば、複数あるＩ／Ｏセレクト信号ＩＯＳ１、ＩＯＳ２、
・・・、ＩＯＳｎの入力系統ごとにタイマ回路Ｔをそれ
ぞれ設けてそれぞれのタイマ回路にφＡ0 〜φＡn と、
φＣＳと、対応するφＩＯＳｎ（上記例ではＩＯＳ１ま
たはＩＯＳ２）とをそれぞれを供給することによりそれ
ぞれのＩ／Ｏセレクト信号によってそれぞれのタイマ回
路の出力を制御することができる。このため、複数ある
Ｉ／Ｏセレクト信号おのおのに関連する半導体記憶装置
内部ごとの待機時状態および動作時状態の切換制御が独
立に行なえる。したがって、複数のＩ／Ｏを別々に選択
しリードする場合であっても、すでにデータを読み出し
ているＩ／Ｏに関連する半導体記憶装置内部であってす
でに待機時状態となっている内部が他のＩ／Ｏセレクト
信号の変化によって再び動作時状態になることを防止で
きるので、半導体記憶装置での余分な電流の消費を防ぐ
ことが出来る。
【００２１】２．第２の実施の形態 上述の第１の実施の形態ではクロック信号φＡ0 〜φＡ
n それぞれは、Ｉ／Ｏセレクト信号ＩＯＳｎの入力系統
すべてに共通の回路ＣＫ0 〜ＣＫn によって発生させ、
それを、配線を介してＩＯＳｎの入力系統（具体的には
回路部Ｅ１および回路部Ｅ２）に並列に供給していた。
また、クロックφＣＳについても、Ｉ／Ｏセレクト信号
ＩＯＳｎの入力系統すべてに共通のＣＳ回路によって発
生させ、それを、配線を介してＩＯＳｎの入力系統（具
体的には回路部Ｅ１および回路部Ｅ２）に並列に供給し
ていた。しかしそうすると配線抵抗と配線容量とが大き
くなってしまい、クロックパルスφＡ0 〜φＡn やφＣ
Ｓの出力が遅れてしまう。この第２の実施の形態はこれ
を低減するものである。
n それぞれは、Ｉ／Ｏセレクト信号ＩＯＳｎの入力系統
すべてに共通の回路ＣＫ0 〜ＣＫn によって発生させ、
それを、配線を介してＩＯＳｎの入力系統（具体的には
回路部Ｅ１および回路部Ｅ２）に並列に供給していた。
また、クロックφＣＳについても、Ｉ／Ｏセレクト信号
ＩＯＳｎの入力系統すべてに共通のＣＳ回路によって発
生させ、それを、配線を介してＩＯＳｎの入力系統（具
体的には回路部Ｅ１および回路部Ｅ２）に並列に供給し
ていた。しかしそうすると配線抵抗と配線容量とが大き
くなってしまい、クロックパルスφＡ0 〜φＡn やφＣ
Ｓの出力が遅れてしまう。この第２の実施の形態はこれ
を低減するものである。
【００２２】図４はこの第２の実施の形態の説明図であ
り、図２に対応する部分のブロック図である。
り、図２に対応する部分のブロック図である。
【００２３】この第２の実施の形態の第１の実施の形態
との相違点は次の２点である。先ず、第１の相違点は、
ＣＫ0 〜ＣＫn で構成されるクロック信号φＡ0 〜φＡ
n 発生回路３１（図４参照）をＩＯＳｎの入力系統ごと
（この図４の例では回路部Ｅ１、Ｅ２ごと）に具えた点
である。レベルシフト回路Ｌ0 〜Ｌn の出力はこれら複
数のクロック信号φＡ0 〜φＡn 発生回路３１に対し並
列の関係で接続してある。また、配線抵抗および配線容
量の低減の目的からして、それぞれのクロック信号φＡ
0 〜φＡn 発生回路３１は、対応するＩＯＳｎの入力系
統（この図４の例では回路部Ｅ１またはＥ２）における
論理和回路ＯＲ１１のなるべく近い位置に設けるのが良
い。また、第２の相違点は、ＩＯＳｎの入力系統ごと
（この図４の例では回路部Ｅ１、Ｅ２ごと）にクロック
信号φＣＳ発生回路３３を具えた点である。それぞれの
クロック信号φＣＳ発生回路３３は、例えば２入力論理
積回路３３ａとこの一方の入力に直列に接続されている
遅延回路３３ｂおよびインバータ回路３３ｃとで構成で
きる。２入力論理積回路３３ａの他方の入力およびイン
バータ回路３３ｃの入力にＣＳ信号が入力される。配線
抵抗および配線容量の低減の目的からして、それぞれの
クロック信号φＣＳ発生回路３３は、対応するＩＯＳｎ
の入力系統（この図４の例では回路部Ｅ１またはＥ２）
における論理和回路ＯＲ１１のなるべく近い位置に設け
るのが良い。
との相違点は次の２点である。先ず、第１の相違点は、
ＣＫ0 〜ＣＫn で構成されるクロック信号φＡ0 〜φＡ
n 発生回路３１（図４参照）をＩＯＳｎの入力系統ごと
（この図４の例では回路部Ｅ１、Ｅ２ごと）に具えた点
である。レベルシフト回路Ｌ0 〜Ｌn の出力はこれら複
数のクロック信号φＡ0 〜φＡn 発生回路３１に対し並
列の関係で接続してある。また、配線抵抗および配線容
量の低減の目的からして、それぞれのクロック信号φＡ
0 〜φＡn 発生回路３１は、対応するＩＯＳｎの入力系
統（この図４の例では回路部Ｅ１またはＥ２）における
論理和回路ＯＲ１１のなるべく近い位置に設けるのが良
い。また、第２の相違点は、ＩＯＳｎの入力系統ごと
（この図４の例では回路部Ｅ１、Ｅ２ごと）にクロック
信号φＣＳ発生回路３３を具えた点である。それぞれの
クロック信号φＣＳ発生回路３３は、例えば２入力論理
積回路３３ａとこの一方の入力に直列に接続されている
遅延回路３３ｂおよびインバータ回路３３ｃとで構成で
きる。２入力論理積回路３３ａの他方の入力およびイン
バータ回路３３ｃの入力にＣＳ信号が入力される。配線
抵抗および配線容量の低減の目的からして、それぞれの
クロック信号φＣＳ発生回路３３は、対応するＩＯＳｎ
の入力系統（この図４の例では回路部Ｅ１またはＥ２）
における論理和回路ＯＲ１１のなるべく近い位置に設け
るのが良い。
【００２４】この第２の実施の形態の半導体記憶装置は
第１の実施の形態のものと同様に動作するのでその説明
はここでは省略する。
第１の実施の形態のものと同様に動作するのでその説明
はここでは省略する。
【００２５】この第２の実施の形態の場合も、第１の実
施の形態の場合と同様に複数のＩ／Ｏを別々に選択しリ
ードする場合であっても、すでにデータ読み出している
Ｉ／Ｏに関連する半導体記憶装置内部であってすでに待
機時状態となっている内部が他のＩ／Ｏセレクト信号の
変化によって再び動作時状態になることを防止できるの
で、半導体記憶装置での余分な電流の消費を防ぐことが
出来る。さらに、この第２の実施の形態の場合は、ＩＯ
Ｓｎの入力系統ごとにクロック信号φＡ0 〜φＡn 発生
回路３１およびクロック信号φＣＳ発生回路３３を設け
たので、そうしない場合に比べ、各クロック信号の配線
抵抗や配線容量に起因する出力遅れを防止できる。
施の形態の場合と同様に複数のＩ／Ｏを別々に選択しリ
ードする場合であっても、すでにデータ読み出している
Ｉ／Ｏに関連する半導体記憶装置内部であってすでに待
機時状態となっている内部が他のＩ／Ｏセレクト信号の
変化によって再び動作時状態になることを防止できるの
で、半導体記憶装置での余分な電流の消費を防ぐことが
出来る。さらに、この第２の実施の形態の場合は、ＩＯ
Ｓｎの入力系統ごとにクロック信号φＡ0 〜φＡn 発生
回路３１およびクロック信号φＣＳ発生回路３３を設け
たので、そうしない場合に比べ、各クロック信号の配線
抵抗や配線容量に起因する出力遅れを防止できる。
【００２６】３．第３の実施の形態 上述の第１の実施の形態ではクロック信号φＡ0 〜φＡ
n とクロック信号φＣＳとを、Ｉ／Ｏセレクト信号ＩＯ
Ｓｎの入力系統ごと（具体的には回路部Ｅ１、Ｅ２ご
と）に並列に供給していた。しかしそうすると配線数が
増えるという問題や、また基板面積の関係からそれぞれ
の配線を細くせねばならないから配線抵抗や配線容量が
増えるなどの問題が生じる。この第３の実施の形態はこ
れを低減するものである。
n とクロック信号φＣＳとを、Ｉ／Ｏセレクト信号ＩＯ
Ｓｎの入力系統ごと（具体的には回路部Ｅ１、Ｅ２ご
と）に並列に供給していた。しかしそうすると配線数が
増えるという問題や、また基板面積の関係からそれぞれ
の配線を細くせねばならないから配線抵抗や配線容量が
増えるなどの問題が生じる。この第３の実施の形態はこ
れを低減するものである。
【００２７】図５はこの第３の実施の形態の説明図であ
り、図２に対応する部分のブロック図である。
り、図２に対応する部分のブロック図である。
【００２８】この第３の実施の形態の第１の実施の形態
との相違点は次の３点である。先ず第１の点は、クロッ
ク信号φＡ0 〜φＡn とクロック信号φＣＳとを入力と
する論理和回路ＯＲ１２を具える点である。第２の点
は、Ｉ／Ｏセレクト信号の入力系統ごと（具体的には回
路部Ｅ１、Ｅ２ごと）の論理和回路ＯＲ１１を２入力の
ものとした点である。第３の点は各回路部Ｅ１、Ｅ２ご
との論理和回路ＯＲ１１それぞれの一方の入力に上述の
論理和回路ＯＲ１２の出力を接続し、かつ、各回路部Ｅ
１、Ｅ２ごとの、論理和回路ＯＲ１１それぞれの他方の
入力に該回路部に対応するφＩＯＳｎ（具体的にはφＩ
ＯＳ１またはφＩＯＳ２）を遅延回路３５を介し接続し
ている点である。遅延回路３５を設けたのは、論理和回
路ＯＲ１２を追加したことによりφＡ0 〜φＡn および
φＣＳの遅れに対しφＩＯＳｎを同期させるためであ
る。
との相違点は次の３点である。先ず第１の点は、クロッ
ク信号φＡ0 〜φＡn とクロック信号φＣＳとを入力と
する論理和回路ＯＲ１２を具える点である。第２の点
は、Ｉ／Ｏセレクト信号の入力系統ごと（具体的には回
路部Ｅ１、Ｅ２ごと）の論理和回路ＯＲ１１を２入力の
ものとした点である。第３の点は各回路部Ｅ１、Ｅ２ご
との論理和回路ＯＲ１１それぞれの一方の入力に上述の
論理和回路ＯＲ１２の出力を接続し、かつ、各回路部Ｅ
１、Ｅ２ごとの、論理和回路ＯＲ１１それぞれの他方の
入力に該回路部に対応するφＩＯＳｎ（具体的にはφＩ
ＯＳ１またはφＩＯＳ２）を遅延回路３５を介し接続し
ている点である。遅延回路３５を設けたのは、論理和回
路ＯＲ１２を追加したことによりφＡ0 〜φＡn および
φＣＳの遅れに対しφＩＯＳｎを同期させるためであ
る。
【００２９】この第３の実施の形態の半導体記憶装置は
第１の実施の形態のものと同様に動作するのでその説明
はここでは省略する。
第１の実施の形態のものと同様に動作するのでその説明
はここでは省略する。
【００３０】この第３の実施の形態の場合も、第１の実
施の形態の場合と同様に複数のＩ／Ｏを別々に選択しリ
ードする場合であっても、すでにデータをみ出している
Ｉ／Ｏに関連する半導体記憶装置内部であってすでに待
機時状態となっている内部が他のＩ／Ｏセレクト信号の
変化によって再び動作時状態になることを防止できるの
で、半導体記憶装置での余分な電流の消費を防ぐことが
出来る。さらに、この第３の実施の形態の場合は、論理
和回路ＯＲ１２を設けたので、Ｉ／Ｏセレクト信号の入
力系統ごと（図５の例では回路部Ｅ１、Ｅ２ごと）への
配線数を第１、第２の各実施の形態より低減出来る。こ
のため、各クロック信号の配線抵抗や配線容量に起因す
る出力遅れを防止できる。さらに、第２の実施の形態に
くらべクロック発生回路が少なくて済むのでチップサイ
ズを小さくすることができる。
施の形態の場合と同様に複数のＩ／Ｏを別々に選択しリ
ードする場合であっても、すでにデータをみ出している
Ｉ／Ｏに関連する半導体記憶装置内部であってすでに待
機時状態となっている内部が他のＩ／Ｏセレクト信号の
変化によって再び動作時状態になることを防止できるの
で、半導体記憶装置での余分な電流の消費を防ぐことが
出来る。さらに、この第３の実施の形態の場合は、論理
和回路ＯＲ１２を設けたので、Ｉ／Ｏセレクト信号の入
力系統ごと（図５の例では回路部Ｅ１、Ｅ２ごと）への
配線数を第１、第２の各実施の形態より低減出来る。こ
のため、各クロック信号の配線抵抗や配線容量に起因す
る出力遅れを防止できる。さらに、第２の実施の形態に
くらべクロック発生回路が少なくて済むのでチップサイ
ズを小さくすることができる。
【００３１】４．第４の実施の形態 図６は第４の実施の形態の説明図であり、第３の実施の
形態における図５に対応する部分のブロック図である。
形態における図５に対応する部分のブロック図である。
【００３２】この第４の実施の形態の第３の実施の形態
との相違点は次の通りである。第３の実施の形態では論
理和回路ＯＲ１２の出力とφＩＯＳｎとの論理和をとっ
ている論理和回路ＯＲ１１の後段に、タイマ回路Ｔを設
けていた。これに対しこの第４の実施の形態では、φＩ
ＯＳｎ（図６の例ではφＩＯＳ１、φＩＯＳ２）専用の
タイマ回路Ｔと、論理和回路ＯＲ１２の出力専用のタイ
マ回路Ｔ１を設け、さらにこれらタイマ回路Ｔ，Ｔ１の
出力をそれぞれ入力とする２入力の論理和回路ＯＲ１３
を設けている。ただし、この論理和回路ＯＲ１３の出力
はＮＡＮＤ型ゲートＮＡＮＤ１の入力に第１〜第３の各
実施の形態と同様に接続してある。またタイマ回路Ｔ１
はタイマ回路Ｔと同様な構成としてある。
との相違点は次の通りである。第３の実施の形態では論
理和回路ＯＲ１２の出力とφＩＯＳｎとの論理和をとっ
ている論理和回路ＯＲ１１の後段に、タイマ回路Ｔを設
けていた。これに対しこの第４の実施の形態では、φＩ
ＯＳｎ（図６の例ではφＩＯＳ１、φＩＯＳ２）専用の
タイマ回路Ｔと、論理和回路ＯＲ１２の出力専用のタイ
マ回路Ｔ１を設け、さらにこれらタイマ回路Ｔ，Ｔ１の
出力をそれぞれ入力とする２入力の論理和回路ＯＲ１３
を設けている。ただし、この論理和回路ＯＲ１３の出力
はＮＡＮＤ型ゲートＮＡＮＤ１の入力に第１〜第３の各
実施の形態と同様に接続してある。またタイマ回路Ｔ１
はタイマ回路Ｔと同様な構成としてある。
【００３３】次に、この第４の実施の形態の回路の理解
を深めるためにこの回路の動作について説明する。この
説明を図３をも参照して行なう。
を深めるためにこの回路の動作について説明する。この
説明を図３をも参照して行なう。
【００３４】ＣＳが「Ｈ」レベルの場合に時刻ｔ10でア
ドレス信号を論理変化させる。時刻ｔ10では第１の実施
の形態同様φＡｎは発生しない。次に、時刻ｔ11でＩＯ
Ｓ１を「Ｌ」レベルから「Ｈ」レベルへと変化させる。
そうすると時刻ｔ12で第１の実施の形態同様φＩＯＳ１
の「Ｈ」レベルのパルスとφＡｎの「Ｈ」レベルのパル
スが発生する。このφＩＯＳ１の「Ｈ」レベルのパルス
による遅延回路Ｄの「Ｈ」レベルの出力が、タイマ回路
Ｔから時刻ｔ13でφ１の「Ｈ」レベルのパルスを発生す
る。また、時刻12で発生したφＡn の「Ｈ」レベルのパ
ルスは、φＡｎの「Ｈ」レベルのパルスとφＣＳの
「Ｌ」レベルとによって論理和回路ＯＲ１２から「Ｈ」
レベルのパルスを出力し、そして、この論理和回路ＯＲ
１２からの「Ｈ」レベルの出力によってタイマ回路Ｔ１
から「Ｈ」レベルのパルスが発生する。論理和回路ＯＲ
１２に接続されているこのタイマ回路Ｔ１の「Ｈ」レベ
ルの出力と、φＩＯＳｎ（ＩＯＳ１またはＩＯＳ２）が
入力されるタイマ回路Ｔからのφ１の「Ｈ」レベルの出
力とによって論理和回路ＯＲ１３は「Ｈ」レベルのパル
スを出力し、この論理和回路のＯＲ１３のＨレベルの出
力とＩＯＳ１の「Ｈ」レベルによってＮＡＮＤ型ゲート
ＮＡＮＤ１から時刻ｔ14でバーφ１の「Ｌ」レベルのパ
ルスを発生し、バーφ１が「Ｌ」レベルの期間でメモリ
セルからデータを読み出し出力することができる。次
に、時刻ｔ15でＩＯＳ２を「Ｌ」レベルから「Ｈ」レベ
ルへと変化させると、回路部Ｅ１での上述の動作と同様
な動作が回路部Ｅ２で生じる。このため、時刻ｔ18でバ
ーφ２の「Ｌ」レベルのパルスを発生し、バーφ２が
「Ｌ」レベルの期間でメモリセルからデータを読み出し
出力することができる。
ドレス信号を論理変化させる。時刻ｔ10では第１の実施
の形態同様φＡｎは発生しない。次に、時刻ｔ11でＩＯ
Ｓ１を「Ｌ」レベルから「Ｈ」レベルへと変化させる。
そうすると時刻ｔ12で第１の実施の形態同様φＩＯＳ１
の「Ｈ」レベルのパルスとφＡｎの「Ｈ」レベルのパル
スが発生する。このφＩＯＳ１の「Ｈ」レベルのパルス
による遅延回路Ｄの「Ｈ」レベルの出力が、タイマ回路
Ｔから時刻ｔ13でφ１の「Ｈ」レベルのパルスを発生す
る。また、時刻12で発生したφＡn の「Ｈ」レベルのパ
ルスは、φＡｎの「Ｈ」レベルのパルスとφＣＳの
「Ｌ」レベルとによって論理和回路ＯＲ１２から「Ｈ」
レベルのパルスを出力し、そして、この論理和回路ＯＲ
１２からの「Ｈ」レベルの出力によってタイマ回路Ｔ１
から「Ｈ」レベルのパルスが発生する。論理和回路ＯＲ
１２に接続されているこのタイマ回路Ｔ１の「Ｈ」レベ
ルの出力と、φＩＯＳｎ（ＩＯＳ１またはＩＯＳ２）が
入力されるタイマ回路Ｔからのφ１の「Ｈ」レベルの出
力とによって論理和回路ＯＲ１３は「Ｈ」レベルのパル
スを出力し、この論理和回路のＯＲ１３のＨレベルの出
力とＩＯＳ１の「Ｈ」レベルによってＮＡＮＤ型ゲート
ＮＡＮＤ１から時刻ｔ14でバーφ１の「Ｌ」レベルのパ
ルスを発生し、バーφ１が「Ｌ」レベルの期間でメモリ
セルからデータを読み出し出力することができる。次
に、時刻ｔ15でＩＯＳ２を「Ｌ」レベルから「Ｈ」レベ
ルへと変化させると、回路部Ｅ１での上述の動作と同様
な動作が回路部Ｅ２で生じる。このため、時刻ｔ18でバ
ーφ２の「Ｌ」レベルのパルスを発生し、バーφ２が
「Ｌ」レベルの期間でメモリセルからデータを読み出し
出力することができる。
【００３５】この第４の実施の形態の場合も、第１の実
施の形態の場合と同様に複数のＩ／Ｏを別々に選択しリ
ードする場合であっても、すでにデータ読み出している
Ｉ／Ｏに関連する半導体記憶装置内部であってすでに待
機時状態となっている内部が他のＩ／Ｏセレクト信号の
変化によって再び動作時状態になることを防止できるの
で、半導体記憶装置での余分な電流の消費を防ぐことが
出来る。さらに、第３の実施の形態の場合と同様Ｉ／Ｏ
セレクト信号の入力系統ごと（図６の例では回路部Ｅ
１，Ｅ２ごと）への配線数を第１、第２の各実施の形態
より低減出来る。このため、各クロック信号の配線抵抗
や配線容量に起因する出力遅れを防止できる。さらに、
第２の実施の形態にくらべクロック発生回路が少なくて
済むのでチップサイズを小さくすることができる。
施の形態の場合と同様に複数のＩ／Ｏを別々に選択しリ
ードする場合であっても、すでにデータ読み出している
Ｉ／Ｏに関連する半導体記憶装置内部であってすでに待
機時状態となっている内部が他のＩ／Ｏセレクト信号の
変化によって再び動作時状態になることを防止できるの
で、半導体記憶装置での余分な電流の消費を防ぐことが
出来る。さらに、第３の実施の形態の場合と同様Ｉ／Ｏ
セレクト信号の入力系統ごと（図６の例では回路部Ｅ
１，Ｅ２ごと）への配線数を第１、第２の各実施の形態
より低減出来る。このため、各クロック信号の配線抵抗
や配線容量に起因する出力遅れを防止できる。さらに、
第２の実施の形態にくらべクロック発生回路が少なくて
済むのでチップサイズを小さくすることができる。
【００３６】５．他の実施の形態 第１、第２の各実施の形態では各回路部Ｅにおいてタイ
マ回路Ｔの出力にＮＡＮＤ型ゲートＮＡＮＤ１を接続し
たが、これは論理和回路ＯＲ１１の出力にＮＡＮＤ型ゲ
ートＮＡＮＤ１の一入力を接続し、該ＮＡＮＤ型ゲート
ＮＡＮＤ１の他入力には対応するＩ／Ｏセレクト信号Ｉ
ＯＳｎを接続し、かつ、該ＮＡＮＤ型ゲートＮＡＮＤ１
の出力をタイマ回路Ｔに接続しても良い。
マ回路Ｔの出力にＮＡＮＤ型ゲートＮＡＮＤ１を接続し
たが、これは論理和回路ＯＲ１１の出力にＮＡＮＤ型ゲ
ートＮＡＮＤ１の一入力を接続し、該ＮＡＮＤ型ゲート
ＮＡＮＤ１の他入力には対応するＩ／Ｏセレクト信号Ｉ
ＯＳｎを接続し、かつ、該ＮＡＮＤ型ゲートＮＡＮＤ１
の出力をタイマ回路Ｔに接続しても良い。
【００３７】第３、第４の実施の形態では遅延回路３５
をφＩＯＳｎを発生する回路側（図中のＩＯＳ１回路や
ＩＯＳ２回路側）に設けても良い。
をφＩＯＳｎを発生する回路側（図中のＩＯＳ１回路や
ＩＯＳ２回路側）に設けても良い。
【００３８】また、第１、第２、第３、第４の各実施の
形態ではチップセレクト信号ＣＳ、Ｉ／Ｏセレクト信号
ＩＯＳｎが「Ｈ」レベルで半導体記憶装置内部が動作時
状態となる例としているが「Ｌ」レベルで動作時状態に
なるようにバーＣＳ、バーＩＯＳｎとしても良い。バー
φ１、バーφ２、・・・、バーφｎについても「Ｈ」レ
ベルのパルスを発生するようにし「Ｈ」レベルの期間で
読み出し動作を行なうようにしても問題はない。
形態ではチップセレクト信号ＣＳ、Ｉ／Ｏセレクト信号
ＩＯＳｎが「Ｈ」レベルで半導体記憶装置内部が動作時
状態となる例としているが「Ｌ」レベルで動作時状態に
なるようにバーＣＳ、バーＩＯＳｎとしても良い。バー
φ１、バーφ２、・・・、バーφｎについても「Ｈ」レ
ベルのパルスを発生するようにし「Ｈ」レベルの期間で
読み出し動作を行なうようにしても問題はない。
【００３９】
【発明の効果】上述した説明から明らかなようにこの発
明の半導体記憶装置によれば、複数のＩ／Ｏセレクト信
号のいずれかを選択することにより該選択したＩ／Ｏセ
レクト信号に対応するＩ／Ｏが選択できる半導体記憶装
置であって、Ｉ／Ｏセレクト信号の変化により発生する
クロックパルス、アドレス入力の論理変化により発生す
るクロックパルス、および、チップセレクト信号の変化
により発生するクロックパルスのいずれかのクロックパ
ルスに応答し半導体記憶装置内部を一定期間だけ動作時
状態にする信号を出力するタイマ回路と、前記動作時状
態においてアクセスされるメモリセルと、該メモリセル
から読み出したデータをラッチするラッチ回路とを具
え、前記内部が待機時状態になった後でも前記ラッチさ
れた前記データを読み出すことができる半導体記憶装置
において、前記タイマ回路を、前記複数のＩ／Ｏセレク
ト信号の入力系統ごとに具えている。このため、複数あ
るＩ／Ｏセレクト信号おのおのに関連する半導体記憶装
置内部ごとの待機時状態および動作時状態の切換制御が
独立に行なえる。したがって、複数のＩ／Ｏを別々に選
択しリードする場合であっても、すでにデータを読み出
しているＩ／Ｏに関連する半導体記憶装置内部であって
すでに待機時状態となっている内部が他のＩ／Ｏセレク
ト信号の変化によって再び動作時状態になることを防止
できるので、半導体記憶装置での余分な電流の消費を防
ぐことが出来る。
明の半導体記憶装置によれば、複数のＩ／Ｏセレクト信
号のいずれかを選択することにより該選択したＩ／Ｏセ
レクト信号に対応するＩ／Ｏが選択できる半導体記憶装
置であって、Ｉ／Ｏセレクト信号の変化により発生する
クロックパルス、アドレス入力の論理変化により発生す
るクロックパルス、および、チップセレクト信号の変化
により発生するクロックパルスのいずれかのクロックパ
ルスに応答し半導体記憶装置内部を一定期間だけ動作時
状態にする信号を出力するタイマ回路と、前記動作時状
態においてアクセスされるメモリセルと、該メモリセル
から読み出したデータをラッチするラッチ回路とを具
え、前記内部が待機時状態になった後でも前記ラッチさ
れた前記データを読み出すことができる半導体記憶装置
において、前記タイマ回路を、前記複数のＩ／Ｏセレク
ト信号の入力系統ごとに具えている。このため、複数あ
るＩ／Ｏセレクト信号おのおのに関連する半導体記憶装
置内部ごとの待機時状態および動作時状態の切換制御が
独立に行なえる。したがって、複数のＩ／Ｏを別々に選
択しリードする場合であっても、すでにデータを読み出
しているＩ／Ｏに関連する半導体記憶装置内部であって
すでに待機時状態となっている内部が他のＩ／Ｏセレク
ト信号の変化によって再び動作時状態になることを防止
できるので、半導体記憶装置での余分な電流の消費を防
ぐことが出来る。
【図１】実施の形態の説明図であり、特に装置の全体構
成を示す図である。
成を示す図である。
【図２】第１の実施の形態の説明図であり、図１中の破
線枠Ｃの部分の第１の実施の形態における詳細な説明図
である。
線枠Ｃの部分の第１の実施の形態における詳細な説明図
である。
【図３】実施の形態の装置の動作説明に供するタイムチ
ャートである。
ャートである。
【図４】第２の実施の形態の説明図であり、図１中の破
線枠Ｃの部分の第２の実施の形態における詳細な説明図
である。
線枠Ｃの部分の第２の実施の形態における詳細な説明図
である。
【図５】第３の実施の形態の説明図であり、図１中の破
線枠Ｃの部分の第３の実施の形態における詳細な説明図
である。
線枠Ｃの部分の第３の実施の形態における詳細な説明図
である。
【図６】第４の実施の形態の説明図であり、図１中の破
線枠Ｃの部分の第４の実施の形態における詳細な説明図
である。
線枠Ｃの部分の第４の実施の形態における詳細な説明図
である。
【図７】従来技術の説明図である。
【図８】従来技術の課題の説明図である。
【図９】従来技術の課題の説明図（その２）である。
【図１０】従来技術の課題の説明図（その３）である。
【図１１】従来技術の課題の説明図（その４）である。
ＩＯＳ１、ＩＯＳ２：複数のＩ／Ｏセレクト信号 Ｉ／Ｏ１〜Ｉ／Ｏ１６：Ｉ／Ｏセレクト信号により選択
されるＩ／Ｏ φＡ0 〜φＡn ：アドレス入力の変化により発生するク
ロックパルス φＩＯＳ１，φＩＯＳ２：Ｉ／Ｏセレクト信号の変化に
より発生するクロックパルス φＣＳ：チップセレクト信号の変化により発生するクロ
ックパルス Ｔ：Ｉ／Ｏセレクト信号の入力系統ごとに具えたタイマ
回路
されるＩ／Ｏ φＡ0 〜φＡn ：アドレス入力の変化により発生するク
ロックパルス φＩＯＳ１，φＩＯＳ２：Ｉ／Ｏセレクト信号の変化に
より発生するクロックパルス φＣＳ：チップセレクト信号の変化により発生するクロ
ックパルス Ｔ：Ｉ／Ｏセレクト信号の入力系統ごとに具えたタイマ
回路
Claims (1)
- 【請求項１】 複数のＩ／Ｏセレクト信号のいずれかを
選択することにより該選択したＩ／Ｏセレクト信号に対
応するＩ／Ｏが選択できる半導体記憶装置であって、Ｉ
／Ｏセレクト信号の変化により発生するクロックパル
ス、アドレス入力の論理変化により発生するクロックパ
ルス、および、チップセレクト信号の変化により発生す
るクロックパルスのいずれかのクロックパルスに応答し
半導体記憶装置内部を一定期間だけ動作時状態にする信
号を出力するタイマ回路と、前記動作時状態においてア
クセスされるメモリセルと、該メモリセルから読み出し
たデータをラッチするラッチ回路とを具え、前記内部が
待機時状態になった後でも前記ラッチされた前記データ
を読み出すことができる半導体記憶装置において、 前記タイマ回路を、前記複数のＩ／Ｏセレクト信号の入
力系統ごとに具えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7310974A JPH09153287A (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7310974A JPH09153287A (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153287A true JPH09153287A (ja) | 1997-06-10 |
Family
ID=18011641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7310974A Withdrawn JPH09153287A (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153287A (ja) |
-
1995
- 1995-11-29 JP JP7310974A patent/JPH09153287A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |