JPH09147575A - 電流型センス回路 - Google Patents
電流型センス回路Info
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- JPH09147575A JPH09147575A JP7322416A JP32241695A JPH09147575A JP H09147575 A JPH09147575 A JP H09147575A JP 7322416 A JP7322416 A JP 7322416A JP 32241695 A JP32241695 A JP 32241695A JP H09147575 A JPH09147575 A JP H09147575A
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Abstract
(57)【要約】
【課題】 電流型センス回路のスイッチング速度を高く
する。 【解決手段】 電流型センス回路において、活性／非活
性を制御する１個のＭＯＳトランジスタが接続されてい
た節点Ｔ７を、差動の一方の側と他方の側で互いに節点
Ｔ７１、Ｔ７２に分離し、且つ活性／非活性を制御する
ＭＯＳトランジスタＱ７１、Ｑ７２を介して接地した。
する。 【解決手段】 電流型センス回路において、活性／非活
性を制御する１個のＭＯＳトランジスタが接続されてい
た節点Ｔ７を、差動の一方の側と他方の側で互いに節点
Ｔ７１、Ｔ７２に分離し、且つ活性／非活性を制御する
ＭＯＳトランジスタＱ７１、Ｑ７２を介して接地した。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリＬＳＩ等で
微小な差動入力信号を検出する目的で用いられる電流型
センス回路に係り、特にそのスイッチング特性を改良し
た電流型センス回路に関するものである。
微小な差動入力信号を検出する目的で用いられる電流型
センス回路に係り、特にそのスイッチング特性を改良し
た電流型センス回路に関するものである。
【０００２】
【従来の技術】従来の電流型センス回路については、詳
しくは文献（柴田、「低電圧メモリにおける電流型セン
ス回路の構成法」電子情報通信学会 技術報告 ＩＣＤ
９５−２８ １９９５年５月）を参照されたい。上記文
献に基づいて、以下に従来技術を説明する。
しくは文献（柴田、「低電圧メモリにおける電流型セン
ス回路の構成法」電子情報通信学会 技術報告 ＩＣＤ
９５−２８ １９９５年５月）を参照されたい。上記文
献に基づいて、以下に従来技術を説明する。
【０００３】図４はその従来の電流型センス回路の回路
図である。Ｔ１、Ｔ２は差動入力用の第１、第２の入力
端子、Ｔ３、Ｔ４は差動出力用の第１、第２の出力端
子、Ｔ５〜Ｔ７は回路節点である。Ｑ１〜Ｑ４はＰchＭ
ＯＳトランジスタ、Ｑ５〜Ｑ７はＮchＭＯＳトランジス
タ、Ｒ１、Ｒ２は抵抗、Ｃ１、Ｃ２は出力端子Ｔ３、Ｔ
４の負荷容量である。φSAE はセンス回路全体の活性／
非活性を制御するための信号で、高レベル電圧に制御さ
れることでオンしてセンス回路が動作可能となる。抵抗
Ｒ１、Ｒ２はダイオード接続したＭＯＳトランジスタ等
で代用することも行なわれる。この回路では、入力端子
Ｔ１、Ｔ２に差動の電流信号を入力することで、出力端
子Ｔ３、Ｔ４に差動の電圧信号が得られる。
図である。Ｔ１、Ｔ２は差動入力用の第１、第２の入力
端子、Ｔ３、Ｔ４は差動出力用の第１、第２の出力端
子、Ｔ５〜Ｔ７は回路節点である。Ｑ１〜Ｑ４はＰchＭ
ＯＳトランジスタ、Ｑ５〜Ｑ７はＮchＭＯＳトランジス
タ、Ｒ１、Ｒ２は抵抗、Ｃ１、Ｃ２は出力端子Ｔ３、Ｔ
４の負荷容量である。φSAE はセンス回路全体の活性／
非活性を制御するための信号で、高レベル電圧に制御さ
れることでオンしてセンス回路が動作可能となる。抵抗
Ｒ１、Ｒ２はダイオード接続したＭＯＳトランジスタ等
で代用することも行なわれる。この回路では、入力端子
Ｔ１、Ｔ２に差動の電流信号を入力することで、出力端
子Ｔ３、Ｔ４に差動の電圧信号が得られる。
【０００４】この回路は、入力電流信号を電圧信号に変
換する初段と、該初段の出力の増幅を行なう増幅段とか
ら構成されている。まず初段は抵抗Ｒ１およびその抵抗
Ｒ１を負荷とするトランジスタＱ１からなる第１のゲー
ト接地型増幅回路と、抵抗Ｒ２およびその抵抗Ｒ２を負
荷とするトランジスタＱ２からなる第２のゲート接地型
増幅回路とから構成される。第１のゲート接地型増幅回
路は入力端子Ｔ１と回路節点Ｔ７の間に接続され、第２
のゲート接地型増幅回路は入力端子Ｔ２と回路節点Ｔ７
の間に接続される。本来のゲート接地型増幅回路では、
ＭＯＳトランジスタＱ１、Ｑ２のゲート電極は交流的に
接地され、この回路でもそのように接続することができ
るが、ここでは、そのゲート電極を互いに他方のゲート
接地型増幅回路の出力節点Ｔ５、Ｔ６に接続すること
で、トランジスタＱ１、Ｑ２のゲート・ソース間電圧の
変化量を大きくし、ＭＯＳトランジスタＱ１、Ｑ２の実
効的なトランスコンダクタンスを改善している。
換する初段と、該初段の出力の増幅を行なう増幅段とか
ら構成されている。まず初段は抵抗Ｒ１およびその抵抗
Ｒ１を負荷とするトランジスタＱ１からなる第１のゲー
ト接地型増幅回路と、抵抗Ｒ２およびその抵抗Ｒ２を負
荷とするトランジスタＱ２からなる第２のゲート接地型
増幅回路とから構成される。第１のゲート接地型増幅回
路は入力端子Ｔ１と回路節点Ｔ７の間に接続され、第２
のゲート接地型増幅回路は入力端子Ｔ２と回路節点Ｔ７
の間に接続される。本来のゲート接地型増幅回路では、
ＭＯＳトランジスタＱ１、Ｑ２のゲート電極は交流的に
接地され、この回路でもそのように接続することができ
るが、ここでは、そのゲート電極を互いに他方のゲート
接地型増幅回路の出力節点Ｔ５、Ｔ６に接続すること
で、トランジスタＱ１、Ｑ２のゲート・ソース間電圧の
変化量を大きくし、ＭＯＳトランジスタＱ１、Ｑ２の実
効的なトランスコンダクタンスを改善している。
【０００５】増幅段はトランジスタＱ３、Ｑ５からなる
第１のＣＭＯＳインバータ増幅回路と、トランジスタＱ
４、Ｑ６からなる第２のＣＭＯＳインバータ増幅回路に
より構成される。第１のＣＭＯＳインバータ増幅回路は
入力端子Ｔ１と回路節点Ｔ７との間に接続され、回路節
点Ｔ６の電圧信号を入力し増幅して出力端子Ｔ３に出力
する。また、第２のＣＭＯＳインバータ増幅回路は入力
端子Ｔ２と回路節点Ｔ７との間に接続され、回路節点Ｔ
５の電圧信号を入力し増幅して出力端子Ｔ３に出力す
る。初段の出力振幅が小さい場合は増幅段に貫通電流が
流れるが、これは回路動作の本質ではないので、以下の
説明では零とする。
第１のＣＭＯＳインバータ増幅回路と、トランジスタＱ
４、Ｑ６からなる第２のＣＭＯＳインバータ増幅回路に
より構成される。第１のＣＭＯＳインバータ増幅回路は
入力端子Ｔ１と回路節点Ｔ７との間に接続され、回路節
点Ｔ６の電圧信号を入力し増幅して出力端子Ｔ３に出力
する。また、第２のＣＭＯＳインバータ増幅回路は入力
端子Ｔ２と回路節点Ｔ７との間に接続され、回路節点Ｔ
５の電圧信号を入力し増幅して出力端子Ｔ３に出力す
る。初段の出力振幅が小さい場合は増幅段に貫通電流が
流れるが、これは回路動作の本質ではないので、以下の
説明では零とする。
【０００６】図４に示した従来の電流型センス回路の動
作は以下の通りである。回路は対称に設定されているも
のとする。すなわち、トランジスタＱ１とＱ２、Ｑ３と
Ｑ４、Ｑ５とＱ６、抵抗Ｒ１とＲ２、負荷容量Ｃ１とＣ
２は、各々その回路定数が等しいものとする。
作は以下の通りである。回路は対称に設定されているも
のとする。すなわち、トランジスタＱ１とＱ２、Ｑ３と
Ｑ４、Ｑ５とＱ６、抵抗Ｒ１とＲ２、負荷容量Ｃ１とＣ
２は、各々その回路定数が等しいものとする。
【０００７】最初に平衡状態について説明する。このと
きは入力端子Ｔ１、Ｔ２に流れる差動入力電流が等しい
ので、その入力端子Ｔ１とＴ２、出力端子Ｔ３とＴ４、
回路節点Ｔ５とＴ６はそれぞれ等電位となる。出力端子
Ｔ３、Ｔ４の電位は入力端子Ｔ１、Ｔ２の電位と節点Ｔ
７の電位（ほぼ接地電位）の中間電位となり、負荷容量
Ｃ１、Ｃ２には出力端子Ｔ３、Ｔ４の電圧に応じた電荷
が蓄積されている。
きは入力端子Ｔ１、Ｔ２に流れる差動入力電流が等しい
ので、その入力端子Ｔ１とＴ２、出力端子Ｔ３とＴ４、
回路節点Ｔ５とＴ６はそれぞれ等電位となる。出力端子
Ｔ３、Ｔ４の電位は入力端子Ｔ１、Ｔ２の電位と節点Ｔ
７の電位（ほぼ接地電位）の中間電位となり、負荷容量
Ｃ１、Ｃ２には出力端子Ｔ３、Ｔ４の電圧に応じた電荷
が蓄積されている。
【０００８】上記の平衡状態からトランジスタＱ１を流
れる電流がΔＩだけ増加し、トランジスタＱ２を流れる
電流がΔＩだけ減少した場合について考える。このと
き、節点Ｔ５の電位はΔＶだけ上昇し、節点Ｔ６の電位
はΔＶだけ低下する。入力端子Ｔ１、Ｔ２から流れ込む
電流量の総和は変化しないので、スタティックには節点
Ｔ７の電位は変化しない。
れる電流がΔＩだけ増加し、トランジスタＱ２を流れる
電流がΔＩだけ減少した場合について考える。このと
き、節点Ｔ５の電位はΔＶだけ上昇し、節点Ｔ６の電位
はΔＶだけ低下する。入力端子Ｔ１、Ｔ２から流れ込む
電流量の総和は変化しないので、スタティックには節点
Ｔ７の電位は変化しない。
【０００９】しかし、節点Ｔ６の電位が低下すること
で、負荷容量Ｃ１はトランジスタＱ３を介して矢印の経
路で電荷の充電が起こり、出力端子Ｔ３の電位は高レベ
ルとなる。負荷容量Ｃ２については、トランジスタＱ
６、Ｑ７を介して矢印の経路で電荷の放電が起こり、出
力端子Ｔ４の電位は低レベルとなる。電荷の充放電はダ
イナミックな動作である。
で、負荷容量Ｃ１はトランジスタＱ３を介して矢印の経
路で電荷の充電が起こり、出力端子Ｔ３の電位は高レベ
ルとなる。負荷容量Ｃ２については、トランジスタＱ
６、Ｑ７を介して矢印の経路で電荷の放電が起こり、出
力端子Ｔ４の電位は低レベルとなる。電荷の充放電はダ
イナミックな動作である。
【００１０】
【発明が解決しようとする課題】ところがこのとき、ト
ランジスタＱ７はセンス回路の活性化信号φSAE によっ
て導通状態に制御されているが、有限の導通抵抗を有す
る。このため、負荷容量Ｃ２から電荷の放電があると、
この放電電流はトランジスタＱ７の両端に逆起電力を発
生し、共通節点Ｔ７の電圧レベルが上昇する。この節点
Ｔ７の電圧レベル上昇は負荷容量Ｃ２の放電が終るまで
の一時的なものであるが、この期間、節点Ｔ６の電圧レ
ベル低下を妨げるので、結果的にセンス回路のスイッチ
ング時間の遅延をもたらすことになる。これは、センス
回路を高速動作させる上で問題となっていた。
ランジスタＱ７はセンス回路の活性化信号φSAE によっ
て導通状態に制御されているが、有限の導通抵抗を有す
る。このため、負荷容量Ｃ２から電荷の放電があると、
この放電電流はトランジスタＱ７の両端に逆起電力を発
生し、共通節点Ｔ７の電圧レベルが上昇する。この節点
Ｔ７の電圧レベル上昇は負荷容量Ｃ２の放電が終るまで
の一時的なものであるが、この期間、節点Ｔ６の電圧レ
ベル低下を妨げるので、結果的にセンス回路のスイッチ
ング時間の遅延をもたらすことになる。これは、センス
回路を高速動作させる上で問題となっていた。
【００１１】本発明の目的は、上述の問題を解決して、
スイッチング特性の改善された電流型センス回路を提供
することにある。
スイッチング特性の改善された電流型センス回路を提供
することにある。
【００１２】
【課題を解決するための手段】第１の発明は、第１の入
力端子と第１の回路節点との間に接続され、該第１の入
力端子に入力する電流信号を電圧信号に変換して出力す
る第１のゲート接地型増幅回路と、第２の入力端子と第
２の回路節点との間に接続され、該第２の入力端子に入
力する電流信号を電圧信号に変換して出力する第２のゲ
ート接地型増幅回路と、上記第１の入力端子と上記第２
の回路節点との間に接続され、上記第２のゲート接地型
増幅回路の出力電圧を入力し増幅して第１の出力端子に
出力する第１のＣＭＯＳインバータ増幅回路と、上記第
２の入力端子と上記第１の回路節点との間に接続され、
上記第１のゲート接地型増幅回路の出力電圧を入力し増
幅して第２の出力端子に出力する第２のＣＭＯＳインバ
ータ増幅回路とを設け、上記第１の回路節点と上記第２
の回路節点を、相互に分離し且つその各々を所定のイン
ピーダンス素子を介して接地したことを特徴とする電流
型センス回路として構成した。
力端子と第１の回路節点との間に接続され、該第１の入
力端子に入力する電流信号を電圧信号に変換して出力す
る第１のゲート接地型増幅回路と、第２の入力端子と第
２の回路節点との間に接続され、該第２の入力端子に入
力する電流信号を電圧信号に変換して出力する第２のゲ
ート接地型増幅回路と、上記第１の入力端子と上記第２
の回路節点との間に接続され、上記第２のゲート接地型
増幅回路の出力電圧を入力し増幅して第１の出力端子に
出力する第１のＣＭＯＳインバータ増幅回路と、上記第
２の入力端子と上記第１の回路節点との間に接続され、
上記第１のゲート接地型増幅回路の出力電圧を入力し増
幅して第２の出力端子に出力する第２のＣＭＯＳインバ
ータ増幅回路とを設け、上記第１の回路節点と上記第２
の回路節点を、相互に分離し且つその各々を所定のイン
ピーダンス素子を介して接地したことを特徴とする電流
型センス回路として構成した。
【００１３】第２の発明は、上記第１の発明において、
上記第１の回路節点と上記第２の回路節点を独立に各々
第１、第２のスイッチング素子を介して接地し、又は独
立に各々第１、第２の抵抗を介して接地したことを特徴
とする電流型センス回路として構成した。
上記第１の回路節点と上記第２の回路節点を独立に各々
第１、第２のスイッチング素子を介して接地し、又は独
立に各々第１、第２の抵抗を介して接地したことを特徴
とする電流型センス回路として構成した。
【００１４】第３の発明は、上記第１の発明において、
上記第１の回路節点と上記第２の回路節点に独立に各々
第３、第４の抵抗の片端を接続し、該第３、第４の抵抗
の他端をその導通抵抗が上記第３、第４の抵抗の抵抗値
より充分に小さい第３のスイッチング素子を介して接地
したことを特徴とする電流型センス回路として構成し
た。
上記第１の回路節点と上記第２の回路節点に独立に各々
第３、第４の抵抗の片端を接続し、該第３、第４の抵抗
の他端をその導通抵抗が上記第３、第４の抵抗の抵抗値
より充分に小さい第３のスイッチング素子を介して接地
したことを特徴とする電流型センス回路として構成し
た。
【００１５】
［第１の実施の形態］図１は第１の実施の形態の電流型
センス回路を示す回路図である。図４で説明したものと
同一のものには同一の符号を付しその詳しい説明は省略
する。Ｑ７１、Ｑ７２はＮchＭＯＳトランジスタであ
る。図４に示した従来回路とは、トランジスタＱ７１、
Ｑ７２を用いて図４に示した節点Ｔ７をＴ７１、Ｔ７２
に分離し、そのトランジスタＱ７１、Ｑ７２を共通の活
性化信号φSAE で制御しているところが異なる。
センス回路を示す回路図である。図４で説明したものと
同一のものには同一の符号を付しその詳しい説明は省略
する。Ｑ７１、Ｑ７２はＮchＭＯＳトランジスタであ
る。図４に示した従来回路とは、トランジスタＱ７１、
Ｑ７２を用いて図４に示した節点Ｔ７をＴ７１、Ｔ７２
に分離し、そのトランジスタＱ７１、Ｑ７２を共通の活
性化信号φSAE で制御しているところが異なる。
【００１６】すなわち、抵抗Ｒ１とその抵抗Ｒ１を負荷
とするトランジスタＱ１からなり、入力端子Ｔ１に入力
する電流信号を電圧信号に変換して節点Ｔ５に出力する
第１のゲート接地型増幅回路は、入力端子Ｔ１と回路節
点Ｔ７１との間に接続する。また、抵抗Ｒ２とその抵抗
Ｒ２を負荷とするトランジスタＱ２からなり、入力端子
Ｔ２に入力する電流信号を電圧信号に変換して節点Ｔ６
に出力する第２のゲート接地型増幅回路は、入力端子Ｔ
２と回路節点Ｔ７２との間に接続する。また、節点Ｔ６
の電圧信号を入力し増幅して出力端子Ｔ１に出力するト
ランジスタＱ３、Ｑ５からなる第１のＣＭＯＳインバー
タ増幅回路は、入力端子Ｔ１と節点Ｔ７２との間に接続
する。さらに、節点Ｔ５の電圧信号を入力し増幅して出
力端子Ｔ２に出力するトランジスタＱ３、Ｑ５からなる
第２のＣＭＯＳインバータ増幅回路は、入力端子Ｔ２と
節点Ｔ７１との間に接続する。上記第１のゲート接地型
増幅回路のトランジスタＱ１のゲート電極は節点Ｔ６に
接続するが、交流的に接地しても良い。また、上記第１
のゲート接地型増幅回路のトランジスタＱ２のゲート電
極は節点Ｔ５に接続するが、これ交流的に接地しても良
い。
とするトランジスタＱ１からなり、入力端子Ｔ１に入力
する電流信号を電圧信号に変換して節点Ｔ５に出力する
第１のゲート接地型増幅回路は、入力端子Ｔ１と回路節
点Ｔ７１との間に接続する。また、抵抗Ｒ２とその抵抗
Ｒ２を負荷とするトランジスタＱ２からなり、入力端子
Ｔ２に入力する電流信号を電圧信号に変換して節点Ｔ６
に出力する第２のゲート接地型増幅回路は、入力端子Ｔ
２と回路節点Ｔ７２との間に接続する。また、節点Ｔ６
の電圧信号を入力し増幅して出力端子Ｔ１に出力するト
ランジスタＱ３、Ｑ５からなる第１のＣＭＯＳインバー
タ増幅回路は、入力端子Ｔ１と節点Ｔ７２との間に接続
する。さらに、節点Ｔ５の電圧信号を入力し増幅して出
力端子Ｔ２に出力するトランジスタＱ３、Ｑ５からなる
第２のＣＭＯＳインバータ増幅回路は、入力端子Ｔ２と
節点Ｔ７１との間に接続する。上記第１のゲート接地型
増幅回路のトランジスタＱ１のゲート電極は節点Ｔ６に
接続するが、交流的に接地しても良い。また、上記第１
のゲート接地型増幅回路のトランジスタＱ２のゲート電
極は節点Ｔ５に接続するが、これ交流的に接地しても良
い。
【００１７】このセンス回路において、回路は対称に設
計されているものとする。すなわち、トランジスタＱ１
とＱ２、Ｑ３とＱ４、Ｑ５とＱ６、Ｑ７１とＱ７２、抵
抗Ｒ１とＱ２、負荷容量Ｃ１とＣ２は回路定数が等しい
とする。
計されているものとする。すなわち、トランジスタＱ１
とＱ２、Ｑ３とＱ４、Ｑ５とＱ６、Ｑ７１とＱ７２、抵
抗Ｒ１とＱ２、負荷容量Ｃ１とＣ２は回路定数が等しい
とする。
【００１８】次に動作を説明する。平衡状態では入力端
子Ｔ１、Ｔ２に流れる差動入力電流が等しいので、入力
端子Ｔ１とＴ２、出力端子Ｔ３とＴ４、回路節点Ｔ５と
Ｔ６、Ｔ７１とＴ７２はそれぞれ等電位となる。出力端
子Ｔ３、Ｔ４の電位は、入力端子Ｔ１、Ｔ２の電位と節
点Ｔ７１又はＴ７２の電位（ほぼ接地電位）の中間電位
となり、負荷容量Ｃ１、Ｃ２には出力端子Ｔ３、Ｔ４の
電圧に応じた電荷が蓄積される。
子Ｔ１、Ｔ２に流れる差動入力電流が等しいので、入力
端子Ｔ１とＴ２、出力端子Ｔ３とＴ４、回路節点Ｔ５と
Ｔ６、Ｔ７１とＴ７２はそれぞれ等電位となる。出力端
子Ｔ３、Ｔ４の電位は、入力端子Ｔ１、Ｔ２の電位と節
点Ｔ７１又はＴ７２の電位（ほぼ接地電位）の中間電位
となり、負荷容量Ｃ１、Ｃ２には出力端子Ｔ３、Ｔ４の
電圧に応じた電荷が蓄積される。
【００１９】上記平衡状態からトランジスタＱ１を流れ
る電流がΔＩだけ増加し、トランジスタＱ２を流れる電
流がΔＩだけ減少する場合について考える。このとき、
節点Ｔ５の電位はΔＶだけ上昇し、節点Ｔ６の電位はΔ
Ｖだけ低下する。
る電流がΔＩだけ増加し、トランジスタＱ２を流れる電
流がΔＩだけ減少する場合について考える。このとき、
節点Ｔ５の電位はΔＶだけ上昇し、節点Ｔ６の電位はΔ
Ｖだけ低下する。
【００２０】節点Ｔ６の電位が低下することで負荷容量
Ｃ１はトランジスタＱ３を介して矢印の経路で電荷の充
電が起こり、出力端子Ｔ３は高レベル電圧になる。負荷
容量Ｃ２につていは、トランジスタＱ６、Ｑ７１を介し
て矢印の経路で電荷の放電が起こり、出力端子Ｔ４は低
レベル電圧になる。負荷容量Ｃ２の放電電流はトランジ
スタＱ７２に流れ込まないので、節点Ｔ７２の電位上昇
が発生することはない。このため、負荷容量Ｃ２の放電
は節点Ｔ６の電圧レベルの低下を妨げない。
Ｃ１はトランジスタＱ３を介して矢印の経路で電荷の充
電が起こり、出力端子Ｔ３は高レベル電圧になる。負荷
容量Ｃ２につていは、トランジスタＱ６、Ｑ７１を介し
て矢印の経路で電荷の放電が起こり、出力端子Ｔ４は低
レベル電圧になる。負荷容量Ｃ２の放電電流はトランジ
スタＱ７２に流れ込まないので、節点Ｔ７２の電位上昇
が発生することはない。このため、負荷容量Ｃ２の放電
は節点Ｔ６の電圧レベルの低下を妨げない。
【００２１】さらに、負荷容量Ｃ２の放電電流は、トラ
ンジスタＱ７１に流れ込むので、その両端に逆起電力が
発生し、節点Ｔ７１の電圧レベルが上昇する。これは、
負荷容量Ｃ２の放電が終るまでの一時的なものである
が、この期間は節点Ｔ５の電圧レベルを上昇させる要因
となる。ところが、節点Ｔ５は本来的に電圧上昇動作で
あるので、負荷容量Ｃ２からの放電電流はこの変化を助
長することになる。
ンジスタＱ７１に流れ込むので、その両端に逆起電力が
発生し、節点Ｔ７１の電圧レベルが上昇する。これは、
負荷容量Ｃ２の放電が終るまでの一時的なものである
が、この期間は節点Ｔ５の電圧レベルを上昇させる要因
となる。ところが、節点Ｔ５は本来的に電圧上昇動作で
あるので、負荷容量Ｃ２からの放電電流はこの変化を助
長することになる。
【００２２】かくして、負荷容量Ｃ２の放電電流が節点
Ｔ６の電圧レベル低下を妨げることを防止し、且つ節点
Ｔ５の電圧レベル上昇を助長させることで、センス回路
のスイッチング動作を加速させる。
Ｔ６の電圧レベル低下を妨げることを防止し、且つ節点
Ｔ５の電圧レベル上昇を助長させることで、センス回路
のスイッチング動作を加速させる。
【００２３】［第２の実施の形態］図２は本発明の第２
の実施の形態を示す電流型センス回路の回路図である。
図１に示した回路とは、ＭＯＳトランジスタＱ７１、Ｑ
７２に代えて、抵抗Ｒ３、Ｒ４を使用して、回路節点Ｔ
７１、Ｔ７２を分離しているところが異なる。スイッチ
ング動作を加速する点では、図１に示した回路と同様で
ある。
の実施の形態を示す電流型センス回路の回路図である。
図１に示した回路とは、ＭＯＳトランジスタＱ７１、Ｑ
７２に代えて、抵抗Ｒ３、Ｒ４を使用して、回路節点Ｔ
７１、Ｔ７２を分離しているところが異なる。スイッチ
ング動作を加速する点では、図１に示した回路と同様で
ある。
【００２４】この図２の回路では、センス回路の活性／
非活性を制御するスイッチング素子を使用しないので、
回路構成が簡素化される。ただし、入力端子Ｔ１、Ｔ２
の側に活性／非活性を制御するスイッチング素子を接続
することもできる。
非活性を制御するスイッチング素子を使用しないので、
回路構成が簡素化される。ただし、入力端子Ｔ１、Ｔ２
の側に活性／非活性を制御するスイッチング素子を接続
することもできる。
【００２５】［第３の実施の形態］図３は第３の実施の
形態を示す電流型センス回路の回路図である。この回路
は、図２の回路において、抵抗Ｒ３、Ｒ４を抵抗Ｒ５、
Ｒ６に代えると共に、その接地側を回路節点Ｔ８に共通
接続して、その節点Ｔ８と接地との間に、センス回路の
活性／非活性を制御するスイッチング用のトランジスタ
Ｑ８を接続したものである。
形態を示す電流型センス回路の回路図である。この回路
は、図２の回路において、抵抗Ｒ３、Ｒ４を抵抗Ｒ５、
Ｒ６に代えると共に、その接地側を回路節点Ｔ８に共通
接続して、その節点Ｔ８と接地との間に、センス回路の
活性／非活性を制御するスイッチング用のトランジスタ
Ｑ８を接続したものである。
【００２６】図２に示した回路で入力端子Ｔ１、Ｔ２側
に活性／非活性の制御のためのスイッチング素子を使用
しない場合、消費電流が大きくなる問題があったが、こ
の図３に示す回路では、トランジスタ８により活性／非
活性を制御するので、その問題が解消される。また、図
１の回路に比べて回路構成も簡素化される。
に活性／非活性の制御のためのスイッチング素子を使用
しない場合、消費電流が大きくなる問題があったが、こ
の図３に示す回路では、トランジスタ８により活性／非
活性を制御するので、その問題が解消される。また、図
１の回路に比べて回路構成も簡素化される。
【００２７】この図３に示す回路では、トランジスタＱ
８を付加することによって、負荷容量Ｃ２の放電電流で
節点Ｔ６の電圧レベル低下を妨げるという従来技術の欠
点を再現することになるが、抵抗Ｒ５、Ｒ６の抵抗値に
比べてトランジスタＱ８の導通抵抗を充分低く設定する
ことで、その影響を充分低く抑えることができる。
８を付加することによって、負荷容量Ｃ２の放電電流で
節点Ｔ６の電圧レベル低下を妨げるという従来技術の欠
点を再現することになるが、抵抗Ｒ５、Ｒ６の抵抗値に
比べてトランジスタＱ８の導通抵抗を充分低く設定する
ことで、その影響を充分低く抑えることができる。
【００２８】［その他の実施の形態］なお、上記した各
実施の形態では、説明の都合上、Ｑ１〜Ｑ４をＰchＭＯ
Ｓトランジスタ、Ｑ５〜Ｑ７、Ｑ７１、Ｑ７２、Ｑ８を
ＮchＭＯＳトランジスタとしたが、ＭＯＳトランジスタ
の導電型（Ｎch、Ｐch）を入れ替えた相対な回路におい
ても本発明は適用可能であり、同等の効果を発揮する。
ただし、相対な回路では、入力電流の向きと、センス回
路の活性化信号φSAE の極性（低レベル電圧／高レベル
電圧）が異なる。
実施の形態では、説明の都合上、Ｑ１〜Ｑ４をＰchＭＯ
Ｓトランジスタ、Ｑ５〜Ｑ７、Ｑ７１、Ｑ７２、Ｑ８を
ＮchＭＯＳトランジスタとしたが、ＭＯＳトランジスタ
の導電型（Ｎch、Ｐch）を入れ替えた相対な回路におい
ても本発明は適用可能であり、同等の効果を発揮する。
ただし、相対な回路では、入力電流の向きと、センス回
路の活性化信号φSAE の極性（低レベル電圧／高レベル
電圧）が異なる。
【００２９】
【発明の効果】以上から第１の発明によれば、出力端子
の負荷容量の放電電流によりスイッチング動作が妨げる
ことを防止できるばかりか、むしろその動作を加速でき
る利点がある。このため、メモリＬＳＩ等において、メ
モリセルからの微小信号を検出する回路として適用し、
高速にデータ読み出しを行なうことができるという優れ
た効果がある。また、第２の発明によれば、スイッチン
グ素子を介して接地するものでは従来と同様にその部分
で活性／非活性を制御でき、抵抗を介して接地するもの
では回路構成が簡素化される。さらに、第３の発明によ
れば、活性／非活性の制御と共に回路構成の簡素化が達
成できる。
の負荷容量の放電電流によりスイッチング動作が妨げる
ことを防止できるばかりか、むしろその動作を加速でき
る利点がある。このため、メモリＬＳＩ等において、メ
モリセルからの微小信号を検出する回路として適用し、
高速にデータ読み出しを行なうことができるという優れ
た効果がある。また、第２の発明によれば、スイッチン
グ素子を介して接地するものでは従来と同様にその部分
で活性／非活性を制御でき、抵抗を介して接地するもの
では回路構成が簡素化される。さらに、第３の発明によ
れば、活性／非活性の制御と共に回路構成の簡素化が達
成できる。
【図１】 第１の実施の形態の電流型センス回路の回路
図である。
図である。
【図２】 第２の実施の形態の電流型センス回路の回路
図である。
図である。
【図３】 第３の実施の形態の電流型センス回路の回路
図である。
図である。
【図４】 従来の電流型センス回路の回路図である。
Ｑ１〜Ｑ４：ＰchＭＯＳトランジスタ、Ｑ５〜Ｑ７、Ｑ
７１、Ｑ７２、Ｑ８：ＮchＭＯＳトランジスタ、Ｒ１〜
Ｒ６：抵抗、Ｔ１、Ｔ２：入力端子、Ｔ３、Ｔ４：出力
端子、Ｔ５〜Ｔ８、Ｔ７１、Ｔ７２：回路節点、Ｃ１、
Ｃ２：負荷容量、φSAE ：活性化信号、ΔＩ：電流の増
大分、−ΔＩ：電流の減少分、ΔＶ：電位の上昇分、−
ΔＶ：電位の下降分。
７１、Ｑ７２、Ｑ８：ＮchＭＯＳトランジスタ、Ｒ１〜
Ｒ６：抵抗、Ｔ１、Ｔ２：入力端子、Ｔ３、Ｔ４：出力
端子、Ｔ５〜Ｔ８、Ｔ７１、Ｔ７２：回路節点、Ｃ１、
Ｃ２：負荷容量、φSAE ：活性化信号、ΔＩ：電流の増
大分、−ΔＩ：電流の減少分、ΔＶ：電位の上昇分、−
ΔＶ：電位の下降分。
Claims (3)
- 【請求項１】第１の入力端子と第１の回路節点との間に
接続され、該第１の入力端子に入力する電流信号を電圧
信号に変換して出力する第１のゲート接地型増幅回路
と、 第２の入力端子と第２の回路節点との間に接続され、該
第２の入力端子に入力する電流信号を電圧信号に変換し
て出力する第２のゲート接地型増幅回路と、 上記第１の入力端子と上記第２の回路節点との間に接続
され、上記第２のゲート接地型増幅回路の出力電圧を入
力し増幅して第１の出力端子に出力する第１のＣＭＯＳ
インバータ増幅回路と、 上記第２の入力端子と上記第１の回路節点との間に接続
され、上記第１のゲート接地型増幅回路の出力電圧を入
力し増幅して第２の出力端子に出力する第２のＣＭＯＳ
インバータ増幅回路とを設け、 上記第１の回路節点と上記第２の回路節点を、相互に分
離し且つその各々を所定のインピーダンス素子を介して
接地したことを特徴とする電流型センス回路。 - 【請求項２】上記第１の回路節点と上記第２の回路節点
を独立に各々第１、第２のスイッチング素子を介して接
地し、又は独立に各々第１、第２の抵抗を介して接地し
たことを特徴とする請求項１に記載の電流型センス回
路。 - 【請求項３】上記第１の回路節点と上記第２の回路節点
に独立に各々第３、第４の抵抗の片端を接続し、該第
３、第４の抵抗の他端をその導通抵抗が該第３、第４の
抵抗の抵抗値より充分小さい第３のスイッチング素子を
介して接地したことを特徴とする請求項１に記載の電流
型センス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32241695A JP3225480B2 (ja) | 1995-11-17 | 1995-11-17 | 電流型センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32241695A JP3225480B2 (ja) | 1995-11-17 | 1995-11-17 | 電流型センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09147575A true JPH09147575A (ja) | 1997-06-06 |
| JP3225480B2 JP3225480B2 (ja) | 2001-11-05 |
Family
ID=18143427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32241695A Expired - Fee Related JP3225480B2 (ja) | 1995-11-17 | 1995-11-17 | 電流型センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225480B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9318189B2 (en) | 2012-11-21 | 2016-04-19 | Kabushiki Kaisha Toshiba | Sense amplifier circuit |
-
1995
- 1995-11-17 JP JP32241695A patent/JP3225480B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9318189B2 (en) | 2012-11-21 | 2016-04-19 | Kabushiki Kaisha Toshiba | Sense amplifier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3225480B2 (ja) | 2001-11-05 |
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