JP2895662B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JP2895662B2 JP2895662B2 JP3171336A JP17133691A JP2895662B2 JP 2895662 B2 JP2895662 B2 JP 2895662B2 JP 3171336 A JP3171336 A JP 3171336A JP 17133691 A JP17133691 A JP 17133691A JP 2895662 B2 JP2895662 B2 JP 2895662B2
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Description
【０００１】
【産業上の利用分野】本発明は、複数の入力信号が選択
的に入力される差動増幅回路に関するものである。
的に入力される差動増幅回路に関するものである。
【０００２】
【従来の技術】従来のこの種の差動増幅回路からなるボ
ルテージフォロワ回路の一例を図３に示す。この回路
は、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３，Ｐａ１
〜Ｐａｎ，Ｐｂ１〜ＰｂｎおよびＮチャネルＭＯＳトラ
ンジスタＮ１〜Ｎ６により構成されている。トランジス
タＰ１は定電流回路を構成し、トランジスタＮ１，Ｎ２
はカレントミラー回路を構成している。トランジスタＰ
１のゲートにはカレントミラー回路に流れる電流を設定
するためのバイアス電流設定電圧Ｖｂ１が印加されてい
る。トランジスタＮ５，Ｎ６は容量性駆動負荷ＣＦに充
電された電荷を放電させるためのものである。
ルテージフォロワ回路の一例を図３に示す。この回路
は、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３，Ｐａ１
〜Ｐａｎ，Ｐｂ１〜ＰｂｎおよびＮチャネルＭＯＳトラ
ンジスタＮ１〜Ｎ６により構成されている。トランジス
タＰ１は定電流回路を構成し、トランジスタＮ１，Ｎ２
はカレントミラー回路を構成している。トランジスタＰ
１のゲートにはカレントミラー回路に流れる電流を設定
するためのバイアス電流設定電圧Ｖｂ１が印加されてい
る。トランジスタＮ５，Ｎ６は容量性駆動負荷ＣＦに充
電された電荷を放電させるためのものである。
【０００３】トランジスタＰｂ１〜Ｐｂｎはゲートに夫
々入力信号が印加される非反転入力側の入力トランジス
タであり、トランジスタＰａ１〜Ｐａｎは入力信号を選
択するためのスイッチングトランジスタである。トラン
ジスタＰ３は反転入力側の入力トランジスタであり、ゲ
ートがボルテージフォロワ回路の出力に接続されてい
る。トランジスタＮ３，Ｎ４はバッファとして機能す
る。トランジスタＮ４のゲートにはバッファのバイアス
電流を設定するためのバイアス電流設定電圧Ｖｂ２が印
加されている。
々入力信号が印加される非反転入力側の入力トランジス
タであり、トランジスタＰａ１〜Ｐａｎは入力信号を選
択するためのスイッチングトランジスタである。トラン
ジスタＰ３は反転入力側の入力トランジスタであり、ゲ
ートがボルテージフォロワ回路の出力に接続されてい
る。トランジスタＮ３，Ｎ４はバッファとして機能す
る。トランジスタＮ４のゲートにはバッファのバイアス
電流を設定するためのバイアス電流設定電圧Ｖｂ２が印
加されている。
【０００４】トランジスタＮ３のゲートはトランジスタ
Ｐ３，Ｎ２の接続点に接続されており、トランジスタＮ
３，Ｎ４の接続点はトランジスタＰ３のゲートに接続さ
れている。
Ｐ３，Ｎ２の接続点に接続されており、トランジスタＮ
３，Ｎ４の接続点はトランジスタＰ３のゲートに接続さ
れている。
【０００５】また、負荷ＣＦを放電させるためのトラン
ジスタＮ６はボルテージフォロワ回路の出力とグランド
との間に接続され、一方、トランジスタＮ５はトランジ
スタＰ３，Ｎ２の接続点とグランドとの間に接続されて
いる。トランジスタＮ５，Ｎ６のゲートにはディスチャ
ージ信号ＤＩＳが印加される。
ジスタＮ６はボルテージフォロワ回路の出力とグランド
との間に接続され、一方、トランジスタＮ５はトランジ
スタＰ３，Ｎ２の接続点とグランドとの間に接続されて
いる。トランジスタＮ５，Ｎ６のゲートにはディスチャ
ージ信号ＤＩＳが印加される。
【０００６】各入力トランジスタＰｂ１〜Ｐｂｎは、直
列に接続されているスイッチングトランジスタｐａ１〜
ｐａｎがオンしたとき、トランジスタＰ１とトランジス
タＮ１との間に接続される。図４に示すように、スイッ
チングトランジスタＰａ１〜Ｐａｎのゲートにローレベ
ルの入力選択信号Ｃ１〜Ｃｎが順次入力されると、各ス
イッチングトランジスタはそのつどオンし、入力トラン
ジスタＰｂ１〜ＰｂｎがトランジスタＰ１とトランジス
タＮ１との間に順次接続される。その結果、各入力トラ
ンジスタＰｂ１〜Ｐｂｎのゲートに入力されている入力
信号Ｖ１〜Ｖｎが出力信号ＯＵＴとして出力される。
列に接続されているスイッチングトランジスタｐａ１〜
ｐａｎがオンしたとき、トランジスタＰ１とトランジス
タＮ１との間に接続される。図４に示すように、スイッ
チングトランジスタＰａ１〜Ｐａｎのゲートにローレベ
ルの入力選択信号Ｃ１〜Ｃｎが順次入力されると、各ス
イッチングトランジスタはそのつどオンし、入力トラン
ジスタＰｂ１〜ＰｂｎがトランジスタＰ１とトランジス
タＮ１との間に順次接続される。その結果、各入力トラ
ンジスタＰｂ１〜Ｐｂｎのゲートに入力されている入力
信号Ｖ１〜Ｖｎが出力信号ＯＵＴとして出力される。
【０００７】ディスチャージ信号ＤＩＳは、負荷ＣＦを
放電させるためのものであり、この信号がハイレベル
（ＶＤＤレベル）になると、トランジスタＮ５，Ｎ６は
オンとなり、負荷ＣＦの電荷が放電される。
放電させるためのものであり、この信号がハイレベル
（ＶＤＤレベル）になると、トランジスタＮ５，Ｎ６は
オンとなり、負荷ＣＦの電荷が放電される。
【０００８】
【発明が解決しようとする課題】しかし、このような従
来の差動増幅回路を用いたボルテージフォロワ回路には
次のような問題がある。すなわち、いずれの入力信号Ｖ
１〜Ｖｎも選択されず、すべてのスイッチングトランジ
スタＰａ１〜Ｐａｎがオフの状態になると、非反転入力
側の入力トランジスタＰｂ１〜Ｐｂｎには一切電流が流
れなくなる。トランジスタＰ１〜Ｐ３はトランジスタＮ
２と比較してインピーダンスが低いため、入力トランジ
スタＰｂ１〜Ｐｂｎに電流が流れない状態では、トラン
ジスタＮ２のドレインの電位がＶＤＤ側に引っ張られて
しまい、その結果、負荷ＣＦがＶＤＤレベルで充電され
てしまう。例えば、図４に示す場合には期間Ｔ１におい
て、すべての入力選択信号Ｃ１〜Ｃｎがハイレベルとな
るため、スイッチングトランジスタはすべてオフとな
り、ボルテージフォロワ回路の出力信号ＯＵＴはＶＤＤ
レベルに上昇する。期間Ｔ１の後はスイッチングトラン
ジスタＰｂ１がオンするので、回路は正常な状態に戻る
が、負荷ＣＦの電荷はすぐには放電されないので、出力
信号ＯＵＴの電圧は徐々に低下する。このように、期間
Ｔ２の間、出力が安定しない状態が続く。
来の差動増幅回路を用いたボルテージフォロワ回路には
次のような問題がある。すなわち、いずれの入力信号Ｖ
１〜Ｖｎも選択されず、すべてのスイッチングトランジ
スタＰａ１〜Ｐａｎがオフの状態になると、非反転入力
側の入力トランジスタＰｂ１〜Ｐｂｎには一切電流が流
れなくなる。トランジスタＰ１〜Ｐ３はトランジスタＮ
２と比較してインピーダンスが低いため、入力トランジ
スタＰｂ１〜Ｐｂｎに電流が流れない状態では、トラン
ジスタＮ２のドレインの電位がＶＤＤ側に引っ張られて
しまい、その結果、負荷ＣＦがＶＤＤレベルで充電され
てしまう。例えば、図４に示す場合には期間Ｔ１におい
て、すべての入力選択信号Ｃ１〜Ｃｎがハイレベルとな
るため、スイッチングトランジスタはすべてオフとな
り、ボルテージフォロワ回路の出力信号ＯＵＴはＶＤＤ
レベルに上昇する。期間Ｔ１の後はスイッチングトラン
ジスタＰｂ１がオンするので、回路は正常な状態に戻る
が、負荷ＣＦの電荷はすぐには放電されないので、出力
信号ＯＵＴの電圧は徐々に低下する。このように、期間
Ｔ２の間、出力が安定しない状態が続く。
【０００９】本発明の目的は、このような問題を解決
し、複数の入力信号が選択的に入力されるボルテージフ
ォロワ回路を構成する差動増幅回路であって、複数の入
力信号のいずれもが選択されない状態においてその駆動
負荷がハイレベルの電圧で不必要に充電されることを防
止し得る差動増幅回路を提供することにある。
し、複数の入力信号が選択的に入力されるボルテージフ
ォロワ回路を構成する差動増幅回路であって、複数の入
力信号のいずれもが選択されない状態においてその駆動
負荷がハイレベルの電圧で不必要に充電されることを防
止し得る差動増幅回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の目的は、複数の
入力信号が選択的に印加される非反転入力と、出力に接
続された反転入力と、前記出力に接続された容量性駆動
負荷と、入力選択信号に基づき制御され、前記非反転入
力に前記複数の入力信号のいずれもが入力されない間、
前記容量性駆動負荷への充電を防止すべく前記出力の電
位をグランドレベルに固定する手段とを備えたことを特
徴とする差動増幅回路によって達成される。
入力信号が選択的に印加される非反転入力と、出力に接
続された反転入力と、前記出力に接続された容量性駆動
負荷と、入力選択信号に基づき制御され、前記非反転入
力に前記複数の入力信号のいずれもが入力されない間、
前記容量性駆動負荷への充電を防止すべく前記出力の電
位をグランドレベルに固定する手段とを備えたことを特
徴とする差動増幅回路によって達成される。
【００１１】
【作用】非反転入力には複数の入力信号が順次印加さ
れ、出力には印加された信号の電圧に等しい電圧が現れ
る。非反転入力に複数の入力電圧のいずれもが印加され
ない間は、出力の電位はグランドレベルに固定されるの
で、出力に接続された容量性駆動負荷への充電が防止さ
れ、従って、この間、出力が上昇して不安定になること
が防止される。
れ、出力には印加された信号の電圧に等しい電圧が現れ
る。非反転入力に複数の入力電圧のいずれもが印加され
ない間は、出力の電位はグランドレベルに固定されるの
で、出力に接続された容量性駆動負荷への充電が防止さ
れ、従って、この間、出力が上昇して不安定になること
が防止される。
【００１２】
【実施例】次に本発明の実施例について説明する。図１
に本発明による差動増幅回路を用いて構成したボルテー
ジフォロワ回路の一例を示す。この回路は、トランジス
タＰ２のゲート電圧を制御する回路として、ＡＮＤゲー
トＡ１が設けられている点で図３の回路と異なってい
る。ＡＮＤゲートＡ１はそのすべての入力端子にハイレ
ベルの電圧が印加されたときのみハイレベルの電圧を出
力する。これらの入力端子には、入力選択信号Ｃ１〜Ｃ
ｎがそれぞれ入力され、出力端子はトランジスタＰ２の
ゲートに接続されている。その他の部分については図３
の回路と同じ構成を有している。
に本発明による差動増幅回路を用いて構成したボルテー
ジフォロワ回路の一例を示す。この回路は、トランジス
タＰ２のゲート電圧を制御する回路として、ＡＮＤゲー
トＡ１が設けられている点で図３の回路と異なってい
る。ＡＮＤゲートＡ１はそのすべての入力端子にハイレ
ベルの電圧が印加されたときのみハイレベルの電圧を出
力する。これらの入力端子には、入力選択信号Ｃ１〜Ｃ
ｎがそれぞれ入力され、出力端子はトランジスタＰ２の
ゲートに接続されている。その他の部分については図３
の回路と同じ構成を有している。
【００１３】即ち、トランジスタＰ１は定電流回路を構
成し、トランジスタＮ１，Ｎ２はカレントミラー回路を
構成している。トランジスタＰ１のゲートにはカレント
ミラー回路に流れる電流を設定するためのバイアス電流
設定電圧Ｖｂ１が印加されている。トランジスタＰｂ１
〜Ｐｂｎはゲートに夫々入力信号が印加される非反転入
力側の入力トランジスタであり、トランジスタＰａ１〜
Ｐａｎは入力信号を選択するためのスイッチングトラン
ジスタである。トランジスタＰ３は反転入力側の入力ト
ランジスタであり、ゲートがボルテージフォロワ回路の
出力に接続されている。トランジスタＮ３，Ｎ４はバッ
ファとして機能する。トランジスタＮ４のゲートにはバ
ッファのバイアス電流を設定するためのバイアス電流設
定電圧Ｖｂ２が印加されている。
成し、トランジスタＮ１，Ｎ２はカレントミラー回路を
構成している。トランジスタＰ１のゲートにはカレント
ミラー回路に流れる電流を設定するためのバイアス電流
設定電圧Ｖｂ１が印加されている。トランジスタＰｂ１
〜Ｐｂｎはゲートに夫々入力信号が印加される非反転入
力側の入力トランジスタであり、トランジスタＰａ１〜
Ｐａｎは入力信号を選択するためのスイッチングトラン
ジスタである。トランジスタＰ３は反転入力側の入力ト
ランジスタであり、ゲートがボルテージフォロワ回路の
出力に接続されている。トランジスタＮ３，Ｎ４はバッ
ファとして機能する。トランジスタＮ４のゲートにはバ
ッファのバイアス電流を設定するためのバイアス電流設
定電圧Ｖｂ２が印加されている。
【００１４】トランジスタＮ３のゲートはトランジスタ
Ｐ３，Ｎ２の接続点に接続されており、トランジスタＮ
３，Ｎ４の接続点はトランジスタＰ３のゲートに接続さ
れている。
Ｐ３，Ｎ２の接続点に接続されており、トランジスタＮ
３，Ｎ４の接続点はトランジスタＰ３のゲートに接続さ
れている。
【００１５】また、負荷ＣＦを放電させるためのトラン
ジスタＮ６はボルテージフォロワ回路の出力とグランド
との間に接続され、一方、トランジスタＮ５はトランジ
スタＰ３，Ｎ２の接続点とグランドとの間に接続されて
いる。トランジスタＮ５，Ｎ６のゲートにはディスチャ
ージ信号ＤＩＳが印加される。
ジスタＮ６はボルテージフォロワ回路の出力とグランド
との間に接続され、一方、トランジスタＮ５はトランジ
スタＰ３，Ｎ２の接続点とグランドとの間に接続されて
いる。トランジスタＮ５，Ｎ６のゲートにはディスチャ
ージ信号ＤＩＳが印加される。
【００１６】次にこのボルテージフォロワ回路の動作を
説明する。図２に示すように期間Ｔ１において入力選択
信号Ｃ１〜Ｃｎがすべてハイレベルとなり、入力信号Ｖ
１〜Ｖｎのいずれも選択されず、従ってすべてのスイッ
チングトランジスタＰａ１〜Ｐａｎがオフとなる。この
ときＡＮＤゲートＡ１の入力端子にはすべてハイレベル
の電圧が印加されるので、ＡＮＤゲートＡ１の出力信号
ＡＳはハイレベルとなる。これにより、トランジスタＰ
２はオフとなり、トランジスタＰ３、Ｎ２の接続点の電
位はトランジスタＮ２によりグランド側に引っ張られて
グランドレベルとなる。従って、ボルテージフォロア回
路の出力信号ＯＵＴもこのときグランドレベルとなるの
で従来のように負荷ＣＦがＶＤＤレベルで充電されるこ
とはない。
説明する。図２に示すように期間Ｔ１において入力選択
信号Ｃ１〜Ｃｎがすべてハイレベルとなり、入力信号Ｖ
１〜Ｖｎのいずれも選択されず、従ってすべてのスイッ
チングトランジスタＰａ１〜Ｐａｎがオフとなる。この
ときＡＮＤゲートＡ１の入力端子にはすべてハイレベル
の電圧が印加されるので、ＡＮＤゲートＡ１の出力信号
ＡＳはハイレベルとなる。これにより、トランジスタＰ
２はオフとなり、トランジスタＰ３、Ｎ２の接続点の電
位はトランジスタＮ２によりグランド側に引っ張られて
グランドレベルとなる。従って、ボルテージフォロア回
路の出力信号ＯＵＴもこのときグランドレベルとなるの
で従来のように負荷ＣＦがＶＤＤレベルで充電されるこ
とはない。
【００１７】各スイッチングトランジスタＰａ１〜Ｐａ
ｎのゲートに順次、ローレベルの入力選択信号Ｃ１〜Ｃ
ｎが入力されると、各スイッチングトランジスタはその
つどオンし、入力トランジスタＰｂ１〜Ｐｂｎがトラン
ジスタＰ１とトランジスタＮ１との間に順次接続され
る。その結果、各入力トランジスタＰｂ１〜Ｐｂｎのゲ
ートに入力されている入力信号Ｖ１〜Ｖｎが出力信号Ｏ
ＵＴとして出力される。このボルテージフォロワ回路で
は、すべての入力選択信号Ｃ１〜Ｃｎがハイレベルとな
る期間Ｔ１においても、ＡＮＤゲートＡ１の出力信号が
ハイレベルとなるため、トランジスタＰ２はオフとな
る。従って、ボルテージフォロワ回路の出力信号ＯＵＴ
もその期間中グランドレベルとなり、負荷ＣＦがＶＤＤ
レベルで不必要に充電されることがない。
ｎのゲートに順次、ローレベルの入力選択信号Ｃ１〜Ｃ
ｎが入力されると、各スイッチングトランジスタはその
つどオンし、入力トランジスタＰｂ１〜Ｐｂｎがトラン
ジスタＰ１とトランジスタＮ１との間に順次接続され
る。その結果、各入力トランジスタＰｂ１〜Ｐｂｎのゲ
ートに入力されている入力信号Ｖ１〜Ｖｎが出力信号Ｏ
ＵＴとして出力される。このボルテージフォロワ回路で
は、すべての入力選択信号Ｃ１〜Ｃｎがハイレベルとな
る期間Ｔ１においても、ＡＮＤゲートＡ１の出力信号が
ハイレベルとなるため、トランジスタＰ２はオフとな
る。従って、ボルテージフォロワ回路の出力信号ＯＵＴ
もその期間中グランドレベルとなり、負荷ＣＦがＶＤＤ
レベルで不必要に充電されることがない。
【００１８】なお、この実施例では差動増幅回路の入力
部分にＰチャネルのトランジスタを用いているが、入力
トランジスタＰｂ１〜Ｐｂｎ、スイッチングトランジス
タＰａ１〜Ｐａｎ、ならびにトランジスタＰ１〜Ｐ３を
Ｎチャネルのトランジスタに置き換え、トランジスタＮ
１，Ｎ２をＰチャネルのトランジスタに置き換えて構成
した差動増幅回路に対しても本発明は適用可能であり、
この場合にも上記同様に出力電圧が安定化される。
部分にＰチャネルのトランジスタを用いているが、入力
トランジスタＰｂ１〜Ｐｂｎ、スイッチングトランジス
タＰａ１〜Ｐａｎ、ならびにトランジスタＰ１〜Ｐ３を
Ｎチャネルのトランジスタに置き換え、トランジスタＮ
１，Ｎ２をＰチャネルのトランジスタに置き換えて構成
した差動増幅回路に対しても本発明は適用可能であり、
この場合にも上記同様に出力電圧が安定化される。
【００１９】
【発明の効果】本発明の差動増幅器は、非反転入力に前
記複数の入力信号のいずれもが入力されない間、前記容
量性駆動負荷への充電を防止すべく出力の電位をグラン
ドレベルに固定する手段とを備えているので、出力に接
続された容量性駆動負荷がハイレベルの電圧で不必要に
充電されるのを防止でき、従って、出力レベルを安定化
することができるという効果を有する。
記複数の入力信号のいずれもが入力されない間、前記容
量性駆動負荷への充電を防止すべく出力の電位をグラン
ドレベルに固定する手段とを備えているので、出力に接
続された容量性駆動負荷がハイレベルの電圧で不必要に
充電されるのを防止でき、従って、出力レベルを安定化
することができるという効果を有する。
【図１】本発明による差動増幅回路を用いて構成したボ
ルテージフォロワ回路の回路図である。
ルテージフォロワ回路の回路図である。
【図２】図１のボルテージフォロワ回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図３】従来の差動増幅回路を用いて構成したボルテー
ジフォロワ回路の回路図である。
ジフォロワ回路の回路図である。
【図４】図３のボルテージフォロワ回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
Ａ１ ＡＮＤゲート Ｎ１〜Ｎ６ ＮチャネルＭＯＳトランジスタ Ｐ１〜Ｐ３、Ｐａ１〜Ｐａｎ、Ｐｂ１〜Ｐｂｎ Ｐチャ
ネルＭＯＳトランジスタ
ネルＭＯＳトランジスタ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/45 H03F 1/52 H03K 17/62 H03K 19/0175
Claims (1)
- 【請求項１】 複数の入力信号が選択的に印加される非
反転入力と、出力に接続された反転入力と、前記出力に
接続された容量性駆動負荷と、入力選択信号に基づき制
御され、前記非反転入力に前記複数の入力信号のいずれ
もが入力されない間、前記容量性駆動負荷への充電を防
止すべく前記出力の電位をグランドレベルに固定する手
段とを備えたことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171336A JP2895662B2 (ja) | 1991-07-11 | 1991-07-11 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171336A JP2895662B2 (ja) | 1991-07-11 | 1991-07-11 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0522055A JPH0522055A (ja) | 1993-01-29 |
| JP2895662B2 true JP2895662B2 (ja) | 1999-05-24 |
Family
ID=15921338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3171336A Expired - Fee Related JP2895662B2 (ja) | 1991-07-11 | 1991-07-11 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2895662B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3805217B2 (ja) | 2001-08-31 | 2006-08-02 | キヤノン株式会社 | 複数通信回線収容装置、通信回線名称決定プログラム、通信回線選択装置および通信回線選択プログラム |
-
1991
- 1991-07-11 JP JP3171336A patent/JP2895662B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522055A (ja) | 1993-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 10 |
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| LAPS | Cancellation because of no payment of annual fees |