JPH09147005A - 論理設計支援装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数の電源電圧が混在した回路の論理設計に
おいて、電源電圧の設定や変更を容易にかつ誤りなく行
うと共に、論理動作の情報を重複して持つことなく論理
シミュレーションを行う。 【解決手段】 ユーザによって入力された設計情報に基
づき作成された回路図データ１４の表す設計回路の構成
を階層ツリー表示部１６によって表示し、これを見たユ
ーザの操作に基づき、電源電圧設定部１８が設計回路の
各ブロックの電源電圧データ２０を作成する。一方、遅
延抽出部３０は、階層展開部２２によって作成された設
計回路の階層展開データ２４と電源電圧データ２０と電
源電圧毎に用意された遅延情報ライブラリ２６、２８と
を用いて、階層展開後の遅延データ３２を作成する。そ
して論理シミュレータ部３６が、この遅延データ３２と
階層展開データ２４と各電源電圧に共通の論理動作ライ
ブラリ３４とを用いて、論理シミュレーションを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路や
プリント基板に実装される回路等の論理設計において使
用される論理設計支援装置に関するものであり、更に詳
しくは、異なる電源電圧で動作する回路が混在する論理
回路の設計に使用される論理設計支援装置に関する。

【０００２】

【従来の技術】従来、大規模集積回路（ＬＳＩ）の電源
は、通常、５Ｖの単一電源であったが、ＬＳＩを搭載し
たシステムの小型化および低消費電力化に伴い、また、
半導体製造技術の進展による加工寸法の微細化に伴い、
ＬＳＩの電源電圧は５Ｖから３．０Ｖへというように低
下している。この結果、一つのシステムにおいて異なる
電源電圧で動作するＬＳＩが混在するようになってお
り、一つのＬＳＩ内においても、内部は５Ｖで動作さ
せ、他のＬＳＩとのインタフェイス部分は３Ｖで動作さ
せるというように、複数の電源電圧を使用する場合があ
る。また、システムの高機能化に伴い、一つのＬＳＩ内
において、或る部分は消費電力の低減化のために３Ｖで
動作させ、他の部分は動作速度を上げるために５Ｖで動
作させる場合もある。

【０００３】しかし、従来のＣＡＤシステム（計算機援
用設計システム）では、単一電源（通常は５Ｖ）で設計
対象の回路が動作することを前提としている。このた
め、複数の電源電圧が混在する回路の設計に対しては、
従来のＣＡＤシステムをそのまま使用することはできな
かった。

【０００４】この問題を解決するものとして、特開平６
−２６０５５７号公報において、回路図からネットリス
トへ変換する際に、電源電圧に応じてセル名または信号
名を変更することにより、複数の電源電圧が混在する回
路の設計に対応できるようにした半導体設計支援装置が
開示されている。この場合、セル名または信号名の変更
は、回路図作成時にユーザに意識して生成してもらうよ
うにしてもよいし、ＣＡＤシステム内で各電源によって
駆動される部分を各電源毎に認識して自動変換してもよ
いとされている。

【０００５】

【発明が解決しようとする課題】しかし、上記公報に開
示された半導体設計支援装置では、階層を有する回路図
では下位の階層での電源電圧設定が見えず、同一階層で
あっても回路の規模が大きくなると電源電圧の設定が見
づらくなるという問題がある。また、電源電圧の変更に
おいても誤りが生じやすい。さらに、回路図中の素子の
セル名とネットリスト中の素子のセル名とが一致しない
ことにより混乱が生じるおそれもある。一方、ＣＡＤシ
ステム内でのセル名や信号名の自動変換については、上
記公報には具体的な実現方法が何等述べられていない。

【０００６】また、上記公報に開示された半導体設計支
援装置では、設計された回路に対する論理シミュレーシ
ョンの際に参照されるライブラリとして、各セルに対し
論理動作と遅延情報とが記述されたものが電源電圧毎に
必要となる。このため、同一の論理動作のセルであって
も、電源電圧が異なると論理動作が別個のライブラリに
記述されることとなり、論理動作の情報が重複して存在
することになる。

【０００７】本発明は上記問題を解決するためになされ
たものであり、その目的は、複数の電源電圧が混在した
回路の論理設計において、設計された回路が階層構造を
有している場合であっても、電源電圧の設定や変更を容
易にかつ誤りなく行うことができ、かつ、電源電圧が異
なっても同一のセルには同一の名称を使用することがで
き、また、論理動作の情報を重複して持つことなく論理
シミュレーションを行うことができる論理設計支援装置
を提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に成された本発明に係る第１の論理設計支援装置は、異
なる電源電圧で動作する回路が混在する論理回路の設計
を支援する論理設計支援装置であって、ユーザの操作に
基づいて該論理回路の設計情報を入力し、該論理回路の
接続情報を示す回路データと該論理回路の各部の電源電
圧を示す電源電圧データとを作成する論理設計支援装置
において、前記論理回路を構成する各素子の種類に対応
するセルの遅延情報を有する遅延情報ライブラリを、前
記論理回路で使用される各電源電圧に対応して複数個格
納している第１記憶手段と、前記論理回路を構成する各
素子の種類に対応するセルの論理動作を示す論理情報を
有する論理動作ライブラリを格納している第２記憶手段
と、前記論理回路を構成する各素子の遅延情報を、前記
回路データおよび前記電源電圧データに基づき、該各素
子の電源電圧に対応する前記遅延情報ライブラリから抽
出する遅延抽出手段と、遅延抽出手段によって抽出され
た前記各素子の遅延情報と、前記論理動作ライブラリか
ら得られる前記各素子の論理動作を示す論理情報とを用
いて、前記回路データに基づき論理シミュレーションを
行うシミュレーション手段と、を備えることを特徴とし
ている。

【０００９】本発明に係る第２の論理設計支援装置は、
異なる電源電圧で動作する回路が混在する論理回路の設
計を支援する論理設計支援装置であって、ユーザの操作
に基づいて該論理回路の設計情報を入力し、該論理回路
の構成を階層的に記述した接続情報を示す回路データを
作成する論理設計支援装置において、前記回路データに
基づき前記論理回路の構成を階層的に表現する階層ツリ
ーを表示する表示手段と、表示手段に表示された前記階
層ツリーに対するユーザの操作に基づき、前記論理回路
を構成する各素子に対して電源電圧を設定する電源電圧
設定手段と、を備えることを特徴としている。

【００１０】本発明に係る第３の論理設計支援装置は、
上記第２の論理設計支援装置において、前記電源電圧設
定手段による前記各素子への電源電圧の設定を示す情報
を電源電圧データとして前記回路データと分離して記憶
する電源電圧記憶手段と、前記論理回路を構成する各素
子の種類に対応するセルの遅延情報を有する遅延情報ラ
イブラリを、前記論理回路で使用される各電源電圧に対
応して複数個格納している第１記憶手段と、前記論理回
路を構成する各素子の種類に対応するセルの論理動作を
示す論理情報を有する論理動作ライブラリを格納してい
る第２記憶手段と、前記論理回路を構成する各素子の遅
延情報を、前記回路データおよび前記電源電圧データに
基づき、該各素子の電源電圧に対応する前記遅延情報ラ
イブラリから抽出する遅延抽出手段と、遅延抽出手段に
よって抽出された前記各素子の遅延情報と、前記論理動
作ライブラリから得られる前記各素子の論理動作を示す
論理情報とを用いて、前記回路データに基づき論理シミ
ュレーションを行うシミュレーション手段と、を更に備
えることを特徴としている。

【００１１】

【発明の効果】本発明に係る第１の論理設計支援装置に
よれば、設計対象の論理回路で使用される各電源電圧に
対応して複数個用意された遅延情報ライブラリと、各電
源電圧に共通のものとして用意された論理動作ライブラ
リとから、設計対象の論理回路を構成する各素子の遅延
情報および論理情報が得られ、この遅延情報および論理
情報を用いて論理シミュレーションが行われる。このよ
うにして、設計対象の論理回路において複数の電源電圧
が混在する場合であっても、論理動作の情報を重複して
持つことなく論理シミュレーションを行うことができる
ため、ライブラリの記述量が低減される。

【００１２】本発明に係る第２の論理設計支援装置によ
れば、設計対象の論理回路の構成が階層ツリーとして表
示され、ユーザはこの階層ツリーを見ながら操作を行う
ことにより、設計対象の論理回路を構成する各素子に電
源電圧を設定することができる。したがって、複数の電
源電圧が混在した回路の論理設計において、設計された
回路が階層構造を有している場合であっても、回路の上
位階層から最下位の階層までの構成全体を容易に把握で
き、電源電圧の設定および設定変更を容易にかつ誤りな
く行うことができる。これにより、電源電圧設定の作業
効率が向上する。また、階層ツリーを利用して、上位階
層への電源電圧設定の操作のみでその下階層へも同じ電
源電圧を設定するようにすることにより、電源電圧設定
の作業効率を向上させることも可能である。

【００１３】本発明に係る第３の論理設計支援装置によ
れば、上記第２の論理設計支援装置と同様に、設計対象
の論理回路の構成が階層ツリーとして表示されるため、
電源電圧の設定および設定変更を容易にかつ誤りなく行
うことができる。また、この電源電圧の設定を示す電源
電圧データが回路データと分離されているため、電源電
圧の設定によって回路の接続情報は影響を受けず、電源
電圧が異なっても同一のセルには同一の名称を使用する
ことができる。さらに、上記第１の論理設計支援装置と
同様に、設計対象の論理回路において複数の電源電圧が
混在する場合であっても、論理動作の情報を重複して持
つことなく論理シミュレーションを行うことができるた
め、ライブラリの記述量が低減される。

【００１４】

【発明の実施の形態】

＜実施形態の全体構成＞図２は、本発明の一実施形態で
ある論理設計支援装置のハードウェア構成を示す。本論
理設計支援装置のハードウェアは、ＣＰＵ５２と、それ
に接続される、メモリ５８、ハードディスク装置５４、
キーボードやマウス等の入力装置５６およびＣＲＴディ
スプレイ等の表示装置５０とから構成される。そして、
メモリ５８に格納される所定のプログラムに基づいてＣ
ＰＵ５２が動作することにより、異なる電源電圧で動作
する回路が混在する論理回路の設計を支援するために種
々の機能を発揮する。

【００１５】図１は、本論理設計支援装置の構成を概念
的に示す機能ブロック図である。この図に示すように、
本論理設計支援装置は、概念的には、回路図入力部１
０、電源ライブラリ指定部１２、階層ツリー表示部１
６、電源電圧設定部１８、階層展開部２２、遅延抽出部
３０、および論理シミュレータ部３６から構成される。
また、本論理設計支援装置は、ＬＳＩの論理設計を対象
としており、ＬＳＩの製造に使用するプロセス技術に対
応するライブラリを複数有している。ここでいうライブ
ラリとは、論理回路の構成要素（例えば、２入力ＡＮＤ
ゲートやＤフリップフロップ等）として設計に使用でき
るセルに関するデータを集めたものであって、プロセス
技術毎に遅延情報ライブラリと論理動作ライブラリとが
用意されている。これらのライブラリのデータはハード
ディスク装置５４に格納されている。ここで遅延情報ラ
イブラリとは、各セルの遅延情報を設計対象の論理回路
で使用される電源電圧毎に集めたものである。一方、論
理動作ライブラリとは、各セルの論理動作を表す情報を
集めたものであり、論理動作は電源電圧には依存しない
ため、各電源電圧に共通のライブラリとして用意されて
いる。

【００１６】＜実施形態の全体的な動作＞図４は、上記
構成の論理設計支援装置の全体的な動作を示すフローチ
ャートである。このフローチャートに示すように、本論
理設計支援装置では、まずステップＳ１０において、ユ
ーザである設計者が、設計しようとする論理回路におい
て使用されるライブラリ名と電源電圧をキーボードやマ
ウスを操作して指定する。電源ライブラリ指定部１２
は、この操作によって入力されるライブラリ名と電源電
圧に基づいて電源電圧ライブラリを設定する。図３は、
電源ライブラリ指定部１２における指定のための表示の
一例を示す。この例では、設計対象のＬＳＩの製造に使
用するプロセス技術に対応するライブラリとしてＬＩＢ
１が指定されるとともに、そのＬＳＩで使用される主電
源の電圧として５Ｖが、副電源の電圧として３Ｖがそれ
ぞれ指定されている。以下、この指定を前提として説明
を進める。ＬＩＢ１というライブラリ指定に基づき、こ
れに対応する遅延情報ライブラリおよび論理動作ライブ
ラリが以降において使用される。使用される遅延情報ラ
イブラリは、電源電圧の上記指定に基づき、電源電圧が
５Ｖのときの遅延情報ライブラリ２６と３Ｖのときの遅
延情報ライブラリ２８である（図１参照）。一方、使用
される論理動作ライブラリは、各電源電圧に共通の論理
動作ライブラリ３４である（図１参照）。

【００１７】電源電圧ライブラリの設定後は、ステップ
Ｓ１２おいて、回路図入力部１０が、設計者によって操
作されるキーボードやマウスから設計情報を入力して、
回路図データ１４を作成してハードディスク装置５４に
格納する。この回路図データは、ステップ１０で指定さ
れたライブラリＬＩＢ１に登録されているセルを用いて
論理回路の構成を記述したものであって、通常は、階層
的に構成が記述されている。

【００１８】回路図データが作成されると、ステップＳ
１４において、階層ツリー表示部１６が、その回路図デ
ータが表す回路の構成を階層ツリーとして表示する。図
５は、この階層ツリーの表示例を示す。この例では、設
計された回路は下階層１、５、６等から構成され、下階
層１は下階層１-１、１-２、１-３から構成されてい
る。また、下階層６は下階層６-１などから構成され、
下階層６-１は更に下階層６-１-１、６-１-２から構成
されている。このような階層ツリーにおける各節点（各
階層を示す矩形に相当する部分）は、設計対象の回路を
構成する各ブロックに対応しており、最下位の階層に対
応するブロックは「素子」と呼ばれる。

【００１９】次のステップＳ１６において、設計者であ
るユーザは、このような階層ツリーの表示を見て、マウ
ス等により、単一または複数の階層に対して電源電圧を
設定するための操作を行う。この操作に基づいて電源電
圧設定部１８は、前記回路図データによって表現される
設計結果としての論理回路（以下「設計回路」という）
の各構成要素がどの電源電圧で動作するかという情報、
すなわち各ブロックの電源電圧データ２０を作成する。
このステップＳ１６における電源電圧設定の処理の詳細
については後述する。

【００２０】この後ステップＳ１８において、階層展開
部２２が設計回路の階層を展開し、論理シミュレーショ
ンにおける基本単位である素子のみの接続によって構成
される回路のデータ（以下「階層展開データ」という）
２４を作成する。階層展開後の各素子は、ライブラリＬ
ＩＢ１に登録されたいずれかのセルに対応しており、各
素子の論理動作を示す情報は論理動作ライブラリ３４か
ら得ることができる。また、各素子の遅延情報は遅延情
報ライブラリ２６または２８から得ることができる。そ
こで、次のステップＳ２０において、遅延抽出部３０
が、各ブロックの電源電圧データ２０と電源電圧毎の遅
延情報ライブラリ２６、２８とを用いて、階層展開後の
各素子の遅延情報を抽出し、これを階層展開後の遅延デ
ータ３２としてメモリ５８に記憶する。この遅延情報の
抽出の詳細については後述する。

【００２１】次のステップＳ２２では、論理シミュレー
タ部３６が、このようにして得られた階層展開後の遅延
データ３２と接続情報を示す階層展開データ２４と論理
動作ライブラリ３４とを用いて、設計回路の論理シミュ
レーションを行う。これにより、設計回路が検証され
る。

【００２２】＜電源電圧の設定＞図４に示したフローチ
ャートのステップＳ１６における電源電圧の設定処理の
詳細について説明する。図６は、この電源電圧の設定処
理の手順を示すフローチャートである。電源電圧設定の
際には、まずステップＳ１００において、電源電圧ライ
ブラリ指定部１２によって入力された電源電圧ライブラ
リ情報を読み込み（図３、および図４のステップＳ１０
参照）、次のステップＳ１０２において、電源電圧ライ
ブラリ情報から設定可能な電源電圧を抽出する。既述の
ように本実施形態では、設計対象であるＬＳＩ（設計回
路）の主電源として５Ｖが、副電源として３Ｖが指定さ
れているため、設定可能な電源電圧は５Ｖと３Ｖであ
る。

【００２３】設定可能な電源電圧が抽出された後は、ス
テップＳ１０４において、ユーザが前述の階層ツリーの
表示（図５参照）を見ながらマウスを操作して、電源電
圧を設定すべき階層を選択する。

【００２４】図７は、上記ステップＳ１０４における階
層選択の手順を示すフローチャートである。階層選択の
際には、まずステップＳ２００において、電源電圧設定
部１８が、この階層選択の処理を終了させるためのコマ
ンド（以下「選択終了コマンド」という）が入力されて
いるか否かを判定する。階層選択の処理を終了したい場
合はユーザが選択終了コマンドを入力し、電源電圧設定
部１８がこれに応じて階層選択の処理を終了させる。選
択終了コマンドが入力されていない場合はステップＳ２
０２へ進み、ユーザが複数の階層を選択するか否かを決
定する。

【００２５】ステップＳ２０２において複数の階層を選
択すると決定した場合は、ユーザはマウス操作によるラ
バーバンドで矩形領域を指定する。すなわち、まず、ユ
ーザはマウスの左ボタンを押し、その押した位置の座標
（ｘ1，ｙ1）を電源電圧設定部１８が取得する（ステッ
プＳ２０４、Ｓ２０６）。次に、ユーザはマウスの左ボ
タンを押したままマウスカーソルを移動させて所定の位
置で左ボタンを離し、その離した位置の座標（ｘ2，ｙ
2）を電源電圧設定部１８が取得する（ステップＳ２０
８〜Ｓ２１２）。電源電圧設定部１８は、このようにし
て取得した位置情報に基づき、４点（ｘ1，ｙ1），（ｘ
2，ｙ1），（ｘ1，ｙ2），（ｘ2，ｙ2）で囲まれる階層
を選択する。例えば、上記マウス操作によるラバーバン
ドで、図８において斜線が付された矩形領域を指定する
と、この矩形領域内の下階層５および６が選択される。

【００２６】上記のようにして複数の階層が選択される
と、ステップＳ２２６へ進み、電源電圧設定部１８が選
択された階層を記憶する。その後、ステップＳ２００へ
戻る。

【００２７】一方、ステップＳ２０２において複数の階
層を選択しないと決定した場合は、ユーザはマウスのク
リック操作で一つの階層を指定する。すなわち、ユーザ
が階層表示の矩形領域内にマウスカーソルを移動させ
（図８参照）、マウスの左ボタンをクリックする（ステ
ップＳ２１６、Ｓ２１８）。このクリック操作の後、ス
テップＳ２２０において、電源電圧設定部１８が、指定
された階層が既に選択されているか否かを判定し、指定
された階層が未選択のものであればその階層を選択し
（ステップＳ２２２）、既に選択されたものであればそ
の選択を解除する（ステップＳ２２４）。その後、ステ
ップＳ２２６において選択されている階層を記憶した
後、ステップＳ２００へ戻る。

【００２８】以後、選択終了コマンドが入力されない限
り、ステップＳ２００→Ｓ２０２→……→Ｓ２２６→Ｓ
２００というループを繰り返し実行する。

【００２９】ステップＳ２００において選択終了コマン
ドが入力されていると判定された場合は、階層選択の処
理（図７のフローチャートの処理）が終了する。ここ
で、階層選択の処理がサブルーチンとして呼び出されて
からこの終了時点までの間にステップＳ２２６で記憶さ
れた階層が、選択状態の階層となる。なお、以上におい
て説明した階層選択の処理はマウスによる操作を前提と
しているが、マウスの代わりに他のポインティングデバ
イスを使用してもよい。

【００３０】上記の階層選択の処理が終了すると、図６
のフローチャートに戻りステップＳ１０６において、電
源電圧設定部１８が、選定可能な電源電圧を例えば図９
に示すようにメニューとして表示し、次のステップＳ１
０８においてユーザがそのメニューの中から電源電圧を
選択する。

【００３１】その後ステップＳ１１０において、電源電
圧設定部１８が、現時点における選択状態の階層（以下
「選択階層」という）および選択階層の下階層へ、ステ
ップＳ１０８で選択された電源電圧を割り当てる。

【００３２】このようにして選択階層およびその下階層
に電源電圧を割り当てた後は、ステップＳ１１２におい
て、電源電圧設定部１８が、この電源電圧設定の処理を
終了させるためのコマンド（以下「設定終了コマンド」
という）がユーザによって入力されているか否かを判定
する。その結果、設定終了コマンドが入力されていなけ
れば、ステップＳ１０４へ戻る。以後、設定終了コマン
ドが入力されない限り、階層選択のサブルーチン（図
７）の実行によって得られる新たな選択階層およびその
下階層に対して電源電圧を割り当てるという処理が繰り
返される。一方、ステップＳ１１２において設定終了コ
マンドが入力されていると判定された場合は、電源電圧
設定の処理（図６のフローチャートの処理）を終了す
る。

【００３３】上記のような電源電圧設定の処理により、
例えば図１０に示すように各階層に電源電圧が設定さ
れ、各階層への電源電圧設定を示すデータが各ブロック
の電源電圧データ２０として記憶される。なお、前述の
ように各ブロックは、階層ツリーにおける各節点（各階
層）に対応し、最下位の階層に対応するブロックが素子
である。このような電源電圧設定の結果は、この図１０
に示すような表示によりユーザに知らされる。図１０で
は、各階層を示す矩形の下に電源電圧の値を表示してい
るが、これに代えて、電源電圧の違いを色で識別できる
ように表示してもよい。なお、この例では、図８に示し
たようにラバーバンドによる領域指定によって下階層５
および６を選択して、これらに対し電源電圧として５Ｖ
を設定することにより、下階層５および６に加えて、下
階層６に含まれる下階層６-１と下階層６-１に含まれる
下階層６-１-１および６-１-２との全てに５Ｖが割り当
てられている。

【００３４】＜遅延情報の抽出＞次に、図４に示したフ
ローチャートのステップＳ２０における遅延情報の抽出
処理の詳細について、図１１（ａ）に示す回路ＴＯＰを
例にとって説明する。この回路ＴＯＰは、ブロックＸ１
とブロックＸ２とから構成されており、これらのブロッ
クＸ１、Ｘ２は、共に、ステップＳ１０で指定されたラ
イブラリに登録されているセルＩＮＶ０１を２個用いて
定義されたものである。すなわち、図１１（ｂ）に示す
ように、セルＩＮＶ０１を素子Ｙ１および素子Ｙ２とし
て２個用い、これらを直列に接続した回路をＢＯＸとい
う名称のマクロゲート（或るまとまった機能を有するセ
ルの集合体）として定義しておき、マクロゲートＢＯＸ
をブロックＸ１およびブロックＸ２として２個用いて回
路ＴＯＰを構成している。いま、このような回路ＴＯＰ
に対する電源電圧の設定（図４のステップＳ１６）によ
り、電源電圧データ２０として図１３に示すようなデー
タが得られているとする。この電源電圧データ２０は、
ブロックＸ１の電源電圧が５Ｖ、ブロックＸ２の電源電
圧が３Ｖであることを示している。

【００３５】上記回路ＴＯＰを階層展開すると（図４の
ステップＳ１８）、図１２に示すような階層の無い回路
を表す階層展開データ２４が得られる。ここで、ブロッ
クＸ１における素子Ｙ１、Ｙ２は、図１２に示す素子Ｚ
１、Ｚ２にそれぞれ対応し、ブロックＸ２における素子
Ｙ１、Ｙ２は、図１２に示す素子Ｚ３、Ｚ４にそれぞれ
対応する。

【００３６】図１４（ａ）は、５Ｖの電源電圧に対する
遅延情報ライブラリ２６における遅延情報のうち、上記
回路ＴＯＰを構成する素子として用いられるセルＩＮＶ
０１に関する情報を示している。また図１４（ｂ）は、
３Ｖの電源電圧に対する遅延情報ライブラリ２８におけ
る遅延情報のうち、上記回路ＴＯＰを構成する素子とし
て用いられるセルＩＮＶ０１に関する情報を示してい
る。これらより、セルＩＮＶ０１の遅延値、すなわちセ
ルＩＮＶ０１の入力端子Ｉ１から出力端子Ｏ１までの伝
搬遅延時間は、電源電圧が５Ｖの場合、立下り遅延につ
いては0.05ns、立上り遅延については0.10nsであり、電
源電圧が３Ｖの場合、立下り遅延については0.07ns、立
上り遅延については0.13nsであることがわかる。

【００３７】図４に示したフローチャートのステップＳ
２０では、遅延抽出部３０が、上述の電源電圧データ
（図１３）および遅延情報ライブラリ２６、２８の情報
（図１４）を用いて、階層展開データ２４によって表現
される階層展開後の回路ＴＯＰにおける各素子Ｚ１〜Ｚ
４の遅延情報を抽出する。例えば、展開後の素子Ｚ１
は、前述のようにブロックＸ１内の素子Ｙ１であるの
で、図１３に示した電源情報より、その電源電圧は５Ｖ
である。したがって、図１４（ａ）に示した遅延情報ラ
イブラリ２６の情報より、展開後の素子Ｚ１の遅延値
は、立下り遅延については0.05ns、立上り遅延について
は0.10nsである。また、展開後の素子Ｚ３は、ブロック
Ｘ２内の素子Ｙ１であるので、図１３に示した電源情報
より、その電源電圧は３Ｖである。したがって、図１４
（ｂ）に示した遅延情報ライブラリ２８の情報より、展
開後の素子Ｚ３の遅延値は、立下り遅延については0.07
ns、立上り遅延については0.13nsである。このようにし
て図１５に示すような階層展開後の遅延データが得られ
る。遅延抽出部３０は、図１５に示すような遅延データ
を展開後の各素子Ｚ１〜Ｚ４について抽出し、メモリに
記憶する。この展開後の遅延データは、図４のステップ
Ｓ２２において、設計回路の論理シミュレーションに使
用される。

【００３８】＜効果＞以上の説明からわかるように本実
施形態によれば、ユーザは、階層ツリーの表示によって
回路の構成を把握しつつ電源電圧を設定し、また、各階
層への電源電圧の設定状況を階層ツリー表示で把握しつ
つ電源電圧の設定を変更することができる（図７〜図８
参照）。このため、複数の電源電圧が混在した回路の論
理設計により得られる設計結果としての回路が階層構造
を有している場合であっても、回路の構成全体が容易に
把握できるため、電源電圧の設定および設定変更を容易
にかつ誤りなく行うことができる。また、電源電圧設定
を示すデータは各ブロックの電源電圧データ２０とし
て、設計回路の接続情報を示す回路図データ１４等とは
分離されているため（図１参照）、電源電圧の設定によ
って接続情報を示すデータが変更されることはない。し
たがって、回路図中の素子のセル名と、論理シミュレー
ションなどに用いられる接続情報を示すデータ（階層展
開データ２４等）中の素子のセル名との不一致によって
混乱が生じるということもない。さらに、上位階層に対
して電源電圧を設定すると、その下階層に対しても同じ
電源電圧が自動的に設定され、また、ラバーバンドによ
る領域指定により複数の階層に対して同時に電源電圧を
設定することができる（図８、図１０参照）。これによ
り、電源電圧設定の作業効率が向上する。

【００３９】また本実施形態では、論理シミュレーショ
ンの際に参照されるライブラリは、各セルの遅延情報を
記述した遅延情報ライブラリ２６、２８と各セルの論理
動作を記述した論理動作ライブラリ３４とに分離されて
おり、遅延情報ライブラリ２６、２８は電源電圧毎に用
意されているが、論理動作ライブラリ３４は各電源電圧
に共通のライブラリとして一つだけ用意されている（図
１参照）。この結果、従来とは異なり、設計回路におい
て複数の電源電圧が混在する場合であっても論理動作の
情報を重複して持つことがないため、ライブラリの記述
量が低減される。

【００４０】＜その他＞上記実施形態では、電源電圧を
５Ｖと３Ｖの２種類としているが、電源電圧が３種類以
上の場合についても、それに応じて遅延情報ライブラリ
の個数を増やし、電源ライブラリ指定部を修正すること
により（図１、図３参照）、上記と同様の効果を得るこ
とができる。また、上記実施形態における遅延情報ライ
ブラリ２６、２８は、各セルの遅延情報を示すデータを
電源電圧毎に用意しているが（図１４参照）、これに代
えて、電源電圧を変数として各セルの遅延値を与える式
を遅延情報ライブラリとして用意してもよい。

【００４１】なお、上記実施形態の論理設計支援装置
は、ＬＳＩの論理設計を対象とするものであるが、本発
明はこれに限定されるものではなく、プリント基板に実
装される回路など他のデジタル回路の論理設計にも適用
可能である。

【図面の簡単な説明】

【図１】 本発明の一実施形態である論理設計支援装置
の構成を示す機能ブロック図。

【図２】 本発明の一実施形態である論理設計支援装置
のハードウェア構成を示す図。

【図３】 電源ライブラリ指定部における指定のための
表示を示す図。

【図４】 本発明の一実施形態である論理設計支援装置
の全体的な動作を示すフローチャート。

【図５】 設計回路の構成を表す階層ツリーを示す図。

【図６】 電源電圧の設定処理の手順を示すフローチャ
ート。

【図７】 階層ツリーにおける階層の選択手順を示すフ
ローチャート。

【図８】 階層ツリーにおける階層選択の操作を説明す
るための図。

【図９】 電源電圧を選択するためのメニュー表示を示
す図。

【図１０】 電源電圧の設定結果を知らせるための表示
を示す図。

【図１１】 遅延情報の抽出処理を説明するための回路
例を示す図。

【図１２】 上記回路例の階層展開後の構成を示す図。

【図１３】 上記回路例における各ブロックの電源電圧
データを示す図。

【図１４】 遅延情報ライブラリにおける遅延情報の一
部を示す図。

【図１５】 階層展開後の遅延データの一例を示す図。

【符号の説明】

１０ …回路図入力部 １４ …回路図データ １６ …階層ツリー表示部 １８ …電源電圧設定部 ２０ …電源電圧データ ２６、２８…遅延情報ライブラリ ３０ …遅延抽出部 ３６ …論理シミュレータ部 ３４ …論理動作ライブラリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 異なる電源電圧で動作する回路が混在す
   る論理回路の設計を支援する論理設計支援装置であっ
   て、ユーザの操作に基づいて該論理回路の設計情報を入
   力し、該論理回路の接続情報を示す回路データと該論理
   回路の各部の電源電圧を示す電源電圧データとを作成す
   る論理設計支援装置において、 前記論理回路を構成する各素子の種類に対応するセルの
   遅延情報を有する遅延情報ライブラリを、前記論理回路
   で使用される各電源電圧に対応して複数個格納している
   第１記憶手段と、 前記論理回路を構成する各素子の種類に対応するセルの
   論理動作を示す論理情報を有する論理動作ライブラリを
   格納している第２記憶手段と、 前記論理回路を構成する各素子の遅延情報を、前記回路
   データおよび前記電源電圧データに基づき、該各素子の
   電源電圧に対応する前記遅延情報ライブラリから抽出す
   る遅延抽出手段と、 遅延抽出手段によって抽出された前記各素子の遅延情報
   と、前記論理動作ライブラリから得られる前記各素子の
   論理動作を示す論理情報とを用いて、前記回路データに
   基づき論理シミュレーションを行うシミュレーション手
   段と、を備えることを特徴とする論理設計支援装置。
2. 【請求項２】 異なる電源電圧で動作する回路が混在す
   る論理回路の設計を支援する論理設計支援装置であっ
   て、ユーザの操作に基づいて該論理回路の設計情報を入
   力し、該論理回路の構成を階層的に記述した接続情報を
   示す回路データを作成する論理設計支援装置において、 前記回路データに基づき前記論理回路の構成を階層的に
   表現する階層ツリーを表示する表示手段と、 表示手段に表示された前記階層ツリーに対するユーザの
   操作に基づき、前記論理回路を構成する各素子に対して
   電源電圧を設定する電源電圧設定手段と、を備えること
   を特徴とする論理設計支援装置。
3. 【請求項３】 請求項２に記載の論理設計支援装置にお
   いて、 前記電源電圧設定手段による前記各素子への電源電圧の
   設定を示す情報を電源電圧データとして前記回路データ
   と分離して記憶する電源電圧記憶手段と、 前記論理回路を構成する各素子の種類に対応するセルの
   遅延情報を有する遅延情報ライブラリを、前記論理回路
   で使用される各電源電圧に対応して複数個格納している
   第１記憶手段と、 前記論理回路を構成する各素子の種類に対応するセルの
   論理動作を示す論理情報を有する論理動作ライブラリを
   格納している第２記憶手段と、 前記論理回路を構成する各素子の遅延情報を、前記回路
   データおよび前記電源電圧データに基づき、該各素子の
   電源電圧に対応する前記遅延情報ライブラリから抽出す
   る遅延抽出手段と、 遅延抽出手段によって抽出された前記各素子の遅延情報
   と、前記論理動作ライブラリから得られる前記各素子の
   論理動作を示す論理情報とを用いて、前記回路データに
   基づき論理シミュレーションを行うシミュレーション手
   段と、を更に備えることを特徴とする論理設計支援装
   置。