JPH09139175A - 薄膜型電子源およびそれを用いた表示装置 - Google Patents
薄膜型電子源およびそれを用いた表示装置Info
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- JPH09139175A JPH09139175A JP29647195A JP29647195A JPH09139175A JP H09139175 A JPH09139175 A JP H09139175A JP 29647195 A JP29647195 A JP 29647195A JP 29647195 A JP29647195 A JP 29647195A JP H09139175 A JPH09139175 A JP H09139175A
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- H01J2201/30—Cold cathodes
- H01J2201/312—Cold cathodes having an electric field perpendicular to the surface thereof
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- Cold Cathode And The Manufacture (AREA)
Abstract
(57)【要約】
【課題】薄膜型電子源において，長期間にわたってノイ
ズのない放出電流を得るとともに，長寿命化を図る。 【解決手段】薄膜型電子源の上部電極を２層構造とし，
絶縁層に接する膜をTi, V, Rh, Pt, Th, Zr, Hf, Ru, M
o, Ir, Nb, Ta, Re, Os, W で形成し，真空に接する膜
をそれと異なる材料で形成する。 【効果】長時間動作させても特性劣化が起こらないほ
か，動作電圧の低減や低エネルギー分散かつ高放出電流
といった薄膜電子源の特性向上も同時に実現でき，さら
にこれを用いて画像表示装置を製作することによりチラ
ツキのない画像を表示できる。
ズのない放出電流を得るとともに，長寿命化を図る。 【解決手段】薄膜型電子源の上部電極を２層構造とし，
絶縁層に接する膜をTi, V, Rh, Pt, Th, Zr, Hf, Ru, M
o, Ir, Nb, Ta, Re, Os, W で形成し，真空に接する膜
をそれと異なる材料で形成する。 【効果】長時間動作させても特性劣化が起こらないほ
か，動作電圧の低減や低エネルギー分散かつ高放出電流
といった薄膜電子源の特性向上も同時に実現でき，さら
にこれを用いて画像表示装置を製作することによりチラ
ツキのない画像を表示できる。
Description
【０００１】
【発明の属する技術分野】本発明は，金属−絶縁体−金
属の３層構造を有し，真空中に電子を放出する電子源お
よびこれを用いた表示装置に関する。
属の３層構造を有し，真空中に電子を放出する電子源お
よびこれを用いた表示装置に関する。
【０００２】
【従来の技術】薄膜型電子源とは，上部電極−絶縁層−
下部電極の３層構造の薄膜の上部電極−下部電極間に電
圧を印加して，上部電極表面から真空中に電子を放出さ
せるものである。上部電極，下部電極に金属を用いたＭ
ＩＭ（金属−絶縁層−金属）型電子源や，一方または両
方の電極に半導体を用いたＭＩＳ（金属−絶縁層−半導
体）型電子源などがある。ＭＩＭ型電子源については，
例えば特開平７−６５７１０号公報に述べられている。
薄膜型電子源の動作原理を図２に示した。上部電極１１
と下部電極１３との間に電圧を印加して，絶縁層１２内
の電界を１〜１０ＭＶ／ｃｍ以上にすると，下部電極１
３中のフェルミ準位近傍の電子はトンネル現象により障
壁を透過し，絶縁層１２，上部電極１１の伝導帯へ出現
する。これらの電子のうち，上部電極１１の仕事関数φ
以上のエネルギーを有する電子は，真空中に放出される
ことになる。下部電極１３から上部電極１１に流れる電
流をダイオード電流Ｉｄ，真空中に放出される電流を放
出電流Ｉｅと呼ぶと，放射比Ｉe／Ｉdは通常１／１０3
〜１／１０5程度である。現在までに，Ａｕ−Ａｌ2Ｏ3
−Ａｌ構造においてこの原理による電子放出が観測され
ている。この電子源は，上部電極１１の表面が環境ガス
の付着により汚染して仕事関数φが変化しても電子放出
特性には大きな影響がない，などの電子源として優れた
性質を有しており，新型電子源として期待されている。
下部電極の３層構造の薄膜の上部電極−下部電極間に電
圧を印加して，上部電極表面から真空中に電子を放出さ
せるものである。上部電極，下部電極に金属を用いたＭ
ＩＭ（金属−絶縁層−金属）型電子源や，一方または両
方の電極に半導体を用いたＭＩＳ（金属−絶縁層−半導
体）型電子源などがある。ＭＩＭ型電子源については，
例えば特開平７−６５７１０号公報に述べられている。
薄膜型電子源の動作原理を図２に示した。上部電極１１
と下部電極１３との間に電圧を印加して，絶縁層１２内
の電界を１〜１０ＭＶ／ｃｍ以上にすると，下部電極１
３中のフェルミ準位近傍の電子はトンネル現象により障
壁を透過し，絶縁層１２，上部電極１１の伝導帯へ出現
する。これらの電子のうち，上部電極１１の仕事関数φ
以上のエネルギーを有する電子は，真空中に放出される
ことになる。下部電極１３から上部電極１１に流れる電
流をダイオード電流Ｉｄ，真空中に放出される電流を放
出電流Ｉｅと呼ぶと，放射比Ｉe／Ｉdは通常１／１０3
〜１／１０5程度である。現在までに，Ａｕ−Ａｌ2Ｏ3
−Ａｌ構造においてこの原理による電子放出が観測され
ている。この電子源は，上部電極１１の表面が環境ガス
の付着により汚染して仕事関数φが変化しても電子放出
特性には大きな影響がない，などの電子源として優れた
性質を有しており，新型電子源として期待されている。
【０００３】
【発明が解決しようとする課題】絶縁層１２には１〜１
０ＭＶ／ｃｍ程度の強い電界が印加されるために，絶縁
層１２の劣化が起こり，例えば特開平７−２２６１４６
号公報に記されているようにフォーミングが起こって放
出電流にノイズが発生したり，さらには絶縁破壊が起こ
って薄膜型電子源の破壊が起こったりする。
０ＭＶ／ｃｍ程度の強い電界が印加されるために，絶縁
層１２の劣化が起こり，例えば特開平７−２２６１４６
号公報に記されているようにフォーミングが起こって放
出電流にノイズが発生したり，さらには絶縁破壊が起こ
って薄膜型電子源の破壊が起こったりする。
【０００４】本発明の目的は，絶縁層１２の劣化が起こ
りにくい薄膜型電子源を提供することにある。
りにくい薄膜型電子源を提供することにある。
【０００５】
【課題を解決するための手段】上記目的は，上部電極１
１のうち絶縁層１２と接する界面には，昇華エンタルピ
ーが大きい Pt, Th, Zr, Hf, Ru, Mo, Ir, Nb, Ta, Re,
Os, W を用い，上部電極１１のうち真空部分に接する
表面には，表面安定性や導電性など電子源表面に適した
別の材料，例えば Au, Ag, Cu, Al などを用いるにより
達成できる。
１のうち絶縁層１２と接する界面には，昇華エンタルピ
ーが大きい Pt, Th, Zr, Hf, Ru, Mo, Ir, Nb, Ta, Re,
Os, W を用い，上部電極１１のうち真空部分に接する
表面には，表面安定性や導電性など電子源表面に適した
別の材料，例えば Au, Ag, Cu, Al などを用いるにより
達成できる。
【０００６】薄膜絶縁体が強電界印加で劣化するメカニ
ズムは，例えばジャーナル・オブ・エレクトロケミカル
・ソサイアティー，第１３３巻，第６号，１２４２頁か
ら１２４６頁（Journal of Electrochemical Society,
Vol. 133, No. 6, pp. 1242〜1246）に記載されている
ように，正電圧を印加された電極中の原子が強電界によ
り絶縁体中に拡散すること（エレクトロマイグレーショ
ン）に起因することがわかっている。
ズムは，例えばジャーナル・オブ・エレクトロケミカル
・ソサイアティー，第１３３巻，第６号，１２４２頁か
ら１２４６頁（Journal of Electrochemical Society,
Vol. 133, No. 6, pp. 1242〜1246）に記載されている
ように，正電圧を印加された電極中の原子が強電界によ
り絶縁体中に拡散すること（エレクトロマイグレーショ
ン）に起因することがわかっている。
【０００７】エレクトロマイグレーションは，正電圧に
バイアスされた電極中の金属が絶縁体中に拡散し，それ
が強電界によりイオン化し，そのイオンが印加電荷によ
り拡散する，というメカニズムで発生する。したがっ
て，金属が原子状になるのに必要なエネルギー，すなわ
ち昇華エンタルピーΔＨsが大きいほど発生しにくい。
したがって，昇華エンタルピーΔＨsが大きな金属を上
部電極１１に用いることにより絶縁層の劣化を抑止する
ことが出来る。
バイアスされた電極中の金属が絶縁体中に拡散し，それ
が強電界によりイオン化し，そのイオンが印加電荷によ
り拡散する，というメカニズムで発生する。したがっ
て，金属が原子状になるのに必要なエネルギー，すなわ
ち昇華エンタルピーΔＨsが大きいほど発生しにくい。
したがって，昇華エンタルピーΔＨsが大きな金属を上
部電極１１に用いることにより絶縁層の劣化を抑止する
ことが出来る。
【０００８】
【発明の実施の形態】表１に種々の金属の昇華エンタル
ピーと電気抵抗率を示した。
ピーと電気抵抗率を示した。
【０００９】
【表１】
【００１０】表１では，昇華エンタルピーの大きさの順
に並べてある。後に，実施例で詳述するように，上部電
極１１にAuを用いた薄膜電子源は劣化しやすいが，Ptを
用いると劣化が起こりにくくなり，長寿命化できる。し
たがって，昇華エンタルピーΔＨsが Pt の値（135 kca
l/mol）よりも大きな金属を上部電極１１に用いれば絶
縁層劣化を抑止できる。このような特性を有して，かつ
薄膜化が可能な金属としてPt, Th, Zr, Hf, Ru, Mo, I
r, Nb, Ta, Re, Os, W があることが表１からわかる。
に並べてある。後に，実施例で詳述するように，上部電
極１１にAuを用いた薄膜電子源は劣化しやすいが，Ptを
用いると劣化が起こりにくくなり，長寿命化できる。し
たがって，昇華エンタルピーΔＨsが Pt の値（135 kca
l/mol）よりも大きな金属を上部電極１１に用いれば絶
縁層劣化を抑止できる。このような特性を有して，かつ
薄膜化が可能な金属としてPt, Th, Zr, Hf, Ru, Mo, I
r, Nb, Ta, Re, Os, W があることが表１からわかる。
【００１１】薄膜電子源の上部電極材料に要求される特
性としては，表面安定性もある。例えば，Mo を上部電
極に用いた薄膜電子源では，真空中に硫黄 S が微量存
在しても表面に MoS2 を形成するため表面仕事関数が変
化し，電子放出特性が不安定になる。同様に，Ta を用
いると，酸素により酸化が起こる。これに対して，Au
は化合物を形成しにくいため，真空中の不純物により汚
染されにくく，表面安定性に優れている。従来の薄膜電
子源の上部電極に Au が多く用いられていた理由の一つ
はここにある。
性としては，表面安定性もある。例えば，Mo を上部電
極に用いた薄膜電子源では，真空中に硫黄 S が微量存
在しても表面に MoS2 を形成するため表面仕事関数が変
化し，電子放出特性が不安定になる。同様に，Ta を用
いると，酸素により酸化が起こる。これに対して，Au
は化合物を形成しにくいため，真空中の不純物により汚
染されにくく，表面安定性に優れている。従来の薄膜電
子源の上部電極に Au が多く用いられていた理由の一つ
はここにある。
【００１２】また，薄膜電子源では，上部電極１１中で
のホットエレクトロンの散乱を避けるために膜厚を2〜1
0 nm 程度に薄くしなければならない。したがって，電
気抵抗率が大きな材料を用いると，上部電極１１の抵抗
が大きくなり，電流を通じた際，電圧降下が生じて薄膜
電子源自体に電圧がかからなくなってしまう。従って，
上部電極１１の材料としては抵抗率が小さいものである
ことが必須である。従来の薄膜電子源において，上部電
極１１に主にAuが用いられてきたもう一つの理由はこの
ためである。
のホットエレクトロンの散乱を避けるために膜厚を2〜1
0 nm 程度に薄くしなければならない。したがって，電
気抵抗率が大きな材料を用いると，上部電極１１の抵抗
が大きくなり，電流を通じた際，電圧降下が生じて薄膜
電子源自体に電圧がかからなくなってしまう。従って，
上部電極１１の材料としては抵抗率が小さいものである
ことが必須である。従来の薄膜電子源において，上部電
極１１に主にAuが用いられてきたもう一つの理由はこの
ためである。
【００１３】表１で電気抵抗率をみると，Cu, Ag, Au,A
lでは 3 μΩcm以下なのに対し，ΔＨsが大きい金属で
は 5 〜43 μΩcmと抵抗率が大きく，薄膜電子源の上部
電極材料としては不適切である。
lでは 3 μΩcm以下なのに対し，ΔＨsが大きい金属で
は 5 〜43 μΩcmと抵抗率が大きく，薄膜電子源の上部
電極材料としては不適切である。
【００１４】本発明では，ΔＨsが大きな材料を絶縁層
の上に積層した後（上部電極Ａ），電気抵抗率が小さな
材料をそのうえに積層することで（上部電極Ｂ），この
問題を解決した。上部電極Ａは導体であるので，上部電
極Ｂには電界はかからない。従って，Cu, Ag, Au,Alな
どのエレクトロマイグレーションが起こりやすい材料を
用いても絶縁層の劣化を引き起こさない。また，上部電
極Ｂが低抵抗なので全面に均一な電圧が印加される。上
部電極Ａの膜厚は２〜１０ nm 程度なので抵抗率が大き
な材料であっても上部電極Ｂ−絶縁層１２間に電圧降下
を発生させることはない。
の上に積層した後（上部電極Ａ），電気抵抗率が小さな
材料をそのうえに積層することで（上部電極Ｂ），この
問題を解決した。上部電極Ａは導体であるので，上部電
極Ｂには電界はかからない。従って，Cu, Ag, Au,Alな
どのエレクトロマイグレーションが起こりやすい材料を
用いても絶縁層の劣化を引き起こさない。また，上部電
極Ｂが低抵抗なので全面に均一な電圧が印加される。上
部電極Ａの膜厚は２〜１０ nm 程度なので抵抗率が大き
な材料であっても上部電極Ｂ−絶縁層１２間に電圧降下
を発生させることはない。
【００１５】一般に昇華エンタルピ−が大きな金属を組
み合わせた合金は大きな昇華エンタルピ−を有するの
で、上部電極Ａの材料としては上記元素の組合せによる
合金を用いても本発明の目的を実現できる。さらに、上
部電極Ｂについても上記元素を組み合わせた合金を用い
ても良い。
み合わせた合金は大きな昇華エンタルピ−を有するの
で、上部電極Ａの材料としては上記元素の組合せによる
合金を用いても本発明の目的を実現できる。さらに、上
部電極Ｂについても上記元素を組み合わせた合金を用い
ても良い。
【００１６】本発明は，フォーミングがすでに起こって
いる薄膜型電子源に適用した場合，絶縁破壊による素子
破壊を防止するという効果がある。一方，非フォーミン
グ状態にある薄膜型電子源に適用した場合は，フォーミ
ングの発生を防ぐ効果があるのでなお有用である。すな
わち，本発明を非フォーミング状態の薄膜型電子源に適
用すると，ノイズのない放出電流を長時間にわたって安
定的に得ることが出来る。
いる薄膜型電子源に適用した場合，絶縁破壊による素子
破壊を防止するという効果がある。一方，非フォーミン
グ状態にある薄膜型電子源に適用した場合は，フォーミ
ングの発生を防ぐ効果があるのでなお有用である。すな
わち，本発明を非フォーミング状態の薄膜型電子源に適
用すると，ノイズのない放出電流を長時間にわたって安
定的に得ることが出来る。
【００１７】以下に本発明の実施例を詳述する。
【００１８】実施例１ 本発明の実施例１のＭＩＭ型電子源を図１を用いて説明
する。絶縁性の基板１４上に下部電極１３としてＡｌを
例えば３０ｎｍの膜厚で形成する。Ａｌの形成には，例
えばRFマグネトロンスパッタリングを用いる。このＡｌ
の表面を陽極酸化し，膜厚５ｎｍ程度の絶縁層１２を形
成する。陽極酸化の化成電流を小さな値に制限すること
により，絶縁層１２の膜質を向上させることができる。
次に，SiO2やAl2O3などの絶縁体を化学気相蒸着法（Ｃ
ＶＤ法）などにより50nm程度の膜厚で蒸着し，保護層１
５とする。続いて，RFマグネトロンスパッタリングや蒸
着法によりＰｔを３nm程度成膜し，上部電極Ａ１７とす
る。そのうえにさらにRFマグネトロンスパッタリングや
蒸着法によりＡｕを３nm程度成膜し，上部電極Ｂ１８と
する。さらに，膜厚５０nm程度のＡｕ, Ａｌ などを蒸
着して電極端子１６とする。
する。絶縁性の基板１４上に下部電極１３としてＡｌを
例えば３０ｎｍの膜厚で形成する。Ａｌの形成には，例
えばRFマグネトロンスパッタリングを用いる。このＡｌ
の表面を陽極酸化し，膜厚５ｎｍ程度の絶縁層１２を形
成する。陽極酸化の化成電流を小さな値に制限すること
により，絶縁層１２の膜質を向上させることができる。
次に，SiO2やAl2O3などの絶縁体を化学気相蒸着法（Ｃ
ＶＤ法）などにより50nm程度の膜厚で蒸着し，保護層１
５とする。続いて，RFマグネトロンスパッタリングや蒸
着法によりＰｔを３nm程度成膜し，上部電極Ａ１７とす
る。そのうえにさらにRFマグネトロンスパッタリングや
蒸着法によりＡｕを３nm程度成膜し，上部電極Ｂ１８と
する。さらに，膜厚５０nm程度のＡｕ, Ａｌ などを蒸
着して電極端子１６とする。
【００１９】このようにして作製した薄膜型電子放出素
子を，真空度1×(1/107) Torr 程度の真空槽内にいれ
て，電極端子１６すなわち上部電極１１をアース電位と
して，下部電極１３にパルス電圧を印加する。パルス電
圧は，図４に示したように，−Ｖd1＝−５〜−７Ｖ程度
の電圧をパルス幅ｔｗ＝１ｍｓの期間印加して，その次
に１ｍｓの期間，Ｖd2＝０Ｖの電圧を印加する。この例
では，くり返し周期Ｔ＝２ｍｓ，ｔｗ＝１ｍｓである
が，これ以外でもＴ＝２μｓ〜１ｓ程度，ｔｗ＝１μｓ
〜５００ｍｓ程度とすれば良い。また，特開平７−２２
６１４６号公報に述べられているように，Ｖd2＝＋１〜
５Ｖ程度の電圧を印加すると，薄膜電子源の動作がいっ
そう安定化する。
子を，真空度1×(1/107) Torr 程度の真空槽内にいれ
て，電極端子１６すなわち上部電極１１をアース電位と
して，下部電極１３にパルス電圧を印加する。パルス電
圧は，図４に示したように，−Ｖd1＝−５〜−７Ｖ程度
の電圧をパルス幅ｔｗ＝１ｍｓの期間印加して，その次
に１ｍｓの期間，Ｖd2＝０Ｖの電圧を印加する。この例
では，くり返し周期Ｔ＝２ｍｓ，ｔｗ＝１ｍｓである
が，これ以外でもＴ＝２μｓ〜１ｓ程度，ｔｗ＝１μｓ
〜５００ｍｓ程度とすれば良い。また，特開平７−２２
６１４６号公報に述べられているように，Ｖd2＝＋１〜
５Ｖ程度の電圧を印加すると，薄膜電子源の動作がいっ
そう安定化する。
【００２０】図５はこのように製作した薄膜電子源の放
出電流の経時変化を示したものである。実線は，本実施
例に従って製作したもの，点線は，従来例として上部電
極１１にＡｕの１層構造で製作したものの特性である。
従来例では，動作開始後１００分で放出電流が１／１０
程度の減少しているのに対し，本発明によるものでは，
動作開始後１０分で１／２程度に減少するが，それ以降
は安定である。
出電流の経時変化を示したものである。実線は，本実施
例に従って製作したもの，点線は，従来例として上部電
極１１にＡｕの１層構造で製作したものの特性である。
従来例では，動作開始後１００分で放出電流が１／１０
程度の減少しているのに対し，本発明によるものでは，
動作開始後１０分で１／２程度に減少するが，それ以降
は安定である。
【００２１】前述のように，薄膜電子源では上部電極１
１の膜厚が薄いほど電子放出特性が向上する。図６はSi
O2上にAuまたはPtをスパッタリングにより形成した際の
膜の電気抵抗率を測定した結果である。Auの膜（図中
○）では膜厚が１０ｎｍ以下に薄くなると，抵抗率は上
昇し，３ｎｍの膜では導通がなくなってしまう。これ
は，膜形成初期では，Auは島状成長することに起因す
る。すなわち，膜厚３ｎｍの蒸着量ではAuの島と島が接
触しないために導通が出ないわけである。表１からわか
るようにPtの抵抗率はAuの約５倍なので，膜厚が５０ｎ
ｍ程度の場合には，Pt膜（図中●）の方がAu膜よりも抵
抗率は高い。しかし，PtはSiO2上でも均一な膜を形成す
るので，膜厚３ｎｍでも抵抗率は増加しない。また，Au
は，SiO2やAl2O3などの絶縁体上では島状成長するが，P
t膜などの金属上では，均一な膜が成長する。そのた
め，図６に示したように，Pt薄膜上にAu膜を形成した２
層膜（図中▲）では，３ｎｍ膜厚の低抵抗膜が実現でき
る。このように，本発明によれば，従来よりも薄い上部
電極を作成できるために，電子放出比の向上など，電子
放出特性の改善を図ることが出来る。
１の膜厚が薄いほど電子放出特性が向上する。図６はSi
O2上にAuまたはPtをスパッタリングにより形成した際の
膜の電気抵抗率を測定した結果である。Auの膜（図中
○）では膜厚が１０ｎｍ以下に薄くなると，抵抗率は上
昇し，３ｎｍの膜では導通がなくなってしまう。これ
は，膜形成初期では，Auは島状成長することに起因す
る。すなわち，膜厚３ｎｍの蒸着量ではAuの島と島が接
触しないために導通が出ないわけである。表１からわか
るようにPtの抵抗率はAuの約５倍なので，膜厚が５０ｎ
ｍ程度の場合には，Pt膜（図中●）の方がAu膜よりも抵
抗率は高い。しかし，PtはSiO2上でも均一な膜を形成す
るので，膜厚３ｎｍでも抵抗率は増加しない。また，Au
は，SiO2やAl2O3などの絶縁体上では島状成長するが，P
t膜などの金属上では，均一な膜が成長する。そのた
め，図６に示したように，Pt薄膜上にAu膜を形成した２
層膜（図中▲）では，３ｎｍ膜厚の低抵抗膜が実現でき
る。このように，本発明によれば，従来よりも薄い上部
電極を作成できるために，電子放出比の向上など，電子
放出特性の改善を図ることが出来る。
【００２２】薄膜電子源では，放出電流が下部電極１３
−絶縁層１２界面の電界に支配されるので，絶縁層１２
の膜厚が薄いほど小さな印加電圧でも電子放出を得るこ
とが出来る。しかし，絶縁層１２が薄いほど，絶縁破壊
が起こりやすくなるため，従来の素子構造では４〜５ｎ
ｍ以下にすることは出来なかった。本発明では，絶縁破
壊の原因になるエレクトロマイグレーションの発生を抑
止するので，絶縁層１２をさらに薄くしても安定に動作
させることが可能になった。
−絶縁層１２界面の電界に支配されるので，絶縁層１２
の膜厚が薄いほど小さな印加電圧でも電子放出を得るこ
とが出来る。しかし，絶縁層１２が薄いほど，絶縁破壊
が起こりやすくなるため，従来の素子構造では４〜５ｎ
ｍ以下にすることは出来なかった。本発明では，絶縁破
壊の原因になるエレクトロマイグレーションの発生を抑
止するので，絶縁層１２をさらに薄くしても安定に動作
させることが可能になった。
【００２３】図７は，本発明に基づいて，上部電極Ａ１
７にPt，上部電極Ｂ１８にAuを用い，絶縁層１２膜厚ｄ
を３ｎｍと５.５ｎｍの２種作成し，その電子放出特性
を比較したものである。ｄ＝３ｎｍの場合（図中●）に
は，ｄ＝５.５ｎｍの場合（図中○）より小さな動作電
圧Ｖd1で電子放出が起こっており，動作電圧の低減が可
能になる。特開平７−１３４９３９号公報に記載されて
いるように，薄膜電子源からの放出電子のエネルギー分
散ΔＥは，動作電圧Ｖd1と電子放出面の仕事関数φの差
に支配されるため，Ｖd1が小さいほど単色性の優れた電
子ビームが得られる。例えば，上部電極Ｂ１８にφ＝4.
8 eV の Au を用いた場合には，Ｖd1＝5.3 V のときΔ
Ｅ＝0.3 eV という極めて単色性の良いビームが得ら
れ，電子線描画装置などに適用した際に装置の性能を飛
躍的に向上させられる。図７をみると，Ｖd1＝ 5.3 V
ではｄ＝ 3 nm のものはｄ＝5.5 nm のものに比べて１
桁大きな放出電流が得られており，本発明が電子ビーム
の単色性を高めることにも有効であることがわかる。
７にPt，上部電極Ｂ１８にAuを用い，絶縁層１２膜厚ｄ
を３ｎｍと５.５ｎｍの２種作成し，その電子放出特性
を比較したものである。ｄ＝３ｎｍの場合（図中●）に
は，ｄ＝５.５ｎｍの場合（図中○）より小さな動作電
圧Ｖd1で電子放出が起こっており，動作電圧の低減が可
能になる。特開平７−１３４９３９号公報に記載されて
いるように，薄膜電子源からの放出電子のエネルギー分
散ΔＥは，動作電圧Ｖd1と電子放出面の仕事関数φの差
に支配されるため，Ｖd1が小さいほど単色性の優れた電
子ビームが得られる。例えば，上部電極Ｂ１８にφ＝4.
8 eV の Au を用いた場合には，Ｖd1＝5.3 V のときΔ
Ｅ＝0.3 eV という極めて単色性の良いビームが得ら
れ，電子線描画装置などに適用した際に装置の性能を飛
躍的に向上させられる。図７をみると，Ｖd1＝ 5.3 V
ではｄ＝ 3 nm のものはｄ＝5.5 nm のものに比べて１
桁大きな放出電流が得られており，本発明が電子ビーム
の単色性を高めることにも有効であることがわかる。
【００２４】なお，本実施例において，下部電極１３と
して高配向膜，または単結晶膜を用いると，それを陽極
酸化して形成した絶縁層１２の特性は一層向上し，より
高性能な電子放出素子が得られる。また，絶縁層１２を
陽極酸化で形成する代わりに，スパッタ法や蒸着法など
の気相合成法を用いて形成したＭＩＭ型電子源に対して
も本発明の駆動方法は有効である。
して高配向膜，または単結晶膜を用いると，それを陽極
酸化して形成した絶縁層１２の特性は一層向上し，より
高性能な電子放出素子が得られる。また，絶縁層１２を
陽極酸化で形成する代わりに，スパッタ法や蒸着法など
の気相合成法を用いて形成したＭＩＭ型電子源に対して
も本発明の駆動方法は有効である。
【００２５】本実施例では，上部電極Ａ１７としてPtを
用いた場合について述べたが，上部電極Ａ１７としてT
h, Zr, Hf, Ru, Mo, Ir, Nb, Ta, Re, Os, W を用いて
も同様の効果が得られる。
用いた場合について述べたが，上部電極Ａ１７としてT
h, Zr, Hf, Ru, Mo, Ir, Nb, Ta, Re, Os, W を用いて
も同様の効果が得られる。
【００２６】実施例２ 本発明の実施例２の金属−絶縁体−半導体（ＭＩＳ）型
電子源を図８により説明する。n型Si基板を下部電極１
３とする。その表面を熱酸化などの方法で酸化し，絶縁
層１２を作成する。ＣＶＤ法はスパッタリング法などに
より SiO2 膜を50 nm 程度の膜厚で蒸着し，保護層１５
とする。そのうえに，rfマグネトロンスパッタリングな
どの方法で，Pt薄膜を形成して上部電極Ａ１７とし，さ
らにAu薄膜をスパッタ成膜して上部電極Ｂ１８とする。
最後に膜厚 50 nm 程度の Au,Al などを蒸着して電極端
子１６とする。このように作成した金属−絶縁体−半導
体（ＭＩＳ）型電子源についても本発明は有効である。
電子源を図８により説明する。n型Si基板を下部電極１
３とする。その表面を熱酸化などの方法で酸化し，絶縁
層１２を作成する。ＣＶＤ法はスパッタリング法などに
より SiO2 膜を50 nm 程度の膜厚で蒸着し，保護層１５
とする。そのうえに，rfマグネトロンスパッタリングな
どの方法で，Pt薄膜を形成して上部電極Ａ１７とし，さ
らにAu薄膜をスパッタ成膜して上部電極Ｂ１８とする。
最後に膜厚 50 nm 程度の Au,Al などを蒸着して電極端
子１６とする。このように作成した金属−絶縁体−半導
体（ＭＩＳ）型電子源についても本発明は有効である。
【００２７】実施例３ 本発明の実施例３の表示素子を図９及び図１０を用いて
説明する。ガラスなど絶縁性の基板１４上に，下部電極
１３をｒｆスパッタリングなどにより形成する。この
際，マスクを用いたり，あるいは，フォトリソグラフィ
ーとエッチングを併用することにより，図１０に示した
ようにパターン化する。続いて，陽極酸化により絶縁層
１２を形成する。次に，スパッタリングなどの方法で，
SiO2などの絶縁層を形成し，保護層１５とする。保護層
１５は，下部電極１３の端部に電界が集中して絶縁破壊
が発生するのを防ぎ，素子を長寿命化する働きがある。
次に，スパッタリングにより，膜厚３nm程度のIrを形
成して上部電極Ａ１７とする。上部電極Ａ１７は，図１
０に示すように，下部電極１３との交点のみに形成す
る。こうすると，上部電極Ａ１７と下部電極１３との間
の浮遊容量を小さくすることが出来，素子の高速駆動が
容易になる。さらに上部電極Ａ１７と同じパターンで膜
厚 3 nm程度のAuをスパッタリングにより形成し上部電
極Ｂ１８とする。続いて，Ａｕなど導電率の高い材料
を，図１０のパターンで膜厚500nm程度形成し，上部電
極バスライン３２とする。
説明する。ガラスなど絶縁性の基板１４上に，下部電極
１３をｒｆスパッタリングなどにより形成する。この
際，マスクを用いたり，あるいは，フォトリソグラフィ
ーとエッチングを併用することにより，図１０に示した
ようにパターン化する。続いて，陽極酸化により絶縁層
１２を形成する。次に，スパッタリングなどの方法で，
SiO2などの絶縁層を形成し，保護層１５とする。保護層
１５は，下部電極１３の端部に電界が集中して絶縁破壊
が発生するのを防ぎ，素子を長寿命化する働きがある。
次に，スパッタリングにより，膜厚３nm程度のIrを形
成して上部電極Ａ１７とする。上部電極Ａ１７は，図１
０に示すように，下部電極１３との交点のみに形成す
る。こうすると，上部電極Ａ１７と下部電極１３との間
の浮遊容量を小さくすることが出来，素子の高速駆動が
容易になる。さらに上部電極Ａ１７と同じパターンで膜
厚 3 nm程度のAuをスパッタリングにより形成し上部電
極Ｂ１８とする。続いて，Ａｕなど導電率の高い材料
を，図１０のパターンで膜厚500nm程度形成し，上部電
極バスライン３２とする。
【００２８】面板１１０にはガラスなど透光性のものを
用い，表面に透光性の加速電極１１２として ITO (Indi
um-Tin Oxide)を面板全面に形成する。加速電極１１２
の上に蛍光体１１４を塗布する。蛍光体１１４として
は，低速電子線でも発光効率が高い材料，例えばZnO:Zn
を用いるとよい。このようにして加速電極１１２と蛍光
体１１４を形成した面板１１０を，薄膜電子源を形成し
た基板１４と２００μｍ程度の間隔を保った配置で封着
する。基板１４と面板１１０とで挟まれた空間を真空に
排気して，表示装置パネル１００が完成する。
用い，表面に透光性の加速電極１１２として ITO (Indi
um-Tin Oxide)を面板全面に形成する。加速電極１１２
の上に蛍光体１１４を塗布する。蛍光体１１４として
は，低速電子線でも発光効率が高い材料，例えばZnO:Zn
を用いるとよい。このようにして加速電極１１２と蛍光
体１１４を形成した面板１１０を，薄膜電子源を形成し
た基板１４と２００μｍ程度の間隔を保った配置で封着
する。基板１４と面板１１０とで挟まれた空間を真空に
排気して，表示装置パネル１００が完成する。
【００２９】図１１はこのようにして製作した表示装置
パネル１００の駆動回路への結線図である。下部電極１
３は下部電極駆動回路４１へ結線し，上部電極バスライ
ン３２は上部電極駆動回路４２に結線する。加速電極１
１２は加速電極駆動回路４３へ結線する。n番目の下部
電極１３Knとm番目の上部電極バスライン３２Cmの交点
のドットを（n,m）で表すことにする。
パネル１００の駆動回路への結線図である。下部電極１
３は下部電極駆動回路４１へ結線し，上部電極バスライ
ン３２は上部電極駆動回路４２に結線する。加速電極１
１２は加速電極駆動回路４３へ結線する。n番目の下部
電極１３Knとm番目の上部電極バスライン３２Cmの交点
のドットを（n,m）で表すことにする。
【００３０】図１２は，各駆動回路の発生電圧の波形を
示す。図１２には記されていないが，加速電極１１２に
は４００Ｖ程度の電圧を常時印加する。時刻ｔ0ではい
ずれの電極も電圧ゼロであるので電子は放出されず，し
たがって，蛍光体１１４は発光しない。時刻ｔ1におい
て，下部電極１３K1には−Ｖ1なる電圧を，上部電極バ
スライン３２C1，C2には＋Ｖ2なる電圧を印加する。ド
ット（1,1），（1,2）の下部電極１３−上部電極Ａ１７
間には（Ｖ1＋Ｖ2）なる電圧が印加されるので，（Ｖ1
＋Ｖ2）を電子放出開始電圧以上に設定しておけば，こ
の２つのドットの薄膜電子源からは電子が真空中に放出
される。放出された電子は加速電極１１２に印加された
電圧により加速された後，蛍光体１１４にぶつかり，蛍
光体を発光させる。時刻ｔ2において，下部電極１３K2
に−Ｖ1なる電圧を印加し，上部電極バスライン３２C1
にＶ2なる電圧を印加すると，同様にドット（2,1）が点
灯する。このようにして，図１２の電圧波形を印加する
と，図１１の斜線を施したドットのみが点灯する。この
ようにして，上部電極バスライン３２に印加する信号を
変えることにより所望の画像または情報を表示すること
が出来る。また，上部電極バスライン３２への印加電圧
Ｖ1の大きさを適宜変えることにより，階調のある画像
を表示することが出来る。
示す。図１２には記されていないが，加速電極１１２に
は４００Ｖ程度の電圧を常時印加する。時刻ｔ0ではい
ずれの電極も電圧ゼロであるので電子は放出されず，し
たがって，蛍光体１１４は発光しない。時刻ｔ1におい
て，下部電極１３K1には−Ｖ1なる電圧を，上部電極バ
スライン３２C1，C2には＋Ｖ2なる電圧を印加する。ド
ット（1,1），（1,2）の下部電極１３−上部電極Ａ１７
間には（Ｖ1＋Ｖ2）なる電圧が印加されるので，（Ｖ1
＋Ｖ2）を電子放出開始電圧以上に設定しておけば，こ
の２つのドットの薄膜電子源からは電子が真空中に放出
される。放出された電子は加速電極１１２に印加された
電圧により加速された後，蛍光体１１４にぶつかり，蛍
光体を発光させる。時刻ｔ2において，下部電極１３K2
に−Ｖ1なる電圧を印加し，上部電極バスライン３２C1
にＶ2なる電圧を印加すると，同様にドット（2,1）が点
灯する。このようにして，図１２の電圧波形を印加する
と，図１１の斜線を施したドットのみが点灯する。この
ようにして，上部電極バスライン３２に印加する信号を
変えることにより所望の画像または情報を表示すること
が出来る。また，上部電極バスライン３２への印加電圧
Ｖ1の大きさを適宜変えることにより，階調のある画像
を表示することが出来る。
【００３１】既に述べたように本発明により得られる薄
膜電子源では，フォーミングの発生を抑止できるので，
ノイズのない放出電流が得られる。したがって，これを
用いた表示装置ではチラツキのない安定した画像が得ら
れる。
膜電子源では，フォーミングの発生を抑止できるので，
ノイズのない放出電流が得られる。したがって，これを
用いた表示装置ではチラツキのない安定した画像が得ら
れる。
【００３２】
【発明の効果】以上のように，ＭＩＭ型またはＭＩＳ型
薄膜電子源において，上部電極を２種の金属薄膜で形成
し，そのうち絶縁層に接する膜を Pt, Th, Zr, Hf, Ru,
Mo, Ir, Nb, Ta, Re, Os, W の単体または合金の金属
で形成してエレクトロマイグレーションの発生を抑止
し，真空に接する膜を高導電性や表面安定性など表面材
料として適したもの，例えばAu, Ag, Cu, Al などを用
いることにより，長時間動作させても劣化が起こらない
薄膜電子源を実現できた。また動作電圧の低減や低エネ
ルギー分散かつ高放出電流といった薄膜電子源の特性向
上も同時に実現できた。さらに，この薄膜電子源を画像
表示装置に適用することにより，チラツキのない安定し
た画像を表示できた。
薄膜電子源において，上部電極を２種の金属薄膜で形成
し，そのうち絶縁層に接する膜を Pt, Th, Zr, Hf, Ru,
Mo, Ir, Nb, Ta, Re, Os, W の単体または合金の金属
で形成してエレクトロマイグレーションの発生を抑止
し，真空に接する膜を高導電性や表面安定性など表面材
料として適したもの，例えばAu, Ag, Cu, Al などを用
いることにより，長時間動作させても劣化が起こらない
薄膜電子源を実現できた。また動作電圧の低減や低エネ
ルギー分散かつ高放出電流といった薄膜電子源の特性向
上も同時に実現できた。さらに，この薄膜電子源を画像
表示装置に適用することにより，チラツキのない安定し
た画像を表示できた。
【図１】本発明の実施例１のＭＩＭ型電子源の断面図で
ある。
ある。
【図２】薄膜型電子源の動作原理を示した図である。
【図３】従来の薄膜電子源の断面図である。
【図４】本発明の実施例１で用いる駆動電圧波形図であ
る。
る。
【図５】本発明の実施例１の薄膜電子源の放出電流の安
定性を示した図である。
定性を示した図である。
【図６】本発明の実施例１の薄膜電子源の絶縁膜上に形
成した金属薄膜の電気抵抗率の膜厚依存性を示した図で
ある。
成した金属薄膜の電気抵抗率の膜厚依存性を示した図で
ある。
【図７】本発明の実施例１の薄膜電子源の放出電流の動
作電圧依存性を示した図である。
作電圧依存性を示した図である。
【図８】本発明の実施例２のＭＩＳ型電子源の断面図で
ある。
ある。
【図９】本発明の実施例３の表示装置パネルの断面図で
ある。
ある。
【図１０】本発明の実施例３の表示装置パネルの電極配
置図である。
置図である。
【図１１】本発明の実施例３の表示装置パネルの駆動回
路への結線図である。
路への結線図である。
【図１２】本発明の実施例３の表示装置の駆動電圧波形
図である。
図である。
１０・・・真空，１１・・・上部電極，１２・・・絶縁
層，１３・・・下部電極，１４・・・基板，１５・・・
保護層，１６・・・電極端子，１７・・・上部電極Ａ，
１８・・・上部電極Ｂ，２０・・・電源，３２・・・上
部電極バスライン，１００・・・表示装置パネル，１１
０・・・面板，１１２・・・加速電極，１１４・・・蛍
光体，４１・・・下部電極駆動回路，４２・・・上部電
極駆動回路，４３・・・加速電極駆動回路。
層，１３・・・下部電極，１４・・・基板，１５・・・
保護層，１６・・・電極端子，１７・・・上部電極Ａ，
１８・・・上部電極Ｂ，２０・・・電源，３２・・・上
部電極バスライン，１００・・・表示装置パネル，１１
０・・・面板，１１２・・・加速電極，１１４・・・蛍
光体，４１・・・下部電極駆動回路，４２・・・上部電
極駆動回路，４３・・・加速電極駆動回路。
Claims (4)
- 【請求項１】下部電極，絶縁層，上部電極を積層した構
造を有し，前記下部電極と上部電極間に，上部電極が正
電圧になる極性の電圧を印加した際に，前記上部電極表
面から真空中に電子を放出する薄膜型電子源において，
前記上部電極を，前記絶縁層に接する材料Ａとそれと異
なる真空部分に接する材料Ｂとを積層した構造とし，前
記材料Ａとして Pt, Th, Zr, Hf, Ru, Mo, Ir, Nb, Ta,
Re, Os, W のいずれかまたはこれらの合金を用いたこ
とを特徴とする薄膜型電子源。 - 【請求項２】前記材料ＢとしてAu, Ag, Cu, Alのいずれ
か又はこれらの合金を用いた請求項１記載の薄膜型電子
源。 - 【請求項３】前記下部電極は半導体である請求項１又は
２記載の薄膜型電子源。 - 【請求項４】請求項１乃至３のいずれか一項に記載の薄
膜型電子源を有する表示装置において，前記薄膜型電子
源は非フォーミング状態で動作するものであることを特
徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29647195A JP3605911B2 (ja) | 1995-11-15 | 1995-11-15 | 薄膜型電子源およびそれを用いた表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29647195A JP3605911B2 (ja) | 1995-11-15 | 1995-11-15 | 薄膜型電子源およびそれを用いた表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139175A true JPH09139175A (ja) | 1997-05-27 |
| JP3605911B2 JP3605911B2 (ja) | 2004-12-22 |
Family
ID=17833989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29647195A Expired - Fee Related JP3605911B2 (ja) | 1995-11-15 | 1995-11-15 | 薄膜型電子源およびそれを用いた表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3605911B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001018839A1 (fr) * | 1999-09-06 | 2001-03-15 | Hitachi, Ltd. | Source d'electrons en couche mince, procede de fabrication de source d'electrons en couche mince, et afficheur |
| JP2008159392A (ja) * | 2006-12-22 | 2008-07-10 | Hitachi Ltd | 画像表示装置とその製造方法 |
-
1995
- 1995-11-15 JP JP29647195A patent/JP3605911B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001018839A1 (fr) * | 1999-09-06 | 2001-03-15 | Hitachi, Ltd. | Source d'electrons en couche mince, procede de fabrication de source d'electrons en couche mince, et afficheur |
| US6570321B1 (en) | 1999-09-06 | 2003-05-27 | Hitachi, Ltd. | Thin-film electron source, process for manufacturing thin-film electron source, and display |
| JP2008159392A (ja) * | 2006-12-22 | 2008-07-10 | Hitachi Ltd | 画像表示装置とその製造方法 |
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|---|---|
| JP3605911B2 (ja) | 2004-12-22 |
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