JPH09121139A - アナログフィルタ - Google Patents

Abstract

(57)【要約】 【課題】ディジタルDSPの解析と設計技術を用い、ディ
ジタルFIR回路により解析することのできるアナログフ
ィルタを提供する。 【解決手段】本発明の一実施例によれば、互いに直列に
接続された複数の連続時間信号遅延素子２２を有するア
ナログフィルタ２０が提供される。第1の遅延素子は、
入力信号を受信する。遅延素子は、入力信号に対して遅
延時間を増加することにより遅延される複数の連続可変
信号を生成する。複数の連続時間信号増幅器２４が、遅
延素子からの遅延信号を受信して複数の増幅された連続
時間信号を生成する。増幅された信号は、連続時間加算
回路３４で加算され、濾波されたアナログ信号を生じ
る。各増幅器の利得は、個々に、ディジタル的に、動的
にプログラムすることができるので、マイクロプロセッ
サまたは他の同様な装置が、濾波された信号の、入力信
号に対する振幅応答と位相応答とを独立に定めることが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願発明は、電子回路及びフィル
タに関し、より詳細には、別々に且つ任意に指定できる
振幅及び位相応答を有するアナログ即ち連続時間フィル
タに関する。

【０００２】

【従来の技術】ディジタル信号処理技術は、信号フィル
タ実施に当たりますます一般的になりつつある。ディジ
タル信号処理(DSP)は慣用のアナログ濾波（フィルタリ
ング）より優れた多くの利点を有する：例えば、繰返し
性、任意の振幅及び位相応答を有するフィルタを構成す
ることができること、及びフィルタ・パラメータを制御
し且つマイクロプロセッサに基づくシステムによりそれ
を動的に変更できること。有限インパルス応答(FIR)フ
ィルタは、DSPで実施し得る特に有用なフィルタであ
る。

【０００３】ディジタルFIRフィルタは、よく知られて
おり且つ実証されている。ディジタルFIRと所望のフィ
ルタ特性を得るための適当な係数値の計算法とを記述し
ている参考文献の例としては次のものがある：Oppenhei
m,Alan V., Schafer,RonaldW.,Digital Signal Process
ing,pp.237-268, Prentice-Hall,Inc.,Englewood Cliff
s,New Jersey, 1975, 及びLoy,Nicholas J.,An Enginee
rs Guide to FIR Digital Filters, Prentice Hall, En
glewood Cliffs, New Jersey, 1988。

【０００４】DSPは多くの利点があるが、欠点もある。D
SPの1つの欠点は、標本抽出（サンプリング）及び信号
合成に複雑な回路構成を要することである。別の欠点と
しては、DSPは、通常、マイクロプロセッサのかなりの
計算帯域幅を必要とすることである。さらに、ハードウ
ェア及びソフトウェアの両設計を含む、かなりの技術努
力がDSPシステム実施時にはしばしば必要となる。前述
の因子によって、DSPシステムの設計・製造費が高騰し
がちであり、且つ比較し得るアナログシステムより該シ
ステムが比較的に大きくなりその上電力効率がより低く
なる傾向がある。

【０００５】加えて、DSPシステムの設計が特に困難な
いくつかの状況がある。そのような1つの場合として
は、信号が広範囲の所望周波数を含んでいる場合であ
る。この場合、DSPシステムは、エイリアジングを避け
るのに高い標本抽出率を使わなければならない。しか
し、標本抽出率が高いため、信号の低周波数成分を効果
的に濾波するのが非常に困難となる。この問題を処理す
るための諸技術があることはあるが、そのような技術
は、これまた、得られるシステムに多大の費用と複雑さ
を付加するものである。

【０００６】以下に述べる発明の1つの応用は、心電計
(ECG)の監視系における高域フィルタ（ハイパスフィル
タ）としてである。厳しい低周波数の制約は、ECG監視
系ではアナログ電子工学の範疇に含められる。0.5 Hz程
度の低周波数のECG信号には、かなりの信号エネルギー
が存在する。これらの低周波数での位相ひずみを避ける
ため、旧式のECGの前置増幅器は、（所要の0.5 Hzより
完全に1桁低い）0.05 Hzで低周波数ハイパス極点を有す
る。これは、対象とする信号周波数の位相ひずみ効果を
避けるためである。前述のフィルタのハイパス極点を0.
5 Hzに置くことによって生ずるであろう位相ひずみは、
ECGについて臨床上の誤った解釈を招来する可能性のあ
るエラーの原因になることが分かっている。ハイパス極
点を対象とする最低周波数より1桁低く設定すること
で、顕著な位相ひずみが避けられるが、また、極めて低
い周波数エネルギーのためその信号が損なわれ、ECGの
解釈を困難にする。さらに、0.05 Hzの時定数が低すぎ
て、特別の回復回路を利用しない限り、増幅器の残留偏
差（オフセット）の回復時間が15秒を越えることがあ
る。

【０００７】DSP技術は、この環境では特に厄介なもの
となる。ECG信号の対象とする周波数は、0.5 Hzから200
Hz以上まで広範囲にわたって変化して、複雑なDSP技術
を必要とする。さらに、ECGの監視は、人が携帯する小
型の電池式装置で行う必要がある。DSP技術の設計の融
通性をそのまま維持しながら、前述の装置におけるDSP
回路の費用と複雑さを避けることは、極めて望ましいと
言える。

【０００８】

【発明の目的】本発明は、ディジタルDSPの解析と設計
技術を用い、ディジタルFIR回路により解析することの
できるアナログフィルタを提供することを目的とする。

【０００９】

【発明の概要】本発明は、従来のDSP技術に関わる多く
の問題を解決する一方で、該技術の顕著な長所を保持す
るものである。発明は、ディジタルDSPの解析と設計技
術を使って、ディジタルFIR回路により解析できるアナ
ログ回路を包含する。しかし、ディジタルFIR回路とは
異なって、ここでアナログFIRフィルタと呼ぶ、このア
ナログ回路は、連続的に変化する到来信号を受けて、連
続可変の濾波出力信号を発生させる。アナログフィルタ
は、互いに直列に接続された複数の連続時間信号遅延素
子を含み、到来信号に比して遅らされた複数の連続可変
信号を生ずる。その遅延信号にアナログ増幅器のフィル
タ係数を乗ずる。次いで、掛け算処理をした信号を加算
して、濾波信号を生ずる。ディジタル的に設定し且つ動
的に変更し得る、増幅器の利得は、到来信号に関して濾
波信号の振幅応答と位相応答の両方とも別々に定めるよ
う設定される。

【００１０】

【実施例】従来技術のFIRフィルタの機能図を図1に示
す。それは、直列に接続された一連のディジタル遅延素
子から成る。最初の即ち一番左の遅延素子は、周期的な
一続きの個別に標本抽出されたディジタル型の信号値を
受ける。各遅延素子は予定数の標本周期に対し各信号値
を保留し、次いで、それをその系の次の遅延素子にもた
らす。示した例では、元の非濾波信号は、一続きのディ
ジタル値 x で表されている。用語 x_k は、個別の標本
時間 k での x の値を表す（例示としての部分的シーケ
ンスを変数 x_kの右側に角括弧で示す）。x_k-1は、kに先
行する個別標本時間におけるxの値を表す。図1は、各遅
延素子は1標本周期の遅延期間をもつものと仮定してい
る。従って、ある与えられた任意の時間において、最初
の遅延素子10は x_kを受けてx_k-1を出力し；次の遅延素
子はx_k-1を受けてx_k-2を出力し；以下同様。任意の与え
られた時間に利用できるx値は、現在の又は最も最近の
標本値 x_kと遅延標本値 x_k-1〜x_k-n とを表す。これら
の標本値は、それぞれのディジタル係数乗算器12へ送ら
れる。係数乗算器は、個々の標本値にそれぞれの係数a₀
〜a_nを乗じて項 a₀x_k〜a_nx_k-nを得る。ディジタル加算
点14はこれらの項を受けて濾波信号値y_kを作る（角括弧
内に一例の値を示す）。時間中、フィルタは、非濾波信
号値 x のシーケンスにそれぞれ対応する濾波信号値 y
を作る。ある与えられた時間 k での y の値は、式 y_k
= Σ_i=0 ⁿa_ix_k-iで与えられ、ここで nは遅延素子と乗算
器の全数である。係数a₀〜a_nによって、フィルタの振幅
応答と位相応答の両方を、互いに別々に、指定できる。
このことは、振幅応答のみか又は位相応答のみが1つだ
け指定可能な慣用のアナログフィルタとは著しく異なっ
ているところである。振幅応答と位相応答とを互いに独
立して決めることができるということは、大きな利点で
ある。

【００１１】図1のブロック図は単純に見えるが、その
実際の用具ははるかに複雑である。例えば、図1は、実
世界の信号は、自然には、一連のディジタル値として存
在しない、という事実を無視している。同様に、電子フ
ィルタは、通常、ディジタル出力よりもむしろアナログ
出力を与えるために必要とされる。従って、図1に示し
た機能に加えて、アナログ・ディジタル及び続いてディ
ジタル・アナログ変換を実行しなければならない。他の
複雑さは、ディジタル信号プロセッサを支援し且つプロ
グラミングする必要があるということから生ずる。

【００１２】図2は、図1のそれのようなディジタルFIR
フィルタを実現するために用いられる典型的ディジタル
処理回路を示すブロック図である。該回路は、アナログ
型エイリアジング防止ロー・パスフィルタ66とA/D変換
器68を包含し、これらはアナログ入力信号 a(t)（ここ
で変数tは時間を表す）を受け且つ、応答して、時間標
本抽出(time-sampled)ディジタル入力信号x_kを生ずる。
ディジタル入力信号x_kは、飛び飛び間隔におけるアナロ
グ入力信号 a(t)の標本抽出振幅を表す一続きの個別デ
ィジタル値から成る。ディジタル入力信号x_kは、ディジ
タル信号プロセッサ70によって受けられる。信号プロセ
ッサ70は、図1で図解した諸機能を実行し、且つy_k、即
ち、一続きの濾波ディジタル値、を形成するようプログ
ラムされる。これらの値は、ディジタル・アナログ変換
器72に、続いてアナログ再構成フィルタ74に送られてア
ナログ出力信号y(t)を生ずる。

【００１３】ディジタル信号プロセッサを使用すれば、
相当の融通性を生ずるとはいえ、信号の標本抽出と処理
を同期させるため、例えば、読取り専用メモリ(ROM)7
6、読み／書きランダム・アクセスメモリ(RAM)78及び正
確なクロック・制御回路80のような複雑で且つ高価な支
援回路も必要とされる。ディジタル信号処理回路を支援
するため、示されていない他の構成部品もしばしば必要
である。さらに、図1の諸機能を実行できるようディジ
タル信号プロセッサをプログラミングすることは、複雑
で且つ時間のかかる仕事である。

【００１４】図3は、本発明の好ましい実施例によるア
ナログ型の連続時間フィルタを示すもので、その全体を
数字20で指している。フィルタ20は、アナログ連続可変
到来信号a(t)を受けるアナログ信号入力装置を有する。
フィルタ20は、アナログ連続出力又は濾波信号b(t)（こ
こで、変数tは時間を表す）を作り出すアナログ信号出
力装置を有する。フィルタ20は、さらに、アナログ信号
入力とアナログ信号出力との間に効果的に接続された連
続時間電子フィルタ回路を包含する。図1と2のディジタ
ル素子とは対照的に、この回路は、従来のアナログ遅延
素子及び増幅器のような連続時間で作動するアナログ素
子を利用するものである。しかし、該回路は、到来信号
に関して濾波信号の振幅応答と位相応答の両方を任意且
つ独立に設定できるよう同調可能である。

【００１５】このように、フィルタ20は、アナログ入力
を受け、且つアナログ・ディジタル変換を必要としな
い。同様に、フィルタ20は、ディジタル・アナログ変換
をせずにアナログ出力を生ずる。ディジタル信号プロセ
ッサに関わる複雑さは、図3の回路には無く、且つプロ
グラミングを何ら要しない。それにもかかわらず、フィ
ルタ20の特性は、たとえマイクロプロセッサの支援がフ
ィルタの実際の動作に必要とされなくても、要すればデ
ィジタル制御レジスタを通してマイクロプロセッサで設
定且つ変更することができる。このように、フィルタ20
は、その融通性を維持しながら、従来技術のディジタル
信号処理の複雑さと費用を排除するものである。

【００１６】フィルタ20は、複数のアナログ型の連続時
間信号遅延素子22(1)〜22(n)を包含する。ここに記述し
た例示的実施例では、これらの素子は、New Jersey, Se
caucusのPanasonic Industrial社から市販されているMN
3010 Bucket Brigades（バケットブリゲート）から成
る。これらのデバイスは、外部クロッキング信号clkで
刻時される二重512段アナログ・シフトレジスタであ
る。このように、各遅延素子22は、512のクロッキング
信号の遅延期間τを生じさせる。その遅延期間は、クロ
ッキング信号clkの周波数を変えることによって変更で
きるものである。アナログ・シフトレジスタはサンプリ
ング装置であるが、それらは、従来、連続時間素子とし
て解析されている。それらは、そのサンプリング周波数
がフィルタ20の有効範囲内の周波数よりはるかに高いと
いう理由から、フィルタ20の目的のための連続時間素子
と考えることができる。例えば、上述のPanasonic社の
アナログ・シフトレジスタのサンプリング周波数は、10
kHzから100 kHzまでの範囲にある。アナログ・シフト
レジスタのサンプリング周波数は、好ましくは、フィル
タ20の対象とする最高周波数よりも少なくとも1桁大き
い値に設定する。

【００１７】アナログ信号遅延素子22は、先行する素子
の出力が次の素子の入力点で受けられるよう、互いに直
列に接続される。図3における最初の即ち最も左の遅延
素子22(1)は、到来信号a(t)を受ける。直列接続遅延素
子22は、到来信号a(t)に関して遅延期間を増やすことで
遅らされる複数の連続可変信号群を生ずる。例えば、最
初の遅延素子22(1)は遅延信号a(t-τ)を生じ； 二番目
の遅延素子22(2)は遅延信号a(t-2τ)を生じ；n番目の遅
延素子22(n)は遅延信号a(t-nτ)を生じる。

【００１８】フィルタ20は、さらに、到来信号a(t)と遅
延信号a(t-τ)〜a(t-nτ)の対応する1つを受けられるよ
うそれぞれ信号入力が接続された複数のアナログ連続時
間信号乗算器又は可変利得増幅器24(0)〜24(n)を包含す
る。増幅器24は独立可変線形利得又は係数C₀〜C_nを有
し、複数の増幅信号C₀a(t)〜C_na(t-nτ)を生ずる。その
係数は、ここでディジタル調整入力とも呼ばれる、ディ
ジタル制御バス25で与えられる。ディジタル制御バス25
は、マイクロプロセッサのような外部装置によってフィ
ルタを動的に同調させることが可能となる。あるいは、
係数C₀〜C_nは、つまみホイール式スイッチ(thumbwheel
switch)のような手動装置で与えることもできる。

【００１９】1例として、図4は、1つの増幅器24(1)をさ
らに詳細に示すものである。増幅器24(1)は、遅延信号a
(t-τ)と係数信号c₁とを受け且つ応答するアナログ乗算
器セル26を包含する。好ましい実施例における乗算器セ
ル26は、Massachusetts、NorwoodのAnalog Devices社か
ら市販されているようなAD633 アナログ乗算器である。
係数信号c₁は、ディジタルD/A入力30を有するディジタ
ル・アナログ(D/A)変換器28で生ずる。ディジタルラッ
チ又は記憶レジスタ32は、ディジタルレジスタ入力34を
有する。記憶レジスタ32は、そこに記憶されたディジタ
ル値がD/A入力30の所で連続的に存在するよう接続され
る。このように、D/A変換器28は、レジスタ入力34に応
答して係数信号c₁を変化させ且つ遅延信号a(t-τ)に基
づく増幅信号c₁a(t-τ)を生ずる。

【００２０】再度、図3を参照して、フィルタ20はま
た、複数の増幅信号C₀a(t)〜C_na(t-nτ)を受け且つ加算
する連続時間加算回路即ち加え合わせ点44も包含する。
加算回路44は、Σ_i=0 ⁿC_ia(t-iτ)に等しいb(t)を生じ、
ここでnは遅延素子の数である。

【００２１】上述の回路は、ディジタルフィルタではな
いし、また標本抽出データで作動しない。むしろ、その
回路の入力と出力は連続可変アナログ信号であり、且つ
同回路はそれらの信号でアナログ又は連続時間動作を実
行するものである。しかし、増幅器24の特殊な構成で、
それらの利得を別々に、動的に、且つディジタル的にマ
イクロプロセッサのような発生源からプログラムするこ
とができる。特に、個々の増幅器の利得Cは、ディジタ
ル的に且つ動的に指定して到来信号に関して濾波信号の
振幅応答と位相応答とを独立に設定できる。

【００２２】図3のアナログフィルタの特性は、ディジ
タルFIRフィルタに対して先に用いた技術を使って首尾
よく解析されている。従って、必要な振幅応答と位相応
答とが与えられると、係数C₀〜C_nは、上で引用した参考
文献に開示されているように、ディジタルフィルタの設
計技術を使って誘導することができる。該誘導の促進の
ためコンピュータ支援設計ツールも利用できる。例え
ば、ソフトウェア製品"Pro-Matlab"は、ディジタルFIR
フィルタを含むディジタルフィルタの解析・設計用とし
てMassachusetts、NatickのMath Works社から市販され
ている。

【００２３】しかし、これらの技術を使って誘導した理
想係数は、フィルタ20の種々の回路素子の非理想応答を
補うために補正される、ということに注意。例えば、理
想増幅器は、もし係数1.0が与えられると、1.0という利
得を有することになる。しかし、理想増幅器及び遅延素
子を作り上げるという実地問題に起因して、利得エラー
が存在するかも知れない。そのようなエラーは、フィル
タの特性にマイナスの影響を及ぼし得るものである。前
述のマイナス影響のどれかを最小にするか又は排除する
ために、特性把握に基づいて増幅器を特徴付け且つ係数
を標準化する。特に、係数C₀〜C_nの各々に対応する補正
率 e は、測定で決定する。例えば、補正率は、フィル
タを通してインパルス信号を送りそして加算回路44から
得られる一連のインパルスの振幅を測定することにより
計算することができる。係数C₀〜C_nの計算は下記の通り
であり、ここで、a₀〜a_nは、通常のFIRフィルタの設計
技術を使って引き出された、各増幅器の"理想"係数を表
す：

【００２４】

【数１】

【００２５】上述のようにアナログフィルタの性能は、
理想ディジタルFIRフィルタの性能に非常に類似してい
る。さらに別の利点は、遅延期間τに可変性を与えるこ
とにより得ることができる。τを変えることは、周波数
に関して濾波信号b(t)の振幅及び位相応答をシフトする
効果がある。例えば、100 Hz〜200 Hzの周波数範囲にわ
たって一定の応答が得られるなら、同じ応答を、クロッ
ク信号clkの周波数を2倍にすることにより200 Hz〜400
Hzの周波数範囲にわたって生ずるようシフトすることが
できる。従って、信号clkを共通の遅延制御信号と見な
すことは有用である。信号clkの周波数は、周波数に関
して濾波信号b(t)の振幅及び位相応答をシフトするよう
変化し得るものである。図3には示されていないが、信
号clkは、その周波数をマイクロプロセッサで動的に設
定し且つ可変できるようディジタル遅延制御入力又は他
の手段で制御してよい。フィルタ20のその他の実施で
は、遅延期間τを可変するために代替の手段を設けてよ
い。

【００２６】上述のアナログフィルタは、多くの極めて
有用な利点を提供する。これらの利点のいくつかは、デ
ィジタルFIRフィルタで得られるそれらと類似してい
る。例えば、アナログフィルタによって任意に指定した
振幅及び位相応答が可能となる。従来のアナログフィル
タは、それらのパラメータの1つを一意的に指定できる
だけである。ディジタルFIRフィルタによるように、ア
ナログフィルタは、対称的な係数を選択することによ
り、正確に線形の位相応答をもつよう作ることができ
る。加えて、アナログフィルタの周波数応答は、単にフ
ィルタ係数を変えることによって容易に変更することが
できる。諸係数はレジスタにデジタル形式で記憶される
ので、それらは、装置のパネルスイッチ又はマイクロプ
ロセッサのようなシステム制御装置で調整することが可
能である。また、1組の係数が与えられれば、本発明に
従って得られるアナログフィルタの周波数応答は、遅延
素子の遅延期間を変えることにより上下の周波数にシフ
トすることができる。

【００２７】ディジタルFIRフィルタで共通の諸利点に
加えて、本発明のアナログフィルタは、ディジタルFIR
フィルタが示していないさらに別のいくつかの利点をも
っている。例えば、信号のサンプリングに起因するエイ
リアジングのような諸問題は、本発明のアナログフィル
タに関わる問題ではない。さらに、本発明のフィルタ
は、低周波数の信号処理によく適合する。このように、
該アナログフィルタは、広帯域幅に及ぶ環境では、ディ
ジタル信号処理システムの理想的助手として働くことが
できる。慣習的に、ディジタル信号プロセッサだけを用
いる広帯域幅のシステムは、低周波数を効果的に濾波す
るためには、多重速度ディジタル信号処理のような複雑
な技術に頼るしかない。ここに記述したようなアナログ
フィルタを信号経路に追加することによって、これらの
計算集約的なディジタル信号処理アルゴリズム（演算
法）を避けることができる。

【００２８】特殊な例として、上述のようなアナログフ
ィルタを上記の"従来の技術"の節にて述べたECG監視シ
ステム用のハイパスフィルタとして実施することができ
る。アナログフィルタを用いることにより、0.5 Hzを上
回る位相ひずみを依然として避けながら、ハイパス極点
を0.5 Hzに定めることができる。特にこの用途におけ
る、別の重要な利点は、複雑なディジタル処理もしくは
他の支援部品を要せずに、非常にコンパクトで且つ電力
的に効率の良い形でアナログ回路を実現できることであ
る。

【００２９】本発明のアナログフィルタは、任意数の係
数を与えるために多重回路を縦続接続（カスケード接
続）できるようモジュール型に設計された、シングルチ
ップの集積回路の実装で実施することができる。図5
は、2つのカスケード型集積回路50(a)及び50(b)の例を
示す。任意数の該フィルタ回路は、異なった数のフィル
タ係数を与えるようカスケード接続することができる。
図示したように、先行するフィルタ回路50(a)の濾波信
号b(t)は、後のフィルタ回路50(b)の加算回路で受けら
れ、その回路の複数の増幅信号c₀a(t)〜c_na(t-nτ)と加
え合わされる。各フィルタ回路内の最後の遅延素子から
の遅延信号、a(t-nτ)は、後のフィルタ回路の到来信号
a(t)を形成する。

【００３０】係数は、様々な方法で、例えば、適当なア
ドレスを復号化して並列データバスから与えることがで
きる。しかし、図5の実施例では、各フィルタ回路50に3
つのレジスタを有するディジタルシフトレジスタ52が設
けられている。ディジタルシフトレジスタ52は、ディジ
タル入力54とディジタル出力56を有する。並列係数デー
タビットは、各フィルタ回路において及びそこを通して
後続の回路へ順次シフトされる。図示した回路では、6
つの値が最初のフィルタ回路50(a)へ、6段の複合フィル
タの各々に1つに、記録（刻時）される。これらのうち
最初の3つは、そこを通して第二のフィルタ回路50(b)へ
シフトされる。

【００３１】上述の回路は動作上の諸処置を具体化する
ものであり、これらも本発明の範囲内である。該処置に
は、続いて到来する信号を連続的に遅延して、その到来
信号に関して遅延期間を増やすことにより遅延される複
数の連続可変信号を作り出すことが含まれる。本発明の
諸処置には、さらに、遅延信号を各利得で連続的に増幅
してその遅延信号をベースとした複数の増幅信号を作り
出すことと、その増幅信号を連続的に加算して濾波信号
を作り出すことが含まれる。本発明には、各増幅器の利
得を指定して到来信号に関して濾波信号の振幅及び位相
応答の両方を定めることが含まれる。好ましい実施例で
は、各複数のディジタルコード、係数、又は利得値を供
給することと、アナログ乗算器と共用できるよう前記の
各複数のディジタルコード、係数、又は利得値をアナロ
グ信号に変換することが包含される。本発明の好ましい
方法には、さらに、それぞれの利得と次第に増える遅延
期間の持続時間を動的に変更するか又はプログラミング
することが含まれる。上文で注目した特定の素子によっ
て、これらの機能を実行するための手段が形成されるの
である。

【００３２】法令に応じ、本発明は、構造的方法論的特
徴に関して幾分特異的な語法で記述されてきた。しか
し、本発明は、ここに開示された装置が本発明を実行に
移す好ましい諸方式から成るという理由から、記述され
た特定の特徴に限定されるものではないと理解すべきで
ある。

【００３３】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００３４】[実施態様１]連続可変性の到来信号を受信
し且つ該到来信号に関連した振幅及び位相応答を有する
連続可変濾波信号を生成するアナログフィルタ(20)であ
って、前記到来信号に関して遅延期間を増やすことによ
り遅らされる複数の連続可変信号を生ずるよう接続され
た複数の連続時間信号遅延素子(22)と、前記遅延素子か
らの対応する遅延信号を受信するよう接続された信号入
力を有し、前記遅延信号に基づいて複数の増幅された信
号を生成するよう個別の利得を有する、複数の連続時間
信号増幅器(24)と、前記複数の増幅された信号を受信し
加算して濾波された信号を生ずる連続時間加算回路(44)
と、を備えて成り、前記到来信号に関して前記濾波され
た信号の振幅応答と位相応答の両方を独立に定めるよう
個々の信号増幅器の利得が指定されることを特徴とする
アナログフィルタ。

【００３５】[実施態様２]前記連続時間信号増幅器の利
得が、独立して、動的に、且つディジタル的にプログラ
ム可能であることを特徴とする実施態様１記載のアナロ
グフィルタ。

【００３６】[実施態様３]前記信号遅延素子の遅延期間
が可変できることを特徴とする実施態様１記載のアナロ
グフィルタ。

【００３７】[実施態様４]周波数に関して前記濾波され
た信号の振幅及び位相応答をシフトするよう前記信号遅
延素子の遅延期間が共通の遅延制御信号によって決定さ
れることを特徴とする実施態様１記載のアナログフィル
タ。

【００３８】[実施態様５]前記アナログフィルタが縦続
接続され、先行するアナログフィルタの前記濾波された
信号が、後続のアナログフィルタの加算回路によって受
信され且つ前記後続のアナログフィルタにおいて前記複
数の増幅された信号と加え合わされ、前記先行アナログ
フィルタからの遅延信号の1つが前記後続アナログフィ
ルタの入力信号を形成する、ことを特徴とする実施態様
１記載の複数のアナログフィルタ。

【００３９】[実施態様６]連続可変到来信号に関連した
振幅及び位相応答を有する連続可変濾波信号を生成する
べく前記到来信号を濾波する方法であって、前記到来信
号に関して遅延期間を増やすことにより遅らされる複数
の連続可変信号を生ずるよう連続時間において前記到来
信号を連続的に遅延させるステップと、前記遅延信号に
基づいて複数の増幅された信号を生成するようそれぞれ
の利得で前記遅延信号を連続時間において増幅するステ
ップと、前記増幅された信号を連続時間において加算し
て濾波された信号を生ずるステップと、前記到来信号に
関して前記濾波された信号の振幅応答と位相応答の両方
を独立に定めるよう前記個々の利得を指定するステップ
と、を備えて成る方法。

【００４０】[実施態様７]前記個々の利得を指定するス
テップが、ディジタル係数値をアナログ信号に変換する
ステップを備えていることを特徴とする実施態様６記載
の方法。

【００４１】[実施態様８]前記到来信号に関して前記濾
波された信号の振幅応答と位相応答とを動的に変えるよ
う各利得を動的にプログラムするステップをさらに備え
て成る実施態様６記載の方法。

【００４２】[実施態様９]周波数に関して前記濾波され
た信号の振幅及び位相応答をシフトするよう前記増加す
る遅延期間を変更するステップをさらに備えて成る実施
態様６記載の方法。

【００４３】[実施態様１０]前記増幅された信号にそれ
ぞれ対応するエラー係数を測定するステップと、該測定
エラー係数に基づいて前記各利得を補正するステップ
と、をさらに備えて成る実施態様６記載の方法。

【００４４】

【発明の効果】以上説明したように、本発明を用いるこ
とにより、ディジタルDSPの解析と設計技術を用い、デ
ィジタルFIR回路により解析することのできるアナログ
フィルタを、DSP回路より廉価で、より簡単な構成で提
供することができる。

【図面の簡単な説明】

【図１】従来技術のディジタルFIRフィルタの機能ブロ
ック図である。

【図２】図１の従来技術のディジタルFIRフィルタの代
表的実施例のブロック図である。

【図３】本願発明の好ましい実施例に従うアナログ型の
連続時間フィルタのブロック図である。

【図４】模範的増幅器回路の簡略化した略図である。

【図５】本願発明の好ましい実施例に従うカスケード接
続したアナログ型連続時間フィルタのブロック図であ
る。

【符号の説明】

２２（ｎ）：信号遅延素子 ２４（ｎ）：可変利得増幅器 ４４：加算回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】連続可変性の到来信号を受信し且つ該到来
   信号に関連した振幅及び位相応答を有する連続可変濾波
   信号を生成するアナログフィルタであって、 前記到来信号に関して遅延期間を増やすことにより遅ら
   される複数の連続可変信号を生ずるよう接続された複数
   の連続時間信号遅延素子と、 前記遅延素子からの対応する遅延信号を受信するよう接
   続された信号入力を有し、前記遅延信号に基づいて複数
   の増幅された信号を生成するよう個別の利得を有する、
   複数の連続時間信号増幅器と、 前記複数の増幅された信号を受信し加算して濾波された
   信号を生ずる連続時間加算回路と、 を備えて成り、 前記到来信号に関して前記濾波された信号の振幅応答と
   位相応答の両方を独立に定めるよう個々の信号増幅器の
   利得が指定されることを特徴とするアナログフィルタ。