JPH09116876A - ワイドクリアビジョン識別制御信号検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 水平同期信号が識別制御信号に対してずれて
も、安定に該識別制御信号が検出できる、ワイドクリア
ビジョン識別制御信号検出装置を提供する。 【解決手段】 水平同期信号から累積区間を示すゲート
パルスを含むコントロール信号を発生させる手段（１１
ａ）と、該コントロール信号の位相を制御する手段（１
１ａ）と、識別制御信号中の所与のビットを前記累積区
間に亘って累積する手段（１０ａ）と、前記コントロー
ル信号の位相をずらして得られる複数の累積結果のうち
最大のものを検出する手段（１０ａ）とを具備し、累積
結果が最大となるように前記コントロール信号の位相を
調整することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はワイドクリアビジョ
ンの識別制御信号検出装置に関する。

【０００２】

【従来の技術】図１０にワイドクリアビジョンで用いら
れる識別制御信号波形を示す。この波形はワイドクリア
ビジョン放送時、映像信号の第２２ラインと第２８５ラ
インに挿入されるものである。。

【０００３】この識別制御信号を検出する従来の装置に
ついて、図１１から図１５を用いて説明する。

【０００４】図１１において映像信号入力端子１から入
力された映像信号はローパスフィルタ２、４／７ｆｓｃ
バンドパスフィルタ４、遅延回路６、ｆｓｃバンドパス
フィルタ７、及びコントロール信号発生回路１１に供給
される。コントロール信号発生回路１１では映像信号か
ら垂直同期信号及び水平同期分離信号を分離し、それぞ
れの同期信号から各回路ブロックを制御する種々のコン
トロール信号を発生する。

【０００５】コントロール信号発生回路１１に含まれる
水平コントロール信号発生部は図１２に示すような構成
を有する。同図において、入力された映像信号から水平
同期分離回路１７により水平同期信号ＨＤが分離され
る。またクロック入力端子１５からはバースト信号にロ
ックした色副搬送波周波数ｆｓｃの４倍の周波数のクロ
ックが供給される。カウンタ回路１９は水平同期信号Ｈ
Ｄの任意の立ち下がりでリセットを掛け、クロックを１
水平期間となる９１０周期分カウントしてリセットし、
再び９１０カウントを繰り返すような構成を有し、該カ
ウンタの出力はカウンタデコード回路２０に供給され
る。カウンタデコード回路２０では各回路ブロックに対
してカウント値によりハイ／ローに切り替わるコントロ
ール信号を生成し、それぞれのブロックに出力する。

【０００６】図１１において、ローパスフィルタ２に供
給された映像信号は、その低域成分が抽出され、直流分
検出回路３により識別制御信号の後半（例えば図１０に
おけるＢ２５〜Ｂ２７）の直流成分がペデスタルレベル
であると判定されればハイ、ペデスタルレベルでなけれ
ばローとなる信号を合成回路１３に出力する。

【０００７】また４／７ｆｓｃバンドパスフィルタ４に
供給された映像信号は、４／７ｆｓｃ（約２．０４ＭＨ
ｚ）の周波数成分が抽出され、４／７ｆｓｃ成分検出回
路５により識別制御信号のＢ２５〜Ｂ２７に４／７ｆｓ
ｃ成分が存在していると判定されればハイ、存在してい
なければローとなる信号を合成回路１３に出力する。

【０００８】また、ｆｓｃバンドパスフィルタ７に供給
された映像信号は、そのｆｓｃ成分が抽出され、ｆｓｃ
復調回路８によりバースト信号と同相のｆｓｃで復調さ
れ、切り換え回路９に出力される。

【０００９】遅延回路６に供給された映像信号は、ｆｓ
ｃバンドパスフィルタ７及び復調回路８の処理に掛かる
分だけ遅延され、切り換え回路９に出力される。切り換
え回路９は、図１０におけるＢ６〜Ｂ２３のｆｓｃ変調
部分についてはｆｓｃ復調回路８からの復調出力を、そ
れ以外の部分については遅延回路６からの出力をビット
復号回路１０に供給する。

【００１０】ビット復号回路１０は図１３に示す構成を
有しており、入力端子２２から入力された信号は累積回
路２４に供給される。累積回路２４は図１４のように構
成されており、コントロール信号発生回路より累積ゲー
ト入力端子２３を介して累積ゲートパルス信号が入力さ
れる。ゲートパルス信号がローの時はゲート回路３６の
出力はクリアされるが、ハイになるとゲート回路３６が
アクティブとなり、加算器３５により入力信号が累積さ
れ、その累積結果は出力端子３７を介して図１３の比較
回路２６に供給される。比較回路２６では入力信号とし
きい値発生回路２５からのしきい値を比較し、入力信号
がしきい値よりも大きい場合ハイ、小さい場合ローの信
号を発生する。例えば入力信号が図１５（ａ）であり、
ゲートパルス信号が図１５（ｂ）のような場合、累積出
力は図１５（ｃ）のようになる。ここでしきい値を破線
で表すと、累積結果はしきい値よりも大きくなり復号出
力としてハイの信号が出力される。

【００１１】合成回路１３では直流分検出回路３出力及
び４／７ｆｓｃ成分検出回路５の出力信号が共にハイと
なった場合に、ビット復号信号を識別信号出力として出
力端子１４から出力する。

【００１２】

【発明が解決しようとする課題】上記の従来の装置で
は、同期信号からコントロール信号を生成する際にゴー
スト信号等による同期分離の不安定さや送信側の画素シ
フト等によりコントロール信号がずれる場合がある。例
えば図１５（ｄ）のように累積ゲートパルス信号が正し
い位置からずれてしまうと、累積出力は図１５（ｅ）の
ようになり累積結果がしきい値を下回り、ローと誤検出
してしまうことになる。

【００１３】また、累積回路の累積区間を長くするとビ
ット数が大きくなるためハード規模が大きくなってしま
うという問題がある。

【００１４】

【課題を解決するための手段】上記課題を解決すべく、
本発明によれば、 ワイドクリアビジョンの識別制御信
号を検出する装置であって、水平同期信号から累積区間
を示すゲートパルスを含むコントロール信号を発生する
手段と、該コントロール信号の位相を制御する手段と、
識別制御信号中の所与のビットを前記累積区間に亘って
累積する手段と、前記コントロール信号の位相をずらし
て得られる複数の累積結果のうち最大のものを検出する
手段とを具備し、累積結果が最大となるように前記コン
トロール信号の位相を調整することを特徴とする、請求
項１に記載の識別制御信号の検出装置が提供される。

【００１５】上記課題を解決すべく、本発明によれば、
更に、ワイドクリアビジョンの識別制御信号を検出する
装置であって、水平同期信号から累積区間を示すゲート
パルスを含むコントロール信号を発生する手段と、該コ
ントロール信号の位相を制御する手段と、識別制御信号
中の所与のビットを前記累積区間に亘って累積する手段
と、累積結果としきい値とを比較して識別制御信号を検
出する手段と、前記コントロール信号の位相をずらすこ
とにより識別制御信号の検出可能範囲を決定する手段
と、該決定された範囲の中間値を求める手段とを具備
し、前記コントロール信号の位相を前記決定された範囲
の中間値に調整することを特徴とする請求項２に記載の
識別制御信号の検出装置が提供される。

【００１６】上記課題を解決すべく、本発明によれば更
に、 ワイドクリアビジョンの識別制御信号を検出する
装置であって、水平同期信号から第１及び第２の累積区
間を示す２つの連続するゲートパルスを含むコントロー
ル信号を発生する手段と、前記コントロール信号の位相
を制御する手段と、識別制御信号中の所与のビットを前
記第１の累積区間に亘って累積する手段と、前記所与の
ビットに隣接するビットを前記第２の累積区間に亘って
累積する累積する手段と、該２つの累積手段の累積結果
の差を求める手段と、前記コントロール信号の位相をず
らして得られる複数の累積結果の差のうち最大のものを
検出する手段とを具備し、累積結果の差が最大となるよ
うに前記コントロール信号の位相を調整することを特徴
とする請求項３に記載の識別制御信号の検出装置が提供
される。

【００１７】

【発明の実施の形態】本発明の第１の実施例を図１、
２、３、及び４を用いて説明する。

【００１８】図１において入力信号の直流成分と４／７
ｆｓｃ成分を検出する部分及び識別制御信号のｆｓｃ復
調部分に関しては上記の従来例と同様であるため再度の
説明は省略する。

【００１９】コントロール信号発生回路１１aに含まれ
る水平コントロール信号発生部の構成を図２に示す。同
図において、入力された映像信号から水平同期分離回路
１７aにより水平同期信号ＨＤが分離される。またクロ
ック入力端子１５からはバースト信号にロックした色副
搬送波周波数ｆｓｃの４倍の周波数のクロックが供給さ
れる。電源立ち上げ時には初期値入力端子１６から予め
設定しておいた初期値Ａがカウンタ回路１８ａに供給さ
れる。カウンタ回路１８ａでは水平同期信号ＨＤの任意
の立ち下がりで初期値制御回路１８ａからの初期値Ａに
ロードされ、クロックをカウントする。カウント値が９
０９になったら次のクロックで０となるようにリセット
される。そして再び０から９０９までカウントを繰り返
すように構成されており、そのカウンタの出力はカウン
タデコード回路１９ａに供給される。カウンタデコード
回路１９ａでは各回路ブロックに対してカウント値によ
りハイ／ローに切り替わるコントロール信号を生成し、
出力端子２０からそれぞれのブロックに出力される。こ
こで初期値入力端子１６からＡ−ｋのデータを与える
と、初期値Ａ−ｋとしてカウンタが再ロードされる。従
ってカウント値が後へｋクロックずれ、コントロール信
号がｋクロック遅れることになる。

【００２０】図１においてｆｓｃ復調回路８からのＢ６
〜Ｂ２３の復調出力と、遅延回路６により復調処理に掛
かる分だけ遅延されたＢ１〜Ｂ５の部分とは、切り換え
回路９により切り換えられてビット復号回路１０ａに供
給される。

【００２１】ビット復号回路１０ａの構成を図３に示
す。以下に図３及び４を用いて水平位相調整動作につい
て説明する。ビット復号入力端子２１から入力される信
号の中から、ここでは使用する信号として図４（ａ）の
ように識別信号中のビットＢ１を用いるものとする。ま
ず初期値制御回路１２８から出力端子３０を介して予め
設定しておいた定数Ａが出力される。この初期値を用い
て水平コントロール信号発生部により図４（ｂ）のよう
にビット幅と同じ幅（４ｆｓｃのクロックで２８周期
分）の累積ゲートパルスが生成され、累積ゲート入力端
子２２から入力される。累積ゲートパルスがハイの期間
ビット復号入力信号が累積されるので累積出力は図４
（ｃ）のようになり、累積結果ＳＵＭの値とそのときの
初期値Ａがメモリ１２６に書き込まれる。続いて初期値
制御回路１２８から出力される初期値データを減少させ
ていく。

【００２２】例えばＡ−ｎが出力されると累積ゲートパ
ルス信号は図４（ｄ）のようにｎクロック分遅れること
になる。従って累積出力は図４（ｅ）のようになる。こ
の累積結果は最大値検出回路１２７においてメモリ１２
６に書き込まれた値と比較され、メモリ１２６に書き込
まれた累積結果よりも今回の累積結果が大きい場合、新
しい累積結果と初期値がメモリ１２６に書き込まれる。
同様に初期値制御回路１２８から出力されるデータをＡ
からＡ−Ｎ（Ｎは予め設定しておいた定数）と変化させ
て行き、累積結果が最大となる点を検出する。累積結果
が最大となる点が検出できたらそのときの初期値をメモ
リ１２６から、初期値制御回路１２８及び出力端子３０
を介して水平コントロール信号発生部に供給し、通常動
作モードに入る。 以下のビット復号動作は従来例と同
様であるため説明を省略する。

【００２３】次に、本発明の第２の実施例を図５及び６
を用いて説明する。なお前述の第１の実施例と重複する
部分は説明を省略する。

【００２４】ビット復号入力端子２１から入力される信
号の中から、ここでは使用する信号として図６（ａ）の
ように識別信号中のビットＢ１を用いるものとする。ま
ず初期値制御回路２２８から出力端子３０を介して予め
設定しておいた定数Ａが出力される。その初期値を用い
て水平コントロール信号発生部で図６（ｂ）のようにビ
ット幅より小さい幅の累積ゲートパルスが生成され、累
積ゲート入力端子２２から入力される。累積ゲートパル
スがハイの期間ビット復号入力信号が累積されるので累
積出力は図６（ｃ）のようになる。累積結果は比較回路
２２５によりしきい値発生回路２２４からのしきい値
（図６（ｃ）、（ｅ）、（ｇ）の破線）と比較され、累
積結果がしきい値より大きければハイ、そうでなければ
ローを出力する。判別回路２３１では比較回路２２５の
出力がローの場合は何も行わないが、ハイとなった場合
に初期値制御回路２２８の初期値をメモリ２２６に書き
込む。図６（ｃ）のような場合は累積結果がしきい値を
こえないので初期値データはメモリ２２６に書き込まれ
ない。前出の例と同様に、初期値制御回路２２８から出
力される初期値データを減少させて行く。

【００２５】例えばＡ−ｎ１が出力されると累積ゲート
パルス信号は図６（ｄ）のようにｎ１クロック分遅れる
ことになる。従って累積出力は図６（ｅ）のようにな
り、累積結果がしきい値を越えるため初期値がメモリ２
２６に書き込まれる。また初期値としてＡ−ｎ２が出力
された場合には累積ゲートパルス信号は図６（ｆ）のよ
うにｎ２クロッ分遅れるので、累積出力は図６（ｇ）の
ようになる。累積結果はしきい値を越えないので初期値
はデータに書き込まれない。初期値制御回路２２８から
出力されるデータをＡからＡ−Ｎ（Ｎは予め設定してお
いた定数）に変化させて行き、比較回路２２５の出力が
ハイとなったときの初期値データをメモリ２２６に順次
記録する。累積ゲートパルスがＢ１の中央付近にある場
合に累積結果がしきい値を越えるため、判別回路２３１
ではメモリ２２６に書き込まれた初期値データの中間値
を抽出し初期値制御回路２２８を介して出力端子３０よ
り水平コントロール信号発生部に供給し、通常動作モー
ドに入る。通常動作モード時には、累積ゲートパルス
は、抽出された中間値によりビットの中央に位置させる
パルスコントロール信号発生回路から出力される。

【００２６】次に、本発明の第３の実施例を図７及び８
を用いて以下に説明する。なお前述の実施例と重複する
部分は説明を省略する。

【００２７】ビット復号入力端子２１から入力される信
号の中から、ここでは使用する信号として図８（ａ）の
ように識別制御信号中のＢ１及びＢ２を用いるものとす
る。まず初期値制御回路３２８から出力端子３０を介し
て予め設定しておいた定数Ａが出力される。その初期値
を用いて水平コントロール信号発生部で図８（ｂ）のよ
うにビット幅より小さい幅のゲートパルスが２つ連続し
た累積ゲートパルスが生成され、累積ゲート入力端子２
２から入力される。１つ目の累積ゲートパルスがハイの
期間、ビット復号入力信号が累積されるので累積出力Ｓ
Ｂ１は図８（ｃ）のようになる。同様に、２つ目の累積
ゲートパルスがハイの期間、入力信号が累積されるので
累積出力ＳＢ２は図８（ｄ）のようになる。減算器３３
２では１つ目の累積出力ＳＢ１から２つ目の累積出力Ｓ
Ｂ２を減算しその差信号は図８（ｅ）のようになる。差
の値ＤＦとそのときの初期値Ａはメモリ３２６に書き込
まれる。続いて初期値制御回路３２８から出力される初
期値データを減少させていく。

【００２８】例えばＡ−ｎが出力されると累積ゲートパ
ルス信号は図８（ｆ）のようにｎクロック分遅れること
になる。従ってそれぞれの累積出力ＳＢ１，ＳＢ２は図
８（ｇ），（ｈ）のようになり、減算器出力の差信号は
図８（ｉ）のようになる。この減算結果は最大値検出回
路３２７でメモリ３２６に書き込まれた値と比較され、
メモリ３２６に書き込まれた減算結果よりも今回の減算
結果が大きい場合、新しい減算結果と初期値がメモリ３
２６に書き込まれる。初期値制御回路３２８からのデー
タをＡからＡ−Ｎ（Ｎは予め設定しておいた定数）に変
化させて行き、減算結果が最大となる点を検出する。減
算結果が最大となる点が検出できたらそのときの初期値
をメモリ３２６から初期値制御回路３２８及び出力端子
３０を介して水平コントロール信号発生部に供給し、通
常動作モードに入る。

【００２９】次に、以上説明した実施例の識別制御信号
検出装置で使用されるビット複合回路を図９を用いて説
明する。

【００３０】ビット復号回路（図１の符号１０ａ）に含
まれる累積回路（図３の符号１２３）の内部を図９のよ
うに構成する。

【００３１】累積入力端子３３から入力された信号は比
較回路３９に供給される。比較回路３９ではしきい値発
生回路３８からのしきい値出力と比較して、入力信号が
しきい値より大きい場合はハイ小さい場合はローの信号
を出力する。ここでしきい値は、図１０から明らかなよ
うにＢ１〜５は２０ＩＲＥに相当するしきい値、Ｂ６〜
２３は復調出力となるため０となるように切り替えられ
る。

【００３２】比較回路３９からの出力は加算器３５に入
力される。加算器３５の出力はゲート回路３６を介して
再び加算器３５に入力される。コントロール信号発生回
路から累積ゲート入力端子２３を介して累積ゲートパル
ス信号が入力される。累積ゲートパルス信号がローの時
はゲート回路３６の出力がクリアされ、ハイになるとゲ
ート回路３６の入力信号が出力される。従って累積ゲー
トパルス信号がハイとなる区間で加算器３５により入力
信号が累積され、累積結果は出力端子３７から出力され
る。

【００３３】尚、以上の各実施例ではＢ１部分を用いて
水平位相調整を行ったが他のビットや複数のビットを用
いても良い。

【００３４】また第２の実施例において、各ビットのハ
イ／ローの判別に変えて、Ｂ３〜Ｂ５のパリティチェッ
ク結果やＢ３〜Ｂ２３の誤り検出結果等を用いても良
い。

【００３５】

【発明の効果】請求項１に記載の発明によれば、累積ゲ
ートパルスが識別制御信号のビットの中央に位置するよ
うに水平コントロール信号発生部が制御されるため水平
同期信号が識別制御信号に対してずれても安定に識別信
号が検出できる。

【００３６】請求項２に記載の発明によれば、累積ゲー
トパルスが識別制御信号のビットの中央に位置するよう
に水平コントロール信号発生部が制御されるため水平同
期信号が識別制御信号に対してずれても安定に識別信号
が検出でき、更に、識別制御信号の検出可能範囲の中間
値を演算により求めるので、請求項１に記載の装置に比
べ、回路規模を小さくすることが可能である。

【００３７】請求項３に記載の発明によれば、累積ゲー
トパルスが各ビットの中央に位置するように水平コント
ロール信号発生部が制御されるため水平同期信号が識別
制御信号に対してずれても安定に識別信号が検出でき
る。隣接する２つのビットについてのそれぞれの累積結
果の差を求めるので、請求項１に記載の装置に比べ、や
や回路規模が大きくなる。

【図面の簡単な説明】

【図１】本発明の識別制御信号検出装置のブロック図で
ある。

【図２】図１の識別制御信号検出装置のコントロール信
号発生回路に含まれる水平コントロール信号発生部のブ
ロック図である。

【図３】図１の識別制御信号検出装置のビット復号回路
の第１の実施例のブロック図である。

【図４】図３のビット復号回路の動作の説明図である。

【図５】図１の識別制御信号検出装置のビット復号回路
の第２の実施例のブロック図である。

【図６】図５のビット復号回路の動作の説明図である。

【図７】図１の識別制御信号検出装置のビット復号回路
の第３の実施例のブロック図である。

【図８】図７のビット復号回路の動作の説明図である。

【図９】図１の識別制御信号検出装置のビット複合回路
内の累積回路のブロック図である。

【図１０】ワイドクリアビジョンの識別制御信号波形図
である。

【図１１】従来の識別制御信号検出装置のブロック図で
ある。

【図１２】図１１の識別制御信号検出装置のコントロー
ル信号発生回路に含まれる水平コントロール信号発生部
のブロック図である。

【図１３】図１１の識別制御信号検出装置のビット復号
回路のブロック図である。

【図１４】図１１の識別制御信号検出装置のビット複合
回路内の累積回路のブロック図である。

【図１５】図１３のビット複合回路の動作の説明図であ
る。

【符号の説明】

１、 映像信号入力端子 ２、 ローパスフィルタ ３、 直流分検出回路 ４、 ４／７ｆｓｃバンドパスフィルタ ５、 ４／７ｆｓｃ成分検出回路 ６、 遅延回路 ７、 ｆｓｃバンドパスフィルタ ８、 ｆｓｃ復調回路 ９、 切り換え回路 １０、 ビット複合回路 １１、 コントロール信号発生回路 １３、 合成回路 １４、 識別信号出力端子

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ワイドクリアビジョンの識別制御信号を
   検出する装置であって、水平同期信号から累積区間を示
   すゲートパルスを含むコントロール信号を発生する手段
   と、該コントロール信号の位相を制御する手段と、識別
   制御信号中の所与のビットを前記累積区間に亘って累積
   する手段と、前記コントロール信号の位相をずらして得
   られる複数の累積結果のうち最大のものを検出する手段
   とを具備し、累積結果が最大となるように前記コントロ
   ール信号の位相を調整することを特徴とするワイドクリ
   アビジョン識別制御信号検出装置。
2. 【請求項２】 ワイドクリアビジョンの識別制御信号を
   検出する装置であって、水平同期信号から累積区間を示
   すゲートパルスを含むコントロール信号を発生する手段
   と、該コントロール信号の位相を制御する手段と、識別
   制御信号中の所与のビットを前記累積区間に亘って累積
   する手段と、累積結果としきい値とを比較して識別制御
   信号を検出する手段と、前記コントロール信号の位相を
   ずらすことにより識別制御信号の検出可能範囲を決定す
   る手段と、該決定された範囲の中間値を求める手段とを
   具備し、前記コントロール信号の位相を前記決定された
   範囲の中間値に調整することを特徴とするワイドクリア
   ビジョン識別制御信号検出装置。
3. 【請求項３】 ワイドクリアビジョンの識別制御信号を
   検出する装置であって、水平同期信号から第１及び第２
   の累積区間を示す２つの連続するゲートパルスを含むコ
   ントロール信号を発生する手段と、前記コントロール信
   号の位相を制御する手段と、識別制御信号中の所与のビ
   ットを前記第１の累積区間に亘って累積する手段と、前
   記所与のビットに隣接するビットを前記第２の累積区間
   に亘って累積する累積する手段と、該２つの累積手段の
   累積結果の差を求める手段と、前記コントロール信号の
   位相をずらして得られる複数の累積結果の差のうち最大
   のものを検出する手段とを具備し、累積結果の差が最大
   となるように前記コントロール信号の位相を調整するこ
   とを特徴とするワイドクリアビジョン識別制御信号検出
   装置。
4. 【請求項４】 前記ビットを累積する手段が、入力信号
   としきい値とを比較する手段と、該比較結果を累積区間
   に亘って累積する手段とを有することを特徴とする請求
   項１から３のいずれか一項に記載のワイドクリアビジョ
   ン識別制御信号検出装置。