JPH09116585A - 受信装置 - Google Patents
受信装置Info
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- JPH09116585A JPH09116585A JP27257495A JP27257495A JPH09116585A JP H09116585 A JPH09116585 A JP H09116585A JP 27257495 A JP27257495 A JP 27257495A JP 27257495 A JP27257495 A JP 27257495A JP H09116585 A JPH09116585 A JP H09116585A
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Abstract
らの入力に対しても対応可能な利得調整回路を提供す
る。 【解決手段】 ディジタル変調された信号を復調する復
調器と、復調された信号をディジタル信号に変換するA
/D変換器と、ディジタル信号に変換されたデータで所
定の処理を行うディジタル信号処理回路とを有する受信
装置において、A/D変換器で変換されたデータのう
ち、振幅値の変動がないデータを検出し、該検出したデ
ータに相当するビットを除いて、残りのビットデータの
みを取り出す適合化ブロックを有する構成とする。
Description
信号を受信する受信装置に関するものである。
いる伝送方式の場合、その受信装置では復調された信号
をディジタルデータに変換する必要がある。例えば、Q
PSK(Quadrature Phase Shift Keying )変調された
信号を受信する受信装置では、受信信号が復調器によっ
てIQ信号に復調され、復調されたIQ信号がA/D
(Analog to Digital)変換器によってディジタルデー
タに変換されてディジタル信号処理回路に入力される。
前段に信号のレベルを調整する調整回路が設けられ、A
/D変換器に適正な入力レベルに変換される。この処理
はディジタル信号処理回路で処理を実行する際に、不要
なデータまで入力されるのを防止するために行われてい
る。入力レベルの調整回路には、例えば増幅器の増幅率
を手動で調整する回路や、増幅器の入力レベルあるいは
出力レベルを検出して、信号レベルに応じて増幅器の増
幅率を自動的に調整する回路などが用いられている。
ク図であり、A/D変換器の入力レベルを手動調整する
例である。また、図4は従来の受信装置の構成を示すブ
ロック図であり、A/D変換器の入力レベルを自動調整
する例である。図5は従来の受信装置の構成を示すブロ
ック図であり、A/D変換器の入力レベルを自動調整す
る他の例である。
調されたIQ信号は可変増幅器19に入力される。可変
増幅器19の増幅率は可変抵抗器14によって変更さ
れ、その出力レベルがA/D変換器13の適正入力レベ
ルに調整される。可変増幅器19により適正入力レベル
に調整された信号はA/D変換器13によってディジタ
ル信号に変換され、ディジタル信号処理回路18で符号
(「1」、「0」)の誤り訂正などの所定の処理が実行
される。
調されたIQ信号は可変増幅器29と信号レベル検出回
路24(通常、尖頭値検波回路)とに入力される。可変
増幅器29の増幅率は信号レベル検出回路24の検出レ
ベルに応じて増幅率調整回路25によって自動的に変更
され、可変増幅器29からの出力レベルがA/D変換器
23の適正入力レベルに調整される。適正入力レベルに
調整された信号はA/D変換器23によってディジタル
信号に変換され、DSP28へ入力されて誤り訂正など
の所定の処理が実行される。
調整する他の構成として、図5に示すように、可変増幅
器39の出力を信号レベル検出回路35の入力とし、可
変増幅器39の増幅率を信号レベル検出回路35の検出
レベルに応じて増幅率調整回路34によって変更し、A
/D変換器33に入力される信号を適正なレベルに保つ
回路構成もある。
ような従来の受信装置では、A/D変換器の入力レベル
を手動で調整する場合、調整に必要な設備を準備した
り、調整のための時間が必要であった。
調整する場合でも、複数の復調器から1つのA/D変換
器に信号が入力されるときなどでは、それぞれの復調器
の出力に個別に可変増幅器や信号レベル検出回路を設け
る必要があり、回路の実装面積が増加したり、コストの
増大を招いていた。
る問題点を解決するためになされたものであり、信号レ
ベルの調整を不要とし、複数の回路からの入力に対して
も対応可能な利得調整回路を提供することを目的とす
る。
本発明の受信装置は、ディジタル変調された信号を復調
する復調器と、復調された信号をディジタル信号に変換
するA/D変換器と、ディジタル信号に変換されたデー
タで所定の処理を行うディジタル信号処理回路とを有す
る受信装置において、前記A/D変換器で変換されたデ
ータのうち、振幅値の変動がないデータを検出し、該検
出したデータに相当するビットを除いて、残りのビット
データのみを取り出す適合化ブロックを有することを特
徴とする。
/D変換器によってディジタル信号に変換されたデータ
を一時的に保持するデータ保持部と、前記データ保持部
に保持されたデータのうち、振幅値の変動がないデータ
を検出する動作ビット検出部と、前記データ保持部に保
持されたデータから、前記動作ビット検出部で検出され
たデータに相当するビットを除いて、残りのビットデー
タのみを出力する選択部と、前記選択部の出力を前記デ
ィジタル信号処理回路に対応したビット数に変換する送
出ビット適合化部とを備えていてもよい。
化ブロックによって、ディジタルデータのうちの振幅値
の変動のないデータが検出され、検出されたデータに相
当するビットが除かれて残りのビットデータが取り出さ
れる。したがってディジタル信号処理回路の処理に必要
なデータのみを得ることができるため、A/D変換器の
入力レベルを手動や自動で調整する必要がなくなる。ま
た、適合化ブロックはA/D変換器の出力側に設けられ
ため、1つのA/D変換器に対して複数の復調器から入
力がある場合でも、それぞれの復調器の出力に可変増幅
器や信号レベル検出回路を設ける必要がなくなる。
て説明する。
ック図である。図2は図1に示した受信装置の動作の様
子を示す図であり、同図(a)はIQ信号の信号波形
図、同図(b)はA/D変換器の出力信号波形図、同図
(c)は動作ビット検出部の出力信号波形図、同図
(d)は送出ビット適合化部の出力信号波形図である。
K信号をIQ信号へ復調するIQ復調器2と、IQ信号
をディジタル信号に変換するA/D変換器3と、ディジ
タル変換された信号を処理するディジタル信号処理回路
8とにより構成される従来の受信装置に、A/D変換さ
れたデータを一時的に保持するデータ保持部4と、A/
D変換器3から出力されたデータのうち、レベルの変動
があるデータを検出し、これを後述する選択部5に指示
する動作ビット検出部6と、データ保持部4から受け取
ったディジタルデータから動作ビット検出部6の指定す
るビットのみを取り出し、有効データのみを選択する選
択部5と、選択部5から出力される有効データのみとな
ったデータを次段のディジタル信号処理回路8が要求す
る既知のビット数へ変換する送出ビット適合化部7とに
よって構成される適合化ブロック1が追加された構成で
ある。
用いられていたものに比較して広範囲な電圧を高精度に
分割する性能を持ったものが選択されている。
り出力されたIQ信号(図2(a)参照)は広範囲の電
圧を高精度に分割することが可能なA/D変換器3へ入
力され、ディジタル信号に変換される。A/D変換器3
で変換されるデータを棒グラフ状に表わしたのが図2
(b)である。(図2(c)、(d)についても同様に
棒グラフ状に表わしている)このデータがそれぞれディ
ジタルデータに変換され、データ保持部4に一時的に保
持される。
合、その復調信号は基本的に「1」と「0」の情報を持
った信号であるため、その振幅のうち例えば「0」に相
当するデータはある定められた値で出力される。したが
って、振幅値が変動しない一定の値を持ったデータに相
当するビットは処理を行う際に必ずしも必要としないた
め、必要な範囲のみのデータ(有効データ)を取り出し
て処理を行うことができる。
の値を検出し、不要な値に相当するビット(図2(c)
参照)を除いたビットデータを有効データとして定義
し、選択部5に対して指示を行う。
従って有効と判定された範囲のビットのみを取り出し、
これを送出ビット適合化部7へと出力する。送出ビット
適合化部7では選択部5から得たビットデータを、次の
ディジタル信号処理回路8で処理するのに必要なビット
数のデータ(図2(d)参照)に変換して出力する。デ
ィジタル信号処理回路8では従来と同様に誤り訂正など
の所定の処理が実行される。
適合化ブロック1で復調した信号の振幅値を適正な値に
変換して処理することが可能になるため、A/D変換器
3の入力レベルを手動や自動で調整する必要がなくな
る。また、1つのA/D変換器3に対して複数の復調器
から入力がある場合でも、それぞれの復調器の出力に可
変増幅器や信号レベル検出回路を設ける必要がなくな
り、回路の増加やコストの増大が防止される。
ク1は、CPU、メモリなどからなるディジタル信号処
理手段によって実現することも可能であるが、処理速度
を優先する場合にはDSP(Digital Signal Processo
r)などのカスタムICを使用して処理を実行してもよ
い。
いるので、以下に記載する効果を奏する。
ックで復調した信号の振幅値を適正な値に変換して処理
することが可能になるため、A/D変換器の入力レベル
を手動や自動で調整する必要がなくなる。また、1つの
A/D変換器に対して複数の復調器から入力がある場合
でも、それぞれの復調器の出力に可変増幅器や信号レベ
ル検出回路を設ける必要がなくなり、回路の増加やコス
トの増大が防止される。
る。
あり、同図(a)はIQ信号の信号波形図、同図(b)
はA/D変換器の出力信号波形図、同図(c)は動作ビ
ット検出部の出力信号波形図、同図(d)は送出ビット
適合化部の出力信号波形図である。
り、A/D変換器の入力レベルを手動調整する例であ
る。
り、A/D変換器の入力レベルを自動調整する例であ
る。
り、A/D変換器の入力レベルを自動調整する他の例で
ある。
Claims (2)
- 【請求項1】 ディジタル変調された信号を復調する復
調器と、復調された信号をディジタル信号に変換するA
/D変換器と、ディジタル信号に変換されたデータで所
定の処理を行うディジタル信号処理回路とを有する受信
装置において、 前記A/D変換器で変換されたデータのうち、振幅値の
変動がないデータを検出し、該検出したデータに相当す
るビットを除いて、残りのビットデータのみを取り出す
適合化ブロックを有することを特徴とする受信装置。 - 【請求項2】 請求項1に記載の受信装置において、 前記適合化ブロックは、 前記A/D変換器によってディジタル信号に変換された
データを一時的に保持するデータ保持部と、 前記データ保持部に保持されたデータのうち、振幅値の
変動がないデータを検出する動作ビット検出部と、 前記データ保持部に保持されたデータから、前記動作ビ
ット検出部で検出されたデータに相当するビットを除い
て、残りのビットデータのみを出力する選択部と、 前記選択部の出力を前記ディジタル信号処理回路に対応
したビット数に変換する送出ビット適合化部とを備えた
ことを特徴とする受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7272574A JP3042388B2 (ja) | 1995-10-20 | 1995-10-20 | 受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7272574A JP3042388B2 (ja) | 1995-10-20 | 1995-10-20 | 受信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09116585A true JPH09116585A (ja) | 1997-05-02 |
JP3042388B2 JP3042388B2 (ja) | 2000-05-15 |
Family
ID=17515816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7272574A Expired - Fee Related JP3042388B2 (ja) | 1995-10-20 | 1995-10-20 | 受信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3042388B2 (ja) |
-
1995
- 1995-10-20 JP JP7272574A patent/JP3042388B2/ja not_active Expired - Fee Related
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---|---|
JP3042388B2 (ja) | 2000-05-15 |
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