KR100382434B1

KR100382434B1 - 디지털신호처리네트워크를구비하는장치

Info

Publication number: KR100382434B1
Application number: KR1019950061424A
Authority: KR
Inventors: 폴 고다드 넛슨; 동-창 시우에
Original assignee: 톰슨 콘슈머 일렉트로닉스, 인코포레이티드
Priority date: 1994-12-28
Filing date: 1995-12-28
Publication date: 2003-07-18
Also published as: DE69526194D1; EP0720370B1; MY115192A; JPH08242415A; CN1115042C; US5493343A; CN1135145A; JP3964473B2; KR960028571A; EP0720370A3; EP0720370A2; SG41964A1; DE69526194T2

Abstract

데이터 절단에 의해 야기된 오프셋 에러들에 대한 보상은, 절단 스테이지들이 미리 결정된 구성들로 배열되어 있는 시스템들에서, 처리된 데이터에 보상값을 가산함으로써 달성된다. 하나 이상의 보상값을 선택하여 사용할수 있다. 주어진 시스템 구성에서 사용되는 절단 스테이지의 수 및 유형에 의해 적절한 값의 선택이 결정된다. 상기 보상값은 미리 결정되거나 측정될 수 있다.

Description

디지털 신호 처리 네트워크를 구비하는 장치

본 발명은 디지털 신호 처리 분야에 관한 것이며, 특히 예를 들어 텔레비전 신호 복호기에 적용될 수 있는 디지털 필터링에 관한 것이다.

현재의 지상 또는 위성 디지털 TV 전송 채널들은 대역폭이 매우 제약되어 있다. 이것은 가능한 많은 대역폭을 유지하기 위해서는 복잡한 변조 기술들을 사용해야 한다는 것을 의미한다. 이들 복잡한 변조 기술들 중 임의의 기술의 사용에 존재하는 공통 인자는 TV 수신기 복조 처리에서의 노이즈 및 채널 왜곡을 최소화하기 위한 필요성이다. 이것은 정확한 신호 복구를 보장하기 위해서 필요하다. 디지털 TV 수신기에서 채널 왜곡을 최소화하기 위해서는 종종 등화 또는 디고스팅 네크워크(equalization or deghosting network)를 사용할 필요가 있다. 이들 네트워크는 통상적으로 디지털 필터링이나 많은 산술 승산(arithmetic multiplications)을 포함하는 다른 신호 처리를 사용한다. 예를 들어 길이가 'm' 비트인 계수들을 길이가 'n' 비트인 데이터에 곱하여 길이가 'm+n' 비트인 데이터를 생성한다. 필터 네트워크 내에서 'm+n' 비트의 데이터 버스 폭을 사용하는 것은 종종 비실용적이고 비용이 비싸다. 실제로는, 보다 소수의 비트들로 표시되도록 데이터가 통상적으로 절단되며, 최하위 비트는 버려진다.

그렇지만 데이터 값들이 절단될 때 평균 절단 에러(average truncation error)가 데이터에 유입된다. 단일 절단 스테이지에서 이 에러의 평균값은 절단된 값의 최하위 비트(LSB)의 1/2과 같다. 절단 에러는 그 결과적인 일련의 데이터 값들에서 DC 바이어스로서 나타나며, 데이터를 순차적으로 처리하는 절단 스테이지들의 수에 비례해서 증가한다. 예를 들어, "Y" 절단 스테이지의 후, 상기 데이터에서 그 결과적인 평균 DC 오프셋 성분(이후로 오프셋 에러라 칭함)은 다음과 같이 주어진다.

오프셋 에러 = Y * LSB/2

여기서 LSB는 절단된 수의 최하위 비트이다.

이 결과는 모든 절단 스테이지들을 통하여 데이터의 일정한 스케일링(constant scaling)을 가정한 것이다. 처리동안 절단이 다른 스케일링으로 실행되면 데이터의 오프셋 에러는 변화된다. 그러면 오프셋 에러는 각각의 스테이지에서의 절단 에러의 합과 같게 된다. 그렇지만, 각각의 스테이지에서의 절단 에러는 각각의 스테이지에서의 고유한 스케일 인자와 LSB/2 절단 에러의 곱과 같다.

오프셋 에러가 절단 스테이지들의 수에 비례한다는 사실은, 일정한 스케일링을 가정하면, 에러 누적(error accumulation)이 일어난다는 것을 의미한다. 디지털 필터들을 구비한 TV 수신기들과 같은, 많은 수의 연속적인 절단을 실행하는 이들 시스템들은 에러 누적에 부분적으로 영향을 받기 쉽다. 에러 누적은 수신 시스템의 신호 대 노이즈의 비를 감소시키므로, 수신기 동작의 질 저하를 야기한다.

본 발명의 원리에 따른 장치는 유도된 절단 오프셋 에러에 의해 야기되는 신호 저하를 비용-효과적으로 회피(cost-effective avoidance)한다. 상기 장치는 또한 데이터를 절단할 때마다 라운딩 연산(rounding operation)을 실행하는데 있어서의 복잡함, 어려움 및 비용을 피한다. 부가하여, 상기 장치는 차세대 고품위 텔레비전 수신기 및 관련 시스템들과 같은 소비자 제품에 부분적으로 유익하다.

본 발명에 따른 장치는 디지털 신호 처리에서 절단에 의해 유입된 에러를 보상한다. 본 발명의 발명자는 하나 또는 그 이상의 절단의 결과에 따라 데이터에 유입되는 오프셋 에러에 대한 보상은 그 처리된 데이터에 보상값을 가산함으로써 달성된다는 것을 인식하였다. 개시된 실시예에서, 상기 장치는 상기 보상을 달성하기 위해 처리된 데이터에 가산되는 DC 오프셋 보상값을 제공하는 제어 네트워크를 사용한다.

하나 이상의 보상값이 선택되어 사용될 수 있다. 이것은 예를 들어, 구성 가능한 시스템에서 절단 스테이지의 수를 선택할 수 있는 경우에 일어날 수 있다. 이 때 사용된 보상값은 그 선택된 시스템 구성에 따라 선택될 수 있다.

사용되는 보상값은 시스템 내에서 발생하는 절단의 수나 유형에 관한 지식으로부터 미리 결정될 수 있으며 측정될 수도 있다.

제1도는 차세대 텔레비전 수신기 내의 이퀄라이저 기능들에서 사용될 수 있는 유형의 디지털 처리 시스템을 도시한다. 제3도와 관련해서 서술될 바와 같이 전송된 텔레비전 신호는 입력 처리기(10)에 의해 수신되어 처리된다. 그런 다음 처리기(10)로부터의 디지털 비디오 데이터 출력은 디지털 신호 필터(20)에 의해 추가로 필터링된다. 필터(20)는 여러 부분들을 포함하며, 각각의 부분은 유한 임펄스 응답(FIR) 필터의 형태로 곱셈기(22), 가산기(24) 및 지연기(26)로 구성된다. 절단은 예를 들어 필터(20) 내의 각 곱셈기에서 발생할 수 있다.

길이가 m 비트인 복소수 또는 실수의 필터 계수들(CN, ..., C2, C1)을 길이가 n 비트인 데이터와 곱하여, 길이가 m+n 비트인 데이터를 각각의 곱셈기의 출력에서 생성한다. 필터 내에서 m+n 비트의 데이터 버스 폭을 사용하기에는 종종 비실용적이고 비용이 많이 든다. 실제로는, 보다 소수의 비트들로 표시되도록 상기 데이터는 종종 절단되고, 상기 절단된 데이터를 생성하기 위해 최하위 비트는 버려진다.

그렇지만, 일련의 데이터 값들이 절단되면, 평균 절단 에러가 데이터에 유입된다. 단일 절단 스테이지에 대한 이 에러의 평균값은 상기 절단된 값의 최하위 비트(LSB)의 1/2과 같다. 이 평균값은, 각각의 스테이지에서 발생하는 절단 에러가 임의적이고, 0 과 그 절단된 값의 하나의 LSB 사이에 있다는 사실의 결과로서 생긴다. 그러므로, 각각의 스테이지에서의 절단 값의 평균값은 그 절단된 값의 LSB 의 1/2과 같다. 이 절단 에러는 이어지는 절단의 일련의 데이터 값들에서 DC 바이어스로 나타나며, 데이터를 순차적으로 처리하는 절단 스테이지들의 수에 비례하여 증가한다. 예를 들어, "Y" 절단 스테이지 후, 상기 데이터에서의 결과적인 평균 DC 오프셋(오프셋 에러)은 다음과 같이 주어진다.

오프셋 에러 = Y^*LSB/2

여기서 LSB 는 절단된 수의 최하위 비트이다.

이 결과는 모든 절단 스테이지들을 통하여 데이터의 일정한 스케일링(constant scaling)을 가정한 것이다. 즉, 절단된 2진수의 LSB는 절단 스테이지 각각에서 동일한 값을 나타낸다. 예를 들어, 시프트들(shifts)을 사용하여 효과적으로 데이터에 2, 4, 8, ... 등의 인자를 곱하거나 나누는 처리로부터, 데이터의 일정한 스케일링과 반대가 되는 가변 스케일링(variable scaling)이 생길 수 있다. 이 때 절단된 2진수의 LSB는 절단 스테이지 각각에서 다른 값을 나타낸다. 본 실시예에서, 절단된 2진수의 LSB 는 2, 4, 8, ... 등의 인자에 의해 달라질 수 있다. 그러므로 처리동안 다른 스케일링들로 절단이 실행되면, 데이터에서의 오프셋 에러는 변화된다. 데이터 스케일링이 일정하지 않은 경우, 오프셋 에러는 각각의 스테이지에서의 절단 에러의 합과 같다. 그렇지만, 각각의 스테이지에서의 절단 에러는 LSB/2 절단 에러와 각각의 스테이지에서의 적절한 스케일 인자의 곱과 같다. 특별한 절단 스테이지에서의 상기 적절한 스케일 인자는 그 스테이지에서의 데이터가 명목상, (스케일링되지 않은) 데이터에 대하여 곱해지는 인자이다. 마지막 실시예에서, 특별한 절단 스테이지에서의 상기 적절한 스케일 인자는 스케일링되지 않은 데이터와 관련해서 데이터에 곱해지거나/나누는데 사용되는 2, 4, 8, ... 등의 인자가 될 것이다.

정지 상태(steady state)에서 필터(20)의 필터링된 데이터 출력은 입력 데이터와 다양한 일정 계수들(CN... C2, C1)과의 곱들(products)의 합을 포함한다. 그러므로, 필터(20)로부터의 출력 데이터는 각각의 곱셈기 스테이지의 절단 에러들의 합을 포함한다. 결과적으로, 절단 스테이지 각각에서 데이터의 일정한 스케일링을 가정하면, 필터(20) 오프셋 에러는 절단 에러 누적의 결과이고 절단 스테이지들의 수에 비례한다.

본 발명의 발명자는, 필터(20)의 출력 데이터에서 이 오프셋 에러에 대한 보상은 처리된 데이터에 보상값을 가산함으로써 달성될 수 있다는 것을 인식하였다. 또한, 보상이 필요한 오프셋 에러는 필터(20) 계수들과 필터(20)에서 처리된 데이터에 모두와 관련해서 시-불변 DC 신호(time-invariant DC signal)이므로, 상기 보상값은 필터(20)의 신호 처리 경로 내의 어디에서도 가산될 수 있다. 제1도에서, 오프셋 에러에 대한 보상은 DC 오프셋 보상값(이후로 보상값이라 칭함)을, 필터(20) 내의 입력에 가장 가까운 가산기 소자의 다른 사용하지 않는 입력에 가산함으로써 실행된다. 대안적으로, 예를 들면, 이 값의 가산은 필터 (20)의 외부에서 실행될 수 있다. 그 경우 보상값이 필터(20)의 입력 또는 출력 데이터에 가산되도록 외부 가산기 회로가 배열될 수 있다.

필터(20) 내에서 가산되는 보상값은 메모리(40), 예를 들어 레지스터에 의해 제공된다. 메모리(40)는 RAM이 될 수도 있고 또는 판독 및 기입 어드레스 능력을 갖춘 다른 저장 디바이스가 될 수도 있다. 일 실시예에서 보상값은 필터(20)내에서 발생하는 절단의 수 및 유형에 관한 지식으로부터 미리 결정될 수 있다. 예를 들어, 필터(20)가 Y 절단 스테이지들을 포함하고 각각의 절단에서 일정 데이터 스케일링을 사용한다고 가정하면, 출력 데이터에서의 오프셋 에러(Y * LSB/2)는 메모리(40)에 네거티브형(negative form)으로 저장되어 보상값을 제공한다. 이 보상값은 입력 가산기(24n)를 거쳐 상기 처리된 데이터에 가산되어 보상을 달성한다. 상기 보상값은, 가산의 포인트와 필터 출력사이의 공지된 이득 관계가 존재하는 임의의 포인트에서 상기 처리된 데이터 경로에 가산될 수도 있다. 제1도에서, 가산기(24n)에서, 가산의 포인트는 필터 출력에 대한 일정한 단일 이득 관계를 가지며, 처리 중에는 데이터의 일정한 스케일링이 존재한다.

보상값의 크기는 필터(20) 절단 스테이지들의 수와 스케일링에 의존한다. 제1도에서와 같이, 상이한 수의 절단 스테이지들을 갖는 상이한 필터 구성들이 가능한 경우, 상이한 DC 오프셋 보상이 필요하다. 그러한 경우에, 예를 들어, 데이터로더(dataloader) 및 필터 제어 네트워크(50)는 필터 스테이지의 수와 상기 필터(20)가 사용하는 계수들의 값 모두를 구성한다. 이 목적을 위해, 네트워크(50)는 제어 신호를 발생하며 이 제어 신호는 시스템 구성 신호에 응답해서 필터(20) 구성을 결정한다. 제어 네트워크(50)는 제어 신호를 이산 2진 논리 레벨 출력(discrete binary logic level output)으로서 제공하는 프로그램된 마이크로 프로세서이다. 이 제어 신호는 필터(20)로 하여금 두개의 상이한 필터 구성들을 나타내도록 하며, 상기 필터 구성들은 예를 들어 필터 탭들의 수가 다르고 관련 필터계수들(CN, ...C2, C1)의 값이 다르다. 각각의 필터 탭부는 가산기(24), 지연기(26), 및 관련 계수가 입력되는 곱셈기 소자(22)로 이루어진다.

필터(20)의 구성들간의 스위칭은 멀티플렉서 디바이스들에 의해 달성된다. 제어 신호 논리 레벨에 응답해서, 멀티플렉서들은 필터(20)의 미리 결정된 부분을 우회시키고, 입력 신호들을 소정의 필터(20) 부분들로부터 떨어져서 루팅하며, 이들 재루팅된 신호들을 다른 필터(20) 부분의 입력에 제공한다. 멀티플렉서들은 또한 제어 신호에 응답해서 메모리(도시되지 않음)로부터 필터(20)의 소망의 곱셈기들로 상이한 계수 값들(CN, ...C2, C1)을 루팅한다. 이 방법에서, 간단한 멀티플렉서 스위치 신호 루팅이 다른 필터 구성을 달성한다. 두개의 선택가능한 필터 구성들은 설치된 곱셈기의 수가 다르기 때문에, 예를 들어 그 구성들에서도 절단 스테이지들의 수가 다르다. 이것은 상이한 보상값이 각각의 구성에 필요하다는 것을 의미한다.

제어 네트워크(50)는 제어 신호에 의해 필터(20) 구성을 결정하며 또한 필터(20) 구성에 적합한 보상값을 메모리(40)에 로딩한다. 제어 네트워크(50)는 시스템 구성 신호에 응답해서 이들 기능들을 수행하며, 상기 시스템 구성 신호는 프로그램된 외부 마이크로프로세서(도시되지 않음)로부터 제어 네트워크(50)로 2진 논리 레벨 입력 신호로서 제공될 수 있다, 시스템 구성 신호 자체는, 예를 들어 필터(20)에 대한 입력 신호가 변조되었던 방법을 감지함으로써 결정될 수도 있다. 그러한 변조는 공지된 바와 같이, 직교 진폭 변조(QAM)를 포함하는 펄스 진폭 변조(PAM), 잔류 측파대 변조(VSB), 및 직교 위상-시프트 키잉(QPSK)을 포함하는 여러가지 펄스 진폭 변조(PAM)를 포함할 수 있다. 시스템 구성 신호는 부가적으로 예를 들어, 장치 내에서 발생하는 채널 왜곡의 유형에 의해 결정될 수도 있다.

제어 네트워크(50)는 메모리(60)로부터 상기 선택된 필터(20) 구성과 관련된 적절한 보상값을 판독하며, 그런 다음 그 값을 메모리(40)에 로딩한다. 메모리(60)는 하나 이상의 보상값을 저장할 수 있으며 예를 들어 제어 네트워크(50) 내의 마이크로 프로세서와 관련된 RAM이 될 수 있다. 본 실시예에서, 두개의 상이한 보상값들은 시스템 구성 신호의 2진(2-레벨) 상태(status)에 응답해서 제공될 수 있다. 각각의 값은 선택된 필터(20) 구성에 각각 관련된다.

필터(20)의 필터링된, 에러 보상 출력은 여러 기능들을 병합할 수 있는 출력 처리기(30)에 의해 처리된다. 디지털 TV 수신기와의 관련에 있어서, 예를 들어 이들 기능에는 제3도와 관련해서 설명되는 바와 같은, 디스크램블링(discrambling) 및 복호화 기능이 있다.

제1도의 양호한 실시예가 비록 하나 이상의 필터 구성을 보상하는 방법을 도시하지만 더욱 간단한 실행이 가능하다. 미리 결정된 하나의 보상값만이 사용되는 경우, 미리 결정된 하나의 보상값은 메모리(40)에 저장되며 제어 네트워크(50)와메모리(60)는 필요하지 않다. 제1도의 다른 소자들과 이들과 관련된 기능들은 위에서 서술한 바와 동일하다.

절단 스테이지와는 다른 기능에 의해 일어나는 DC 이동을 위한 보상을 위해 보상값이 선택될 때 제1도 실시예의 다른 변형예가 실시될 수 있다. 예를 들어, LSB/4 또는 2LSB 인 DC 오프셋을 유도하는 기능 블록들은 위에서 언급한 방법에 의해 처리된 데이터에 -LSB/4 및 -2LSB 값을 각각 가산함으로써 보상될 수 있다.

본 발명의 다른 실시예가 제2도에 도시되어 있다. 제2도에서 DC 오프셋 보상값은 측정에 의해 얻어진다. 제1도와는 대조적으로, DC 오프셋 보상값은 시스템 구성의 지식으로부터, 특히 신호 처리 동안 발생하는 절단의 수 및 유형으로부터 미리 결정된다. 제2도는 제1도에는 없는 오프셋 에러 측정 네트워크(95)를 포함한다. 그렇지만, 제2도의 입력 처리기(10), 필터(20), 출력 처리기(30) 및 메모리(40)는 제1도에 유사하게 도시된 네트워크에 대응한다.

제1도의 실시예에서와 같이 제2도에서, 입력 처리기(10)로부터의 디지털비디오 데이터는 디지털 신호 필터(20)에 의해 필터링된다. 필터(20)의 필터링된 출력은 출력 처리기(30)에 의해 추가로 처리된다. 그렇지만, 제2도에서, 필터(20) 출력 신호는 측정 네트워크(95)도 통과한다. 이로 인해, 네트워크(95)는 필터(20) 출력 신호에서 오프셋 에러를 측정할 수 있다. 네트워크(95)는 또한 오프셋 에러의 네거티브 값(negative value)을 유도하고 이 값을 메모리(40)에 보상값으로서 저장한다. 상기 보상값은 필터(20) 내의 데이터에 가산되어, 제1도의 실시예와 관련해서 위에서 언급한 동일한 방법으로 보상을 제공한다.

오프셋 에러를 측정하기 전에, 메모리(40)에 저장된 보상값은 먼저 0으로 설정된다. 이것은 측정되어야 할 오프셋 에러가 메모리(40)에 저장된 이전의 어떠한 보상값에 의해 영향받지 않는 것을 보장한다. 필터링된 출력 데이터 자체가 DC 성분을 포함된다면, 상기 보상값이 이 예측된 DC 성분의 네거티브 값으로 설정될 수 있다. 그런 다음, 필터(20) 출력만이 필터(20) 처리에 의해 유입되는 오프셋 에러를 포함한다. 이것은 필터(20)에 의해 유입되는 DC 성분만이 원하는 바에 따라 측정되는 것을 보장할 것이다. 이 초기화 절차는 제2도에 도시된 바와 같이 메모리 리셋 신호에 응답해서 실행된다, 상기 리셋 신호는 예를 들어 파워-업 시스템 리셋(power-up system reset)에 응답해서 프로그램된 마이크로프로세서(도시되지 않음)와 같은 제어 네트워크에 의해 제공된다. 보상값 출력은 리셋 신호의 발생 하에 제공될 수 있다. 대안적으로, 보상값은 특별한 시스템의 요구에 의존하는, 주기적인 측정에 기초하여 주기적으로 제공될 수 있다.

다음, 오프셋 에러를 포함하는 필터(20) 출력 신호는 오프셋 에러에 근접하는 DC 값을 제공하기 위해 네트워크(95)에 의해 로우 패스(low pass) 필터링된다. 로우 패스 필터링된 신호는 그런 다음 측정된 오프셋 에러를 제공하도록 샘플링된다. 샘플링된 값의 안정성 및 정확성을 보장하기 위해 측정이 시작된 시간으로부터 충분한 시간이 경과한 후 샘플링이 실행된다. 샘플링의 타이밍은 제2도에 도시된 바와 같은 타이밍 신호에 의해 결정된다. 타이밍 신호는 파워-온 조건(power-on condition)에 응답해서, 프로그램된 마이크로프로세서(도시되지 않음)와 같은 제어 네트워크에 의해 제공되며, 예를 들어 리셋 신호로부터 유도될 수 있다. 그러한 경우, 타이밍 신호는 리셋 신호의 출현 후, 프로그램된 기간 지연에 뒤이어 마이크로프로세서에 의해 제공될 수 있다. 측정된 오프셋 에러를 얻기 위한 다른 방법들이 가능하다. 이 방법들은 예를 들어 프로그램된 마이크로프로세서를 사용하여, 일련의 데이터 값으로부터 오프셋 에러를 계산하는 단계를 포함한다. 이 계산은 공지된 바와 같이, 데이터의 DC 오프셋 값에 근사되도록 하기 위해 충분히 큰 일련의 데이터 값들의 산술 평균을 얻는 단계로 구성된다.

그런 다음 네트워크(95)는 측정된 오프셋 에러의 네거티브 값을 유도하고 이 값을 보상값으로서 메모리(40)에 저장한다. 마지막으로 상기 보상값은 필터(20)에 의해 상기 처리된 데이터에 가산되어 제1도와 관련해서 위에서 서술한 방법으로 보상을 달성한다.

절단 에러를 보상하기 위한 언급된 방법들은 직교 진폭 변조(QAM) 신호와 같은 펄스 진폭 변조(PAM) 신호를 등화하는 시스템에서 특별한 이점을 갖는다. 그러한 신호는 공지된 바와 같이 실수-허수 평면상의 그리드형 패턴(grid-like pattern)으로 배열된 심벌 포인트들의 콘스텔레이션(constellation)에 의해 규정된다. 제3도는 후술될 바와 같이 이 유형의 이퀄라이저를 병합한다. 언급한 방법들에 의한 절단 에러에 대한 보상은 개개의 콘스텔레이션 포인트들과 관련된 임의적 궤도 에러들을 감소시킨다.

제3도는 본 발명의 원리에 따라 필터를 사용할 수 있는 이퀄라이저 네트워크(120)를 구비한 차세대 TV 수신기의 일부에 대한 블록도이다. 안테나(10)에 의해 수신된 QAM 신호와 같은 전송된 TV 신호는 입력 처리(115)에 인가된다. 입력 처리기(115)는 통상적으로 수신된 신호를 저주파 대역으로 다운-변환하기 위한 동조기 및 IF 스테이지를 구비한다. 예를 들어, 자동 이득 제어, 필터링 및 타이밍/클록 복구 네트워크들을 구비할 수 있다. 이들 기능들은 공지되어 있으며, 예를들어 Lee 및 Messersohmidt의 Digital Communication(Kluwer Acadamie Press, Boston, MA, USA, 1988)에 기재되어 있다.

유닛(115)으로부터의 출력 신호는 유닛(118)에 의해 복조되어 상기 변조된 입력 신호로부터의 베이스밴드 데이터를 복구한다. 그런 다음 상기 복조된 출력 데이터는 이퀄라이저(12)에 의해 등화되어 디지털식으로 필터링된다. 이 목적은 데이터 채널에서의 왜곡을 보상하기 위해서이며 또한 공지된 바와 같이 노이즈 및 간섭을 줄이기 위해서이다. 데이터는 디지털 필터 곱셈기 소자들 및 유닛(120) 내의 다른 처리 스테이지들에서의 처리 동안 절단된다. DC 오프셋 보상은 제1도와 관련해서 기재된 바와 같이 본 발명의 원리에 따라 이퀄라이저 유닛(120)에 인가된다. 제3도에 도시된 다른 시스템 구성들의 소자들도 또한 가능하다. 예를 들어, 시스템 구성은 복조기 앞에 이퀄라이저 유닛을 위치시킬 수 있다.

유닛(120)으로부터의 복조되고, 등화되고, DC 오프셋 보상된 출력 데이터는 복호기(125)에 의해 복호화되며, 상기 복호기는 예를 들어 리드-솔로몬 복호기가 될 수 있다. 유닛(125)으로부터의 상기 정정된 데이터 패킷은 그런 다음 전송처리기(130)에 인가되고 이 처리기는 오디오 및 비디오 데이터를 식별하기 위해 각각의 데이터 패킷의 헤더를 시험한다. 전송 처리기(130)는 오디오 및 비디오 출력 데이터를 유닛(135) 내의 적절한 복호기로 전송된다. 유닛(135)으로부터의 다른 복호화된 오디오 및 비디오 신호는 오디오 처리기(145)와 텔레비전 비디오 처리기(140)에 각각 전송된다. 처리기(145, 140)는 유닛(150)에 의한 재생에 적절한 방법으로 오디오 및 비디오 신호를 포맷한다.

본 발명은 차세대 TV 비디오 신호 처리 시스템과 관련해서 기술하였지만, 본 발명의 원리는 절단을 행하는 디지털 신호 처리에 일반적으로 적용 가능하다는 것을 이해해야 한다. 유사하게, TV 수신기에 인가될 때, DC 오프셋 보상은 이퀄라이저 기능에 제한 받지 않고, 예를 들어 복조기와 같은, TV 수신기 내의 다른 기능들에 적용될 수 있다. 또한, 제1도의 메모리(60)는 보상이 몇 개의 다른 필터 구성들에 필요하다면, 몇 개의 보상값들을 저장하여야 한다.

제1도는 본 발명의 원리를 적용한 디지털 필터를 구비하는 블록도.

제2도는 처리된 데이터에서 발생된 절단 오프셋 에러를 측정하기 위한 본 발명에 따른 장치를 예시하는 도면.

제3도는 본 발명의 원리를 적용할 수 있는 이퀄라이저를 포함하는 개선된 텔레비전 수신기의 일부에 대한 블록도.

♣ 도면의 주요에 대한 부호의 설명 ♣

10 : 입력 처리 회로 20 : 디지털 신호 필터

30 : 출력 처리 회로 40. 60 : 메모리

50 : 데이터 로더 및 필터 제어 네트워크

Claims

입력 신호를 처리하는 복수의 데이터 절단 스테이지들(data truncation stage)(22a - 22n)을 구비한 신호 경로를 갖고, 상기 데이터 절단 스테이지(22a - 22n) 각각은 DC 오프셋 절단 에러(DC offset truncation error)를 나타내는, 디지털 신호 처리 네트워크(20)를 포함하는 장치로서,

DC 오프셋 보상값을 생성하는 생성 수단(40, 50, 60), 및

상기 에러의 값을 감소시키기 위해 상기 보상값을 상기 신호 경로에 가산하는 가산 수단(24n)을 더 포함하고,

상기 DC 오프셋 보상값은 누적된 DC 오프셋 절단 에러들의 함수이며,

상기 누적 오프셋 절단 에러들은 상기 절단 스테이지들(22a - 22n)의 수에 비례해서 증가하는 값인, 장치.
제1항에 있어서,

상기 DC 오프셋 절단 에러는 또한 절단 스테이지(22a - 22n) 각각에서의 데이터의 스케일 인자(scale factor)의 함수이며,

상기 스케일 인자는 절단 스테이지(22a - 22n) 각각에서의 데이터가 명목상, 스케일링되지 않은 데이터(nonscaled data)에 대하여 곱해지는 인자인, 장치.
제1항에 있어서,

상기 생성 수단(40, 50, 60)은 상기 보상값을 저장하는 제1 메모리(40)를 구비하는, 장치.
제1항 또는 제2항에 있어서,

상기 가산 수단(24n)은 상기 디지털 신호 처리 네트워크(20)의 한 소자인, 장치.
제3항에 있어서,

상기 생성 수단(40, 50, 60)은 시스템 구성 제어 신호(system configuration control signal)에 응답해서 복수의 보상값들 중 하나를 상기 제1 메모리(40)에 제공하는 제어 네트워크(50)를 더 구비하는, 장치.
제5항에 있어서,

상기 생성 수단(40, 50, 60)은 상기 복수의 보상값들을 저장하는 제2 메모리(60)를 더 구비하며,

상기 제어 네트워크(50)는 상기 제어 신호에 응답해서 상기 제공된 보상값을 상기 제2 메모리(60)로부터 상기 제1 메모리(40)로 전송하는, 장치.
제3항에 있어서,

상기 생성 수단(40, 50, 60)은 출력 측정 값(output measured value)을 생성하기 위해 상기 에러의 값을 측정하는 측정 수단(95)을 더 구비하는, 장치.
제7항에 있어서,

상기 측정 수단(95)은 또한 상기 보상값을, 상기 측정된 값의 네거티브와 대략 동일한 값을 갖는 출력으로서 제공하는, 장치.
제4항에 있어서,

상기 디지털 신호 처리 네트워크(20)는 상기 입력 신호를 등화시키는 필터를 포함하며,

상기 입력 신호는 심벌 포인트들의 콘스텔레이션에 의해 정의된 펄스 진폭 변조 신호인, 장치.
제9항에 있어서,

상기 펄스 진폭 변조 신호는 텔레비전 비디오 데이터를 포함하는, 장치.
제1항 또는 제2항에 있어서,

상기 신호 경로는 비디오 신호 복호기(135) 및 비디오 신호 재생 장치(150)에도 접속되는 비디오 신호 처리 경로인, 장치.