JPH09116146A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09116146A JPH09116146A JP29211395A JP29211395A JPH09116146A JP H09116146 A JPH09116146 A JP H09116146A JP 29211395 A JP29211395 A JP 29211395A JP 29211395 A JP29211395 A JP 29211395A JP H09116146 A JPH09116146 A JP H09116146A
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Abstract
(57)【要約】
【課題】 フィールドシールド素子分離構造のシールド
ゲート電極の低抵抗化を図り、優れた素子分離性能を得
る。 【解決手段】 ＭＯＳトランジスタ１、２をサリサイド
構造とするとともに、シールドゲート電極を多結晶シリ
コン膜２２とチタンシリサイド層５３とからなるポリサ
イド構造とする。これにより、シールドゲート電極の電
位のばらつきが生じないため、素子分離領域での寄生Ｍ
ＯＳトランジスタの導通を完全に防止できる。
ゲート電極の低抵抗化を図り、優れた素子分離性能を得
る。 【解決手段】 ＭＯＳトランジスタ１、２をサリサイド
構造とするとともに、シールドゲート電極を多結晶シリ
コン膜２２とチタンシリサイド層５３とからなるポリサ
イド構造とする。これにより、シールドゲート電極の電
位のばらつきが生じないため、素子分離領域での寄生Ｍ
ＯＳトランジスタの導通を完全に防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にフィールドシールド素子分離
構造で素子分離された半導体装置およびその製造方法に
関する。
その製造方法に関し、特にフィールドシールド素子分離
構造で素子分離された半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】半導体装置においては、素子の微細化に
伴って、素子分離方法が製造技術上の重要課題の一つに
なっている。従来の素子分離法としては、一般に選択酸
化法（ＬＯＣＯＳ法）として知られている方法が広く用
いられてきた。しかし、ＬＯＣＯＳ法により素子分離を
行うとバーズビークが発生してメモリセルトランジスタ
を形成するための面積が制限されるため、近年の半導体
装置の高集積化の要求に対応することが困難である。そ
こで、バーズビークが発生しない素子分離方法として、
半導体基板上に形成されたＭＯＳ構造を素子間分離のた
めに用いる、いわゆるフィールドシールド素子分離方式
が提案されている。
伴って、素子分離方法が製造技術上の重要課題の一つに
なっている。従来の素子分離法としては、一般に選択酸
化法（ＬＯＣＯＳ法）として知られている方法が広く用
いられてきた。しかし、ＬＯＣＯＳ法により素子分離を
行うとバーズビークが発生してメモリセルトランジスタ
を形成するための面積が制限されるため、近年の半導体
装置の高集積化の要求に対応することが困難である。そ
こで、バーズビークが発生しない素子分離方法として、
半導体基板上に形成されたＭＯＳ構造を素子間分離のた
めに用いる、いわゆるフィールドシールド素子分離方式
が提案されている。
【０００３】一般に、フィールドシールド素子分離構造
は、シリコン基板の上にシールドゲート酸化膜を介して
多結晶シリコン膜からなるシールドゲート電極が形成さ
れたＭＯＳ構造を有している。このシールドゲート電極
は、シリコン基板（またはウェル領域）がＰ型の場合、
例えば配線を介して接地（ＧＮＤ）されることにより常
時０〔Ｖ〕の一定電位に保たれており、シリコン基板
（またはウェル領域）がＮ型の場合、配線を介して常時
一定の基準電位（例えば電源電圧電位Ｖcc〔Ｖ〕）に保
たれている。この結果、シールドゲート電極の直下のシ
リコン基板表面での寄生ＭＯＳトランジスタのチャネル
の形成が防止されるので、隣接するＤＲＡＭメモリセル
間を電気的に分離することができる。また、フィールド
シールド素子分離法によると、ＬＯＣＯＳ法に比べて、
素子活性領域端部の拡散層寄生容量をより小さくするこ
とができる。
は、シリコン基板の上にシールドゲート酸化膜を介して
多結晶シリコン膜からなるシールドゲート電極が形成さ
れたＭＯＳ構造を有している。このシールドゲート電極
は、シリコン基板（またはウェル領域）がＰ型の場合、
例えば配線を介して接地（ＧＮＤ）されることにより常
時０〔Ｖ〕の一定電位に保たれており、シリコン基板
（またはウェル領域）がＮ型の場合、配線を介して常時
一定の基準電位（例えば電源電圧電位Ｖcc〔Ｖ〕）に保
たれている。この結果、シールドゲート電極の直下のシ
リコン基板表面での寄生ＭＯＳトランジスタのチャネル
の形成が防止されるので、隣接するＤＲＡＭメモリセル
間を電気的に分離することができる。また、フィールド
シールド素子分離法によると、ＬＯＣＯＳ法に比べて、
素子活性領域端部の拡散層寄生容量をより小さくするこ
とができる。
【０００４】図６は、フィールドシールド素子分離構造
によって隣接するＭＯＳトランジスタ間を電気的に分離
するようにした半導体装置の部分的な断面図である。
によって隣接するＭＯＳトランジスタ間を電気的に分離
するようにした半導体装置の部分的な断面図である。
【０００５】図６において、素子活性領域にはＮ型ＭＯ
Ｓトランジスタ６１とＰ型ＭＯＳトランジスタ６２とが
形成されており、これら２つのＭＯＳトランジスタ６
１、６２がフィールドシールド素子分離構造６３で素子
分離されている。また、Ｐ型シリコン基板７１にはボロ
ンが１０14〜１０16( atoms/cm3)程度ドープされてお
り、その表面近傍付近には、ボロンが１０15〜１０17(
atoms/cm3)程度ドープされたＰウェル７２と、リンが１
０15〜１０17( atoms/cm3)程度ドープされたＮウェル７
３とが形成されている。
Ｓトランジスタ６１とＰ型ＭＯＳトランジスタ６２とが
形成されており、これら２つのＭＯＳトランジスタ６
１、６２がフィールドシールド素子分離構造６３で素子
分離されている。また、Ｐ型シリコン基板７１にはボロ
ンが１０14〜１０16( atoms/cm3)程度ドープされてお
り、その表面近傍付近には、ボロンが１０15〜１０17(
atoms/cm3)程度ドープされたＰウェル７２と、リンが１
０15〜１０17( atoms/cm3)程度ドープされたＮウェル７
３とが形成されている。
【０００６】Ｎ型ＭＯＳトランジスタ６１は、Ｐウェル
７２上に膜厚１０〜３０ｎｍ程度のゲート酸化膜７４を
介して形成されたリンドープ多結晶シリコン膜からなる
ゲート電極７５と、ゲート電極７５の側面に形成された
サイドウォール酸化膜７７と、Ｐウェル７２表面のゲー
ト電極７５両側に形成されたソース・ドレインである一
対のＮ型不純物拡散層７６ａ、７６ｂとを有している。
また、Ｐ型ＭＯＳトランジスタ６２は、Ｎウェル７３上
に膜厚１０〜３０ｎｍ程度のゲート酸化膜７４を介して
形成されたリンドープ多結晶シリコン膜からなるゲート
電極７５と、ゲート電極７５の側面に形成されたサイド
ウォール酸化膜７７と、Ｎウェル７３表面のゲート電極
７５両側に形成されたソース・ドレインである一対のＰ
型不純物拡散層７８ａ、７８ｂとを有している。
７２上に膜厚１０〜３０ｎｍ程度のゲート酸化膜７４を
介して形成されたリンドープ多結晶シリコン膜からなる
ゲート電極７５と、ゲート電極７５の側面に形成された
サイドウォール酸化膜７７と、Ｐウェル７２表面のゲー
ト電極７５両側に形成されたソース・ドレインである一
対のＮ型不純物拡散層７６ａ、７６ｂとを有している。
また、Ｐ型ＭＯＳトランジスタ６２は、Ｎウェル７３上
に膜厚１０〜３０ｎｍ程度のゲート酸化膜７４を介して
形成されたリンドープ多結晶シリコン膜からなるゲート
電極７５と、ゲート電極７５の側面に形成されたサイド
ウォール酸化膜７７と、Ｎウェル７３表面のゲート電極
７５両側に形成されたソース・ドレインである一対のＰ
型不純物拡散層７８ａ、７８ｂとを有している。
【０００７】フィールドシールド素子分離構造６３は、
Ｐウェル７２およびＮウェル７３上に膜厚２０〜１００
ｎｍ程度のシールドゲート酸化膜８１を介して形成され
たリンドープ多結晶シリコン膜からなるシールドゲート
電極８２と、シールドゲート電極８２の側面に形成され
たサイドウォール酸化膜８３とを有している。
Ｐウェル７２およびＮウェル７３上に膜厚２０〜１００
ｎｍ程度のシールドゲート酸化膜８１を介して形成され
たリンドープ多結晶シリコン膜からなるシールドゲート
電極８２と、シールドゲート電極８２の側面に形成され
たサイドウォール酸化膜８３とを有している。
【０００８】ＭＯＳトランジスタ６１、６２およびフィ
ールドシールド素子分離構造６３はＢＰＳＧ膜からなる
層間絶縁膜９１に覆われており、層間絶縁膜９１上には
コンタクト孔を介して不純物拡散層７６ａ、７６ｂ、７
７ａ、７７ｂとそれぞれ電気的に接続されたＡｌ−Ｓｉ
合金膜またはＡｌ−Ｓｉ合金膜とその他の金属膜との複
合膜からなる膜厚４００〜１０００ｎｍ程度の配線９２
がパターン形成されている。また、層間絶縁膜９１上に
は、プラズマＣＶＤ法で形成されたシリコン窒化膜から
なる表面保護膜９３が形成されている。
ールドシールド素子分離構造６３はＢＰＳＧ膜からなる
層間絶縁膜９１に覆われており、層間絶縁膜９１上には
コンタクト孔を介して不純物拡散層７６ａ、７６ｂ、７
７ａ、７７ｂとそれぞれ電気的に接続されたＡｌ−Ｓｉ
合金膜またはＡｌ−Ｓｉ合金膜とその他の金属膜との複
合膜からなる膜厚４００〜１０００ｎｍ程度の配線９２
がパターン形成されている。また、層間絶縁膜９１上に
は、プラズマＣＶＤ法で形成されたシリコン窒化膜から
なる表面保護膜９３が形成されている。
【０００９】シールドゲート電極８２は図示しない領域
で配線を介して電圧源と接続されることにより常時所定
の電位に保たれている。この結果、シールドゲート電極
８２の直下のＰウェル７２およびＮウェル７３での寄生
チャネルの形成が防止されるので、隣接するＭＯＳトラ
ンジスタ６１、６２を電気的に分離することができる。
で配線を介して電圧源と接続されることにより常時所定
の電位に保たれている。この結果、シールドゲート電極
８２の直下のＰウェル７２およびＮウェル７３での寄生
チャネルの形成が防止されるので、隣接するＭＯＳトラ
ンジスタ６１、６２を電気的に分離することができる。
【００１０】
【発明が解決しようとする課題】図６で示した従来のフ
ィールドシールド素子分離構造において、フィールドシ
ールド電極８２は、上述のようにリンなどの不純物がド
ープされた多結晶シリコン膜で形成されているため、十
分な低抵抗化を達成することが困難である。その結果と
して、総ての箇所において同一であるべきシールドゲー
ト電極８２の電位のばらつきが生じてしまい、場所によ
ってはシールドゲート電極８２直下での寄生ＭＯＳトラ
ンジスタの導通を阻止できず、ＭＯＳトランジスタ６
１、６２間でリーク電流が発生して完全な素子分離を行
うことができなくなってしまう。従って、半導体装置の
製造歩留りが低下するとともに信頼性が低下するという
問題があった。
ィールドシールド素子分離構造において、フィールドシ
ールド電極８２は、上述のようにリンなどの不純物がド
ープされた多結晶シリコン膜で形成されているため、十
分な低抵抗化を達成することが困難である。その結果と
して、総ての箇所において同一であるべきシールドゲー
ト電極８２の電位のばらつきが生じてしまい、場所によ
ってはシールドゲート電極８２直下での寄生ＭＯＳトラ
ンジスタの導通を阻止できず、ＭＯＳトランジスタ６
１、６２間でリーク電流が発生して完全な素子分離を行
うことができなくなってしまう。従って、半導体装置の
製造歩留りが低下するとともに信頼性が低下するという
問題があった。
【００１１】そこで、本発明の目的は、フィールドシー
ルド素子分離構造を有する半導体装置に関して、フィー
ルドシールド電極の低抵抗化を図ることにより、素子分
離性能に優れた半導体装置およびその製造方法を提供す
ることである。
ルド素子分離構造を有する半導体装置に関して、フィー
ルドシールド電極の低抵抗化を図ることにより、素子分
離性能に優れた半導体装置およびその製造方法を提供す
ることである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、ＭＩＳトランジスタがフィ
ールドシールド素子分離構造により電気的に分離された
半導体装置において、前記ＭＩＳトランジスタのゲート
電極および前記フィールドシールド素子分離構造のシー
ルドゲート電極が、多結晶シリコン膜とシリサイド層と
の積層構造を有している。
に、本発明の半導体装置は、ＭＩＳトランジスタがフィ
ールドシールド素子分離構造により電気的に分離された
半導体装置において、前記ＭＩＳトランジスタのゲート
電極および前記フィールドシールド素子分離構造のシー
ルドゲート電極が、多結晶シリコン膜とシリサイド層と
の積層構造を有している。
【００１３】本発明の一態様においては、前記ＭＩＳト
ランジスタのソースおよびドレインが、シリコン基板表
面に形成された不純物拡散層とシリサイド層とからな
る。
ランジスタのソースおよびドレインが、シリコン基板表
面に形成された不純物拡散層とシリサイド層とからな
る。
【００１４】本発明の一態様においては、前記シリサイ
ド層は、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉ、Ｔｉ、Ｍｏ、Ｎｂお
よびＷからなる群より選択された少なくともいずれか１
つの金属とシリコンとの合金層である。
ド層は、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉ、Ｔｉ、Ｍｏ、Ｎｂお
よびＷからなる群より選択された少なくともいずれか１
つの金属とシリコンとの合金層である。
【００１５】また、本発明の半導体装置の製造方法は、
パターン形成された多結晶シリコン膜上に金属膜を形成
して熱処理を施すことにより、前記多結晶シリコン膜の
表面にシリサイド層を形成し、前記ＭＩＳトランジスタ
のゲート電極および前記フィールドシールド素子分離構
造のシールドゲート電極を同時にポリサイド構造とす
る。
パターン形成された多結晶シリコン膜上に金属膜を形成
して熱処理を施すことにより、前記多結晶シリコン膜の
表面にシリサイド層を形成し、前記ＭＩＳトランジスタ
のゲート電極および前記フィールドシールド素子分離構
造のシールドゲート電極を同時にポリサイド構造とす
る。
【００１６】また、本発明の半導体装置の製造方法は、
別の観点では、パターン形成された多結晶シリコン膜上
およびシリコン基板上に金属膜を形成して熱処理を施す
ことにより、前記多結晶シリコン膜の表面および前記シ
リコン基板の表面にシリサイド層を形成し、前記ＭＩＳ
トランジスタをサリサイド構造とすると同時に前記フィ
ールドシールド素子分離構造のシールドゲート電極をポ
リサイド構造とする。
別の観点では、パターン形成された多結晶シリコン膜上
およびシリコン基板上に金属膜を形成して熱処理を施す
ことにより、前記多結晶シリコン膜の表面および前記シ
リコン基板の表面にシリサイド層を形成し、前記ＭＩＳ
トランジスタをサリサイド構造とすると同時に前記フィ
ールドシールド素子分離構造のシールドゲート電極をポ
リサイド構造とする。
【００１７】また、本発明の半導体装置の製造方法は、
別の観点では、フィールドシールド素子分離構造を形成
すべき領域のシリコン基板上に、第１の絶縁膜を介し
て、第１の多結晶シリコン膜をパターン形成する工程
と、ＭＩＳトランジスタを形成すべき領域の前記シリコ
ン基板上に、第２の絶縁膜を介して、第２の多結晶シリ
コン膜をパターン形成する工程と、前記第１の多結晶シ
リコン膜および前記第２の多結晶シリコン膜をマスクと
して不純物を導入し、前記シリコン基板の表面に不純物
拡散層を形成する工程と、しかる後、全面に第３の絶縁
膜を形成し、この第３の絶縁膜をエッチバックすること
により、前記第１の多結晶シリコン膜および前記第２の
多結晶シリコン膜の側面に第１のサイドウォール絶縁膜
および第２のサイドウォール絶縁膜をそれぞれ形成する
工程と、しかる後、全面に金属膜を形成する工程と、し
かる後、熱処理を施し、前記シリコン基板、前記第１の
多結晶シリコン膜および前記第２の多結晶シリコン膜と
前記金属膜とを反応させて、前記シリコン基板、前記第
１の多結晶シリコン膜および前記第２の多結晶シリコン
膜のそれぞれ表面にシリサイド層を形成する工程とを有
する。
別の観点では、フィールドシールド素子分離構造を形成
すべき領域のシリコン基板上に、第１の絶縁膜を介し
て、第１の多結晶シリコン膜をパターン形成する工程
と、ＭＩＳトランジスタを形成すべき領域の前記シリコ
ン基板上に、第２の絶縁膜を介して、第２の多結晶シリ
コン膜をパターン形成する工程と、前記第１の多結晶シ
リコン膜および前記第２の多結晶シリコン膜をマスクと
して不純物を導入し、前記シリコン基板の表面に不純物
拡散層を形成する工程と、しかる後、全面に第３の絶縁
膜を形成し、この第３の絶縁膜をエッチバックすること
により、前記第１の多結晶シリコン膜および前記第２の
多結晶シリコン膜の側面に第１のサイドウォール絶縁膜
および第２のサイドウォール絶縁膜をそれぞれ形成する
工程と、しかる後、全面に金属膜を形成する工程と、し
かる後、熱処理を施し、前記シリコン基板、前記第１の
多結晶シリコン膜および前記第２の多結晶シリコン膜と
前記金属膜とを反応させて、前記シリコン基板、前記第
１の多結晶シリコン膜および前記第２の多結晶シリコン
膜のそれぞれ表面にシリサイド層を形成する工程とを有
する。
【００１８】本発明の半導体装置の製造方法は、別の観
点では、フィールドシールド素子分離構造を形成すべき
領域のシリコン基板上に、第１の絶縁膜を介して、第１
の多結晶シリコン膜および第２の絶縁膜をパターン形成
する工程と、しかる後、全面に第３の絶縁膜を形成し、
この第３の絶縁膜をエッチバックすることにより、前記
第１の多結晶シリコン膜および前記第２の絶縁膜の側面
に第１のサイドウォール絶縁膜を形成する工程と、ＭＩ
Ｓトランジスタを形成すべき領域の前記シリコン基板上
に、第４の絶縁膜を介して、第２の多結晶シリコン膜を
パターン形成する工程と、前記第１のサイドウォール絶
縁膜、前記第１の多結晶シリコン膜および前記第２の多
結晶シリコン膜をマスクとして不純物を導入し、前記シ
リコン基板の表面に不純物拡散層を形成する工程と、し
かる後、全面に第６の絶縁膜を形成し、この第６の絶縁
膜をエッチバックすることにより、前記第２の多結晶シ
リコン膜の側面に第２のサイドウォール絶縁膜を形成す
る工程と、前記第２の絶縁膜の所定領域を選択的に除去
し、前記第１の多結晶シリコン膜を部分的に露出させる
工程と、しかる後、全面に金属膜を形成する工程と、し
かる後、熱処理を施し、前記シリコン基板、前記第１の
多結晶シリコン膜および前記第２の多結晶シリコン膜と
前記金属膜とを反応させて、前記シリコン基板、前記第
１の多結晶シリコン膜および前記第２の多結晶シリコン
膜のそれぞれ表面にシリサイド層を形成する工程とを有
する。
点では、フィールドシールド素子分離構造を形成すべき
領域のシリコン基板上に、第１の絶縁膜を介して、第１
の多結晶シリコン膜および第２の絶縁膜をパターン形成
する工程と、しかる後、全面に第３の絶縁膜を形成し、
この第３の絶縁膜をエッチバックすることにより、前記
第１の多結晶シリコン膜および前記第２の絶縁膜の側面
に第１のサイドウォール絶縁膜を形成する工程と、ＭＩ
Ｓトランジスタを形成すべき領域の前記シリコン基板上
に、第４の絶縁膜を介して、第２の多結晶シリコン膜を
パターン形成する工程と、前記第１のサイドウォール絶
縁膜、前記第１の多結晶シリコン膜および前記第２の多
結晶シリコン膜をマスクとして不純物を導入し、前記シ
リコン基板の表面に不純物拡散層を形成する工程と、し
かる後、全面に第６の絶縁膜を形成し、この第６の絶縁
膜をエッチバックすることにより、前記第２の多結晶シ
リコン膜の側面に第２のサイドウォール絶縁膜を形成す
る工程と、前記第２の絶縁膜の所定領域を選択的に除去
し、前記第１の多結晶シリコン膜を部分的に露出させる
工程と、しかる後、全面に金属膜を形成する工程と、し
かる後、熱処理を施し、前記シリコン基板、前記第１の
多結晶シリコン膜および前記第２の多結晶シリコン膜と
前記金属膜とを反応させて、前記シリコン基板、前記第
１の多結晶シリコン膜および前記第２の多結晶シリコン
膜のそれぞれ表面にシリサイド層を形成する工程とを有
する。
【００１９】本発明の一態様においては、前記金属膜
は、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉ、Ｔｉ、Ｍｏ、Ｎｂおよび
Ｗからなる群より選択された少なくともいずれか１つを
含む膜である。
は、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉ、Ｔｉ、Ｍｏ、Ｎｂおよび
Ｗからなる群より選択された少なくともいずれか１つを
含む膜である。
【００２０】
【発明の実施の形態】以下、本発明の実施形態につき、
図面を参照して説明する。
図面を参照して説明する。
【００２１】図１は、本発明の第１実施形態の半導体装
置の部分的な断面図である。図１において、素子活性領
域にはＮ型ＭＯＳトランジスタ１とＰ型ＭＯＳトランジ
スタ２とが形成されており、これら２つのＭＯＳトラン
ジスタ１、２がフィールドシールド素子分離構造３で素
子分離されている。
置の部分的な断面図である。図１において、素子活性領
域にはＮ型ＭＯＳトランジスタ１とＰ型ＭＯＳトランジ
スタ２とが形成されており、これら２つのＭＯＳトラン
ジスタ１、２がフィールドシールド素子分離構造３で素
子分離されている。
【００２２】Ｐ型シリコン基板１１にはボロンが１０14
〜１０16( atoms/cm3)程度の濃度でドープされており、
その表面近傍付近には、ボロンが１０15〜１０17( atom
s/cm3)程度ドープされたＰウェル１２と、リンが１０15
〜１０17( atoms/cm3)程度ドープされたＮウェル１３
（例えばロジック回路領域であってよい）とが形成され
ている。
〜１０16( atoms/cm3)程度の濃度でドープされており、
その表面近傍付近には、ボロンが１０15〜１０17( atom
s/cm3)程度ドープされたＰウェル１２と、リンが１０15
〜１０17( atoms/cm3)程度ドープされたＮウェル１３
（例えばロジック回路領域であってよい）とが形成され
ている。
【００２３】Ｎ型ＭＯＳトランジスタ１のゲート電極
は、Ｐウェル１２上に膜厚１０〜３０ｎｍ程度のゲート
酸化膜１４を介して形成された、膜厚１００〜５００ｎ
ｍ程度のリンドープ多結晶シリコン膜１５と膜厚３０ｎ
ｍ程度のチタンシリサイド層５４とが積層されたポリサ
イド構造を有しており、多結晶シリコン膜１５の側面に
はサイドウォール酸化膜１７が形成されている。また、
ＭＯＳトランジスタ１のソース・ドレイン１９ａ、１９
ｂは、Ｐウェル１２表面の多結晶シリコン膜１５両側に
形成された一対のＮ型不純物拡散層１６ａ、１６ｂと、
その上部に形成されたチタンシリサイド層５１ａ、５１
ｂとからなる。
は、Ｐウェル１２上に膜厚１０〜３０ｎｍ程度のゲート
酸化膜１４を介して形成された、膜厚１００〜５００ｎ
ｍ程度のリンドープ多結晶シリコン膜１５と膜厚３０ｎ
ｍ程度のチタンシリサイド層５４とが積層されたポリサ
イド構造を有しており、多結晶シリコン膜１５の側面に
はサイドウォール酸化膜１７が形成されている。また、
ＭＯＳトランジスタ１のソース・ドレイン１９ａ、１９
ｂは、Ｐウェル１２表面の多結晶シリコン膜１５両側に
形成された一対のＮ型不純物拡散層１６ａ、１６ｂと、
その上部に形成されたチタンシリサイド層５１ａ、５１
ｂとからなる。
【００２４】また、Ｐ型ＭＯＳトランジスタ２のゲート
電極は、Ｎウェル１３上に膜厚１０〜３０ｎｍ程度のゲ
ート酸化膜１４を介して形成された、膜厚１００〜５０
０ｎｍ程度のリンドープ多結晶シリコン膜１５と膜厚３
０ｎｍ程度のチタンシリサイド層５５とが積層されたポ
リサイド構造を有しており、多結晶シリコン膜１５の側
面にはサイドウォール酸化膜１７が形成されている。ま
た、ＭＯＳトランジスタ２のソース・ドレイン２０ａ、
２０ｂは、Ｎウェル１３表面の多結晶シリコン膜１５両
側に形成された一対のＰ型不純物拡散層１８ａ、１８ｂ
と、その上部に形成されたチタンシリサイド層５２ａ、
５２ｂとからなる。
電極は、Ｎウェル１３上に膜厚１０〜３０ｎｍ程度のゲ
ート酸化膜１４を介して形成された、膜厚１００〜５０
０ｎｍ程度のリンドープ多結晶シリコン膜１５と膜厚３
０ｎｍ程度のチタンシリサイド層５５とが積層されたポ
リサイド構造を有しており、多結晶シリコン膜１５の側
面にはサイドウォール酸化膜１７が形成されている。ま
た、ＭＯＳトランジスタ２のソース・ドレイン２０ａ、
２０ｂは、Ｎウェル１３表面の多結晶シリコン膜１５両
側に形成された一対のＰ型不純物拡散層１８ａ、１８ｂ
と、その上部に形成されたチタンシリサイド層５２ａ、
５２ｂとからなる。
【００２５】フィールドシールド素子分離構造３のシー
ルドゲート電極は、Ｐウェル１２およびＮウェル１３上
に膜厚２０〜１００ｎｍ程度のシールドゲート酸化膜２
１を介して形成された、膜厚１００〜５００ｎｍ程度の
リンドープ多結晶シリコン膜２２と膜厚３０ｎｍ程度の
チタンシリサイド層５３とが積層されたポリサイド構造
を有している。また、多結晶シリコン膜２２の側面には
サイドウォール酸化膜２３が形成されている。
ルドゲート電極は、Ｐウェル１２およびＮウェル１３上
に膜厚２０〜１００ｎｍ程度のシールドゲート酸化膜２
１を介して形成された、膜厚１００〜５００ｎｍ程度の
リンドープ多結晶シリコン膜２２と膜厚３０ｎｍ程度の
チタンシリサイド層５３とが積層されたポリサイド構造
を有している。また、多結晶シリコン膜２２の側面には
サイドウォール酸化膜２３が形成されている。
【００２６】ＭＯＳトランジスタ１、２およびフィール
ドシールド素子分離構造３はＢＰＳＧ膜からなる層間絶
縁膜３１に覆われている。層間絶縁膜３１上にはコンタ
クト孔を介して不純物拡散層表面のチタンシリサイド層
５１ａ、５１ｂ、５２ａ、５２ｂとそれぞれ電気的に接
続された、Ａｌ−Ｓｉ合金膜またはＡｌ−Ｓｉ合金膜と
その他の金属膜との複合膜からなる膜厚４００〜１００
０ｎｍ程度の配線３２がパターン形成されている。ま
た、層間絶縁膜３１上には、プラズマＣＶＤ法で形成さ
れたシリコン窒化膜からなる表面保護膜３３が形成され
ている。
ドシールド素子分離構造３はＢＰＳＧ膜からなる層間絶
縁膜３１に覆われている。層間絶縁膜３１上にはコンタ
クト孔を介して不純物拡散層表面のチタンシリサイド層
５１ａ、５１ｂ、５２ａ、５２ｂとそれぞれ電気的に接
続された、Ａｌ−Ｓｉ合金膜またはＡｌ−Ｓｉ合金膜と
その他の金属膜との複合膜からなる膜厚４００〜１００
０ｎｍ程度の配線３２がパターン形成されている。ま
た、層間絶縁膜３１上には、プラズマＣＶＤ法で形成さ
れたシリコン窒化膜からなる表面保護膜３３が形成され
ている。
【００２７】シールドゲート電極下部の多結晶シリコン
膜２２は、図示しない領域で配線を介して電圧源と接続
されることにより常時所定の電位（例えば０Ｖ）に保た
れている。この結果、シールドゲート電極の直下のＰウ
ェル１２およびＮウェル１３での寄生チャネルの形成が
防止されるので、隣接するＭＯＳトランジスタ１、２を
電気的に分離することができる。
膜２２は、図示しない領域で配線を介して電圧源と接続
されることにより常時所定の電位（例えば０Ｖ）に保た
れている。この結果、シールドゲート電極の直下のＰウ
ェル１２およびＮウェル１３での寄生チャネルの形成が
防止されるので、隣接するＭＯＳトランジスタ１、２を
電気的に分離することができる。
【００２８】また、ＭＯＳトランジスタ１、２のゲート
電極は、下部に多結晶シリコン膜１５、上部にチタンシ
リサイド層５４、５５を有するポリサイド構造をしてい
るので、特性が安定しており且つ低抵抗である。そのた
め、ＭＯＳトランジスタ１、２を高い信頼性で且つ高速
に動作させることができる。
電極は、下部に多結晶シリコン膜１５、上部にチタンシ
リサイド層５４、５５を有するポリサイド構造をしてい
るので、特性が安定しており且つ低抵抗である。そのた
め、ＭＯＳトランジスタ１、２を高い信頼性で且つ高速
に動作させることができる。
【００２９】ＭＯＳトランジスタ１、２のソースおよび
ドレイン１９ａ、１９ｂ、２０ａ、２０ｂについても、
不純物拡散層１６ａ、１６ｂ、１８ａ、１８ｂの表面に
チタンシリサイド層５１ａ、５１ｂ、５２ａ、５２ｂが
形成されている。従って、ソースおよびドレインの寄生
抵抗の減少および低抵抗化を図ることができ、ＭＯＳト
ランジスタ１、２を一層高い信頼性で且つ高速に動作さ
せることに寄与できる。
ドレイン１９ａ、１９ｂ、２０ａ、２０ｂについても、
不純物拡散層１６ａ、１６ｂ、１８ａ、１８ｂの表面に
チタンシリサイド層５１ａ、５１ｂ、５２ａ、５２ｂが
形成されている。従って、ソースおよびドレインの寄生
抵抗の減少および低抵抗化を図ることができ、ＭＯＳト
ランジスタ１、２を一層高い信頼性で且つ高速に動作さ
せることに寄与できる。
【００３０】さらに、フィールドシールド素子分離構造
のシールドゲート電極は、下部に多結晶シリコン膜２
２、上部にチタンシリサイド層５３を有するポリサイド
構造をしているので、特性が安定しており且つ低抵抗で
ある。そのため、シールドゲート電極の電位が場所によ
ってばらつくことがなく、シールドゲート電極直下での
寄生ＭＯＳトランジスタの導通を完全に阻止することが
できる。従って、ＭＯＳトランジスタ１、２間でリーク
電流が発生せず、半導体装置の製造歩留りの低下による
信頼性の低下という問題も生じない。
のシールドゲート電極は、下部に多結晶シリコン膜２
２、上部にチタンシリサイド層５３を有するポリサイド
構造をしているので、特性が安定しており且つ低抵抗で
ある。そのため、シールドゲート電極の電位が場所によ
ってばらつくことがなく、シールドゲート電極直下での
寄生ＭＯＳトランジスタの導通を完全に阻止することが
できる。従って、ＭＯＳトランジスタ１、２間でリーク
電流が発生せず、半導体装置の製造歩留りの低下による
信頼性の低下という問題も生じない。
【００３１】次に、図１に示した半導体装置の製造方法
について、図２〜３を参照して説明する。
について、図２〜３を参照して説明する。
【００３２】まず、図２（ａ）に示すように、ボロンが
１０14〜１０16( atoms/cm3)程度ドープされたＰ型シリ
コン基板１１の表面近傍付近に、リンが１０15〜１０17
( atoms/cm3)程度ドープされたＮウェル１３と、ボロン
が１０15〜１０17( atoms/cm3)程度ドープされたＰウェ
ル１２とをそれぞれイオン注入により形成する。しかる
後、犠牲酸化膜としての膜厚２０〜５０ｎｍ程度のシリ
コン酸化膜２５を熱酸化により全面に形成する。
１０14〜１０16( atoms/cm3)程度ドープされたＰ型シリ
コン基板１１の表面近傍付近に、リンが１０15〜１０17
( atoms/cm3)程度ドープされたＮウェル１３と、ボロン
が１０15〜１０17( atoms/cm3)程度ドープされたＰウェ
ル１２とをそれぞれイオン注入により形成する。しかる
後、犠牲酸化膜としての膜厚２０〜５０ｎｍ程度のシリ
コン酸化膜２５を熱酸化により全面に形成する。
【００３３】次に、図２（ｂ）に示すように、シリコン
酸化膜２５を除去した後、全面に膜厚２０〜１００ｎｍ
程度のシールドゲート酸化膜２１を形成する。しかる
後、シールドゲート酸化膜２１をパターニングし、Ｐウ
ェル１２およびＮウェル１３の境界領域にだけ残存する
ように加工する。そして、シールドゲート酸化膜２１上
に、リンをドープした膜厚１００〜５００ｎｍ程度の多
結晶シリコン膜２２をパターン形成する。
酸化膜２５を除去した後、全面に膜厚２０〜１００ｎｍ
程度のシールドゲート酸化膜２１を形成する。しかる
後、シールドゲート酸化膜２１をパターニングし、Ｐウ
ェル１２およびＮウェル１３の境界領域にだけ残存する
ように加工する。そして、シールドゲート酸化膜２１上
に、リンをドープした膜厚１００〜５００ｎｍ程度の多
結晶シリコン膜２２をパターン形成する。
【００３４】次に、図２（ｃ）に示すように、熱酸化に
より、シールドゲート酸化膜２１が形成されていないシ
リコン基板１１上に、膜厚１０〜３０ｎｍ程度のゲート
酸化膜１４を形成する。なお、この熱酸化により、多結
晶シリコン膜２２の表面にも薄いシリコン酸化膜２６が
形成される。しかる後、Ｐウェル１２およびＮウェル１
３それぞれのシリコン酸化膜１４上に、リンをドープし
た膜厚１００〜５００ｎｍ程度の多結晶シリコン膜１５
をパターン形成する。
より、シールドゲート酸化膜２１が形成されていないシ
リコン基板１１上に、膜厚１０〜３０ｎｍ程度のゲート
酸化膜１４を形成する。なお、この熱酸化により、多結
晶シリコン膜２２の表面にも薄いシリコン酸化膜２６が
形成される。しかる後、Ｐウェル１２およびＮウェル１
３それぞれのシリコン酸化膜１４上に、リンをドープし
た膜厚１００〜５００ｎｍ程度の多結晶シリコン膜１５
をパターン形成する。
【００３５】さらに、Ｎウェル１３領域をフォトレジス
ト（図示せず）で被覆した状態で多結晶シリコン膜１
５、２２をマスクとして、砒素をドーズ量１０14〜１０
16(ions/cm2)でイオン注入する。しかる後、Ｐウェル１
２領域をフォトレジスト（図示せず）で被覆した状態で
多結晶シリコン膜１５、２２をマスクとして、ボロンを
ドーズ量１０14〜１０16(ions/cm2)でイオン注入する。
そして、８５０〜１０００℃の熱処理を施して、多結晶
シリコン膜１５の両側のＰウェル１２およびＮウェル１
３の表面近傍に不純物拡散層１６ａ、１６ｂ、１８ａ、
１８ｂを形成する。
ト（図示せず）で被覆した状態で多結晶シリコン膜１
５、２２をマスクとして、砒素をドーズ量１０14〜１０
16(ions/cm2)でイオン注入する。しかる後、Ｐウェル１
２領域をフォトレジスト（図示せず）で被覆した状態で
多結晶シリコン膜１５、２２をマスクとして、ボロンを
ドーズ量１０14〜１０16(ions/cm2)でイオン注入する。
そして、８５０〜１０００℃の熱処理を施して、多結晶
シリコン膜１５の両側のＰウェル１２およびＮウェル１
３の表面近傍に不純物拡散層１６ａ、１６ｂ、１８ａ、
１８ｂを形成する。
【００３６】次に、図３（ａ）に示すように、全面に膜
厚１００〜５００ｎｍ程度のシリコン酸化膜を減圧ＣＶ
Ｄ法により形成してから、Ｐウェル１２およびＮウェル
１３表面が露出するまで全面に異方性ドライエッチング
でエッチバックを施す。この結果、多結晶シリコン膜１
５、２２の側面には、サイドウォール酸化膜１７、２３
がそれぞれ形成される。なお、多結晶シリコン膜２２上
のシリコン酸化膜２６は、このエッチバックにより除去
される。また、この後、さらに高濃度にイオン注入を行
ってＬＤＤ構造の不純物拡散層を形成するようにしても
よい。
厚１００〜５００ｎｍ程度のシリコン酸化膜を減圧ＣＶ
Ｄ法により形成してから、Ｐウェル１２およびＮウェル
１３表面が露出するまで全面に異方性ドライエッチング
でエッチバックを施す。この結果、多結晶シリコン膜１
５、２２の側面には、サイドウォール酸化膜１７、２３
がそれぞれ形成される。なお、多結晶シリコン膜２２上
のシリコン酸化膜２６は、このエッチバックにより除去
される。また、この後、さらに高濃度にイオン注入を行
ってＬＤＤ構造の不純物拡散層を形成するようにしても
よい。
【００３７】次に、図３（ｂ）に示すように、全面に膜
厚１００〜２００ｎｍ程度のチタン膜５０をスパッタリ
ング法により形成する。
厚１００〜２００ｎｍ程度のチタン膜５０をスパッタリ
ング法により形成する。
【００３８】次に、図３（ｃ）に示すように、全面にシ
リコンをイオン注入してシリコンとチタンとの界面混合
層（図示せず）を形成してから、４５０〜６００℃の熱
処理を施してシリコンとチタンとを反応させ、多結晶シ
リコン膜１５、２２の表面およびＰウェル１２およびＮ
ウェル１３の表面に、チタンシリサイド層５３、５４、
５５、５１ａ、５１ｂ、５２ａ、５２ｂを同時に形成す
る。しかる後、シリコンと反応しなかったチタン膜５０
をエッチングにより除去する。
リコンをイオン注入してシリコンとチタンとの界面混合
層（図示せず）を形成してから、４５０〜６００℃の熱
処理を施してシリコンとチタンとを反応させ、多結晶シ
リコン膜１５、２２の表面およびＰウェル１２およびＮ
ウェル１３の表面に、チタンシリサイド層５３、５４、
５５、５１ａ、５１ｂ、５２ａ、５２ｂを同時に形成す
る。しかる後、シリコンと反応しなかったチタン膜５０
をエッチングにより除去する。
【００３９】これにより、Ｐウェル１２およびＮウェル
１３には、チタンシリサイド層５４、５５、５１ａ、５
１ｂ、５２ａ、５２ｂが自己整合的に形成されたサリサ
イド（Salicide : Self Alined Silicide ）構造（例え
ば、「次世代超ＬＳＩプロセス技術−応用編−」、リア
ライズ社、参照）のＮ型ＭＯＳトランジスタ１およびＰ
型ＭＯＳトランジスタ２がそれぞれ形成される。
１３には、チタンシリサイド層５４、５５、５１ａ、５
１ｂ、５２ａ、５２ｂが自己整合的に形成されたサリサ
イド（Salicide : Self Alined Silicide ）構造（例え
ば、「次世代超ＬＳＩプロセス技術−応用編−」、リア
ライズ社、参照）のＮ型ＭＯＳトランジスタ１およびＰ
型ＭＯＳトランジスタ２がそれぞれ形成される。
【００４０】つまり、Ｎ型ＭＯＳトランジスタ１のゲー
ト電極の上部には、多結晶シリコン膜１５と自己整合的
にチタンシリサイド層５４が形成され、ソース・ドレイ
ン１９ａ、１９ｂの表面部には、Ｎ型不純物拡散層１６
ａ、１６ｂと自己整合的にチタンシリサイド層５１ａ、
５１ｂが形成される。また、Ｐ型ＭＯＳトランジスタ２
のゲート電極の上部には、多結晶シリコン膜１５と自己
整合的にチタンシリサイド層５５が形成され、ソース・
ドレイン２０ａ、２０ｂの表面部には、Ｐ型不純物拡散
層１８ａ、１８ｂと自己整合的にチタンシリサイド層５
２ａ、５２ｂが形成される。
ト電極の上部には、多結晶シリコン膜１５と自己整合的
にチタンシリサイド層５４が形成され、ソース・ドレイ
ン１９ａ、１９ｂの表面部には、Ｎ型不純物拡散層１６
ａ、１６ｂと自己整合的にチタンシリサイド層５１ａ、
５１ｂが形成される。また、Ｐ型ＭＯＳトランジスタ２
のゲート電極の上部には、多結晶シリコン膜１５と自己
整合的にチタンシリサイド層５５が形成され、ソース・
ドレイン２０ａ、２０ｂの表面部には、Ｐ型不純物拡散
層１８ａ、１８ｂと自己整合的にチタンシリサイド層５
２ａ、５２ｂが形成される。
【００４１】さらに、フィールドシールド素子分離構造
３のシールドゲート電極の上部には、多結晶シリコン膜
２２と自己整合的にチタンシリサイド層５３が形成され
る。
３のシールドゲート電極の上部には、多結晶シリコン膜
２２と自己整合的にチタンシリサイド層５３が形成され
る。
【００４２】このように、本実施形態によると、ＭＯＳ
トランジスタ１、２のサリサイド構造と同時にフィール
ドシールド素子分離構造３のポリサイド構造を形成する
ことができるので、少ない工程により、高速で安定な動
作を行い且つ素子分離特性に優れた半導体装置を得るこ
とができる。
トランジスタ１、２のサリサイド構造と同時にフィール
ドシールド素子分離構造３のポリサイド構造を形成する
ことができるので、少ない工程により、高速で安定な動
作を行い且つ素子分離特性に優れた半導体装置を得るこ
とができる。
【００４３】この後、ＭＯＳトランジスタ１、２および
フィールドシールド素子分離構造３をＢＰＳＧ膜からな
る層間絶縁膜３１で被覆してから、チタンシリサイド層
５１ａ、５１ｂ、５２ａ、５２ｂに達するコンタクト孔
を層間絶縁膜３１に開孔する。そして、コンタクト孔部
分にチタンシリサイド層５１ａ、５１ｂ、５２ａ、５２
ｂとそれぞれ電気的に接続された、Ａｌ−Ｓｉ合金膜ま
たはＡｌ−Ｓｉ合金膜とその他の金属膜との複合膜から
なる膜厚４００〜１０００ｎｍ程度の配線３２をパター
ン形成した後、層間絶縁膜３１上にシリコン窒化膜から
なる表面保護膜３３をプラズマＣＶＤ法で形成する。こ
れにより、図１で示したような半導体装置の製造が完了
する。
フィールドシールド素子分離構造３をＢＰＳＧ膜からな
る層間絶縁膜３１で被覆してから、チタンシリサイド層
５１ａ、５１ｂ、５２ａ、５２ｂに達するコンタクト孔
を層間絶縁膜３１に開孔する。そして、コンタクト孔部
分にチタンシリサイド層５１ａ、５１ｂ、５２ａ、５２
ｂとそれぞれ電気的に接続された、Ａｌ−Ｓｉ合金膜ま
たはＡｌ−Ｓｉ合金膜とその他の金属膜との複合膜から
なる膜厚４００〜１０００ｎｍ程度の配線３２をパター
ン形成した後、層間絶縁膜３１上にシリコン窒化膜から
なる表面保護膜３３をプラズマＣＶＤ法で形成する。こ
れにより、図１で示したような半導体装置の製造が完了
する。
【００４４】次に、本発明の第２実施形態について、そ
の製造方法を図４〜５に基づき説明する。
の製造方法を図４〜５に基づき説明する。
【００４５】まず、図４（ａ）に示すように、ボロンが
１０14〜１０16( atoms/cm3)程度ドープされたＰ型シリ
コン基板１１の表面近傍付近に、リンが１０15〜１０17
( atoms/cm3)程度ドープされたＮウェル１３と、ボロン
が１０15〜１０17( atoms/cm3)程度ドープされたＰウェ
ル１２とをそれぞれイオン注入により形成する。しかる
後、犠牲酸化膜としての膜厚２０〜５０ｎｍ程度のシリ
コン酸化膜２５を熱酸化により全面に形成する。
１０14〜１０16( atoms/cm3)程度ドープされたＰ型シリ
コン基板１１の表面近傍付近に、リンが１０15〜１０17
( atoms/cm3)程度ドープされたＮウェル１３と、ボロン
が１０15〜１０17( atoms/cm3)程度ドープされたＰウェ
ル１２とをそれぞれイオン注入により形成する。しかる
後、犠牲酸化膜としての膜厚２０〜５０ｎｍ程度のシリ
コン酸化膜２５を熱酸化により全面に形成する。
【００４６】次に、図４（ｂ）に示すように、シリコン
酸化膜２５を除去した後、全面に膜厚２０〜１００ｎｍ
程度のシールドゲート酸化膜２１を形成する。しかる
後、シールドゲート酸化膜２１上に、リンをドープした
膜厚１００〜５００ｎｍ程度の多結晶シリコン膜２２お
よび膜厚１００〜１５０ｎｍ程度のキャップ酸化膜２７
をパターン形成する。そして、全面に膜厚１００〜５０
０ｎｍ程度のシリコン酸化膜を減圧ＣＶＤ法により形成
してから、Ｐウェル１２およびＮウェル１３表面が露出
するまで全面に異方性ドライエッチングでエッチバック
を施す。この結果、多結晶シリコン膜２２およびキャッ
プ酸化膜２７の側面には、サイドウォール酸化膜２８が
形成される。
酸化膜２５を除去した後、全面に膜厚２０〜１００ｎｍ
程度のシールドゲート酸化膜２１を形成する。しかる
後、シールドゲート酸化膜２１上に、リンをドープした
膜厚１００〜５００ｎｍ程度の多結晶シリコン膜２２お
よび膜厚１００〜１５０ｎｍ程度のキャップ酸化膜２７
をパターン形成する。そして、全面に膜厚１００〜５０
０ｎｍ程度のシリコン酸化膜を減圧ＣＶＤ法により形成
してから、Ｐウェル１２およびＮウェル１３表面が露出
するまで全面に異方性ドライエッチングでエッチバック
を施す。この結果、多結晶シリコン膜２２およびキャッ
プ酸化膜２７の側面には、サイドウォール酸化膜２８が
形成される。
【００４７】次に、図４（ｃ）に示すように、熱酸化に
より、シールドゲート酸化膜２１が形成されていないシ
リコン基板１１上に、膜厚１０〜３０ｎｍ程度のゲート
酸化膜１４を形成する。しかる後、Ｐウェル１２および
Ｎウェル１３それぞれのシリコン酸化膜１４上に、リン
をドープした膜厚１００〜５００ｎｍ程度の多結晶シリ
コン膜１５および膜厚１００〜１５０ｎｍ程度のキャッ
プ酸化膜３７をパターン形成する。
より、シールドゲート酸化膜２１が形成されていないシ
リコン基板１１上に、膜厚１０〜３０ｎｍ程度のゲート
酸化膜１４を形成する。しかる後、Ｐウェル１２および
Ｎウェル１３それぞれのシリコン酸化膜１４上に、リン
をドープした膜厚１００〜５００ｎｍ程度の多結晶シリ
コン膜１５および膜厚１００〜１５０ｎｍ程度のキャッ
プ酸化膜３７をパターン形成する。
【００４８】さらに、Ｎウェル１３領域をフォトレジス
ト（図示せず）で被覆した状態で多結晶シリコン膜１
５、２２およびサイドウォール酸化膜２８をマスクとし
て、砒素をドーズ量１０14〜１０16(ions/cm2)でイオン
注入する。しかる後、Ｐウェル１２領域をフォトレジス
ト（図示せず）で被覆した状態で多結晶シリコン膜１
５、２２およびサイドウォール酸化膜２８をマスクとし
て、ボロンをドーズ量１０14〜１０16(ions/cm2)でイオ
ン注入する。そして、８５０〜１０００℃の熱処理を施
して、多結晶シリコン膜１５の両側のＰウェル１２およ
びＮウェル１３の表面近傍に不純物拡散層１６ａ、１６
ｂ、１８ａ、１８ｂを形成する。
ト（図示せず）で被覆した状態で多結晶シリコン膜１
５、２２およびサイドウォール酸化膜２８をマスクとし
て、砒素をドーズ量１０14〜１０16(ions/cm2)でイオン
注入する。しかる後、Ｐウェル１２領域をフォトレジス
ト（図示せず）で被覆した状態で多結晶シリコン膜１
５、２２およびサイドウォール酸化膜２８をマスクとし
て、ボロンをドーズ量１０14〜１０16(ions/cm2)でイオ
ン注入する。そして、８５０〜１０００℃の熱処理を施
して、多結晶シリコン膜１５の両側のＰウェル１２およ
びＮウェル１３の表面近傍に不純物拡散層１６ａ、１６
ｂ、１８ａ、１８ｂを形成する。
【００４９】しかる後、全面に膜厚１００〜５００ｎｍ
程度のシリコン酸化膜を減圧ＣＶＤ法により形成してか
ら、Ｐウェル１２およびＮウェル１３表面が露出するま
で全面に異方性ドライエッチングでエッチバックを施
す。この結果、多結晶シリコン膜１５およびキャップ酸
化膜３７の側面には、サイドウォール酸化膜３８が形成
される。なお、この後、さらに高濃度にイオン注入を行
ってＬＤＤ構造の不純物拡散層を形成するようにしても
よい。
程度のシリコン酸化膜を減圧ＣＶＤ法により形成してか
ら、Ｐウェル１２およびＮウェル１３表面が露出するま
で全面に異方性ドライエッチングでエッチバックを施
す。この結果、多結晶シリコン膜１５およびキャップ酸
化膜３７の側面には、サイドウォール酸化膜３８が形成
される。なお、この後、さらに高濃度にイオン注入を行
ってＬＤＤ構造の不純物拡散層を形成するようにしても
よい。
【００５０】次に、図５（ａ）に示すように、総ての領
域においてキャップ酸化膜２７の中央部分を除去すると
ともに、上部に多結晶シリコン膜１５などの導電膜が形
成されていない領域のキャップ酸化膜３７の中央部分を
エッチング除去する。これにより、多結晶シリコン膜１
５、２２が露出する。なお、キャップ酸化膜２７、３７
は同時にエッチング除去する必要はなく、これらキャッ
プ酸化膜２７、３７のうち、膜厚の厚い方を途中まで選
択的にエッチング除去した後、両者を全面エッチング除
去してもよい。
域においてキャップ酸化膜２７の中央部分を除去すると
ともに、上部に多結晶シリコン膜１５などの導電膜が形
成されていない領域のキャップ酸化膜３７の中央部分を
エッチング除去する。これにより、多結晶シリコン膜１
５、２２が露出する。なお、キャップ酸化膜２７、３７
は同時にエッチング除去する必要はなく、これらキャッ
プ酸化膜２７、３７のうち、膜厚の厚い方を途中まで選
択的にエッチング除去した後、両者を全面エッチング除
去してもよい。
【００５１】本実施形態では、このようにフィールドシ
ールド素子分離構造にキャップ酸化膜３７を形成し部分
的にこれを除去するようにしているので、フィールドシ
ールド素子分離構造の上にもＭＯＳトランジスタのゲー
ト電極などの導電膜を形成することができ、上述の第１
実施形態に比べてデバイス設計上の自由度が飛躍的に増
大する。
ールド素子分離構造にキャップ酸化膜３７を形成し部分
的にこれを除去するようにしているので、フィールドシ
ールド素子分離構造の上にもＭＯＳトランジスタのゲー
ト電極などの導電膜を形成することができ、上述の第１
実施形態に比べてデバイス設計上の自由度が飛躍的に増
大する。
【００５２】次に、図５（ｂ）に示すように、全面に膜
厚１００〜２００ｎｍ程度のチタン膜５０をスパッタリ
ング法により形成する。
厚１００〜２００ｎｍ程度のチタン膜５０をスパッタリ
ング法により形成する。
【００５３】次に、図５（ｃ）に示すように、全面にシ
リコンをイオン注入してシリコンとチタンとの界面混合
層（図示せず）を形成してから、４５０〜６００℃の熱
処理を施してシリコンとチタンとを反応させ、多結晶シ
リコン膜１５、２２の表面およびＰウェル１２およびＮ
ウェル１３の表面に、チタンシリサイド層５３、５４、
５５、５１ａ、５１ｂ、５２ａ、５２ｂを同時に形成す
る。しかる後、シリコンと反応しなかったチタン膜５０
をエッチングにより除去する。
リコンをイオン注入してシリコンとチタンとの界面混合
層（図示せず）を形成してから、４５０〜６００℃の熱
処理を施してシリコンとチタンとを反応させ、多結晶シ
リコン膜１５、２２の表面およびＰウェル１２およびＮ
ウェル１３の表面に、チタンシリサイド層５３、５４、
５５、５１ａ、５１ｂ、５２ａ、５２ｂを同時に形成す
る。しかる後、シリコンと反応しなかったチタン膜５０
をエッチングにより除去する。
【００５４】これにより、Ｐウェル１２およびＮウェル
１３には、チタンシリサイド層５４、５５、５１ａ、５
１ｂ、５２ａ、５２ｂが自己整合的に形成されたサリサ
イド構造のＮ型ＭＯＳトランジスタ１ａおよびＰ型ＭＯ
Ｓトランジスタ２ａがそれぞれ形成される。
１３には、チタンシリサイド層５４、５５、５１ａ、５
１ｂ、５２ａ、５２ｂが自己整合的に形成されたサリサ
イド構造のＮ型ＭＯＳトランジスタ１ａおよびＰ型ＭＯ
Ｓトランジスタ２ａがそれぞれ形成される。
【００５５】つまり、Ｎ型ＭＯＳトランジスタ１ａのゲ
ート電極の上部には、多結晶シリコン膜１５と自己整合
的にチタンシリサイド層５４が形成され、ソース・ドレ
イン１９ａ、１９ｂの表面部には、Ｎ型不純物拡散層１
６ａ、１６ｂと自己整合的にチタンシリサイド層５１
ａ、５１ｂが形成される。また、Ｐ型ＭＯＳトランジス
タ２ａのゲート電極の上部には、多結晶シリコン膜１５
と自己整合的にチタンシリサイド層５５が形成され、ソ
ース・ドレイン２０ａ、２０ｂの表面部には、Ｐ型不純
物拡散層１８ａ、１８ｂと自己整合的にチタンシリサイ
ド層５２ａ、５２ｂが形成される。
ート電極の上部には、多結晶シリコン膜１５と自己整合
的にチタンシリサイド層５４が形成され、ソース・ドレ
イン１９ａ、１９ｂの表面部には、Ｎ型不純物拡散層１
６ａ、１６ｂと自己整合的にチタンシリサイド層５１
ａ、５１ｂが形成される。また、Ｐ型ＭＯＳトランジス
タ２ａのゲート電極の上部には、多結晶シリコン膜１５
と自己整合的にチタンシリサイド層５５が形成され、ソ
ース・ドレイン２０ａ、２０ｂの表面部には、Ｐ型不純
物拡散層１８ａ、１８ｂと自己整合的にチタンシリサイ
ド層５２ａ、５２ｂが形成される。
【００５６】さらに、フィールドシールド素子分離構造
３ａのシールドゲート電極の上部には、多結晶シリコン
膜２２と自己整合的にチタンシリサイド層５３が形成さ
れる。
３ａのシールドゲート電極の上部には、多結晶シリコン
膜２２と自己整合的にチタンシリサイド層５３が形成さ
れる。
【００５７】このように、本実施形態でも、上述の第１
実施形態と同様に、ＭＯＳトランジスタ１ａ、２ａのサ
リサイド構造と同時にフィールドシールド素子分離構造
３ａのポリサイド構造を形成することができるので、少
ない工程により、高速で安定な動作を行い且つ素子分離
特性に優れた半導体装置を得ることができる。
実施形態と同様に、ＭＯＳトランジスタ１ａ、２ａのサ
リサイド構造と同時にフィールドシールド素子分離構造
３ａのポリサイド構造を形成することができるので、少
ない工程により、高速で安定な動作を行い且つ素子分離
特性に優れた半導体装置を得ることができる。
【００５８】しかる後、ＭＯＳトランジスタ１ａ、２ａ
およびフィールドシールド素子分離構造３ａをＢＰＳＧ
膜からなる層間絶縁膜（図示せず）で被覆してから、チ
タンシリサイド層５１ａ、５１ｂ、５２ａ、５２ｂに達
するコンタクト孔を層間絶縁膜に開孔する。そして、コ
ンタクト孔部分にチタンシリサイド層５１ａ、５１ｂ、
５２ａ、５２ｂとそれぞれ電気的に接続された、Ａｌ−
Ｓｉ合金膜またはＡｌ−Ｓｉ合金膜とその他の金属膜と
の複合膜からなる膜厚４００〜１０００ｎｍ程度の配線
（図示せず）をパターン形成した後、層間絶縁膜上にシ
リコン窒化膜からなる表面保護膜（図示せず）をプラズ
マＣＶＤ法で形成する。これにより、本実施形態の半導
体装置の製造が完了する。
およびフィールドシールド素子分離構造３ａをＢＰＳＧ
膜からなる層間絶縁膜（図示せず）で被覆してから、チ
タンシリサイド層５１ａ、５１ｂ、５２ａ、５２ｂに達
するコンタクト孔を層間絶縁膜に開孔する。そして、コ
ンタクト孔部分にチタンシリサイド層５１ａ、５１ｂ、
５２ａ、５２ｂとそれぞれ電気的に接続された、Ａｌ−
Ｓｉ合金膜またはＡｌ−Ｓｉ合金膜とその他の金属膜と
の複合膜からなる膜厚４００〜１０００ｎｍ程度の配線
（図示せず）をパターン形成した後、層間絶縁膜上にシ
リコン窒化膜からなる表面保護膜（図示せず）をプラズ
マＣＶＤ法で形成する。これにより、本実施形態の半導
体装置の製造が完了する。
【００５９】なお、上記実施形態では、チタンとシリコ
ンとを反応させてチタンシリサイド層を形成するように
したが、シリコンとを反応させる金属はチタン（Ｔｉ）
に限らず、Ｃｏ（コバルト）、Ｐｔ（白金）、Ｐｄ
（鉛）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、Ｎｂ
（ニオブ）或いはＷ（タングステン）などの高融点金属
またはこれらを含んだ合金であってもよい。また、本発
明は、ＤＲＡＭやＥＥＰＲＯＭなど、フィールドシール
ド素子分離構造を有するどのような半導体装置にも適用
可能である。
ンとを反応させてチタンシリサイド層を形成するように
したが、シリコンとを反応させる金属はチタン（Ｔｉ）
に限らず、Ｃｏ（コバルト）、Ｐｔ（白金）、Ｐｄ
（鉛）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、Ｎｂ
（ニオブ）或いはＷ（タングステン）などの高融点金属
またはこれらを含んだ合金であってもよい。また、本発
明は、ＤＲＡＭやＥＥＰＲＯＭなど、フィールドシール
ド素子分離構造を有するどのような半導体装置にも適用
可能である。
【００６０】
【発明の効果】以上説明したように、本発明の半導体装
置によると、ＭＩＳトランジスタのゲート電極がポリサ
イド構造をしているために特性が安定しており且つ低抵
抗であるので、従来のように寄生抵抗に律速されること
なく、ＭＩＳトランジスタを高い信頼性で且つ高速に動
作させることができる。また、フィールドシールド素子
分離構造のシールドゲート電極がポリサイド構造をして
いるために特性が安定しており且つ低抵抗であるので、
シールドゲート電極の電位が場所によってばらつくこと
がなく、シールドゲート電極直下での寄生ＭＯＳトラン
ジスタの導通を完全に阻止することができる。従って、
ＭＩＳトランジスタ間でのリーク電流が発生せず、高い
信頼性の半導体装置を得ることが可能になる。
置によると、ＭＩＳトランジスタのゲート電極がポリサ
イド構造をしているために特性が安定しており且つ低抵
抗であるので、従来のように寄生抵抗に律速されること
なく、ＭＩＳトランジスタを高い信頼性で且つ高速に動
作させることができる。また、フィールドシールド素子
分離構造のシールドゲート電極がポリサイド構造をして
いるために特性が安定しており且つ低抵抗であるので、
シールドゲート電極の電位が場所によってばらつくこと
がなく、シールドゲート電極直下での寄生ＭＯＳトラン
ジスタの導通を完全に阻止することができる。従って、
ＭＩＳトランジスタ間でのリーク電流が発生せず、高い
信頼性の半導体装置を得ることが可能になる。
【００６１】また、ＭＩＳトランジスタは、不純物拡散
層の表面にシリサイド層が形成されたソースおよびドレ
インを有しているので、ソースおよびドレインの寄生抵
抗の減少および低抵抗化を図ることができ、ＭＩＳトラ
ンジスタを一層高い信頼性で且つ高速に動作させること
が可能である。
層の表面にシリサイド層が形成されたソースおよびドレ
インを有しているので、ソースおよびドレインの寄生抵
抗の減少および低抵抗化を図ることができ、ＭＩＳトラ
ンジスタを一層高い信頼性で且つ高速に動作させること
が可能である。
【００６２】また、本発明の半導体装置の製造方法によ
ると、ＭＩＳトランジスタのゲート電極およびフィール
ドシールド素子分離構造のシールドゲート電極を同時に
ポリサイド構造とすること、または、ＭＩＳトランジス
タをサリサイド構造とすると同時にフィールドシールド
素子分離構造のシールドゲート電極をポリサイド構造と
することができるので、少ない工程により、高速で安定
な動作を行い且つ素子分離特性に優れた半導体装置を得
ることが可能となる。
ると、ＭＩＳトランジスタのゲート電極およびフィール
ドシールド素子分離構造のシールドゲート電極を同時に
ポリサイド構造とすること、または、ＭＩＳトランジス
タをサリサイド構造とすると同時にフィールドシールド
素子分離構造のシールドゲート電極をポリサイド構造と
することができるので、少ない工程により、高速で安定
な動作を行い且つ素子分離特性に優れた半導体装置を得
ることが可能となる。
【００６３】また、フィールドシールド素子分離構造に
キャップ酸化膜（第２の絶縁膜）を形成し部分的にこれ
を除去するようにした場合には、フィールドシールド素
子分離構造の上にもＭＯＳトランジスタのゲート電極な
どの導電膜を形成することができ、デバイス設計上の自
由度を飛躍的に増大させることが可能となる。
キャップ酸化膜（第２の絶縁膜）を形成し部分的にこれ
を除去するようにした場合には、フィールドシールド素
子分離構造の上にもＭＯＳトランジスタのゲート電極な
どの導電膜を形成することができ、デバイス設計上の自
由度を飛躍的に増大させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体装置の部分的な
断面図である。
断面図である。
【図２】図１の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図３】図１の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図４】本発明の第２実施形態の半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図５】本発明の第２実施形態の半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図６】フィールドシールド素子分離構造を有する従来
の半導体装置の部分的な断面図である。
の半導体装置の部分的な断面図である。
１、１ａ Ｎ型ＭＯＳトランジスタ ２、２ａ Ｐ型ＭＯＳトランジスタ ３、３ａ フィールドシールド素子分離構造 １１ シリコン基板 １２ Ｐウェル １３ Ｎウェル １４ ゲート酸化膜 １５ 多結晶シリコン膜 １７ サイドウォール酸化膜 １９ａ、１９ｂ ソース・ドレイン １６ａ、１６ｂ Ｎ型不純物拡散層 １８ａ、１８ｂ Ｐ型不純物拡散層 ２０ａ、２０ｂ ソース・ドレイン ２１ シールドゲート酸化膜 ２２ 多結晶シリコン膜 ５１ａ、５１ｂ、５２ａ、５２ｂ、５３、５４、５５
チタンシリサイド層
チタンシリサイド層
Claims (8)
- 【請求項１】 ＭＩＳトランジスタがフィールドシール
ド素子分離構造により電気的に分離された半導体装置に
おいて、 前記ＭＩＳトランジスタのゲート電極および前記フィー
ルドシールド素子分離構造のシールドゲート電極が、多
結晶シリコン膜とシリサイド層との積層構造を有してい
ることを特徴とする半導体装置。 - 【請求項２】 前記ＭＩＳトランジスタのソースおよび
ドレインが、シリコン基板表面に形成された不純物拡散
層とシリサイド層とからなることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】 前記シリサイド層は、Ｃｏ、Ｐｔ、Ｐ
ｄ、Ｎｉ、Ｔｉ、Ｍｏ、ＮｂおよびＷからなる群より選
択された少なくともいずれか１つの金属とシリコンとの
合金層であることを特徴とする請求項１または２に記載
の半導体装置。 - 【請求項４】 請求項１に記載の半導体装置を製造する
ための半導体装置の製造方法において、 パターン形成された多結晶シリコン膜上に金属膜を形成
して熱処理を施すことにより、前記多結晶シリコン膜の
表面にシリサイド層を形成し、前記ＭＩＳトランジスタ
のゲート電極および前記フィールドシールド素子分離構
造のシールドゲート電極を同時にポリサイド構造とする
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項２に記載の半導体装置を製造する
ための半導体装置の製造方法において、 パターン形成された多結晶シリコン膜上およびシリコン
基板上に金属膜を形成して熱処理を施すことにより、前
記多結晶シリコン膜の表面および前記シリコン基板の表
面にシリサイド層を形成し、前記ＭＩＳトランジスタを
サリサイド構造とすると同時に前記フィールドシールド
素子分離構造のシールドゲート電極をポリサイド構造と
することを特徴とする半導体装置の製造方法。 - 【請求項６】 フィールドシールド素子分離構造を形成
すべき領域のシリコン基板上に、第１の絶縁膜を介し
て、第１の多結晶シリコン膜をパターン形成する工程
と、 ＭＩＳトランジスタを形成すべき領域の前記シリコン基
板上に、第２の絶縁膜を介して、第２の多結晶シリコン
膜をパターン形成する工程と、 前記第１の多結晶シリコン膜および前記第２の多結晶シ
リコン膜をマスクとして不純物を導入し、前記シリコン
基板の表面に不純物拡散層を形成する工程と、 しかる後、全面に第３の絶縁膜を形成し、この第３の絶
縁膜をエッチバックすることにより、前記第１の多結晶
シリコン膜および前記第２の多結晶シリコン膜の側面に
第１のサイドウォール絶縁膜および第２のサイドウォー
ル絶縁膜をそれぞれ形成する工程と、 しかる後、全面に金属膜を形成する工程と、 しかる後、熱処理を施し、前記シリコン基板、前記第１
の多結晶シリコン膜および前記第２の多結晶シリコン膜
と前記金属膜とを反応させて、前記シリコン基板、前記
第１の多結晶シリコン膜および前記第２の多結晶シリコ
ン膜のそれぞれ表面にシリサイド層を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項７】 フィールドシールド素子分離構造を形成
すべき領域のシリコン基板上に、第１の絶縁膜を介し
て、第１の多結晶シリコン膜および第２の絶縁膜をパタ
ーン形成する工程と、 しかる後、全面に第３の絶縁膜を形成し、この第３の絶
縁膜をエッチバックすることにより、前記第１の多結晶
シリコン膜および前記第２の絶縁膜の側面に第１のサイ
ドウォール絶縁膜を形成する工程と、 ＭＩＳトランジスタを形成すべき領域の前記シリコン基
板上に、第４の絶縁膜を介して、第２の多結晶シリコン
膜をパターン形成する工程と、 前記第１のサイドウォール絶縁膜、前記第１の多結晶シ
リコン膜および前記第２の多結晶シリコン膜をマスクと
して不純物を導入し、前記シリコン基板の表面に不純物
拡散層を形成する工程と、 しかる後、全面に第６の絶縁膜を形成し、この第６の絶
縁膜をエッチバックすることにより、前記第２の多結晶
シリコン膜の側面に第２のサイドウォール絶縁膜を形成
する工程と、 前記第２の絶縁膜の所定領域を選択的に除去し、前記第
１の多結晶シリコン膜を部分的に露出させる工程と、 しかる後、全面に金属膜を形成する工程と、 しかる後、熱処理を施し、前記シリコン基板、前記第１
の多結晶シリコン膜および前記第２の多結晶シリコン膜
と前記金属膜とを反応させて、前記シリコン基板、前記
第１の多結晶シリコン膜および前記第２の多結晶シリコ
ン膜のそれぞれ表面にシリサイド層を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項８】 前記金属膜は、Ｃｏ、Ｐｔ、Ｐｄ、Ｎ
ｉ、Ｔｉ、Ｍｏ、ＮｂおよびＷからなる群より選択され
た少なくともいずれか１つを含む膜であることを特徴と
する請求項６または７に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29211395A JPH09116146A (ja) | 1995-10-13 | 1995-10-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29211395A JPH09116146A (ja) | 1995-10-13 | 1995-10-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116146A true JPH09116146A (ja) | 1997-05-02 |
Family
ID=17777722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29211395A Withdrawn JPH09116146A (ja) | 1995-10-13 | 1995-10-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028084A (ja) * | 2008-06-17 | 2010-02-04 | Toshiba Corp | 半導体装置の製造方法 |
-
1995
- 1995-10-13 JP JP29211395A patent/JPH09116146A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028084A (ja) * | 2008-06-17 | 2010-02-04 | Toshiba Corp | 半導体装置の製造方法 |
| US8486828B2 (en) | 2008-06-17 | 2013-07-16 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |