JPH09115963A - 配線テープおよび半導体装置 - Google Patents
配線テープおよび半導体装置Info
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- JPH09115963A JPH09115963A JP7269699A JP26969995A JPH09115963A JP H09115963 A JPH09115963 A JP H09115963A JP 7269699 A JP7269699 A JP 7269699A JP 26969995 A JP26969995 A JP 26969995A JP H09115963 A JPH09115963 A JP H09115963A
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- wiring tape
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/0393—Flexible materials
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/22—Secondary treatment of printed circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】本発明は半導体パッケージに用いる信頼性の高
い低弾性配線テープと該配線テープを用いた半導体装置
の提供。 【解決手段】エラストマ硬化物１ａを基材とし、導体層
４で配線パターンが形成された配線テープに半導体チッ
プと接続するためのウィンド３を有し、実装基板面側に
グリッドアレイ状の接続端子を有し、接続端子以外の部
分にソルダーレジスト５が塗布されたテープ自体が応力
緩和機構を有する。 【効果】テープ基材の弾性率の拘束を受けないので、Ｘ
Ｙ方向の弾性率を低減することができ、応力緩和に貢献
できる。また、本発明の低弾性配線テープを用いた半導
体装置は、配線層で熱応力を緩和できるため接続信頼性
が向上する。更に、単位長さ当りのインダクタンスも低
減できるため高速化を図ることができる。
い低弾性配線テープと該配線テープを用いた半導体装置
の提供。 【解決手段】エラストマ硬化物１ａを基材とし、導体層
４で配線パターンが形成された配線テープに半導体チッ
プと接続するためのウィンド３を有し、実装基板面側に
グリッドアレイ状の接続端子を有し、接続端子以外の部
分にソルダーレジスト５が塗布されたテープ自体が応力
緩和機構を有する。 【効果】テープ基材の弾性率の拘束を受けないので、Ｘ
Ｙ方向の弾性率を低減することができ、応力緩和に貢献
できる。また、本発明の低弾性配線テープを用いた半導
体装置は、配線層で熱応力を緩和できるため接続信頼性
が向上する。更に、単位長さ当りのインダクタンスも低
減できるため高速化を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、高密度実装やマル
チチップモジュール，ベアチップ実装等に用いられる配
線テープとそれを用いた半導体装置に関するものであ
る。
チチップモジュール，ベアチップ実装等に用いられる配
線テープとそれを用いた半導体装置に関するものであ
る。
【０００２】
【従来の技術】近年、電子デバイスの小型化，高性能化
に伴いその中に用いられる半導体装置も高集積度，高密
度化，処理速度の高速化が要求されてきている。これに
対し、実装密度を上げるためにピン挿入型から表面実装
型へ、また多ピン化対応のためにＤＩＰ（dual inline
package）からＱＦＰ（quad flat package）やＰＧＡ
（pin grid array）などのパッケージが開発された。し
かし、ＱＦＰはパッケージの周辺部のみに実装基板との
接続リードが集中しリード自体が細く変形し易いため、
多ピン化に対し実装が困難になりつつある。また、ＰＧ
Ａは実装基板と接続するための端子が細長く、非常に密
集しているため高速化が難しく、またピン挿入型である
から表面実装できず、高密度実装において不利である。
米国特許第5148265 号にはこれらの課題を解決し高速化
対応の半導体装置を実現するため半導体チップを金ワイ
ヤボンディングにより電気的に接続したキャリア基板の
実装面全体に、ボール状の接続端子を有するＢＧＡ（ba
ll grid array ）パッケージが開示されている。このＢ
ＧＡ構造を有するパッケージは、実装基板と接続するた
めの端子がボール状はんだであることから、ＱＦＰのよ
うなリードの変形がなく、実装面全体に端子が分散して
いることから端子間のピッチも大きくとれ、表面実装が
容易である。また、ＰＧＡに比べ接続端子の長さが短い
ために、インダクタンス成分が小さく信号速度が速くな
り高速対応可能となる。
に伴いその中に用いられる半導体装置も高集積度，高密
度化，処理速度の高速化が要求されてきている。これに
対し、実装密度を上げるためにピン挿入型から表面実装
型へ、また多ピン化対応のためにＤＩＰ（dual inline
package）からＱＦＰ（quad flat package）やＰＧＡ
（pin grid array）などのパッケージが開発された。し
かし、ＱＦＰはパッケージの周辺部のみに実装基板との
接続リードが集中しリード自体が細く変形し易いため、
多ピン化に対し実装が困難になりつつある。また、ＰＧ
Ａは実装基板と接続するための端子が細長く、非常に密
集しているため高速化が難しく、またピン挿入型である
から表面実装できず、高密度実装において不利である。
米国特許第5148265 号にはこれらの課題を解決し高速化
対応の半導体装置を実現するため半導体チップを金ワイ
ヤボンディングにより電気的に接続したキャリア基板の
実装面全体に、ボール状の接続端子を有するＢＧＡ（ba
ll grid array ）パッケージが開示されている。このＢ
ＧＡ構造を有するパッケージは、実装基板と接続するた
めの端子がボール状はんだであることから、ＱＦＰのよ
うなリードの変形がなく、実装面全体に端子が分散して
いることから端子間のピッチも大きくとれ、表面実装が
容易である。また、ＰＧＡに比べ接続端子の長さが短い
ために、インダクタンス成分が小さく信号速度が速くな
り高速対応可能となる。
【０００３】
【発明が解決しようとする課題】上記のＢＧＡパッケー
ジは実装の際に実装基板と半導体チップ間の熱膨張差に
より生ずる熱応力を緩和するために、半導体チップと実
装基板との間にインターポーザと呼ばれる弾性体を用い
ている。具体的にはポリイミドなどの支持体上に形成さ
れた配線層上にシリコーン樹脂等の低弾性のエラストマ
を形成し、さらに半導体チップを搭載した構造をとる。
従って、インターポーザを低弾性化してもポリイミドな
どの支持体の弾性率の拘束を受けるため、インターポー
ザの効果が半減してしまう問題がある。また、製造上、
必ずエラストマを形成する工程が必要となり、工程数も
増え量産化，歩留まりの向上が困難であり廉価な半導体
装置を提供することが困難な問題もある。
ジは実装の際に実装基板と半導体チップ間の熱膨張差に
より生ずる熱応力を緩和するために、半導体チップと実
装基板との間にインターポーザと呼ばれる弾性体を用い
ている。具体的にはポリイミドなどの支持体上に形成さ
れた配線層上にシリコーン樹脂等の低弾性のエラストマ
を形成し、さらに半導体チップを搭載した構造をとる。
従って、インターポーザを低弾性化してもポリイミドな
どの支持体の弾性率の拘束を受けるため、インターポー
ザの効果が半減してしまう問題がある。また、製造上、
必ずエラストマを形成する工程が必要となり、工程数も
増え量産化，歩留まりの向上が困難であり廉価な半導体
装置を提供することが困難な問題もある。
【０００４】本発明は半導体パッケージに用いる廉価で
信頼性の高い低弾性配線テープと該配線テープを用いた
半導体装置を提供することを目的とする。
信頼性の高い低弾性配線テープと該配線テープを用いた
半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】前記従来技術の課題を解
決する本発明の主旨は次のとおりである。
決する本発明の主旨は次のとおりである。
【０００６】(1）配線層と絶縁層とを備えた長尺状テー
プにおいて前記絶縁層が前記テープの支持体であるとと
もに応力吸収のために低弾性エラストマにより構成され
ている低弾性配線テープである。
プにおいて前記絶縁層が前記テープの支持体であるとと
もに応力吸収のために低弾性エラストマにより構成され
ている低弾性配線テープである。
【０００７】（2）半導体チップが接続されその実装基
板側表面にグリッドアレイ状に配置されたボール状端子
を有する配線基板および配線層を備えた半導体装置にお
いて、該配線基板および配線層に前記(1）に記載の低弾
性配線テープを用いた半導体装置である。
板側表面にグリッドアレイ状に配置されたボール状端子
を有する配線基板および配線層を備えた半導体装置にお
いて、該配線基板および配線層に前記(1）に記載の低弾
性配線テープを用いた半導体装置である。
【０００８】上記低弾性配線テープは、半導体チップを
実装基板上に実装するにあたり、電気的接続のための端
子の供給と、実装による半導体チップと実装基板との間
に生ずる熱応力の緩和と云う２つの目的を達成する必要
がある。従って、本発明の特徴は、前記低弾性配線テー
プは、電気信号を伝達する配線部とテープそのものの支
持体であるとともに熱応力を緩和するための弾性部とか
ら構成される長尺状配線テープ、あるいは、前記半導体
装置は、上記低弾性配線テープと半導体チップとから構
成されることにある。
実装基板上に実装するにあたり、電気的接続のための端
子の供給と、実装による半導体チップと実装基板との間
に生ずる熱応力の緩和と云う２つの目的を達成する必要
がある。従って、本発明の特徴は、前記低弾性配線テー
プは、電気信号を伝達する配線部とテープそのものの支
持体であるとともに熱応力を緩和するための弾性部とか
ら構成される長尺状配線テープ、あるいは、前記半導体
装置は、上記低弾性配線テープと半導体チップとから構
成されることにある。
【０００９】上記の低弾性エラストマとしては、弾性率
１０kg／mm2 以下の有機および無機高分子材料が好まし
い。本発明者らが半導体装置の基板実装時における熱応
力の解析を行ったところ、弾性率が１０kg／mm2 以下の
弾性体であれば、線膨張係数に影響されることなく熱応
力の緩和が可能なことが分かった。従って、弾性率が１
０kg／mm2 以下の特性を有する弾性体であれば、本発明
の目的を達成することができる。なお、上記エラストマ
の弾性率が１０kg／mm2 より大きくなると、熱膨張の影
響を受けるようになりエラストマとしての効果が小さく
なる。
１０kg／mm2 以下の有機および無機高分子材料が好まし
い。本発明者らが半導体装置の基板実装時における熱応
力の解析を行ったところ、弾性率が１０kg／mm2 以下の
弾性体であれば、線膨張係数に影響されることなく熱応
力の緩和が可能なことが分かった。従って、弾性率が１
０kg／mm2 以下の特性を有する弾性体であれば、本発明
の目的を達成することができる。なお、上記エラストマ
の弾性率が１０kg／mm2 より大きくなると、熱膨張の影
響を受けるようになりエラストマとしての効果が小さく
なる。
【００１０】本発明に適用できる弾性率が１０kg／mm2
以下の弾性体としてはエラストマ、または、低弾性エン
ジニアリングプラスチックがある。
以下の弾性体としてはエラストマ、または、低弾性エン
ジニアリングプラスチックがある。
【００１１】上記エラストマとしては、フッ素ゴム，シ
リコーンゴム，フッ化シリコーンゴム，アクリルゴム，
水素化ニトリルゴム，エチレンプロピレンゴム，クロロ
スルホン化ポリスチレン，エピクロルヒドリンゴム，ブ
チルゴム，ウレタンゴム等が挙げられる。
リコーンゴム，フッ化シリコーンゴム，アクリルゴム，
水素化ニトリルゴム，エチレンプロピレンゴム，クロロ
スルホン化ポリスチレン，エピクロルヒドリンゴム，ブ
チルゴム，ウレタンゴム等が挙げられる。
【００１２】また、低弾性エンジニアリングプラスチッ
クとしては、ポリカーボネート(ＰＣ)／アクリロニトリ
ルブタジエンスチレン(ＡＢＳ)アロイ，ポリシロキサン
ジメチレンテレフタレート（ＰＣＴ）／ポリエチレンテ
レフタレート（ＰＥＴ）共重合ポリブチレンテレフタレ
ート（ＰＢＴ）／ポリカーボネート（ＰＣ）アロイ，ポ
リテトラフルオロエチレン（ＰＴＦＥ），フロリネイテ
ッドエチレンプロピレン（ＦＥＰ），ポリアリレート，
ポリアミド（ＰＡ）／アクリロニトリルブタジエンスチ
レン（ＡＢＳ）アロイ，変性エポキシ，変性ポリオレフ
ィン等が挙げられる。
クとしては、ポリカーボネート(ＰＣ)／アクリロニトリ
ルブタジエンスチレン(ＡＢＳ)アロイ，ポリシロキサン
ジメチレンテレフタレート（ＰＣＴ）／ポリエチレンテ
レフタレート（ＰＥＴ）共重合ポリブチレンテレフタレ
ート（ＰＢＴ）／ポリカーボネート（ＰＣ）アロイ，ポ
リテトラフルオロエチレン（ＰＴＦＥ），フロリネイテ
ッドエチレンプロピレン（ＦＥＰ），ポリアリレート，
ポリアミド（ＰＡ）／アクリロニトリルブタジエンスチ
レン（ＡＢＳ）アロイ，変性エポキシ，変性ポリオレフ
ィン等が挙げられる。
【００１３】この他にもエポキシ樹脂，不飽和ポリエス
テル樹脂，エポキシイソシアネート樹脂，マレイミド樹
脂，マレイミドエポキシ樹脂，シアン酸エステル樹脂，
シアン酸エステルエポキシ樹脂，シアン酸エステルマレ
イミド樹脂，フェノール樹脂，ジアリルフタレート樹
脂，ウレタン樹脂，シアナミド樹脂，マレイミドシアナ
ミド樹脂等の各種熱硬化性樹脂及びこれらを２種以上組
み合わせた材料でもよいが、本発明の目的を達する性質
としては常温では硬化せず、好ましくは１５０〜３５０
℃の加熱処理により数分から数時間で硬化し、安定した
特性を有する硬化物が良い。前記の熱硬化性樹脂は高温
での熱変形が少なく、また、耐熱性が優れている。
テル樹脂，エポキシイソシアネート樹脂，マレイミド樹
脂，マレイミドエポキシ樹脂，シアン酸エステル樹脂，
シアン酸エステルエポキシ樹脂，シアン酸エステルマレ
イミド樹脂，フェノール樹脂，ジアリルフタレート樹
脂，ウレタン樹脂，シアナミド樹脂，マレイミドシアナ
ミド樹脂等の各種熱硬化性樹脂及びこれらを２種以上組
み合わせた材料でもよいが、本発明の目的を達する性質
としては常温では硬化せず、好ましくは１５０〜３５０
℃の加熱処理により数分から数時間で硬化し、安定した
特性を有する硬化物が良い。前記の熱硬化性樹脂は高温
での熱変形が少なく、また、耐熱性が優れている。
【００１４】また、得られた硬化物は絶縁耐圧１０００
０Ｖ／cm以上を有し、且つ耐熱性においても１５０℃以
上で長時間安定な材料が望ましい。
０Ｖ／cm以上を有し、且つ耐熱性においても１５０℃以
上で長時間安定な材料が望ましい。
【００１５】硬化前の高分子材料は溶剤や無機フィラー
等により粘度調節できるものが好ましく、更には、光照
射により硬化反応する感光性高分子材料が特に好まし
い。
等により粘度調節できるものが好ましく、更には、光照
射により硬化反応する感光性高分子材料が特に好まし
い。
【００１６】本発明の低弾性配線テープの形成方法とし
ては、図１および図２に示す代表的な２つの方法で実現
することができる。
ては、図１および図２に示す代表的な２つの方法で実現
することができる。
【００１７】図１のラミネート法は、ａ）エラストマ硬
化物１ａ上に接着層２を形成する工程と、ｂ）これにウ
ィンド３を形成する工程と、ｃ）さらに接着層上に配線
を形成するための導体層４を張り合わせる工程と、ｄ）
張り合わせた導体層４をエッチングして配線を形成する
工程と、ｅ）基板と接続する端子以外の部分にソルダー
レジスト５を形成する工程とからなる。以上の工程によ
り低い弾性の配線テープを製造することができる。
化物１ａ上に接着層２を形成する工程と、ｂ）これにウ
ィンド３を形成する工程と、ｃ）さらに接着層上に配線
を形成するための導体層４を張り合わせる工程と、ｄ）
張り合わせた導体層４をエッチングして配線を形成する
工程と、ｅ）基板と接続する端子以外の部分にソルダー
レジスト５を形成する工程とからなる。以上の工程によ
り低い弾性の配線テープを製造することができる。
【００１８】図２の硬化物形成法は、ａ）導体層４上に
未硬化のエラストマ１ｂを形成硬化する工程と、ｂ）導
体層４をエッチングして配線を形成する工程と、ｃ）レ
ーザー等により半導体チップと接続するためのウィンド
３を形成する工程と、ｄ）基板と接続する端子以外の部
分にソルダーレジスト５を形成する工程とからなる。以
上の工程により低い弾性の配線テープを製造することが
できる。
未硬化のエラストマ１ｂを形成硬化する工程と、ｂ）導
体層４をエッチングして配線を形成する工程と、ｃ）レ
ーザー等により半導体チップと接続するためのウィンド
３を形成する工程と、ｄ）基板と接続する端子以外の部
分にソルダーレジスト５を形成する工程とからなる。以
上の工程により低い弾性の配線テープを製造することが
できる。
【００１９】上記低弾性配線テープを用いた半導体装置
を製造するにあたり、半導体チップと低弾性配線テープ
との接続は、Ａｕ／Ｓｎ接合，Ｓｎ／Ｐｂ接合等があ
り、予め両者が接続される電極部分に金を蒸着し、無電
解錫めっきにより錫はんだを形成しておき、両者を数秒
間（２〜３秒間）圧着，加熱（２４０℃〜２５０℃）す
ることにより錫はんだを溶融させて接続する。この外
に、配線層のチップとの接続端子部分に金をめっきして
おき超音波振動で圧着することもできる。
を製造するにあたり、半導体チップと低弾性配線テープ
との接続は、Ａｕ／Ｓｎ接合，Ｓｎ／Ｐｂ接合等があ
り、予め両者が接続される電極部分に金を蒸着し、無電
解錫めっきにより錫はんだを形成しておき、両者を数秒
間（２〜３秒間）圧着，加熱（２４０℃〜２５０℃）す
ることにより錫はんだを溶融させて接続する。この外
に、配線層のチップとの接続端子部分に金をめっきして
おき超音波振動で圧着することもできる。
【００２０】上記半導体装置には放熱のためのヒートス
プレッダーを設けた半導体装置でもよい。上記ヒートス
プレッダーは熱伝導性の良い材料、たとえば銅などの高
熱伝導性の金属で形成され、より表面積を稼ぐためにチ
ップ搭載以外の部分に放熱フィンを設けた構造のもので
もよい。
プレッダーを設けた半導体装置でもよい。上記ヒートス
プレッダーは熱伝導性の良い材料、たとえば銅などの高
熱伝導性の金属で形成され、より表面積を稼ぐためにチ
ップ搭載以外の部分に放熱フィンを設けた構造のもので
もよい。
【００２１】基板と接続するためのグリットアレイ状の
端子は加熱により溶融し電気的に接続する導電体で、具
体的には錫，亜鉛，鉛、を含むの半田合金，銀，銅又は
金あるいはそれらを金で被覆しボール状に形成したもの
であれば、加熱溶融あるいは加熱せずに接触，振動させ
ることで半導体装置を電気的接続することができる。上
記以外にモリブデン，ニッケル，Ｃｕ，白金，チタンな
どの１つあるいはこれらを２つ以上組み合わせた合金も
しくは２つ以上の多重膜とした構造のボール状端子でも
よい。
端子は加熱により溶融し電気的に接続する導電体で、具
体的には錫，亜鉛，鉛、を含むの半田合金，銀，銅又は
金あるいはそれらを金で被覆しボール状に形成したもの
であれば、加熱溶融あるいは加熱せずに接触，振動させ
ることで半導体装置を電気的接続することができる。上
記以外にモリブデン，ニッケル，Ｃｕ，白金，チタンな
どの１つあるいはこれらを２つ以上組み合わせた合金も
しくは２つ以上の多重膜とした構造のボール状端子でも
よい。
【００２２】本発明に記載の半導体チップとは半導体基
板上に回路が形成されたリニアＩＣ，ＬＳＩ，ロジッ
ク，メモリー，ゲートアレイ等がある。
板上に回路が形成されたリニアＩＣ，ＬＳＩ，ロジッ
ク，メモリー，ゲートアレイ等がある。
【００２３】以上の特徴を有する本発明の配線テープお
よび該配線テープを備えた半導体装置を用いることによ
り、半導体チップと実装基板との間に生ずる熱応力が軽
減され、実装後の接続信頼性が向上する。
よび該配線テープを備えた半導体装置を用いることによ
り、半導体チップと実装基板との間に生ずる熱応力が軽
減され、実装後の接続信頼性が向上する。
【００２４】また、配線基板自体が応力を吸収する構造
であるために、配線層とチップとの間に緩衝層を設ける
必要がなくなり、製造プロセスが簡略になり、製造歩留
まりが向上する。
であるために、配線層とチップとの間に緩衝層を設ける
必要がなくなり、製造プロセスが簡略になり、製造歩留
まりが向上する。
【００２５】半導体装置の実装面全体に実装基板と接続
するためのボール状端子を配置することができ、また、
金ワイヤボンディングも不要となる。その結果、従来の
半導体装置と比較し、さらに多ピン化することが可能と
なり半導体装置の高密度，高集積化に適する。
するためのボール状端子を配置することができ、また、
金ワイヤボンディングも不要となる。その結果、従来の
半導体装置と比較し、さらに多ピン化することが可能と
なり半導体装置の高密度，高集積化に適する。
【００２６】さらに配線距離が短縮できるため、配線イ
ンダクタンス成分が減少することにより信号伝達速度の
高速化が可能になり、より処理速度の速い半導体装置を
提供できる。
ンダクタンス成分が減少することにより信号伝達速度の
高速化が可能になり、より処理速度の速い半導体装置を
提供できる。
【００２７】
【発明の実施の形態】本発明を実施例に基づき詳細に説
明する。
明する。
【００２８】（実施例１）図３は本発明の一実施例の配
線テープの模式断面図である。以下の工程で本発明の配
線テープを製造した。
線テープの模式断面図である。以下の工程で本発明の配
線テープを製造した。
【００２９】幅３８mm，厚さ１５０μｍの長尺状のミラ
ブル型シリコーンエラストマシート（ＴＳＥ２１２２：
東芝シリコーン製品）にパンチング加工を施し、チップ
との接続のためのウィンドを形成した。次いで、上記エ
ラストマシート上に液状付加型シリコーン接着剤（ＫＥ
１８２０：信越化学製品）を塗布し、厚さ１８μｍの圧
延銅箔を１５０℃のローラーで加熱圧着した。次いで、
上記圧延銅箔上に感光性レジスト（P−RS300S：東京応
化製品)を塗布後、９０℃で３０分ベークし、次いでパ
ターンを露光現像しエッチングマスクを形成した。次い
で、４０℃の塩化鉄中で銅をエッチングし、レジストを
剥離させ銅配線を形成した。次いで、ソルダーレジスト
として液状シリコーンエラストマ(TSE3221：東芝シリコ
ーン製品）をスクリーン印刷により塗布し、１５０℃，
３０分で硬化させた。最後に露出した銅表面に電気めっ
き法により金をめっきして、配線テープを形成した。
ブル型シリコーンエラストマシート（ＴＳＥ２１２２：
東芝シリコーン製品）にパンチング加工を施し、チップ
との接続のためのウィンドを形成した。次いで、上記エ
ラストマシート上に液状付加型シリコーン接着剤（ＫＥ
１８２０：信越化学製品）を塗布し、厚さ１８μｍの圧
延銅箔を１５０℃のローラーで加熱圧着した。次いで、
上記圧延銅箔上に感光性レジスト（P−RS300S：東京応
化製品)を塗布後、９０℃で３０分ベークし、次いでパ
ターンを露光現像しエッチングマスクを形成した。次い
で、４０℃の塩化鉄中で銅をエッチングし、レジストを
剥離させ銅配線を形成した。次いで、ソルダーレジスト
として液状シリコーンエラストマ(TSE3221：東芝シリコ
ーン製品）をスクリーン印刷により塗布し、１５０℃，
３０分で硬化させた。最後に露出した銅表面に電気めっ
き法により金をめっきして、配線テープを形成した。
【００３０】上記の配線テープを用いて面方向と厚さ方
向の弾性率の評価を行った。結果を表１に示す。
向の弾性率の評価を行った。結果を表１に示す。
【００３１】（実施例２）図４は本発明の一実施例の配
線テープの模式断面図である。以下の工程で本発明の配
線テープを製造した。
線テープの模式断面図である。以下の工程で本発明の配
線テープを製造した。
【００３２】厚さ１８μｍの圧延銅箔上に液状付加型シ
リコーンエラストマ（TSE322：東芝シリコーン製品）を
１５０μｍ厚で塗布し１５０℃，３０分加熱硬化させ
た。次いで、上記圧延銅箔上に感光性レジスト（P−RS3
00S ：東京応化製品）を塗布後、９０℃，３０分ベーク
し、パターンを露光現像しエッチングマスクを形成し
た。次いで、４０℃の塩化鉄中で銅をエッチングし、レ
ジストを剥離させ銅配線を形成した。次いで、エキシマ
レーザにより、チップとの接続のための窓を形成した。
次いで、ソルダーレジストとして液状シリコーンエラス
トマ（TSE3221 ：東芝シリコーン製）をスクリーン印刷
により塗布し、１５０℃／３０分で硬化させた。最後に
露出した銅表面に電気めっき法により金をめっきして、
配線テープを形成した。
リコーンエラストマ（TSE322：東芝シリコーン製品）を
１５０μｍ厚で塗布し１５０℃，３０分加熱硬化させ
た。次いで、上記圧延銅箔上に感光性レジスト（P−RS3
00S ：東京応化製品）を塗布後、９０℃，３０分ベーク
し、パターンを露光現像しエッチングマスクを形成し
た。次いで、４０℃の塩化鉄中で銅をエッチングし、レ
ジストを剥離させ銅配線を形成した。次いで、エキシマ
レーザにより、チップとの接続のための窓を形成した。
次いで、ソルダーレジストとして液状シリコーンエラス
トマ（TSE3221 ：東芝シリコーン製）をスクリーン印刷
により塗布し、１５０℃／３０分で硬化させた。最後に
露出した銅表面に電気めっき法により金をめっきして、
配線テープを形成した。
【００３３】上記の配線テープを用いて面方向と厚さ方
向の弾性率の評価を行った。結果を表１に示す。
向の弾性率の評価を行った。結果を表１に示す。
【００３４】（実施例３）図５は本発明の一実施例の低
弾性配線テープの模式断面図である。以下の工程で本発
明の低弾性配線テープを製造した。
弾性配線テープの模式断面図である。以下の工程で本発
明の低弾性配線テープを製造した。
【００３５】幅３８mm，厚さ１５０μｍの長尺状のミラ
ブル型シリコーンエラストマシート（TSE2122：東芝シ
リコーン製品）両面に液状付加型シリコーン接着剤（KE
1820：信越化学製品）を塗布し、厚さ１８μｍの圧延銅
箔を１５０℃のローラーで両側に加熱圧着した。次い
で、上記圧延銅箔上に感光性レジスト（P−RS300S ：東
京応化製品）を塗布後、９０℃で３０分ベークし、上下
の電気的接続を図るためのスルーホールを形成するため
にパターンを露光現像しエッチングマスクを形成した。
次いで、４０℃の塩化鉄中で銅をエッチングし、レジス
トを剥離させスルーホール形成のためのパターンを形成
した。次いで、エキシマレーザによりスルーホールを形
成した。このスルーホールを無電解銅めっきによりビア
スタッドを形成し、上下方向の電気的接続を行った。次
いで、両面の銅箔上に感光性レジスト（P−RS300S ：東
京応化製品）を塗布後、９０℃，３０分ベークし、パタ
ーンを露光現像しエッチングマスクを形成した。次い
で、４０℃の塩化鉄中で銅をエッチングし、レジストを
剥離させ低弾性テープの実装面側にグランド層、半導体
チップ側に配線層を形成した。グランド層側にソルダー
レジストとして液状シリコーンエラストマ（TSE3221 ：
東芝シリコーン製品）をスクリーン印刷により塗布し、
１５０℃，３０分で硬化させた。最後に露出した銅表面
に電気めっき法により金をめっきして、２層の配線テー
プを形成した。
ブル型シリコーンエラストマシート（TSE2122：東芝シ
リコーン製品）両面に液状付加型シリコーン接着剤（KE
1820：信越化学製品）を塗布し、厚さ１８μｍの圧延銅
箔を１５０℃のローラーで両側に加熱圧着した。次い
で、上記圧延銅箔上に感光性レジスト（P−RS300S ：東
京応化製品）を塗布後、９０℃で３０分ベークし、上下
の電気的接続を図るためのスルーホールを形成するため
にパターンを露光現像しエッチングマスクを形成した。
次いで、４０℃の塩化鉄中で銅をエッチングし、レジス
トを剥離させスルーホール形成のためのパターンを形成
した。次いで、エキシマレーザによりスルーホールを形
成した。このスルーホールを無電解銅めっきによりビア
スタッドを形成し、上下方向の電気的接続を行った。次
いで、両面の銅箔上に感光性レジスト（P−RS300S ：東
京応化製品）を塗布後、９０℃，３０分ベークし、パタ
ーンを露光現像しエッチングマスクを形成した。次い
で、４０℃の塩化鉄中で銅をエッチングし、レジストを
剥離させ低弾性テープの実装面側にグランド層、半導体
チップ側に配線層を形成した。グランド層側にソルダー
レジストとして液状シリコーンエラストマ（TSE3221 ：
東芝シリコーン製品）をスクリーン印刷により塗布し、
１５０℃，３０分で硬化させた。最後に露出した銅表面
に電気めっき法により金をめっきして、２層の配線テー
プを形成した。
【００３６】上記の配線テープを用いて面方向と厚さ方
向の弾性率の評価を行った。結果を表１に示す。
向の弾性率の評価を行った。結果を表１に示す。
【００３７】（実施例４）図４は本発明の配線テープを
用いて製造した本発明の一実施例の半導体装置の模式断
面図である。
用いて製造した本発明の一実施例の半導体装置の模式断
面図である。
【００３８】実施例１の配線テープより低弾性配線基板
部分のみを打ち抜き、低弾性配線基板の中央の部分に半
導体チップをシリコーン系ダイボンディング材（DA650
1：東レダウ製品）により接着した後、半導体チップを
１８０℃に加熱し、パッド部分に超音波振動によりリー
ドを圧着した。次いで、銅製のヒートスプレッダーを接
着した後、半導体チップとリードの接合部分をシリコー
ンゲル（TSE3250 ：東芝シリコーン製品）により封止し
た。最後に低弾性配線基板の実装基板側にグリッドアレ
イ状にＳｎ／Ｐｂ（６３／３７）のはんだボールからな
る端子を接続，形成して半導体装置を得た。この半導体
装置の温度サイクル試験，リードインダクタンスの評価
を行った。結果を表２に示す。
部分のみを打ち抜き、低弾性配線基板の中央の部分に半
導体チップをシリコーン系ダイボンディング材（DA650
1：東レダウ製品）により接着した後、半導体チップを
１８０℃に加熱し、パッド部分に超音波振動によりリー
ドを圧着した。次いで、銅製のヒートスプレッダーを接
着した後、半導体チップとリードの接合部分をシリコー
ンゲル（TSE3250 ：東芝シリコーン製品）により封止し
た。最後に低弾性配線基板の実装基板側にグリッドアレ
イ状にＳｎ／Ｐｂ（６３／３７）のはんだボールからな
る端子を接続，形成して半導体装置を得た。この半導体
装置の温度サイクル試験，リードインダクタンスの評価
を行った。結果を表２に示す。
【００３９】（比較例１）銅／ポリイミドシート(MCF50
0I：日立化成製品）のポリイミド側に厚さ１５０μｍの
エラストマ層をシリコーン（TSE2122 ：東芝シリコーン
製品）により形成した。次いで、上記銅箔上に感光性レ
ジスト（P−RS300S ：東京応化製品）を塗布後、９０℃
／３０分ベークし、パターンを露光現像しエッチングマ
スクを形成した。次いで、４０℃の塩化鉄中で銅をエッ
チングし、レジストを剥離させ銅配線を形成した。次い
で、ソルダーレジストとして液状シリコーンエラストマ
（TSE3221 ：東芝シリコーン製品）をスクリーン印刷に
より塗布し、１５０℃／３０分で硬化させた。最後に露
出した銅表面に電気めっき法により金をめっきして、配
線テープを形成した。
0I：日立化成製品）のポリイミド側に厚さ１５０μｍの
エラストマ層をシリコーン（TSE2122 ：東芝シリコーン
製品）により形成した。次いで、上記銅箔上に感光性レ
ジスト（P−RS300S ：東京応化製品）を塗布後、９０℃
／３０分ベークし、パターンを露光現像しエッチングマ
スクを形成した。次いで、４０℃の塩化鉄中で銅をエッ
チングし、レジストを剥離させ銅配線を形成した。次い
で、ソルダーレジストとして液状シリコーンエラストマ
（TSE3221 ：東芝シリコーン製品）をスクリーン印刷に
より塗布し、１５０℃／３０分で硬化させた。最後に露
出した銅表面に電気めっき法により金をめっきして、配
線テープを形成した。
【００４０】上記の配線シートを用いて面方向と厚さ方
向の弾性率の評価を行った。結果を表１に示す。
向の弾性率の評価を行った。結果を表１に示す。
【００４１】（比較例２）比較例１の配線テープを用い
て実施例４と同様にして２２５ピン，２７mm角のＢＧＡ
（Ball Grid Aray）型半導体装置を製造した。この半導
体装置について、温度サイクル試験、リードインダクタ
ンスの評価を行った。結果を表２に示す。 （比較例３）比較例１の配線テープを用いて実施例４と
同様にして２０８ピン，３１mm角のＱＦＰ（Quad Flat
Package ）型半導体装置を製造した。この半導体装置に
ついて、温度サイクル試験、リードインダクタンスの評
価を行った。結果を表２に示す。
て実施例４と同様にして２２５ピン，２７mm角のＢＧＡ
（Ball Grid Aray）型半導体装置を製造した。この半導
体装置について、温度サイクル試験、リードインダクタ
ンスの評価を行った。結果を表２に示す。 （比較例３）比較例１の配線テープを用いて実施例４と
同様にして２０８ピン，３１mm角のＱＦＰ（Quad Flat
Package ）型半導体装置を製造した。この半導体装置に
ついて、温度サイクル試験、リードインダクタンスの評
価を行った。結果を表２に示す。
【００４２】
【表１】
【００４３】
【表２】
【００４４】前記各実施例に示した本発明の配線テープ
は各比較例の配線テープと比べてＸＹ方向の弾性率が小
さい。また、本発明配線テープを用いて製造した半導体
装置は比較例の半導体装置と比べて温度サイクル試験に
おける接続不良が発生せず、単位長さ当りのインダクタ
ンスも小さい。
は各比較例の配線テープと比べてＸＹ方向の弾性率が小
さい。また、本発明配線テープを用いて製造した半導体
装置は比較例の半導体装置と比べて温度サイクル試験に
おける接続不良が発生せず、単位長さ当りのインダクタ
ンスも小さい。
【００４５】
【発明の効果】本発明の配線テープは、テープ基材の弾
性率の拘束を受けないので、ＸＹ方向の弾性率を低減す
ることができ、応力緩和に貢献できる。また、本発明の
配線テープを備えた半導体装置は、配線層で熱応力を緩
和できるため接続信頼性が向上する。
性率の拘束を受けないので、ＸＹ方向の弾性率を低減す
ることができ、応力緩和に貢献できる。また、本発明の
配線テープを備えた半導体装置は、配線層で熱応力を緩
和できるため接続信頼性が向上する。
【図１】ラミネート法による本発明配線テープの製法の
模式図である。
模式図である。
【図２】硬化物形成法による本発明配線テープの製法の
模式図である。
模式図である。
【図３】実施例１の配線テープの断面模式図である。
【図４】実施例２の配線テープの断面模式図である。
【図５】実施例３の配線テープの断面模式図である。
【図６】実施例４の半導体装置の断面模式図である。
１ａ…エラストマ硬化物、１ｂ…未硬化のエラストマ、
２…接着層、３…ウィンド、４…導体層、５…ソルダー
レジスト、６…金メッキ、７…ビアスタット、８…ヒー
トスプレッダー、９…半導体チップ、１０…配線リー
ド、１１…封止材、１２…半田ボール、１３…低弾性配
線テープ。
２…接着層、３…ウィンド、４…導体層、５…ソルダー
レジスト、６…金メッキ、７…ビアスタット、８…ヒー
トスプレッダー、９…半導体チップ、１０…配線リー
ド、１１…封止材、１２…半田ボール、１３…低弾性配
線テープ。
フロントページの続き (72)発明者 瀬川 正則 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 服部 理恵 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 小角 博義 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 石井 利昭 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (4)
- 【請求項１】配線層と絶縁層とを備えた長尺状テープに
おいて前記絶縁層が弾性率１０kg／mm2 以下のエラスト
マであることを特徴とする配線テープ。 - 【請求項２】半導体チップが接続されその実装基板側表
面にグリッドアレイ状に配置されたボール状端子を有す
る配線基板および配線層を備えた半導体装置において、
該配線基板および配線層に弾性率１０kg／mm2 以下の配
線テープを備えていることを特徴とする半導体装置。 - 【請求項３】前記エラストマが、弾性率１０kg／mm2 以
下のエンジニアリングプラスチックから選ばれることを
特徴とする請求項１に記載の配線テープ。 - 【請求項４】前記エラストマが、弾性率１０kg／mm2 以
下のシリコーン系エラストマまたはフッ素系エラストマ
の少なくとも１種であることを特徴とする請求項１に記
載の配線テープ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7269699A JPH09115963A (ja) | 1995-10-18 | 1995-10-18 | 配線テープおよび半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7269699A JPH09115963A (ja) | 1995-10-18 | 1995-10-18 | 配線テープおよび半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09115963A true JPH09115963A (ja) | 1997-05-02 |
Family
ID=17475962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7269699A Pending JPH09115963A (ja) | 1995-10-18 | 1995-10-18 | 配線テープおよび半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09115963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492626B1 (ko) * | 2003-06-02 | 2005-06-03 | 앰코 테크놀로지 코리아 주식회사 | 엘라스토머 박리 웨이퍼 재처리 방법 |
| US7038325B2 (en) | 1997-06-06 | 2006-05-02 | Hitachi Cable, Ltd. | Wiring tape for semiconductor device including a buffer layer having interconnected foams |
-
1995
- 1995-10-18 JP JP7269699A patent/JPH09115963A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7038325B2 (en) | 1997-06-06 | 2006-05-02 | Hitachi Cable, Ltd. | Wiring tape for semiconductor device including a buffer layer having interconnected foams |
| KR100492626B1 (ko) * | 2003-06-02 | 2005-06-03 | 앰코 테크놀로지 코리아 주식회사 | 엘라스토머 박리 웨이퍼 재처리 방법 |
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