JPH09114794A - パケット交換型キャッシュコヒーレントマルチプロセッサシステムにおけるメモリトランザクション実行を制御するトランザクションアクティベーションプロセッサ - Google Patents

パケット交換型キャッシュコヒーレントマルチプロセッサシステムにおけるメモリトランザクション実行を制御するトランザクションアクティベーションプロセッサ

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JPH09114794A
JPH09114794A JP8078711A JP7871196A JPH09114794A JP H09114794 A JPH09114794 A JP H09114794A JP 8078711 A JP8078711 A JP 8078711A JP 7871196 A JP7871196 A JP 7871196A JP H09114794 A JPH09114794 A JP H09114794A
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エイブラヒム ザヒル
Satyanarayana Nishtala
ニシュタラ サティアナラヤナ
Loo William C Van
シー ヴァン ルー ウィリアム
Kevin Normoyle
ノーモイル ケヴィン
Paul Lowenstein
ローウェンスタイン ポール
Iii Louis F Coffin
エフ コフィン ザ サード ルイス
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    • G06F12/0815—Cache consistency protocols
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Abstract

(57)【要約】 （修正有） 【課題】 システムコントローラに結合された主メモリ
及び複数のキャッシュコヒーレントサブシステムを有し
ているマルチプロセッサコンピュータシステム。 【解決手段】 システムコントローラは、それが所定ア
クティベーション基準に一致するときに各メモリトラン
ザクション要求をアクティベートし、かつ前記所定基準
に一致するまで各前記要求をブロックする。トランザク
ションアクティベーション論理は、特定のメモリアクセ
ス要求のアクティベーションが所定基準に違反するか否
かを検出するために各メモリアクセス要求を全てのアク
ティベートされたメモリアクセス要求に対するアクティ
ブトランザクション状態データと比較する。保留の、先
にアクティベートされた動作と同じキャッシュラインへ
マップするデータブロックをアクセスする入力動作は、
同じキャッシュラインへマップする保留動作が終了する
までブロックされる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、プロセッサが
メモリ資源を共有するようなマルチプロセッサコンピュ
ータシステムに関し、特に、計算用システムスループッ
トを最大限にするようにメモリアクセス待ち時間を最小
限にするために相互接続アーキテクチャ及びキャッシュ
コヒーレンス方法を用いるマルチプロセッサコンピュー
タシステムに関する。
【０００２】
【従来の技術】マルチプロセッサシステムにおいて“キ
ャッシュコヒーレンス”を保持することの必要性は、よ
く知られている。“キャッシュコヒーレンス”を保持す
ることの意味は、最も少なくとも、データが一つのプロ
セッサによって共有アドレス空間の指定された位置に書
き込まれるときにはいつでも、同じアドレス位置にデー
タを記憶する他のプロセッサに対するキャッシュは、無
効にされるか、または新しいデータで更新されるかのい
ずれかである、ということである。キャッシュコヒーレ
ンスを保持するために用いられる二つの主要なシステム
アーキテクチャが存在する。ここでキャッシュスヌープ
アーキテクチャと呼ばれる、一つは、各データプロセッ
サのキャッシュが、共有メモリのデータが新しいデータ
で上書きされるときを検出するように共有アドレスバス
及び種々の制御ラインを監視する論理（ロジック）を含
み、そのデータプロセッサのキャッシュが同じメモリ位
置に対するエントリを含むか否かを決定し、かつキャッ
シュに記憶されたデータが別のプロセッサによって無効
にされるときにそのキャッシュコヒーレント及び／又は
対応キャッシュタグを更新することを必要とする。それ
ゆえに、キャッシュスヌープアーキテクチャでは、全て
のデータプロセッサは、他のキャッシュの状態に一致す
る状態にそれ自体のキャッシュを保持する責任がある。
【０００３】ここでメモリ参照アーキテクチャと呼ばれ
る、第２のキャッシュコヒーレンスアーキテクチャで
は、主メモリは、もしあれば、どのデータプロセッサが
キャッシュに記憶されたデータブロックを有するかを示
すデータの全てのブロックに対する一組の状態ビットを
含む。主メモリの状態ビットは、キャッシュコヒーレン
スアーキテクチャがそのような情報の記憶を必要とする
ならばどのプロセッサがデータブロックの“所有者”で
あるかと考えられるような、追加の情報を記憶しうる。
本発明は、キャッシュメモリを有する各データプロセッ
サがマスタキャッシュインデックスを保持しかつシステ
ムコントローラが各そのようなキャッシュメモリに対す
る重複キャッシュインデックスを保持するような異なる
キャッシュを用いる。キャッシュコヒーレンスを保持す
るために主メモリまたは他のキャッシュメモリとの通信
を必要とする他の状態変化またはキャッシュ誤りが存在
するようなデータプロセッサによる各メモリトランザク
ションに対して、システムコントローラは、全ての重複
キャッシュインデックス上でキャッシュインデックスル
ックアップを行う。重複キャッシュインデックスルック
アップから戻された状態値に基づいて、システムコント
ローラは、メモリトランザクションを実行するために必
要なアクションのシーケンスを選択する。
【０００４】
【発明が解決しようとする課題】従来技術の“スヌープ
バス”キャッシュコヒーレンスシステムでは、一つのキ
ャッシュコヒーレントメモリトランザクションだけが一
度に実行できるので、二つの重複しているメモリトラン
ザクションが同じアドレスを同時にアクセスすることは
不可能であり、そのトランザクションは、それらがアド
レス及び制御バス上で“スヌープ”できるように全ての
データプロセッサにブロードキャストされてそれにより
他のデータプロセッサによって実行されたメモリトラン
ザクションに一致させてそれらの局所キャッシュメモリ
を維持する。従来技術のメモリ参照アーキテクチャキャ
ッシュコヒーレントシステムでは、メモリ参照論理がそ
のようなメモリトランザクションを本質的に直列化する
ので、二つの重複しているメモリトランザクションが同
じアドレスを同時にアクセスすることも不可能である。
多重データプロセッサがメモリトランザクションを始動
（開始）できかつ相互接続が同時に多重メモリトランザ
クションを処理できるような本発明の“重複キャッシュ
タグ”アーキテクチャでは、“コヒーレンスハザード(c
oherence hazards) ”を回避するための機構が必要であ
る。特に、本発明におけるトランザクションのパイプラ
イン型実行は、システムコントローラにおいて同時にア
クティブである多重トランザクションを結果として生ず
る。多重アクティブトランザクションがＤｔａｇｓにお
いて同じキャッシュインデックスを共有するならばこれ
はシステムにおいてコヒーレンスハザードを導く。その
ようなハザードを回避するために、システムコントロー
ラは、既にアクティブである第２のメモリトランザクシ
ョンが第１のメモリトランザクションにより用いられる
であろうものと同じキャッシュインデックスを用いてい
るならばアクティブになることから第１のメモリトラン
ザクションをブロックする特別のトランザクションアク
ティベーション論理を用いる。このトランザクションア
クティベーションブロッキングに対する一つの重要な例
外は、書戻しトランザクションがブロックされることを
必要とせずかつ他のトランザクションにブロックされる
ことをもたらさないということである。
【０００５】
【課題を解決するための手段】本発明の上記目的は、シ
ステムコントローラ；システムコントローラに結合され
た複数のサブシステム；システムコントローラに結合さ
れた主メモリ；を備え、複数のサブシステムは、複数の
データプロセッサを含み、複数のデータプロセッサのそ
れぞれは、データの多重ブロックを記憶する対応キャッ
シュメモリと、キャッシュメモリによって記憶された各
データブロックに対して一つのＥｔａｇを含んでいる、
マスタキャッシュタグ（Ｅｔａｇｓ）の対応セットとを
有し、データプロセッサのそれぞれは、システムコント
ローラへメモリトランザクション要求を送る、システム
コントローラに結合された、インターフェイスを含み；
キャッシュメモリを有するデータプロセッサのそれぞれ
に対するインターフェイスは、データプロセッサの他の
ものによりメモリトランザクション要求に対応している
システムコントローラからキャッシュトランザクション
要求を受け取る回路素子を含み；各メモリトランザクシ
ョン要求は、関連アドレス値を有し；システムコントロ
ーラは、それが所定のアクティベーション基準に一致す
るときに各メモリトランザクション要求をアクティベー
トし、かつ所定のアクティベーション基準に一致するま
で各メモリトランザクション要求をブロックするトラン
ザクションアクティベーション論理；トランザクション
に関連したアドレス値を表している各アクティベートさ
れたトランザクションに対するデータを含んでいるアク
ティブトランザクション状態データであり、トランザク
ションアクティベーション論理によってアクティベート
されたメモリトランザクション要求を表しているアクテ
ィブトランザクション状態データを記憶するアクティブ
トランザクション状態テーブル；それがトランザクショ
ンアクティベーション論理によってアクティベートされ
た後に各メモリトランザクション要求を処理するメモリ
トランザクション要求論理；を備え、トランザクション
アクティベーション論理は、各メモリトランザクション
要求のアクティベーションがアクティベートされたメモ
リトランザクション要求のいずれかに関して所定のアク
ティベーション基準に違反するか否かを検出するために
各メモリトランザクション要求を全てのアクティベート
されたメモリトランザクション要求に対するアクティブ
トランザクション状態データと比較する論理を含むコン
ピュータシステムによって達成される。
【０００６】本発明では、比較論理は、（Ａ）メモリト
ランザクション要求に関連したアドレス値のキャッシュ
インデックス部分がアクティブトランザクション状態テ
ーブルに表されたアクティベートされたメモリトランザ
クション要求のいずれかに関連したアドレス値の対応部
分と一致するときに、（Ｂ）メモリトランザクション要
求及び一致しているキャッシュインデックスを有するア
クティベートされたメモリトランザクション要求が読取
りトランザクション要求及び書戻しトランザクション要
求を含まない限り、各メモリトランザクション要求をア
クティベートすることからトランザクションアクティベ
ーション論理をブロックするように構成してもよい。本
発明では、各データプロセッサに対するインターフェイ
スは、システムコントローラへ送られるべきメモリトラ
ンザクション要求を記憶する少なくとも二つの並列アウ
トバウンド要求キューを含み；メモリトランザクション
要求は、読取り要求及び書込み要求を含み；各メモリト
ランザクション要求は、読取られるかまたは書込まれる
べき関連データブロックに対するアドレスを指定し；シ
ステムコントローラは、第２のメモリトランザクション
要求が第２のアウトバウンド要求キューに記憶されると
きが第１のメモリトランザクション要求が第１のアウト
バウンド要求キューに記憶されるときよりも遅い場合で
あっても第１のアウトバウンド要求キューに記憶された
第１のメモリトランザクション要求がシステムコントロ
ーラによって第２のアウトバウンド要求キューに記憶さ
れた第２のメモリトランザクション要求よりも後で処理
されうるように資源利用可能性に従ってアウトバウンド
要求キューに記憶されたメモリトランザクション要求を
処理するように構成してもよい。
【０００７】本発明では、データプロセッサは、各々シ
ステムコントローラがデータプロセッサの同じものから
の読取り要求及び書戻し要求を並列で処理できるように
読取り要求を第１のアウトバウンド要求キューに記憶し
かつ書戻し要求を第２のアウトバウンド要求キューに記
憶しかつ両方の参照アドレス値は、一致しているキャッ
シュインデックス値を有するように構成してもよい。本
発明では、システムコントローラは、各データプロセッ
サへメモリトランザクション要求を送りかつ各データプ
ロセッサから該メモリトランザクション要求を受け取る
各データプロセッサに結合したインターフェイスを含
み、インターフェイスは、各データプロセッサへ送られ
るべきメモリトランザクション要求を記憶する少なくと
も一つの出力要求キューを含み、出力要求キューに記憶
された各メモリトランザクション要求は、データプロセ
ッサの要求しているものからシステムコントローラによ
って受け取ったメモリトランザクション要求の一つに対
応し；各データプロセッサは、メモリトランザクション
要求に関連した資源の利用可能性によりシステムコント
ローラへの送信に対する応答を発生することによって受
け取ったメモリトランザクション要求に応ずる受け取っ
たトランザクション処理論理を含み；受け取ったトラン
ザクション処理論理は、受け取っているデータプロセッ
サのキャッシュメモリに対するＥｔａｇｓの指定された
ものを無効にすることによって受け取ったＥｔａｇ無効
要求を処理する論理を含み；システムコントローラは、
各キャッシュメモリに対する重複キャッシュタグ（Ｄｔ
ａｇｓ）のセットを含み、各Ｄｔａｇは、Ｅｔａｇｓの
一つに対応しかつＤｔａｇ状態値及び対応Ｅｔａｇと同
じアドレスインデックスを記憶し；Ｄｔａｇ状態値は、
対応キャッシュメモリに記憶された対応データブロック
がデータプロセッサの一つによって変更されたデータを
含むか否かを示し；メモリトランザクション要求論理
は、それがメモリトランザクション要求に対応している
Ｄｔａｇを含むか否かを決定するために各Ｄｔａｇｓの
セットをアクセスするＤｔａｇルックアップ論理と；メ
モリトランザクション要求に基づいて有効から無効状態
値へ指定されたＤｔａｇ状態値を更新する論理を含んで
いる、Ｄｔａｇ状態値を更新するＤｔａｇ更新論理と；
所定メモリトランザクション要求によって指定されたア
ドレスに対応している、もしあれば、Ｄｔａｇｓ及びＥ
ｔａｇｓの無効を必要とするデータプロセッサの要求し
ているものからの各所定メモリトランザクション要求を
処理する論理とを含み、処理論理は、（Ａ）どのデータ
プロセッサが、もしあれば、無効を必要とするＥｔａｇ
を有するかを識別するためにＤｔａｇルックアップ論理
を呼出し、（Ｂ）識別されたデータプロセッサへＥｔａ
ｇ無効トランザクション要求を送り、（Ｃ）所定メモリ
トランザクション要求を終了するために必要な、もしあ
らば、データ転送を実行し、かつ（Ｄ）Ｅｔａｇｓが無
効にされたことを確認する識別されたデータプロセッサ
から応答を受け取る論理を含み；データ転送は、識別さ
れたデータプロセッサからの応答を受け取る前に処理論
理によって始動されるように構成してもよい。
【０００８】また、本発明の上記目的は、主メモリ及び
それぞれがキャッシュメモリを有する複数のデータプロ
セッサに結合されたシステムコントローラを有している
キャッシュコヒーレントマルチプロセッサシステムコン
トローラを動作する方法であって、それぞれが関連アド
レス値を有しているメモリトランザクション要求を各デ
ータプロセッサからシステムコントローラへ送り；それ
が所定アクティベーション基準に一致するときに各メモ
リトランザクション要求をアクティベートし、かつ所定
アクティベーション基準が一致するまで各メモリトラン
ザクション要求をブロックし；トランザクションに関連
したアドレス値を表している各アクティベートされたト
ランザクションに対するデータを含んでいるアクティブ
トランザクション状態データであり、アクティベートさ
れたメモリトランザクション要求を表しているアクティ
ブトランザクション状態データを記憶し；それがトラン
ザクションアクティベーション論理によってアクティベ
ートされた後に各メモリトランザクション要求を処理す
る段階を具備し、アクティベートする段階は、各メモリ
トランザクション要求のアクティベーションがアクティ
ベートされたメモリトランザクション要求のいずれかに
関して所定アクティベーション基準に違反するか否かを
検出するために各メモリトランザクション要求を全ての
アクティベートされたメモリトランザクション要求に対
する記憶されたアクティブトランザクション状態データ
と比較することを含む方法によっても達成される。
【０００９】本発明では、比較段階は、（Ａ）メモリト
ランザクション要求に関連したアドレス値のキャッシュ
インデックス部分がアクティブトランザクション状態テ
ーブルに表されたアクティベートされたメモリトランザ
クション要求のいずれかに関連したアドレス値の対応部
分と一致するときに、（Ｂ）メモリトランザクション要
求及び一致しているキャッシュインデックスを有するア
クティベートされたメモリトランザクション要求が読取
りトランザクション要求及び書戻しトランザクション要
求を含まない限り、各メモリトランザクション要求をア
クティベートすることからアクティベートする段階をブ
ロックするように構成してもよい。本発明では、各デー
タプロセッサは、少なくとも二つの並列アウトバウンド
要求キューにシステムコントローラへ送られるべきメモ
リトランザクション要求を記憶し；メモリトランザクシ
ョン要求は、読取り要求及び書込み要求を含み；各メモ
リトランザクション要求は、読取られるかまたは書込ま
れるべき関連データブロックに対するアドレスを指定
し；処理段階は、第２のメモリトランザクション要求が
第２のアウトバウンド要求キューに記憶されるときが第
１のメモリトランザクション要求が第１のアウトバウン
ド要求キューに記憶されるときよりも遅い場合であって
も第１のアウトバウンド要求キューに記憶された第１の
メモリトランザクション要求がシステムコントローラに
よって第２のアウトバウンド要求キューに記憶された第
２のメモリトランザクション要求よりも後で処理されう
るように資源利用可能性に従ってアウトバウンド要求キ
ューに記憶されたメモリトランザクション要求を処理す
ることを含むように構成してもよい。
【００１０】本発明では、各データプロセッサは、シス
テムコントローラがデータプロセッサの同じものからの
読取り要求及び書戻し要求を並列で処理できるように読
取り要求を第１のアウトバウンド要求キューに記憶しか
つ書戻し要求を第２のアウトバウンド要求キューに記憶
しかつ両方の参照アドレス値は、一致しているキャッシ
ュインデックス値を有するように構成してもよい。本発
明では、各データプロセッサで、データプロセッサのキ
ャッシュメモリによって記憶された各データブロックに
対する一つのＥｔａｇを含んでいる、マスタキャッシュ
タグのセット（Ｅｔａｇｓ）を記憶し；各データプロセ
ッサで、メモリトランザクション要求に関連した資源の
利用可能性によりシステムコントローラへの送信に対す
る応答を生成することによって受け取ったメモリトラン
ザクション要求に応じ；各データプロセッサで、受け取
っているデータプロセッサのキャッシュメモリに対する
Ｅｔａｇｓの指定されたものを無効にすることによって
受け取ったＥｔａｇ無効要求を処理し；システムコント
ローラにおいて、各キャッシュメモリに対する重複キャ
ッシュタグ（Ｄｔａｇｓ）のセットを記憶し、各Ｄｔａ
ｇは、Ｅｔａｇｓの一つに対応しかつＤｔａｇ状態値及
び対応Ｅｔａｇと同じアドレスインデックスを記憶し；
Ｄｔａｇ状態値は、対応キャッシュメモリに記憶された
対応データブロックがデータプロセッサの一つによって
変更されたデータを含むか否かを示し；システムコント
ローラでは：それがメモリトランザクション要求に対応
しているＤｔａｇを含むか否かを決定するために各Ｄｔ
ａｇｓのセットをアクセスし；メモリトランザクション
要求に基づいて有効から無効状態値へ指定されたＤｔａ
ｇ状態値を更新することを含んでいる、Ｄｔａｇ状態値
を更新し；所定メモリトランザクション要求によって指
定されたアドレスに対応している、もしあれば、Ｄｔａ
ｇｓ及びＥｔａｇｓの無効を必要とするデータプロセッ
サの要求しているものからの各所定メモリトランザクシ
ョン要求に対して、（Ａ）どのデータプロセッサが、も
しあれば、無効を必要とするＥｔａｇを有するかを識別
するためにＤｔａｇルックアップ論理を呼出し、（Ｂ）
識別されたデータプロセッサへＥｔａｇ無効トランザク
ション要求を送り、（Ｃ）所定メモリトランザクション
要求を終了するために必要な、もしあらば、データ転送
を実行し、かつ（Ｄ）Ｅｔａｇｓが無効にされたことを
確認する識別されたデータプロセッサから応答を受け取
る論理を含み；データ転送は、識別されたデータプロセ
ッサからの応答を受け取る前に処理論理によって始動さ
れるように構成してもよい。
【００１１】
【作用】本発明は、多数のサブシステム及びシステムコ
ントローラに結合された主メモリを有するマルチプロセ
ッサコンピュータシステムである。相互接続モジュール
は、システムコントローラから受け取った相互接続制御
信号に従って主メモリとサブシステムを相互接続する。
少なくともサブシステムの二つはデータプロセッサであ
り、それぞれが、データの多重ブロック及び一組のマス
タキャッシュタグ（Ｅｔａｇｓ）を記憶する対応キャッ
シュメモリを有し、キャッシュメモリによって記憶され
た各データブロックに対して一つのキャッシュタグを含
んでいる。各データプロセッサは、メモリアクセス要求
をシステムコントローラに送り出しかつデータプロセッ
サの他のものによるメモリアクセス要求に対応している
システムコントローラからキャッシュアクセス要求を受
け取るマスタクラスを有しているマスタインターフェイ
スを含む。システムコントローラは、データプロセッサ
による各メモリアクセス要求を処理し、どのキャッシュ
メモリの一つ及び主メモリが要求しているデータプロセ
ッサに結合するかを決定し、要求しているデータプロセ
ッサを決定されたキャッシュメモリの一つ及び主メモリ
に結合するように対応している相互接続制御信号を相互
接続モジュールに送り出し、かつ決定されたキャッシュ
メモリの一つ及び主メモリへ一つのデータパケットを送
信または決定されたキャッシュメモリの一つ及び主メモ
リから一つのデータパケットを受信すべく要求している
データプロセッサを促すために応答メッセージを要求し
ているデータプロセッサに送り出すメモリアクセス要求
論理を含む。
【００１２】システムコントローラは、それが所定のア
クティベーション基準に一致するときに各メモリトラン
ザクション要求をアクティベートし、かつ所定のアクテ
ィベーション基準に一致するまで各メモリトランザクシ
ョン要求をブロックするトランザクションアクティベー
ション論理を含む。アクティブトランザクション状態表
は、各アクティベートされたトランザクションに対する
アドレス値を含んでいる、アクティベートされたメモリ
トランザクション要求を表している状態データを記憶す
る。トランザクションアクティベーション論理は、特定
のメモリトランザクション要求のアクティベーションが
所定のアクティベーション基準に違反するか否かを検出
するために各メモリトランザクション要求を全てのアク
ティベートされたメモリトランザクション要求に対する
アクティブトランザクション状態データと比較するコン
パレータ論理を含む。書戻しトランザクションに関する
ある一定の例外を除き、保留の、先にアクティベートさ
れたトランザクションと同じキャッシュラインにマップ
するデータブロックをアクセスする入力トランザクショ
ンは、同じキャッシュラインにマップする保留トランザ
クションが終了するまでブロックされる。
【００１３】本発明の更なる目的及び特徴は、添付した
図面を参照して以下の実施例及び添付した特許請求の範
囲から容易に理解できるであろう。
【００１４】
【実施例】本発明の実施例を説明する前にこの文書で使
用する用語を以下に説明する。 キャッシュコヒーレンス(Cache Coherence) ：各データ
ブロックの全てのコピーを一定に保つことである。 タグ(Tag) ：タグは、一つのキャッシュラインの状態を
示しかつキャッシュラインに記憶されたデータブロック
に対するアドレスの上位アドレスビットを記憶するため
のキャッシュインデックスにおける記録である。 Ｅｔａｇ：キャッシュメモリに対するキャッシュタグの
主アレーである。Ｅｔａｇアレーは、ＵＰＡポートのデ
ータプロセッサモジュールによってアクセスされかつ更
新される。 Ｄｔａｇ：システムコントローラによって保持されるキ
ャッシュタグの重複アレー。 相互接続(Interconnect)：データプロセッサ、Ｉ／Ｏプ
ロセッサ及びそれらのポートを相互接続するシステム構
成素子のセットである。“相互接続”は、好ましい実施
例においてシステムコントローラ１１０、相互接続モジ
ュール１１２、データバス１１６、アドレスバス１１
４、及び応答バス１２０（Ｓ＿Ｒｅｐｌｙに対して）、
１２２（Ｐ＿Ｒｅｐｌｙに対して）を含む。 犠牲者(Victim)：キャッシュライン／から変位されたデ
ータブロック。 汚染犠牲者(Dirty Victim)：別のデータブロックによる
キャッシュからのその変位の前に関連データプロセッサ
によって更新されたデータブロック。汚染犠牲者は、本
発明では同じデータブロックが書戻しトランザクション
が“アクティブ”になる前に別のデータプロセッサによ
って無効にされるならば書戻しを取り消すことができる
ことを除いて、主メモリに通常書き戻されなければなら
ない。 ライン(Line)：単一のデータブロックを記憶するために
用いられるキャッシュメモリにおけるメモリのユニット
である。 無効(Invalidate)：適切な状態値をキャッシュラインタ
グに書き込むことによってキャッシュラインの状態を
“無効”に変えること。 マスタクラス(Master Class)：データプロセッサに対す
るＵＰＡポートにおける独立要求キュー(independentre
quest queue) 。Ｋマスタクラスを伴うＵＰＡポートを
有しているデータプロセッサは、Ｋマスタクラスのそれ
ぞれにおいてトランザクション要求を発行することがで
きる。各マスタクラスは、トランザクション要求をシス
テムコントローラに発行するためのそれ自体の要求ＦＩ
ＦＯバッファ並びにトランザクション要求に応じてデー
タパケットを受け取るためのそれ自体の独特なインバウ
ンドデータバッファ及び送信されるべきデータパケット
を記憶するためのそれ自体のアウトバウンドデータバッ
ファを有する。 書戻し(Writeback) ：キャッシュメモリから主メモリに
変更したデータをコピーすること。
【００１５】次に、この文書で使用する略語を以下に説
明する。 ＤＶＭＡ：直接仮想メモリアクセス（ＤＭＡ、この文書
の目的に対する直接メモリアクセスと同じ）。 ＤＶＰ：汚染犠牲者の保留(dirt victim pending) 。 Ｉ／Ｏ：入力／出力 ＩＶＰ：私を無効にさせる警告(Invalidate me Advisor
y) ＭＯＥＳＩ：５つのＥｔａｇ状態：排他的変更（Ｍ），
共有変更（Ｏ），排他的クリーン（Ｅ），共有クリーン
（Ｓ）、無効（Ｉ）。 ＭＯＳＩ：４つのＤｔａｇ状態：排他的及び潜在的変更
（Ｍ），共有変更（Ｏ），共有クリーン（Ｓ）、無効
（Ｉ）。 ＮＤＰ：データタグ存在なし。 ＰＡ［ｘｘｘ］：物理アドレス［ｘｘｘ］。 ＳＣ：システムコントローラ。 ＵＰＡ：汎用ポートアーキテクチャ(Universal Port Ar
chitecture) 。
【００１６】次に、添付した図面を参照して本発明の実
施例を説明する。図１を参照すると、本発明のコンピュ
ータアーキテクチャを組み込んでいるマルチプロセッサ
コンピュータシステム１００が示されている。マルチプ
ロセッサコンピュータシステム１００は、一組の“ＵＰ
Ａモジュール”を含む。ＵＰＡモジュール１０２は、デ
ータプロセッサ並びにＩ／Ｏハンドラー等のようなスレ
ーブ装置を含む。各ＵＰＡモジュール１０２は、ここで
ＵＰＡポートと呼ばれる、ポート１０４を有する。“Ｕ
ＰＡ”は、“汎用ポートアーキテクチャ(UniversalPort
Architecture) ”を意味する。簡略化のために、ＵＰ
Ａモジュール及びそれらの関連ポートは、ここで言われ
ているポートまたはＵＰＡポートがポート及びその関連
ＵＰＡモジュールの両方を含むということを理解した上
で、しばしば纏めて“ポート”または“ＵＰＡポート”
と呼ばれる。システム１００は、複数のメモリバンク１
０９Ｂａｎｋ0 〜Ｂａｎｋm に分割されうる、主メモリ
１０８、システムコントローラ１１０、及びポート１０
４と主メモリ１０８を相互接続する相互接続モジュール
１１２を更に含む。相互接続モジュール１１２は、シス
テムコントローラ１１０からのデータ経路設定信号の制
御下で、ポート１０４と他のポート１０４の間またはポ
ート１０４とメモリバンク１０９の間にデータ経路を形
成することができる。相互接続モジュール１１２は、各
ＵＰＡポート及びメモリモジュールに対して選択可能な
アクセスポートを有する単一の、共有データバスのよう
に簡単でありうるし、またはｍのメモリバンクに対する
ｍのポート及びｎのＵＰＡポートに対するｎのポートを
有している多少複雑なクロスバースイッチでありうる
し、或いはこれら二つの組合せでありうる。本発明は、
使用する相互接続モジュール１１２の型に依存しないの
で、本発明は、多くの異なる相互接続モジュール構造に
用いることができる。
【００１７】ＵＰＡポート１０４は、それぞれが個別に
動作する、パケット交換型アドレスバス１１４及びパケ
ット交換型データバス１１６を介して相互接続モジュー
ル１１２及びシステムコントローラ１１０とそれぞれイ
ンターフェイスする。ＵＰＡモジュールは、ＵＰＡポー
トに論理的にプラグ接続する。ＵＰＡモジュール１０２
は、データプロセッサ、Ｉ／Ｏバスへのインターフェイ
スを有するＩ／Ｏコントローラ、またはグラフィックフ
レームバッファを含みうる。好ましい実施例のＵＰＡ相
互接続アーキテクチャは、３２までのＵＰＡポート、及
び相互接続の多重アドレス及びデータバスを支持する。
４つのＵＰＡポート１０４までは、同じアドレスバス１
１４を共有し、かつ分散型アービトレーションプロトコ
ルでそのマスタシップをアービトレート（裁定・調停）
することができ。システムコントローラ１１０は、集中
コントローラでありかつ次の機能を実行する：コヒーレ
ンス制御；メモリ及びデータ経路制御；多重アドレスバ
スに対するアドレスクロスバーのような接続性。
【００１８】システムコントローラ１１０は、相互接続
モジュール１１２を制御し、かつ二つのＵＰＡポート１
０４の間、またはＵＰＡポート１０４とメモリ１０８の
間のデータの転送をスケジュール（計画）する。本発明
のアーキテクチャは、任意の数のメモリバンク１０９を
支持する。システムコントローラ１１０は、両方の資源
の最大利用に対するデータ経路スケジューリングと共に
メモリアクセスタイミングを制御する。システムコント
ローラ１１０、相互接続モジュール１１２、及びメモリ
１０８は、“相互接続ドメイン”であり、かつそれらの
対応ＵＰＡポート１０４によってＵＰＡモジュール１０
２に結合される。相互接続ドメインは、ＵＰＡモジュー
ル１０４にも供給される、システムクロック１１８によ
って生成された、集中分散型システムクロック信号に完
全同期する。望ましいならば、各ＵＰＡモジュール１０
２は、その専用内部クロックをシステム相互接続クロッ
クに同期することができる。この文書におけるクロック
信号への全ての参照は、特に示さない限り、システムク
ロックに言及する。各ＵＰＡアドレスバス１１４は、３
６ビット双方向性パケット交換要求バスであり、１ビッ
ト奇数パリティを含む。それは、４１ビットの物理アド
レス空間のアドレスビットＰＡ［４０：４］並びにトラ
ンザクション識別情報を担持する。
【００１９】図１及び図２を参照すると、各ＵＰＡアド
レスバス１１４上に４つまでのＵＰＡポート１０４を有
して、システムに多重アドレスバス１１４が存在しう
る。ＵＰＡアドレスバスの正確な数は、可変であり、か
つシステムスピード要求に一般に依存する。アドレスバ
ス１１４上により多くのポートを設置することは、アド
レスバス上の信号伝送を遅くするので、アドレスバス毎
のポートの最大数は、アドレスバスに必要な信号伝送ス
ピードによって決定される。データ経路回路素子（即
ち、相互接続モジュール１１２）及びアドレスバス１１
４は、個別にスケーラブル（計量可能）である。結果と
して、相互接続モジュール１１２の設計に関連したスピ
ード／費用のトレードオフに関する決定に全く独立して
アドレスバスにわたるトランザクション要求の伝送に対
するスピード／費用のトレードオフを最適化するように
所与の数のプロセッサに対して、アドレスバスの数は、
増大または減少することができる。図３は、好ましい実
施例の４つの全てのインターフェイス（以下に詳述）を
有しているＵＰＡポートによって受信及び送信された信
号の完全なセットを示す。表１は、図３に示した信号の
それぞれの短い説明を供給する。
【００２０】
【表１】
【００２１】
【表２】
【００２２】
【表３】
【００２３】
【表４】
【００２４】
【表５】 ＵＰＡアドレスバス１１４上の有効パケットは、ＵＰＡ
＿Ａｄｄｒ＿ｖａｌｉｄ信号をアサートするドライバ
（即ち、ＵＰＡポート１０４またはシステムコントロー
ラ１１０）によって識別される。システムコントローラ
１１０は、システム１００の各ＵＰＡアドレスバス１１
４に接続される。ＵＰＡポート１０４及びシステムコン
トローラ１１０は、分散型アービトレーションプロトコ
ルを用いて各ＵＰＡアドレスバス１１４の使用に対して
アービトレートする。ＵＰＡポートは、共有ＵＰＡアド
レスバス１１４上の他のＵＰＡポートと直接通信しな
い。その代わり、要求しているＵＰＡポートが、アドレ
ス指定されたＵＰＡポートへのアクセスを要求する要求
パケットを生成するときに、システムコントローラ１１
０は、要求パケットを再送信しかつそのＵＰＡ＿Ａｄｄ
ｒ＿ｖａｌｉｄ信号で宛先ＵＰＡポートを修飾すること
(qualifying)によってスレーブアクセスをアドレス指定
されたＵＰＡポートに前進させる。また、ＵＰＡポート
は、キャッシュコヒーレンスを保持するためにＵＰＡア
ドレスバス上を“スヌープ(snoop) ”しない。システム
コントローラ１１０は、後述する書込み−無効キャッシ
ュコヒーレンスプロトコルを用いて、その対応ＵＰＡモ
ジュールがキャッシュメモリを含むそれらＵＰＡポート
に代わってスヌーピングを実行する。
【００２５】ＵＰＡポート１０４に結合されたＵＰＡア
ドレスバス１１４及びＵＰＡデータバス１１６は、独立
である。アドレスは、以下に説明する順序規則を介して
そのデータに関連（対応）付けられる。ＵＰＡデータバ
スは、１２８ビットのクワッドワード(quad-word) 双方
向データバス、プラス１６の付加ＥＣＣ（誤り訂正コー
ド）ビットである。“ワード(word)”は、３２ビット、
４バイトのデータであるべくここで画定される。クワッ
ドワードは、４つのワード、または１６バイトから構成
されている。ある実施例では、システム１１０の全てま
たはあるデータバス１１６は、６４ビットのダブルワー
ド双方向データバス、ＥＣＣに対するプラス８の付加ビ
ットでありうる。ＥＣＣビットは、１２８ビット幅デー
タバスに対する二つの８ビットハーフに分割される。６
４ビット幅のＵＰＡデータバスは、多くの信号ラインの
半分を有するけれども、それは、１２８ビット幅ＵＰＡ
データバスと同じトランザクション毎のバイト数を担持
するが、しかしクロックサイクルの数の二倍においてで
ある。好ましい実施例では、コヒーレントデータ転送の
最小ユニットは、６４バイトであり、１２８ビットのＵ
ＰＡデータバス上の４つの連続システムクロックサイク
ルの間中に１６バイトの４つの転送を必要とする。
【００２６】ＵＰＡマスタポートとも呼ばれる、“マス
タ”ＵＰＡポートは、データ転送トランザクションを始
動（開始）することができるものであるべくここで画定
される。全てのデータプロセッサＵＰＡモジュールは、
マスタＵＰＡポート１０４を有さなければならない。あ
るデータ処理能力を含むうる、グラフィック装置は、一
般にスレーブインターフェイスだけを有するということ
に注目。スレーブインターフェイスは、以下に説明す
る。この文書の目的に対して、“データプロセッサ”
は、データを主メモリから読取りかつ主メモリに書込む
プログラマブルコンピュータまたはデータ処理装置（例
えば、マイクロプロセッサ）であるべく画定される。大
部分の、だが全てである必要はない、“データプロセッ
サ”は、関連キャッシュメモリを有する。例えば、Ｉ／
Ｏコントローラは、データプロセッサでありそのＵＰＡ
ポートは、マスタＵＰＡポートである。しかしながら、
多くの場合、Ｉ／Ｏコントローラは、キャッシュメモリ
を有していない（または少なくともコヒーレンス・ドメ
インにデータを記憶するキャッシュメモリでない）。キ
ャッシングＵＰＡマスタポートは、コヒーレントキャッ
シュも有するデータプロセッサに対するマスタＵＰＡポ
ートである。キャッシングＵＰＡマスタポートは、キャ
ッシュコヒーレンスプロトコルに加わる（関係する）。
【００２７】“スレーブ”ＵＰＡポートは、データ転送
トランザクションを開始（始動）できないが、そのよう
なトランザクションの受容者(recipient) であるもので
あるべくここで画定される。スレーブポートは、システ
ムコントローラからの要求に応答する。スレーブポート
は、プログラムされたＩ／Ｏに対するそれに関連したア
ドレス空間を有する。マスタＵＰＡポート内の“スレー
ブポート”（即ち、マスタＵＰＡポート内のスレーブイ
ンターフェイス）もキャッシュブロックに対するコピー
バック要求を取り扱い、かつデータプロセッサを含むＵ
ＰＡポートにおいて割込みトランザクションを取り扱
う。８ＥＣＣビットの各セットは、Shigeo Kaneda の６
４ビットＳＥＣ−ＤＥＣ−Ｓ４ＥＤコードを担持する。
相互接続は、ＥＣＣを生成または検査しない。データを
供給している各ＵＰＡポートは、対応ＥＣＣビットを生
成し、かつデータを受け取っているＵＰＡポートは、Ｅ
ＣＣビットを検査する。マスタ機能を有するＵＰＡポー
トは、ＥＣＣを支持する。グラフィック・フレームバッ
ファを含んでいるスレーブ専用ＵＰＡポートは、ＥＣＣ
を支持する必要がない（ＵＰＡ＿ＥＣＣ＿Ｖａｌｉｄ信
号を参照）。
【００２８】ＵＰＡデータバス１１６は、大域共有型共
通データバス(globally shared common data bus) では
ない。図１及び図２に示すように、システムに一つ以上
のＵＰＡデータバス１１６が存在しうるし、かつ正確な
数は、インプリメンテーションに固有のものである。デ
ータは、１２８ビット幅のＵＰＡデータバス上でクロッ
クサイクル毎に１６バイトのユニットで常に転送され、
かつ６４ビット幅のＵＰＡデータバス上で２クロックサ
イクル毎に１６バイトのユニットで常に転送される。好
ましい実施例における各キャッシュラインの大きさは、
６４バイト、または１６の３２ビットワードである。以
下に詳述するように、６４バイトは、キャッシュデータ
の転送を含んでいる全トランザクションに対するデータ
転送の最小ユニットである。即ち、相互接続を介して転
送されたキャッシュデータの各データパケットは、６４
パケットである。非キャッシュデータの転送は、クワッ
ドワード内のどのバイトが転送されるデータを含むかを
示すべく１６ビット・バイトマスクで修飾された、単一
クワッドワード伝送内で１〜１６バイトを転送すること
ができる。
【００２９】システムコントローラ１１０は、ここでＳ
＿ＲＥＰＬＹと呼ばれる信号を用いてＵＰＡデータバス
１１６上のデータ転送をスケジュールする。ブロック転
送に対して、連続クワッドワードがメモリから連続クロ
ックサイクルで読取られるかまたは書込まれることがで
きないならば、ＵＰＡ＿Ｄａｔａ＿Ｓｔａｌｌ信号は、
ＵＰＡポートへシステムコントローラ１１０によってア
サートされる。６４バイトデータブロックのコヒーレン
トブロック読取り及びコピーバックトランザクションに
対して、物理アドレスビットＰＡ［５：４］上にアドレ
ス指定されたクワッドワード（１６バイト）は、最初に
送付され、かつ連続クワッドワードが表２に示されたラ
ップ順序(wrap order)で送付される。アドレス指定され
たクワッドワードは、要求しているデータプロセッサ
が、関連データブロックの最後のクワッドワードの受容
の前にアドレス指定されたクワッドワードを処理するこ
とを受け取りかつ始めることができるように最初に送付
される。このようにして、キャッシュ更新トランザクシ
ョンに関連した待ち時間は、低減される。６４バイトデ
ータブロックの非キャッシュブロック読取り及びブロッ
ク書込みは、６４バイトブロック・バウンダリ（ＰＡ
［５：４］＝０×０）上に常に位置合わせされる。
【００３０】これら６４バイトデータパケットは、付加
アドレス、アドレスタグ、またはトランザクションタグ
なしで送付される。アドレス情報及びデータは、独立の
バス上で独立に送信される。これは効率的であるが、入
力(incoming)データパケットをキャッシュミスデータ要
求と一致させるために、順序制約(ordering constrain
t) が適用されなければならない：データパケットは、
各マスタクラス内の対応要求と同じ順序でＵＰＡポート
に送信されなければならない。（異なるマスタクラスに
おいてデータ要求に対する順序要求事項はない。）この
順序制約がフォローされたときに、各入力データパケッ
トは、対応マスタクラスに対する最も長く顕著な(longe
st outstanding) キャッシュミストランザクション要求
に応答しなければならない。
【００３１】
【表６】 要求及び応答メッセージ トランザクションは、“要求”メッセージによって始動
（開始）されかつ“応答”の受容により実行される。Ｕ
ＰＡポートによる要求は、“ポート要求”を意味する、
Ｐ＿ＲＥＱとここでラベル付けされる。ポート要求は、
ＵＰＡポートのアドレスバス１１４を介して送信され
る。アドレスバス１１４が一つ以上のＵＰＡポートによ
って共有されるならば、要求しているポートは、それが
アドレスバスを成功裏にアービトレートした後でのみそ
の要求を送信する。各ポート要求は、Ｓ＿ＲＥＰＬＹと
呼ばれる応答メッセージを介してシステムコントローラ
１１０によって肯定応答(acknowledge) される。システ
ムコントローラ１１０から各ＵＰＡポートへ５ビット応
答メッセージを一方向に送る各ＵＰＡポートに対する、
専用二地点間５ビットシステム応答バス、Ｓ＿ＲＥＰＬ
Ｙバス１２０が存在する。システムコントローラ１１０
は、トランザクション要求に肯定応答してＳ＿ＲＥＰＬ
Ｙバス１２０上の応答コードを駆動し、かつＵＰＡデー
タバス１１６上のデータのソーシング（供給）及びシン
キング（沈降）を協調する。特に、システムコントロー
ラ１１０は、システムコントローラ１１０が要求された
トランザクションを実行するために必要なデータ経路を
設定することを準備するときか、またはトランザクショ
ン（無効トランザクション要求のような）がデータ転送
を含まないならば要求されたトランザクションが終了し
たときにＰ＿ＲＥＱに応じてＳ＿ＲＥＰＬＹを生成す
る。Ｓ＿ＲＥＰＬＹメッセージは、システムコントロー
ラが対応設定信号を相互接続モジュール１１２へ送るの
と本質的に同じ時にシステムコントローラによって生成
される。
【００３２】システムコントローラ１１０によって開始
（始動）された各トランザクションは、要求が指向され
るＵＰＡポート１０４に結合されたアドレスバス１１４
上にＳ＿ＲＥＱ（即ち、システムコントローラ要求）メ
ッセージを送ることによって開始（始動）される。シス
テムコントローラ１１０によって開始されたトランザク
ションは、一般に、ＵＰＡポートによるトランザクショ
ン要求に応じてシステムコントローラ１１０によって実
行された“ネストされたトランザクション”である。例
えば、ＵＰＡポートによるある一定のメモリトランザク
ション要求は、要求されたデータブロックに対する他の
ＵＰＡポートの全てのキャッシュエントリが、システム
コントローラが要求されたデータブロックを要求してい
るＵＰＡポートのキャッシュへ転送できる前に、無効に
されることを要求しうる。キャッシュ無効は、そのキャ
ッシュが要求されたデータブロックを記憶する各ＵＰＡ
ポートへのトランザクション要求を行っているシステム
コントローラによって実行される。各ＵＰＡポート１０
４は、システムコントローラ要求に肯定応答するために
そのポートによって用いられる専用二点間５ビットポー
ト応答バス、Ｐ＿ＲＥＰＬＹ、１２２を有する。
【００３３】全てのシステムコントローラ要求は、ター
ゲットＵＰＡポートの“スレーブポート”部分に指向さ
れる。ＵＰＡポートのスレーブポートは、要求されたデ
ータが読取り要求に対して準備され、送信されたデータ
が書込み要求に対して吸収され、キャッシュ無効が無効
要求に対して終了し、割込みが割込み要求に対して取り
扱われたことを示すためにシステムコントローラ１１０
から受け取ったトランザクションに肯定応答してＰ＿Ｒ
ＥＰＬＹバス１２２上の応答コードを駆動する。システ
ムコントローラ１１０は、要求しているＵＰＡポートへ
のそのＳ＿ＲＥＰＬＹメッセージの送信をトリガするた
めにＵＰＡスレーブポートから受け取ったＰ＿ＲＥＰＬ
Ｙ肯定応答メッセージを用いる。 キャッシュメモリ、タグ及びスヌープバス 図１を参照すると、キャッシュメモリ１３０を含む各Ｕ
ＰＡモジュール１０２に対して、Ｅｔａｇｓと呼ばれる
一組の主キャッシュタグを有している主キャッシュイン
デックス１３２が保持される。ほとんどのインプリメン
テーション（実施）では、キャッシュメモリ１３０は、
ＵＰＡモジュール１０２のデータプロセッサ１７８（図
４に示す）が埋め込み型一次レベルまたは二次レベルキ
ャッシュを一般に含むので、“二次レベルキャッシュ”
または“三次レベルキャッシュ”であるということが理
解されるべきである。重複キャッシュタグは、各データ
プロセッサに対する最外側直接マップ型コヒーレントキ
ャッシュに対してだけ保持され、他の低次レベルキャッ
シュは、ＵＰＡポート専用であると考えられかつ完全内
包(perfect inclusion) を通してＵＰＡポートによって
コヒーレントに維持される。
【００３４】キャッシュメモリ１３０の各ラインに対し
て一つのＥｔａｇが存在し、キャッシュの各ラインは、
一つの６４バイト（１６ワード）データブロックを記憶
する。好ましい実施例では、各Ｅｔａｇは、タグ状態と
キャッシュラインに記憶された６４バイトブロックのア
ドレスを識別する一組のアドレスビットとを記憶する。
上述したように、キャッシュブロックの大きさは、６４
バイトである。キャッシュコヒーレンスのユニットも６
４バイトである。各ＵＰＡポートは、異なる大きさのキ
ャッシュを有することができる。更に、好ましい実施例
では、直接マップ型キャッシュメモリだけがデータプロ
セッサ及びＩ／Ｏ・ＵＰＡポートに用いられる。Ｉ／Ｏ
・ＵＰＡポートは、種々のキャッシュメモリ構造を有し
うる。そのようなキャッシュメモリ構造を支持するシス
テムコントローラは、システムコントローラのそのよう
な構造の専用重複タグを通してインプリメント（実施）
される。好ましい実施例では、Ｉ／Ｏ・ＵＰＡポート
は、システムコントローラにおいて対応する数のＤｔａ
ｇｓを有する複数の完全関連コヒーレントバッファを有
する。
【００３５】標準であるように、データブロックを識別
するために必要なアドレスビットの数は、キャッシュメ
モリの大きさ及びキャッシュメモリにマップされたアド
レス空間の大きさに依存する。例えば、８ギガバイトの
アドレス空間、及び５１２キロバイトの直接マップ型キ
ャッシュメモリに対して、１４のアドレスビットがキャ
ッシュメモリの各ラインのデータブロックを識別するた
めに必要である。即ち、指定バイトに対して３３ビット
アドレスＰＡ［３２：０］、６４バイトラインを有する
５１４キロバイトキャッシュメモリに記憶された対応６
４バイトデータブロックに対して２７ビットアドレスＰ
Ａ［３２：６］を与えると、データブロックの完全アド
レスの１４の上位アドレスビットＰＡ［３２：１９］
は、データブロックを識別するためにキャッシュタグに
記憶され、データブロックのアドレスの次の１３のビッ
トＰＡ［１８：６］は、データブロックが記憶されるの
はどのキャッシュラインであるかを決定する。システム
１００では、１テラバイトコヒーレントアドレス空間Ｐ
Ａ［３９：０］及び５１２キロバイト直接マップ型キャ
ッシュライン１３０で、各Ｅｔａｇは、キャッシュメモ
リの対応ラインに記憶されたデータブロックの全アドレ
スの２１の上位ビットを記憶することが必要である。
【００３６】キャッシュインデックスに記憶されるアド
レスビットの数、従って各マスタＵＰＡポートに対する
キャッシュサイズは、後に詳述するように、各ＵＰＡポ
ートのポートＩＤレジスタ１５８をプローブすることに
よりシステム初期化ソフトウェアによって決定される。
マルチプロセッサシステムにおけるそのコヒーレントキ
ャッシュへのプロセッサの参照とのスヌープ干渉（障
害）を回避するために、タグの重複セット（ＵＰＡモジ
ュールのＥｔａｇ１３２をミラーする）Ｄｔａｇｓ１３
４は、システム１００の他のキャッシュメモリとコヒー
レントに維持されるべきであるキャッシュメモリを有し
ている各ＵＰＡモジュールに対するシステムコントロー
ラ１１０によって保持される。Ｄｔａｇｓ１３４は、直
接マップ型キャッシュメモリを支持する。各Ｅｔａｇエ
ントリに対して、システムコントローラ１１０によるＤ
ｔａｇｓ上のルックアップが、そのＥｔａｇｓへのプロ
セッサアクセスと干渉することなくデータブロックに対
する対応Ｅｔａｇ状態を正確に示すような、対応Ｄｔａ
ｇｓエントリが存在する。スヌープバス１４０は、シス
テムのキャッシュ可能なアドレス空間の大きさ（主メモ
リ空間の大きさ）に対応している全ての関連物理アドレ
スビットＰＡ［４０：６］を担持するように構成された
アドレスバスである。スヌープバスは、二つの双方向ビ
ットライン、マッチ（整合）信号ライン及び各Ｄｔａｇ
アレー１３４に対する書込み制御ラインを更に含む。二
つのビットラインは、Ｄｔａｇｓが読み取られたときに
２ビットのキャッシュライン状態をＤｔａｇｓアレー１
３４からシステムコントローラ１００へ運び、かつシス
テムコントローラ１１０がＤｔａｇｓを更新するときに
２ビット更新型ラインキャッシュを送信するために用い
られる。特定Ｄｔａｇアレーのためのマッチラインは、
スヌープバス１４０上のアドレスが関連キャッシュメモ
リに記憶されたデータブロックのアドレスとマッチする
か否かを示しているマッチ信号を担持する。マッチ信号
は、マッチ信号は、キャッシュメモリの主インデックス
（即ち、Ｅｔａｇアレー）の動作に干渉することなくＤ
ｔａｇアレーから生成されるということを除いて、同じ
アドレスで表されたときにキャッシュメモリの主キャッ
シュインデックスによって生成されたキャッシュ・ヒッ
ト／ミス信号と同等である。
【００３７】スヌープバス１４０は、アドレスバス１１
４と独立にかつデータバス１１６と独立にスケーラブル
である。それゆえに、用いられた並列スヌープバス１４
０の数及び各スヌープバス１４０を装填するＤｔａｇア
レー１３４の数は、アドレス及びデータバス１１４，１
１６のスピード要求事項への依存性なしに、Ｄｔａｇル
ックアップ及び更新動作のスピード要求事項だけに基づ
くことができる。 ＵＰＡポートモデル 各ＵＰＡポート１０４は、ポートＩＤまたはＵＰＡ＿Ｐ
ｏｒｔ＿ＩＤ（図３参照）と呼ばれる、固有の５ビット
値によって識別される。これは、システム１００におい
て最大で３２のＵＰＡポートを許容する。図４を参照す
ると、各ＵＰＡポートは、多くとも４つの機能インター
フェイスを有することができる：マスタインターフェイ
ス１５０、スレーブインターフェイス１５２、割込み装
置(interrupter) インターフェイス１５４及び割込みハ
ンドラーインターフェイス１５６。全てのＵＰＡポート
は、ＵＰＡスレーブインターフェイス１５２及びポート
ＩＤレジスタ１５８を含む。ポートＩＤレジスタ１５８
は、その能力（機能）をシステムコントローラ１１０に
伝達するためにＵＰＡポート１０４によって使用され
る。
【００３８】図４に示されるように、これらのインター
フェイスは、多数のキューを含む。スレーブインターフ
ェイス１５２は、トランザクション要求（ＰＲＥＱ，Ｓ
ＲＥＱ）、割込み要求（ＩＮＴ）、及び要求に関連した
データ（ＰＲＥＱ＿ＤＱ，ＩＮＴ＿ＤＱ）を受け取るた
めの入力要求キューを含む。マスタインターフェイス１
５０は、アウトバウンド要求に対するキューＣ０，Ｃ１
を含みかつ各マスタクラスに対するインバウンド及びア
ウトバウンドデータキューＩＤＱ０，ＯＤＱ０，ＩＤＱ
１，ＯＤＱ１を随意に含む。以下の説明のあるものは、
特定のトランザクション及び応答メッセージを参照す
る。全てのそのようなトランザクション及び応答メッセ
ージは、“トランザクションの詳細な説明”と題された
この文書の部分に記載される。ポートＩＤレジスタ１５
８のフィールドは、以下のようである：ＩＤフィールド
１６０は、ポートに関連したＵＰＡモジュールを識別す
る１６ビットフィールドであり、製造者のＩＤ（サン・
マイクロシステムズ，Ｉｎｃ．によって割り当てられ
た）に対する６ビット、モジュールまたはプロセッサの
型（製造者によって割り当てられた）に対する６ビッ
ト、及びモジュール・バージョン／リビジョン番号（製
造者によって割り当てられた）に対する４ビットを含ん
でいる。
【００３９】ＵＰＡＣＡＰフィールド１６１は、ＵＰＡ
ポートの能力（機能）を示すための５ビットマスクフィ
ールドである。ＵＰＡがマスタインターフェイスを有す
るならばＵＰＡＣＡＰ［０］がセットされる。ＵＰＡモ
ジュールがキャッシュ（ＵＰＡポートを“キャッシュマ
スタ”にする）を有するならばＵＰＡＣＡＰ［１］がセ
ットされる。ＵＰＡポートがＵＰＡ＿Ｓｌａｖｅ＿Ｉｎ
ｔ＿Ｌ信号を用いて割込み装置インターフェイスを有す
るならばＵＰＡＣＡＰ［２］がセットされる。このビッ
トは、スレーブ専用ＵＰＡポートによって主にセットさ
れる。ソフトウェアは、割込みハンドラーに対応してい
るターゲット−ＭＩＤをこのＵＰＡポートに割り当て
る。ＵＰＡポートがＰ＿ＩＮＴ＿ＲＥＱトランザクショ
ン要求プロトコルを用いて割込み装置インターフェイス
を有するならばＵＰＡＣＡＰ［３］がセットされる。ソ
フトウェアは、割込みハンドラーに対応しているターゲ
ット−ＭＩＤをこのＵＰＡポートに割り当てる。
【００４０】ＵＰＡポートが割込みハンドラーインター
フェイスを有するならばＵＰＡＣＡＰ［４］がセットさ
れる。システムコントローラは、このビットがセットさ
れたときにだけＰ＿ＩＮＴ＿ＲＥＱ割込み要求を他のＵ
ＰＡポートからこのポートに進める。ＥＣＣＮｏｔＶａ
ｌｉｄフィールド１６２は、このＵＰＡポートがＥＣＣ
を支持しないことを示すための１ビットフィールドであ
る。このフィールドは、データを供給するときにＵＰＡ
ポートがＥＣＣを生成できるならば０×０にセットされ
る。データを供給するときにＵＰＡポートがＥＣＣ生成
を支持しないならばそれは０×１にセットされ、かつＥ
ＣＣチェッキングができないことを受容ＵＰＡポートに
示すことをシステムコントローラ１１０に要求する。Ｅ
ＣＣＮｏｔＶａｌｉｄが０×１にセットされたときに、
ＵＰＡポートは、ＵＰＡデータバス上のＥＣＣチェッキ
ングを支持しないしＵＰＡアドレスバス上のパリティチ
ェッキングも支持しない。ＯＮＥＲＥＡＤフィールド１
６４は、このＵＰＡポートが一度にそれへの一つの顕著
な（突出した）スレーブ読取りＰ＿ＲＥＱトランザクシ
ョンだけを支持することを示すための１ビットフィール
ドである。ＯＮＥＲＥＡＤフィールドがセットされたな
らば、このＵＰＡポートは、Ｐ＿ＲＡＢ＿ＲＥＰＬＹ及
びＰ＿ＲＡＳＰ＿ＲＥＰＬＹメッセージを発行できず、
それは、Ｐ＿ＲＡＳＢ＿ＲＥＰＬＹ応答メッセージを用
いなければならない。結果として、ＯＮＥＲＥＡＤフィ
ールドがセットされたならば、このＵＰＡポートは、ス
レーブアクセスに対してそれに指向されたＰ＿ＮＣＲＤ
＿ＲＥＱ及びＰ＿ＮＣＢＲＤ＿ＲＥＱトランザクション
に対してＰ＿ＲＡＳＢ応答を用いる。以下に説明するよ
うに、システムコントローラは、ＵＰＡポートに代わっ
てこれらのトランザクションに対するＭＩＤ、クラス、
及びサイズ情報を維持する。Ｐ＿ＮＣＲＤ＿ＲＥＱトラ
ンザクション要求メッセージ及びＰ＿ＲＡＳＢ応答メッ
セージも以下に詳述する。
【００４１】ＰＲＥＱ＿ＲＱ［３：０］フィールド１６
６は、スレーブインターフェイス１５２のＰＲＥＱ＿Ｒ
Ｑキュー１６７の大きさをエンコード（符号化）する４
ビットフィールドである。このフィールドは、ＵＰＡス
レーブインターフェイス１５２が同時に記憶することが
できる（２サイクル）入力Ｐ＿ＲＥＱトランザクション
要求パケットの最大数を指定する。全てのＵＰＡポート
が、最小で、そのポートＩＤレジスタのスレーブ読取り
を支持しなければならないので、ＰＲＥＱ＿ＲＱの最小
値は、０×１である。ＰＲＥＱ＿ＤＱ［５：０］フィー
ルド１６８は、ＰＲＥＱ＿ＤＱキュー１６９の大きさを
エンコードする６ビットフィールドである。このフィー
ルドは、ＵＰＡスレーブポートが そのＰ＿ＲＥＱ書
込みデータキュー１６９に受け取ることができる入力ク
ワッドワード（１６バイト量）の数を指定する。書込み
データキューＰＲＥＱ＿ＤＱは、ＰＲＥＱ＿ＲＱ要求キ
ューに支持された要求の最大数に対するデータブロック
（６４バイト）を収容しなければならない。結果とし
て、ＰＲＥＱ＿ＤＱデータキューは、ＵＰＡポートがス
レーブ書込みを支持しないならばＰＲＥＱ＿ＤＱを０×
０に等しくセットすることができることを除いて、常に
ＰＲＥＱ＿ＲＱフィールド１６６において指定された大
きさの４倍である。
【００４２】ＰＩＮＴ＿ＲＤＱ［１：０］フィールド１
７０は、ＩＮＴ＿ＲＱ及びＩＮＴ＿ＤＱキュー１７１，
１７２の大きさをエンコードする２ビットフィールドで
ある。ＰＩＮＴ＿ＲＤＱフィールド１７０は、ＵＰＡポ
ートが割込みハンドラーインターフェイス１５６を有す
るならば、有効である。割込み要求キューの大きさ、Ｉ
ＮＴ＿ＲＱ１７１は、このフィールドにバイナリバリュ
ー（２値）プラス１に等しい。割込み要求キューの最大
数は、４つの割込み要求である。纏めると、このフィー
ルドは、ＵＰＡスレーブポートが受け取ることができる
（２サイクル）入力Ｐ＿ＩＮＴ＿ＲＥＱ要求の数並びに
ＵＰＡスレーブインターフェイスが受け取ることができ
る６４バイト割込みデータブロックの数を特定する。Ｕ
ＰＡＣＡＰフィールドに関しては、ポートＩＤレジスタ
が読込まれるべきためのスレーブインターフェイスを有
することを全てのＵＰＡポートが要求されるときに、ス
レーブ能力（機能）を示すためのマスクビットが存在し
ない。以下は、ＵＰＡＣＡＰフィールドに対する設定の
例である。プロセッサモジュールのような全機能ＵＰＡ
ポートは、そのＵＰＡＣＡＰマスクが０×１Ｂにセット
される。スレーブアクセスに対してだけマップされかつ
割り込まないグラフィック装置のようなスレーブ専用Ｕ
ＰＡポートは、そのＵＰＡＣＡＰマスクが０×０にセッ
トされる。（ＵＰＡ＿Ｓｌａｖｅ＿Ｉｎｔで）割込みを
生成するスマートスレーブ専用ＵＰＡポートは、そのＵ
ＰＡＣＡＰマスクを０×０４にセットする。ＤＶＭＡ
（直接仮想メモリアクセス）を実行し、キャッシュを有
さず、かつＰ＿ＩＮＴ＿ＲＥＱ割込み要求トランザクシ
ョンを生成するＩ／Ｏ・ＵＰＡポートは、そのＵＰＡＣ
ＡＰマスクを０×９にセットする。
【００４３】マスタインターフェイス マスタインターフェイス１５０は、オプション（任意）
である。ＵＰＡマスタインターフェイスは、ＵＰＡポー
トにトランザクション要求（Ｐ＿ＲＥＱ）を始動（開
始）させる。マスタインターフェイス１５０を有してい
るＵＰＡポート１０４は、ここでマスタポートと呼ばれ
る。マスタポートに対するＵＰＡモジュールは、キャッ
シュマスタポートと呼ばれるような場合に、物理的にア
ドレス指定されたコヒーレントキャッシュを含みうる。
キャッシュは、“ＭＯＥＳＩキャッシュコヒーレンスプ
ロトコル”（後述する）に参与し、かつシステムコント
ローラ１１０からのコピーバック−無効要求に応答す
る。コヒーレントキャッシュは、ＵＰＡモジュールのあ
らゆる他の専用局所キャッシュの全体包含(total inclu
sion) を有する。好ましい実施例では、各キャッシング
ＵＰＡマスタポートは、部分的には各データプロセッサ
のキャッシュメモリが単一書戻しバッファ（図８のバッ
ファ２８０を参照）を有するだけなので、かつ部分的に
は多重書戻しバッファが必要である複雑な制御論理を回
避するために、ほとんどの場合に一つの顕著な（突出し
た）ダーティ・ビクティム（汚染犠牲者）書戻しを有す
ることができる。
【００４４】データプロセッサが多重装填(multiple lo
ads)及びキャッシュミス(cache misses)または先取り(p
refetches)を発行できる、他の実施例では、データプロ
セッサに複数の書戻しバッファとシステムコントローラ
に対応する数のＤｔａｇ非常駐バッファとが存在しう
る。ここに記載された書戻し取扱い論理プロトコルは、
ＵＰＡポートからのあらゆる数の顕著な（突出した）書
戻しで作動する。ＵＰＡマスタインターフェイス１５０
は、トランザクション要求の二つの“クラス”に対する
二つの独立出力要求キューＣ０及びＣ１までを有する。
Ｃ０及びＣ１は、それらがＵＰＡマスタポートによって
始動されたトランザクションのクラスなので、“マスタ
クラス”とも呼ばれる。ＵＰＡマスタインターフェイス
は、あらゆるクラスからのトランザクション要求をを発
行しうる。各トランザクション要求パケットのビット
は、要求がどのクラスからであるのかをシステムコント
ローラに特定する。また、ＵＰＡポートのポートＩＤ
は、ＭＩＤフィールドのトランザクションパケットに担
持される（以下の、トランザクションの説明を参照）。
マスタインターフェイス１５０は、トランザクションク
ラスのそれぞれに対するインバウンド及びアウトバウン
ドデータキュー、ＩＤＱ０，ＯＤＱ０，及びＩＤＱ１，
ＯＤＱ１も含みうる。
【００４５】二つ以上のトランザクションクラス（ここ
ではマスタクラスと呼ばれる）を有することの目的は、
どのメモリトランザクションが順番に順序付けされる必
要がありどのメモリトランザクションがその必要がない
かを各データプロセッサに示させることによってメモリ
トランザクションの並列実行を増大することである。特
定データプロセッサからの各マスタクラスのトランザク
ションは、データプロセッサがそのクラスにおいてメモ
リ要求を生成するのと同じ順序で終了されなければなら
ない。異なるクラスにおけるメモリトランザクションの
間には順序付け要求事項が存在しない。それゆえに、デ
ータプロセッサが、クラス１で順番にメモリトランザク
ション要求Ｔ１−１，Ｔ１−２，及びＴ１−３を、クラ
ス２で順番にメモリトランザクションＴ２−１及びＴ２
−２を発行するならば、システムコントローラは、それ
らが生成されたのと同じ順序でトランザクションＴ１−
１，Ｔ１−２，及びＴ１−３を終了しなければならな
い。同様に、システムコントローラは、それらが生成さ
れたのと同じ順序でトランザクションＴ２−１及びＴ２
−２を終了しなければならない；しかし、それは、トラ
ンザクションＴ１−１，Ｔ１−２，及びＴ１−３に関し
ていつでもトランザクションＴ２−１及びＴ２−２を終
了することができる。
【００４６】データキューは、データ転送の取扱いを簡
略化するために好ましい実施例において用いられる。ア
ウトバウンドデータキューは、対応トランザクション要
求または応答メッセージが送信される前に送信されるべ
きデータで常に満たされる。このように、データ書込み
トランザクション要求メッセージが送信されるか、また
は“データレディ(data ready)”応答メッセージがＵＰ
Ａポートによって送信されるときに、相互接続は、関連
データがすぐに送信可能であることを保証する。その大
部分がオプションである、インバウンドデータキュー
は、あらゆる他の論理の状態とは独立に満たすことがで
きるＦＩＦＯ（先入れ先出し方式）バッファを用いて一
般に実施される。結果として、インバウンドデータキュ
ーがＵＰＡポートに供給される（設けられる）ときには
いつでも、ＵＰＡモジュール（データプロセッサのよう
な）及びそのＵＰＡポートのどちらも、データパケット
を受け取るためのハンドシェークプロトコルを管理する
必要がない。それよりも、データは、インバウンドデー
タキューの相互接続によって単に記憶されかつ関連ＵＰ
ＡポートまたはそのＵＰＡモジュールは、要求された資
源が利用可能であるときはいつでもそのデータを処理す
る。
【００４７】各マスタ要求クラスのトランザクションに
対するＳ＿ＲＥＰＬＹは、トランザクション要求が要求
しているＵＰＡポートによって最初に発行された順序と
同じ順序でシステムコントローラ１１０によって、要求
しているマスタＵＰＡポートに発行される。この要求事
項は、（Ａ）各マスタ要求クラス内のトランザクション
が、トランザクション要求が発行される順序と同じ順序
で厳格にシステムコントローラによって起動されるよう
に先入れ先出しバッファとして各マスタクラス要求キュ
ーＳＣＩＱ０／１を扱うこと、及び（Ｂ）アクティブト
ランザクション要求のセット内で、それらトランザクシ
ョンが起動されたのと同じ順序で同じキューイングＵＰ
Ａポート及びマスタクラスを有しているトランザクショ
ンに対するＳ＿ＲＥＰＬＹの発行をキューイングするこ
とによってシステムコントローラで実施される。上記し
たように、二つのトランザクション要求クラスＣ０，Ｃ
１の間に順序付け（順序）関係が存在しない。一つのク
ラスからの要求に対するＳ＿ＲＥＰＬＹは、それらの要
求がシステムコントローラに送信された順序に関係な
く、二次クラスからの要求に対するＳ＿ＲＥＰＬＹより
も早くまたは遅くくる。
【００４８】異なるマスタＵＰＡポートからの要求間に
も順序付け関係が存在しない。ＵＰＡポートのスレーブ
インターフェイスに指向された異なるマスタＵＰＡポー
トからの読取り／書込み要求は、あらゆる順序でＵＰＡ
ポートスレーブインターフェイスによって実行できる
が、しかし同じマスタＵＰＡポートからでかつ同じマス
タ要求クラスの要求は、それらがＵＰＡポートスレーブ
インターフェイスによって受け取られたと同じ順序でＵ
ＰＡポートスレーブインターフェイスによって実行され
る。Ｉ／Ｏ装置への参照、順序的に一定(sequentially
consistent) である。スレーブＵＰＡインターフェイス
は、装置アドレスによりトランザクションを順序付け
る。同じＩ／Ｏ装置（または所定のアドレス範囲）への
全ての参照は、それらがＵＰＡスレーブインターフェイ
スに到着したのと同じ順序で終了する必要がある。しか
しながら、（バスブリッジにおけるような）同じＵＰＡ
スレーブインターフェイスをハングオフしている(hangi
ng off) 異なるＩ／Ｏ装置に対してなされる参照の順序
付けは、存在せず、かつＵＰＡスレーブインターフェイ
スは、並列に異なるＩ／Ｏ装置（または異なる所定のア
ドレス範囲）に対してなされるトランザクションを実行
することを許容される。
【００４９】各ＵＰＡモジュールは、順序付けが重要で
ある全てのトランザクション要求を単一のマスタ要求ク
ラスに置くことを必要とする。全てのプロセッサＵＰＡ
モジュールに対する好ましいクラス割り当ては、以下の
ようである：クラス０は、キャッシュミス、及びブロッ
ク装填(block loads) による読取りトランザクションに
対して用いられる。クラス１は、書戻し要求、WriteInv
alidate （書込み無効）要求、ブロック記憶、割込み要
求、及び非キャッシュ型読取り／書込み要求に対して用
いられる。クラスへのメモリトランザクションのこの割
り当ては、キャッシュミスによってもたらされたメモリ
トランザクションを他のトランザクションによってブロ
ックされないようにイネーブルしかつデータプロセッサ
が複数の顕著な（突出した）装填及び／または先取りを
支持するときに特に重要である。これは、他の最適化と
共に、キャッシュ充填(cache fills) に対する最も低い
可能な待ち時間を与える。相互接続は、トランザクショ
ンの並列実行を最大化でき、かつ同じＵＰＡポート及び
クラスからのトランザクションを除いて、それらをあら
ゆる順序で終了させる。コヒーレンスを保持し、かつプ
ログラマの視点から順序一定(sequentialconsistency)
を達成するために、ＴＳＯ（総合記憶順序）、ＰＳＯ
（部分的記憶順序）及びＲＭＯ（緩和メモリ順序）メモ
リモデル及びＳＳＯ（強力順序）Ｉ／Ｏ空間メモリモデ
ルは、相互接続のハードウェアを実際に順序一定(seque
ntially consistent) にすることなく支持される。
【００５０】ＵＰＡマスタポートは、そのメモリモデル
に基づいてその内部メモリ事象の順序について単独でま
かされ（責任を有し）、かつそのメモリモデル順序付け
要求事項を支持するためにあらゆる要求クラスからのト
ランザクションの組合せを発行することができる。ＵＰ
Ａポートのデータプロセッサは、その局所メモリモデル
に基づいて必要によりトランザクションを並列化しかつ
順序付けるために二つのマスタクラスを使用しうる。全
てのバリア及び同期は、それがマスタクラスからのトラ
ンザクションを発行する前にそのメモリモデルに基づい
てデータプロセッサによって実施される。全てのデータ
トランザクションは、常に終了し、かつ（一つの割込み
トランザクションを除いて）システムコントローラ１１
０からマスタＵＰＡポートへの再試行（リトライ）ＮＡ
ＣＫは、存在しない。ＵＰＡマスタポートは、それ自体
のスレーブポートへの読取り／書込みスレーブアクセス
を行ってはならないし、既にそのキャッシュの中にある
データブロックに対する要求を行ってもいけないし、そ
れ自身に割込みを送ってもいけない。コネクタに関連し
た電気的制約によりループバック(loopback)は、本発明
の好ましい実施例によって支持されない。しかしなが
ら、ループバックの使用を論理的に妨げるものは、本発
明のシステムアーキテクチャに存在しない。事実、Ｓ＿
ＲＥＰＬＹのプロトコル、データ転送及びキャッシュコ
ヒーレンスは、ループバックで作動するように設計され
ている。
【００５１】スレーブインターフェイス 全てのＵＰＡポートは、スレーブインターフェイス１５
２を含み、かつ全てのＵＰＡポートは、ポートＩＤレジ
スタ１５８をインプリメント（実施）する。スレーブイ
ンターフェイス１５２は、トランザクションにだけ応答
することができ、トランザクションを始動（開始）する
ことができない。スレーブインターフェイス１５２は、
ときどきここで“スレーブポート”と呼ばれる。スレー
ブポートへの全ての参照は、ＵＰＡポートがマスタＵＰ
Ａポートであるか否かに係わりなく、ＵＰＡポートのス
レーブインターフェイスを意味する。キャッシングマス
タＵＰＡポート上のＵＰＡスレーブインターフェイス１
５２は、ＵＰＡ６ポート（ＵＰＡポート）にシステムコ
ントローラ１１０からのコピーバック−無効要求を受け
取らせる。ＵＰＡスレーブインターフェイス１５２は、
スレーブインターフェイスが割込みハンドラーインター
フェイス１５６を含むＵＰＡポートの一部であるなら
ば、ＵＰＡポートに割込みパケットトランザクションを
受け取らせる。ＵＰＡスレーブインターフェイスは、非
キャッシュ型アドレス空間を有し、かつマスタＵＰＡポ
ートからのＵＰＡモジュール上で、そのポートＩＤレジ
スタ１５８を読取ることを含んでいる、装置及びレジス
タへのプログラムされたＩ／Ｏ（ＰＩＯ）読取り／書込
みアクセスを許容する。各ＵＰＡスレーブインターフェ
イスは、８ギガバイトの非キャッシュ型アドレス空間が
割り当てられる。ＵＰＡポートがそれにアサートされた
ＵＰＡ＿Ａｄｄｒ＿Ｖａｌｉｄ信号を見たときに、最上
位アドレスビット、ＰＡ［４０］が１に等しいならば、
トランザクション要求パケットからの物理アドレスビッ
トＰＡ［３２：４］は、非キャッシュアドレス空間にお
けるアドレスを表わす。
【００５２】ＵＰＡ相互接続アーキテクチャは、システ
ム幅アドレス空間を画定しないし、ポートＩＤレジスタ
１５８を除いて、あらゆるシステムレジスタに対するア
ドレスデコード（復号）も画定しない。ＵＰＡスレーブ
インターフェイスは、それらの要求が受け取られたのと
同じ順序でマスタＵＰＡポートから同じマスタクラスか
らのＰＩＯ読取り／書込みトランザクション要求を処理
する。即ち、それは、トランザクション要求が受け取ら
れたのと同じ順序でそれらのトランザクション要求に対
するＰ＿ＲＥＰＬＹメッセージを送る。しかしならが、
それは、ＵＰＡポートからの異なるマスタクラスにおけ
る要求に対する順序付け、または異なるＵＰＡポートか
らの要求に対する順序付けを保持する必要がない。ＵＰ
ＡスレーブインターフェイスがＩ／Ｏバスインターフェ
イスに接続されているならば、Ｉ／Ｏバスインターフェ
イスも、各個別アドレスまたはアドレス範囲に対してそ
れが受け取るトランザクションに対する順序付けを保持
することが必要である。例えば、同じＩ／Ｏバス上のア
ドレスＡ（または装置Ａ）への読取りトランザクション
が後続するＩ／Ｏバス上のアドレスＡ（または装置Ａ）
への書込みトランザクションは、Ｉ／Ｏバスインターフ
ェイスに書込みの前に読取りを再順序付け(reorder) さ
せてはならない。しかしながら、アドレスＢ（または装
置Ｂ）への読取りトランザクションが後続するアドレス
Ａ（または装置Ａ）への書込みは、あらゆる順序でＩ／
Ｏバスインターフェイスによって実行することができ
る。Ｉ／Ｏバス順序付けに対する正確な機構は、Ｉ／Ｏ
バスインターフェイスのインプリメンテーション毎に変
えることができる。しかしながら、クラス順序付けに対
して上述したものに類似するブロッキングビット及びブ
ロッキングビットマップスキームは、クラスに基づく順
序付け及びＩ／Ｏアドレスに基づく順序付けの両方に用
いることができる。
【００５３】ＵＰＡスレーブインターフェイスは、書込
みトランザクション上での書込み終了を保証することが
できない。（同じプロセッサにより）読取りが後続する
書込みは、ロケーション（記憶位置）が存在するならば
最後の書込みの結果をリターンする。しかしながら、Ｉ
／Ｏ装置レジスタへの読取り−書込みは、インプリメン
テーション指定サイドアフェクト(side affects)を有す
ることができるので、これの意味論(semantics) は、各
Ｉ／Ｏ装置による。マスタＵＰＡポートは、二つが同じ
ＵＰＡアドレスバスを共有している場合でも相互接続モ
ジュール１１２を通してのみスレーブＵＰＡポートと通
信する。スレーブ専用ＵＰＡポート（マスタインターフ
ェイスを有さないＵＰＡポート）は、システムコントロ
ーラへ割込みを知らせるために専用割込みワイヤを使用
することができる。システムコントローラは、それに対
する割込みパケットを生成し、かつそれを割込みハンド
ラーＵＰＡポートへ進める。システムコントローラ１１
０は、図４及び図５に示した３つのスレーブ要求受信キ
ュー（ＰＲＥＱ＿ＲＱ，ＳＲＥＱ＿ＲＱ，ＩＮＴ＿Ｒ
Ｑ）及び二つのデータキュー（ＰＲＥＱ＿ＤＱ，ＩＮＴ
＿ＤＱ）の最大の大きさを知ることによってＵＰＡポー
トスレーブインターフェイスへの要求のフロー制御を取
り扱う。各ＵＰＡポートに対するポートＩＤレジスタ１
５８は、それがそのキューに同時に記憶することができ
る各型の顕著（突出）なトランザクション要求の最大
数、それゆえに、それらの要求のあるものがサービスを
受けるまでどのくらいの数のそのような要求をシステム
コントローラ１１０によってそれに送ることができるか
を特定する。また、ポートＩＤレジスタ１５８は、デー
タキューのそれぞれが記憶できるクワッドワード（１６
バイトユニット）の最大数を特定する。
【００５４】ＵＰＡスレーブポートインターフェイス１
５２は、それに送られたあらゆるトランザクションに対
して“再試行ＮＡＣＫ”で応答することができない。そ
のようなネガティブな肯定応答メッセージの必要を回避
するために、システムコントローラ１１０は、スレーブ
インターフェイスがそのキューにおいて有するルームよ
りも多いＵＰＡスレーブインターフェイスへの要求を発
行しない。先のトランザクションの終了を肯定応答する
ためのＵＰＡスレーブインターフェイスからのＰ＿ＲＥ
ＰＬＹは、そのスレーブＵＰＡポートの入力要求キュー
におけるその型の更に一つの要求に対するルームが存在
することをシステムコントローラ１１０に報告する。好
ましい実施例におけるスレーブポートインターフェイス
１５２のシステムコントローラ要求キューＳＲＥＱ＿Ｒ
Ｑ１７４の最大の大きさは、１で固定される。それゆえ
に、スレーブＵＰＡポートに対してせいぜい一つの顕著
なＳ＿ＲＥＱが存在することができる。システム性能を
傷付ける（害する）ことなく単一のエントリ要求キュー
ＳＲＥＱ＿ＲＱ１７４を用いることができる理由は、全
てのＳ＿ＲＥＱ要求が、スレーブインターフェイスによ
って最も高い優先的サービスを与えられかつＳ＿ＲＥＱ
要求をキューイングすることが不要であるように迅速に
サービスを受けるということである。特に、図７に示す
ように、好ましい実施例では、各キャッシングＵＰＡマ
スタポート１０４のキャッシュコントローラ１７６は、
キャッシュコントローラが、ＳＲＥＱ＿ＲＱがデータプ
ロセッサよりも高い優先度を与えられている、ポートデ
ータプロセッサ１７８とＳＲＥＱ＿ＲＱ要求キューの両
方からのキャッシュアクセス要求を受け入れるようにデ
ュアルポートされる(dual ported)。この構成を用い
て、ＳＲＥＱは、ＳＲＥＱ＿ＲＱ要求キュー１７４にお
けるそれらの記憶の２から５システムクロックサイクル
内の各スレーブインターフェイスによって一般にサービ
スを受ける。特に、ＳＲＥＱがアサートされる一クロッ
クサイクル直前にデータプロセッサ１７８によって原子
読取り−変更−書込みキャッシュメモリ動作がスタート
されたならば、それは、終了するためにそのキャッシュ
トランザクションに対して３つの付加システムクロック
サイクルと同じくらい長く掛かりうるし、その後ＳＲＥ
Ｑが一般に２システムクロックサイクル内でサービスを
受ける。
【００５５】更に、上述したデュアルポートされたキャ
ッシュコントローラ方法を用いて、一つのデータプロセ
ッサ１７８から別のものへのコピーバック要求は、相互
接続が競合するメモリトランザクションを有さないとき
に主メモリからの装填とおおよそ同じ量の時間で終了す
る。特に、好ましい実施例では、主メモリからの装填
は、終了するために約８システムクロックサイクルが掛
かり、かつ一つのデータプロセッサキャッシュメモリか
ら別のデータキャッシュメモリプロセッサへのコピーバ
ックも、競合するメモリトランザクションが存在しない
ときに終了するために約８システムクロックサイクルが
掛かる。ほとんどのインプリメンテーションでは、各Ｕ
ＰＡスレーブインターフェイスは、ＵＰＡアドレスバス
を介して受け取ったトランザクション要求のパリティチ
ェックを実行しかつ致命的エラーＰ＿ＲＥＰＬＹメッセ
ージであらゆるパリティエラーを報告することを必要と
する。ほとんどのインプリメンテーションでは、各ＵＰ
Ａスレーブインターフェイス１５２は、ＥＣＣが有効で
あるならば書込みトランザクションのＥＣＣチェックを
実行し、かつデータエラーをログしかつ報告することも
必要である。
【００５６】割込みインターフェイス 割込みインターフェイス１５４は、オフションである。
ＵＰＡポートがマスタインターフェイス１５０を支持す
るならば、それは、マスタＵＰＡポートのあらゆるマス
タクラスから割込みハンドラーであるターゲットスレー
ブＵＰＡポートへ割込みパケットトランザクションを発
行することができる。マスタＵＰＡポートの割込みイン
ターフェイスは、Ｐ＿ＩＮＴ＿ＲＥＱトランザクション
（以下のトランザクションの説明を参照）を始動（開
始）することによって割込みを生成する。マスタＵＰＡ
ポートは、要求パケットのターゲット−ＩＤ＜４：０＞
を特定することによって特定の宛先割込みハンドラーＵ
ＰＡポートに対する割込みパケットを生成する。ターゲ
ット−ＩＤは、宛先ＵＰＡポートの固有５ビットＵＰＡ
＿Ｐｏｒｔ＿ＩＤと同じである。それ自身にＵＰＡポー
トによって導かれた割込みは、電気コネクタ考慮により
好ましい実施例においてＵＰＡインターフェイス上で支
持されないが、しかし本発明の代替実施例においてよく
支持されうる。一つ（またはそれ以上）の割込みハンド
ラーＵＰＡポートのターゲット−ＩＤは、システム初期
化ソフトウェアによって各非プロセッサ割込み装置ＵＰ
Ａポートに割り当てられる。非プロセッサ割込み装置Ｕ
ＰＡポートは、次に割り当てられたターゲット−ＩＤだ
けに割込みトランザクションを送ることができる。プロ
セッサＵＰＡポートは、（プロセッサ対プロセッサ・ソ
フトウェアクロスコールに対する）あらゆる割込みハン
ドラーターゲット−ＩＤへ割込みトランザクションを送
ることができる。
【００５７】各割込みトランザクション要求Ｐ＿ＩＮＴ
＿ＲＥＱに対するターゲット−ＩＤ＜４：０＞は、２サ
イクル割込みパケットの最初のサイクルの物理アドレス
フィールドＰＡ＜１８：１４＞に担持される（図９Ｃ参
照）。ＵＰＡポートは、あらゆるマスタ要求クラスにＰ
＿ＩＮＴ＿ＲＥＱを置くことができる。それが一つのク
ラスまたは別のクラスであるべきであるという要求事項
が存在しない。しかしながら、それは、キャッシュ充填
トランザクションをブロックしないように好ましい実施
例においてクラス１に置かれる。割込みトランザクショ
ンを始動したＵＰＡポートがＳ＿ＩＮＡＫ応答（さもな
ければＮＡＣＫ応答として知られた）を受け取るなら
ば、要求しているＵＰＡポートは、その出力データキュ
ーから割込みデータを、かつマスタ要求クラスキューか
らＰ＿ＩＮＴ＿ＲＥＱ要求を取り除き、あるバックオフ
間隔の後で再試行する。ＵＰＡポートが、ＵＰＡデータ
バス上の６４バイトの割込みデータを駆動するためにＳ
＿ＷＡＢ応答を受け取るならば、そしてターゲットが有
効な割込みハンドラーであるならば、Ｐ＿ＩＮＴ＿ＲＥ
Ｑとデータの両方がシステムコントローラによってター
ゲットＵＰＡポートに運ばれる（ちょうど非キャッシュ
ブロック書込みトランザクションのような）ことが保証
される。ターゲットが割込みハンドラーでないならば、
システムコントローラがそれを廃棄（かつ状態ビットを
セット）しうるか、または受容ＵＰＡポートがそれを
（暗黙のうちに）廃棄しうる。
【００５８】割込みは、異なるＵＰＡポートへ多重折り
返し(multiple back-to-back) Ｐ＿ＩＮＴ＿ＲＥＱトラ
ンザクションを発行するならば、それらが同じ順序で運
ばれるという保証はない。しかしながら、同じターゲッ
ト−ＩＤを特定している折り返しＰ＿ＩＮＴ＿ＲＥＱ
は、同じ順序でターゲットＵＰＡポートへシステムコン
トローラによって運ばれて、システムコントローラ１１
０からのＮＡＣＫｓを結果として生ずるあらゆる割込み
要求も、それらのオリジナル発行順序でＵＰＡ割込み装
置インターフェイスによって再試行されるということが
提供される。ＵＰＡポートがマスタインターフェイスを
支持しないが、割込みインターフェイス１５４を要求す
るならば、割込みインターフェイス１５４は、システム
コントローラ１１０に単一優先レベル割込みを送るべく
専用ワイヤ（図３においてＵＰＡ＿Ｓｌａｖｅ＿Ｉｎｔ
＿Ｌとラベル付けされた）によって結合される。システ
ムコントローラ１１０は、割込みパケットを発生させか
つ割込みハンドラーＵＰＡポートへ送り出させる。割込
みインターフェイスを有しているスレーブＵＰＡポート
では、割込みハンドラーがスレーブＵＰＡポートの所定
の割込みクリアレジスタへのスレーブ書込みで割込みを
クリアするまで、二次割込みをＵＰＡ＿Ｓｌａｖｅ＿Ｉ
ｎｔ＿Ｌライン上にアサートすることができない。更
に、単一割込み優先レベルだけが、ＵＰＡ＿Ｓｌａｖｅ
＿Ｉｎｔ＿Ｌラインを用いて生成された割込みに対して
利用可能である。
【００５９】割込みハンドラーインターフェイス ＵＰＡポートは、割込みハンドラー１５６でありうる。
データプロセッサＵＰＡモジュールは、割込みハンドラ
ーインターフェイスを一般に支持する。割込みハンドラ
ーであるために、ＵＰＡポートは、図１６に示すＩＮＴ
及びＩＮＴ＿ＤＱキューを支持しなければならない。Ｉ
ＮＴ要求キューの最大の大きさは、４つの割込みであ
る。ＩＮＴ要求キューに配置されたＰ＿ＩＮＴ＿ＲＥＱ
は、プロセッサによって試験される。好ましい実施例で
は、それは、ソフトウェア割込みハンドラーへのトラッ
プをもたらす。割込みハンドラーが割込みをハンドリン
グすることを終了した後、それは、Ｐ＿ＩＮＴ＿ＲＥＱ
がハンドルされかつその入力割込み要求キューに別のＰ
＿ＩＮＴ＿ＲＥＱのためのルームがあるということを示
すためにＰ＿ＲＥＰＬＹがシステムコントローラへのＵ
ＰＡポートによって生成される。好ましい実施例では、
Ｐ＿ＲＥＰＬＹは、ソフトウェアが割込みハンドラーイ
ンターフェイスの‘割込みクリア’レジスタへの書込み
を実行するときに生成される。 システムコントローラレジスタ 図５を参照すると、システムコントローラ１１０は、各
マスタクラス（ＳＣＩＱ０，ＳＣＩＱ１）のトランザク
ション要求を受け取るための個別キュー(separate queu
es) 、並びにそれが生成する要求及びそれがＵＰＡポー
トへ進める要求の両方に対するキュー（ＳＣＲＱ）を含
む。また、システムコントローラ１１０は、その能力
（機能）をＵＰＡポートへ伝達（通信）するためのＳＣ
ＩＤレジスタ１８０と、ＳＣ Ｃｏｎｆｉｇレジスタ
１９０と、保留(pending) トランザクション状態アレー
２００を含む。ＳＣ Ｃｏｎｆｉｇレジスタ１９０は、
システムの全てのＵＰＡポートの能力（機能）を記憶す
るため、並びにどのくらいのトランザクション要求がＵ
ＰＡポートのそれぞれの入力キューに現在記憶されてい
るのかを常に把握するために用いられ、保留トランザク
ション状態アレー２００は、全てのインアクティブ及び
アクティブ保留トランザクションを常に把握するために
システムコントローラによって用いられる。
【００６０】ＳＣ ＩＤレジスタ１８０のフィールド
は、次の通り：ＩＤフィールド１８１は、システムコン
トローラを識別する１６ビットフィールドである。ＵＰ
ＡＮＵＭフィールド１８２は、システムコントローラが
支持することができるＵＰＡポートの最大数を指定する
５ビットマスクフィールドである。ＳＣＩＱ０［３：
０］フィールド１８３は、特定のＵＰＡポートに対する
入力クラス０要求キューＳＣＩＱ０に記憶することがで
きる（２サイクル）要求パケットの数を特定する４ビッ
トフィールドである。ＳＣＩＱ１［３：０］フィールド
１８４は、特定のＵＰＡポートに対する入力クラス１要
求キューＳＣＩＱ１に記憶することができる（２サイク
ル）要求パケットの数を特定する４ビットフィールドで
ある。各そのようなマスタＵＰＡポートに対するＳＣＩ
Ｑ０及びＳＣＩＱ１要求入力キューの大きさを示すため
に各マスタＵＰＡポートに対するＳＣＩＱ０及びＳＣＩ
Ｑ１レジスタの個別のセットが存在する。図６を参照す
ると、ＳＣ Ｃｏｎｆｉｇレジスタ１９０は、システム
コントローラ１１０によって支持することができる各Ｕ
ＰＡポートに対する一つの行または記録１９２を含む。
ＳＣ Ｃｏｎｆｉｇレジスタの各行の位置は、対応ＵＰ
ＡポートのポートＩＤに対応する。それゆえに、ＳＣ
Ｃｏｎｆｉｇレジスタ１９０の最初（第１）の行は、ポ
ートＩＤ ０００００を有するＵＰＡポートに対する構
造データを記憶し、第２の行は、ポートＩＤ ００００
１を有するＵＰＡポートに対する構造データを記憶す
る、等。各そのような記録は、ここで“ＳＣＣｏｎｆｉ
ｇレジスタのポート記録”と呼ばれる。ＳＣ Ｃｏｎｆ
ｉｇレジスタ１９０の各ポート記録におけるフィールド
は、次の通り：ＵＰＡ＿Ｐｏｒｔ＿ＩＤ＿Ｒｅｇ１９３
のコピーは、事実上、対応ＵＰＡポートのポートＩＤレ
ジスタのコピーである。
【００６１】キャッシュインデックスマスク（ＣＩＭ）
フィールド１９４は、対応ＵＰＡポートの、もしあれ
ば、コヒーレントキャッシュのＥｔａｇブロックエント
リまたはラインの数を指定する。これは、アドレスに用
いるための物理アドレスＰＡ［４０：６］（｛４０：
６］）の下位アドレスビットのどのくらいがキャッシュ
コヒーレンスプロトコルをインプリメントするために比
較するかをシステムコントローラに示す。このフィール
ドは、キャッシュマスタＵＰＡポートに対してだけ有効
である。ＩｎｔＣｎｔフィールド１９５は、ＵＰＡポー
トによっていまだ肯定応答されていない対応ＵＰＡポー
トへシステムコントローラ１１０が進めた割込み要求の
数である。システムコントローラは、このフィールドの
値が、ＵＰＡ＿Ｐｏｒｔ＿ＩＤレジスタのそのコピー１
９３におけるＰＩＮＴ＿ＲＤＱ［１：０］フィールド１
７０に等しいときにはいつでもＵＰＡポートへの追加割
込み要求の送信をブロックする。ＰＲｅｑＣｎｔフィー
ルド１９６は、ＵＰＡポートによっていまだ肯定応答さ
れていない対応ＵＰＡポートへシステムコントローラ１
１０が進めたポートトランザクション要求の数である。
システムコントローラは、このフィールドの値が、ＵＰ
ＡポートＩＤレジスタのそのコピー１９３におけるＰＲ
ＥＱ＿ＲＱ［３：０］フィールド１６６に等しいときに
はいつでもＵＰＡポートへの追加ポートトランザクショ
ン要求の送信をブロックする。
【００６２】ＳＲｅｑＣｎｔフィールド１９７は、ＵＰ
Ａポートによっていまだ肯定応答されていない対応ＵＰ
Ａポートへ送られたシステムコントローラトランザクシ
ョン要求の数である。システムコントローラは、各スレ
ーブインターフェイスにおけるＳＲＥＱキューの最大の
大きさが一つなので、このフィールドの値が１に等しい
ときにはいつでもＵＰＡポートへの追加システムコント
ローラトランザクション要求の送信をブロックする。 データフロー 図５及び図７を参照すると、メモリへ及びメモリからの
一般的な読取り／書込みデータフローは、次の通りであ
る。図には明示していないけれども、システムコントロ
ーラ１１０は、各マスタＵＰＡポートに対するＳＣＩＱ
０及びＳＣＩＱ１入力要求キューの個別セットを含む。
更に、図８のフローチャートは、全データ転送トランザ
クションの全てのステップ（段階）を示していないとい
うことに注目すべきである。それよりも、それは、ほと
んどのデータ転送トランザクションに共通なステップだ
けを示す。全ての画定されたデータ転送トランザクショ
ンの更なる詳細は、“トランザクションの詳細な説明”
と題されたこの文書の部分に記載されている。
【００６３】ＵＰＡマスタポートは、システムコントロ
ーラがそれ自身の二つの要求入力キューの一つ（２１
２）に受け取る、そのＵＰＡアドレスバス上の読取り／
書込みトランザクション要求（Ｐ＿ＲＥＱ）をシステム
コントローラ１１０（２１０）へ発行する。それがコヒ
ーレント要求（２１４）であるならば、システムコント
ローラ１１０は、スヌープバス上でＤｔａｇルックアッ
プ（スヌープ）動作を行い、続いてＤｔａｇ更新動作
（２１６）を行う。Ｄｔａｇルックアップと同時に、読
取りトランザクションが主メモリに配置されたアドレス
上で実行されるならば、システムコントローラは、メモ
リサイクルを開始する（２１７）。“スヌープ動作”
は、いずれかのＤｔａｇアレー１３４が特定されたアド
レスに対する有効エントリを記憶するかどうかを決定す
べくスヌープバス１４０に結合された全てのＤｔａｇア
レー１３４を同時にアクセスする。Ｄｔａｇアレー１３
４のそれぞれは、各スヌープ動作に応じて２ビット状態
値並びにヒット／非ヒットビットを出力する。Ｄｔａｇ
アレーによって出力された２ビット状態値は、ヒット／
非ヒットビットがマッチングエントリがＤｔａｇアレー
１３４に見出されたことを示すならば、Ｄｔａｇの状態
を表わす。“ヒット”ビットがトゥルー（Ｔｒｕｅ）で
ありかつ二つのビットＤｔａｇ状態値が００に等しくな
いならば、“ヒット”は、“Ｄｔａｇアレーで検出され
る。
【００６４】行なわれている指定トランザクション要求
により、“ヒット”がＤｔａｇアレー１３４のいずれか
で検出されたならば、データは、一つのマスタＵＰＡポ
ートのキャッシュメモリから供給されうるし、指定され
たアドレスに対するデータを記憶するキャッシュメモリ
のあるものまたは全てにおけるキャッシュエントリは、
無効にされうるか、またはＤｔａｇ及びＥｔａｇアレー
の一つ以上のキャッシュエントリのタグ状態は、以下に
説明するように、別の方法で更新されうる。コヒーレン
ト読取りトランザクションに対して、（Ａ）Ｄｔａｇア
レー１３４の指定されたアドレスに対してヒットが存在
しない（２２２）か、または（Ｂ）キャッシュヒットに
対応している全てのＤｔａｇｓが非変更Ｓ（供給クリー
ン）状態でありかつトランザクションが自分（ＲＤＯ）
のトランザクションへの読取りでないので、データがメ
モリから入力されるということを、スヌープが決定する
ならば、主メモリから要求しているＵＰＡポートまで相
互接続モジュール１１２を通るデータ経路は、システム
コントローラ１１０によってセットアップ（準備）され
る（２２４）。システムコントローラ１１０は、要求し
ているＵＰＡポートが指定されたアドレスに対応してい
るデータブロックを受け取る時間であるときに（２２
８）要求しているＵＰＡポートにＳ＿ＲＥＰＬＹメッセ
ージを送る（２２６）。
【００６５】別のＵＰＡポートキャッシュからのコヒー
レント読取りは、要求しているプロセッサ以外のデータ
プロセッサにおけるキャッシュメモリに対するキャッシ
ュヒットが存在しており（２２２）、かつ（Ａ）要求し
ていないデータプロセッサに対するＤｔａｇが、変更さ
れたデータブロックを示す、ＯまたはＭ状態であるか、
または（Ｂ）読取りトランザクションが自分（Ｐ＿ＲＤ
Ｏ＿ＲＥＱ）のトランザクションへの読取りであるとき
に（２２３）、必要である。システムコントローラがデ
ータブロックが別のＵＰＡポートキャッシュによって供
給されなければならないということを決定する（２２
２，２２３）ときに、システムコントローラ１１０は、
コピーバックＳ＿ＲＥＱを供給しているＵＰＡポートの
スレーブインターフェイスへ送り、かつメモリサイクル
をアボート（異常終了）する（２４０）。二つ以上のデ
ータプロセッサを有しているシステムでは、システムコ
ントローラは、無効トランザクション要求（Ｓ＿ＩＮＶ
＿ＲＥＱ）を、供給しているＵＰＡポート以外の、キャ
ッシュヒットが検出された全てのキャッシングＵＰＡマ
スタポートへも送る（２４０）。データが準備できたと
きに、スレーブＵＰＡポートは、Ｐ＿ＲＥＰＬＹをシス
テムコントローラ１１０へ発行する（２４２）。次に、
システムコントローラ１１０は、供給しているＵＰＡポ
ートから要求しているＵＰＡポートまでデータ経路を形
成するために制御信号を相互接続モジュール１１２へ送
る（２４４）。また、システムコントローラ１１０は、
そのＵＰＡデータバス上の要求したデータを駆動するた
めにＳ＿ＲＥＰＬＹを供給しているＵＰＡスレーブイン
ターフェイスへ送り、かつそのＵＰＡデータバスからデ
ータを受け取るべくそれを促すためにＳ＿ＲＥＰＬＹを
要求しているＵＰＡマスタポート（２４６）へ送る（２
２８）。
【００６６】一般的なコヒーレント書込み（Ｐ＿ＷＲＩ
＿ＲＥＱ）トランザクションでは、無効要求は、主メモ
リに書込まれているものと同じデータブロックを記憶し
ているキャッシュメモリへシステムコントローラによっ
て送られて（２１８）、Ｓ＿ＲＥＰＬＹメッセージは、
要求しているＵＰＡポートから主メモリまで相互接続モ
ジュール１１２を通るデータ経路がシステムコントロー
ラ１１０によってセットアップされかつ主メモリがデー
タを書込むためにプライムされた後で、それに書込み動
作に対するデータを供給させるためにシステムコントロ
ーラによって要求しているＵＰＡポートへ発行される
（２３０）。書戻し（Ｐ＿ＷＲＢ＿ＲＥＱ）トランザク
ションは、他のコヒーレント書込みトランザクションと
は異なって取り扱われる。トランザクションに対するＤ
ｔａｇルックアップ（スヌープ）の結果が受け取られた
ときに、書戻しトランザクション要求の指定されたアド
レスに対応しているＤｔａｇが無効であるならば（２５
０）、それは、別のデータプロセッサが、アドレス指定
されたデータブロックの無効を要求したトランザクショ
ンを実行したことを意味する。これが起こったときに、
書戻しトランザクションは、書戻し取消し（Ｓ＿ＷＢＣ
ＡＮ）応答メッセージを要求しているＵＰＡポート（２
５１）へ送り戻すことによりシステムコントローラによ
って取り消され、要求しているＵＰＡポートにその書戻
しバッファ２８０の内容を無効にさせる（図９参照）。
【００６７】書戻しトランザクションが取り消されなけ
れば（２５０）、システムコントローラは、要求してい
るＵＰＡポートから主メモリ（２５２）までデータ経路
をセットアップし、かつデータブロックを主メモリへ供
給すべく要求しているデータプロセッサに指示する（２
５３、２５４）、書込みブロック肯定応答メッセージ
（Ｓ＿ＷＡＢ）を、要求しているデータプロセッサ（２
５３）へ送る。図８Ｄを参照すると、ほとんどの場合、
Ｄｔａｇ更新動作（２１６）は、Ｄｔａｇルックアップ
動作中に読取られるのと同じＤｔａｇエントリに新しい
Ｄｔａｇ値を記憶する。しかしながら、読取り／書戻し
トランザクション対に関して二つの例外が存在する。書
戻しトランザクションに対するＤｔａｇ更新動作を実行
するときに、要求しているプロセッサに対するＤｔａｇ
非常駐バッファＤｔａｇＴＢが有効値を現在記憶してい
るならば（２５５）、それは、現行書戻しトランザクシ
ョンと対の読取りトランザクションが終了した（即ち、
それが書戻しトランザクションの前に終了した）ことを
意味する。その場合には、書戻しトランザクションの終
りで実行されたＤｔａｇ更新動作（２５６）は、書戻し
要求のアドレスに対応しているＤｔａｇにＤｔａｇＴＢ
の内容を転送する。ＤｔａｇＴＢが有効値を現在記憶し
ていないならば（２５５）、それは、対になった読取り
トランザクションがまだ終了していないことを意味し、
その場合には、書戻しトランザクションに対するＤｔａ
ｇ更新動作は、書戻し要求のアドレスに対応しているＤ
ｔａｇを無効にする（２５７）。
【００６８】書戻しトランザクションが取り消されたと
きにＤｔａｇＴＢ有効ビットがトゥルー（Ｔｒｕｅ）に
セットされたならば、Ｄｔａｇ更新動作は、そのままＤ
ｔａｇＴＢの内容を関連キャッシュラインＤｔａｇにコ
ピーするということに注目すべきである。全ての他のデ
ータプロセッサに対するＤｔａｇｓは、書戻しトランザ
クションによって検査されないし変更もされない。読取
りトランザクションに対するＤｔａｇ更新動作を実行す
るときに、ＤＶＰ（汚染犠牲者保留(dirty victim pend
ing)）ビットは、“１”にセットされ、かつ要求してい
るプロセッサに対するＤｔａｇｓのルックアップは、対
応書戻しトランザクションがまだ保留中である（即ち、
アドレスデータブロックに対するＤｔａｇ状態が１に等
しくない）ということを示すならば、アドレスデータブ
ロックに対する新しいＤｔａｇ状態は、書戻しを待機し
ているＤｔａｇ非常駐バッファ（ＤｔａｇＴＢ）に記憶
される（２５９ａ）。さもなければ、（即ち、アドレス
データブロックに対するＤｔａｇ状態が１に等しいなら
ば）、書戻しトランザクションは、読取りトランザクシ
ョンより前に起こり、かつトランザクションによって生
成された新しいＤｔａｇ値は、アドレス指定されたデー
タブロックに対するＤｔａｇの中に直接書込まれる（２
５９ｂ）。
【００６９】読取り廃棄(ReadToDiscard) 動作がＵＰＡ
モジュールのキャッシュメモリの内容に影響を及ぼさな
いので、読取り廃棄(ReadToDiscard) トランザクション
に対するＤｔａｇ更新動作は、存在しない。同様に、読
取り廃棄(ReadToDiscard) トランザクションがキャッシ
ュメモリにおいてデータブロックを変位(displace)しな
いので、ＤＶＰビットは、読取り廃棄(ReadToDiscard)
トランザクションにセットされるべきではない。図８Ａ
及び図８Ｂを参照すると、別のＵＰＡポートからの一般
的な非キャッシュ型スレーブ読取りシーケンスは、以下
の通りである。ＵＰＡマスタポートは、そのＵＰＡアド
レスバス上の読取り要求（Ｐ＿ＲＥＱ）をシステムコン
トローラ１１０へ発行する（２１０，２１２）。アドレ
スをデコーディングしかつアドレスがコヒーレントドメ
インの中ではないということを決定した後、システムコ
ントローラ１１０は、（それに対してアービトレートし
た後）ターゲットＵＰＡのＵＰＡアドレスバス上のター
ゲット（アドレス指定された）ＵＰＡポートのスレーブ
インターフェイスへＰ＿ＲＥＱを進める（２６０）。要
求したデータが送信の準備ができているとき、ターゲッ
トＵＰＡポートは、システムコントローラ１１０へＰ＿
ＲＥＰＬＹを発行する（２６１）。システムコントロー
ラ１１０は、ターゲットＵＰＡポートから要求している
ＵＰＡポートまで相互接続モジュールにデータ経路をセ
ットアップし（２６２）、そのＵＰＡデータバス上の要
求したデータを駆動するためにターゲットＵＰＡポート
へＳ＿ＲＥＰＬＹを発行し、かつそのＵＰＡデータバス
からデータを受け取るために要求しているＵＰＡマスタ
ポート（２６３）へＳ＿ＲＥＰＬＹを発行する（２６
４）。
【００７０】別のＵＰＡポートへの一般的な非キャッシ
ュ型スレーブ書込みシーケンスは、次の通りである。Ｕ
ＰＡマスタポートは、そのＵＰＡアドレスバス上の書込
み要求（Ｐ＿ＲＥＱ）をシステムコントローラ１１０へ
発行する（２１０、２１２）。アドレスをデコーディン
グしかつアドレスがコヒーレントドメインの中ではない
ということを決定した後（２１４）、システムコントロ
ーラ１１０は、（それに対してアービトレートした後）
そのポートのＵＰＡアドレスバス上のアドレス指定され
たＵＰＡポートへＰ＿ＲＥＱを進める（２５０）。シス
テムコントローラ１１０は、要求しているＵＰＡポート
からターゲットＵＰＡポートまで相互接続モジュール１
１２にデータ経路をセットアップし（２６６）、そのＵ
ＰＡデータバス上のデータを駆動するために要求してい
るマスタポートへＳ＿ＲＥＰＬＹを発行し、かつそのＵ
ＰＡデータバスからデータを受け取るためにターゲット
ポートへＳ＿ＲＥＰＬＹを発行する（２６７）。要求し
ているマスタポートは、それがＳ＿ＲＥＰＬＹを受け取
りかつデータを転送したときにトランザクションが終了
したとみなす。しかしながら、ターゲットＵＰＡポート
は、それが供給されたデータを処理することを終えたと
きにＰ＿ＲＥＰＬＹを発行し、Ｐ＿ＲＥＰＬＹがターゲ
ットＵＰＡポートスレーブ入力要求及びデータキューに
おける顕著な要求のそのＰＲｅｑＣｎｔカウントをシス
テムにディクリメントさせることができるのでフロー制
御の目的に対して重要である。
【００７１】アドレス及びデータ経路が独立であり、か
つ全てのＵＰＡポートに対するスレーブインターフェイ
スが要求及びデータ入力キューの両方を含むので、要求
パケット及び対応データは、ＵＰＡポートスレーブイン
ターフェイスへあらゆる順序で進められうる、即ち、ア
ドレスの前にデータをそれに付与することができるし、
その逆もできるということに注目すべきである。データ
が対応要求パケットの前にスレーブインターフェイスへ
運ばれるときに、運ばれたデータは、スレーブインター
フェイスがそれを処理する準備ができるまでスレーブイ
ンターフェイスの入力データキューに単に置かれる。ス
レーブインターフェイスがその入力キューからデータ及
びトランザクション要求をドレインしたときに、それ
は、別のスレーブトランザクションの準備ができている
ことを示しているシステムコントローラ１１０へＰ＿Ｒ
ＥＰＬＹを発行する。システムコントローラ１１０は、
この地点でトランザクション終了とみなす。フロー制御
は、供給している装置が（Ａ）下流のキュー(queue dow
nstream)の最大の大きさを、前もって、常に知っており
かつ（Ｂ）後者のキューに残っている空間の計数を維持
することを確実にすることによって達成される。最大キ
ュー・サイズは、全てのＵＰＡポートに対するＵＰＡポ
ートＩＤレジスタ１５８及びシステムコントローラのＳ
Ｃ ＩＤレジスタ１８０からのパワーオン(power-on)で
初期化ソフトウェアによって統計的に決定され、かつす
ぐ上流のキュー(queueimmediately upstream)に対する
フロー制御レジスタの中に書込まれる。システムコント
ローラのフロー制御レジスタは、（Ａ）ＵＰＡポートＩ
Ｄレジスタのシステムコントローラのコピー１９３に記
憶されたキューサイズパラメータＰＲＥＱ＿ＲＱ及びＰ
ＩＮＴ＿ＲＤＱ、及び（Ｂ）ＳＣ Ｃｏｎｆｉｇレジス
タ１９０におけるＩｎｔＣｎｔ、ＰＲｅｑＣｎｔ及びＳ
ＲｅｑＣｎｔカウンタ１９４、１９５及び１９６であ
る。システムの他のフロー制御レジスタは、ＵＰＡポー
トのマスタインターフェイス１５０におけるレジスタ２
７０、２７２である。特に、図５を参照すると、各ＵＰ
Ａポート１０４の各マスタインターフェイス１５０は、
そのＵＰＡポートに対するシステムコントローラにおけ
るＣ０及びＣ１マスタクラス要求キューの大きさを示す
二つのレジスタ２７０−０、２７０−１、及び二つのマ
スタクラス要求キューのそれぞれにおいて現在保留され
ている要求の数を示す二つのカウンタ２７２−０、２７
２−１を含む。各ＵＰＡマスタポートに対するＳＣ Ｉ
ＤレジスタＳＣＩＱ０、ＳＣＩＱ０（１８３、１８４）
のキューサイズ値は、パワーオンで初期化ソフトウェア
によって各対応ＵＰＡポートマスタインターフェイスの
サイズレジスタ２７０の中にコピーされる。
【００７２】各そのようなキューは、関連装置がエンキ
ューすることを欲しうる最大数の要求またはデータパケ
ットを取り扱うために十分に大きくなければならないと
いうことを除いて、データ及び要求出力キューに対する
指定サイズ制限または要求事項は、存在しない。更に、
出力データ及び要求キューの大きさは、フロー制御目的
に対してシステムの他の装置に関係ないので、それらの
大きさの値は、初期化ソフトウェアによってアクセスさ
れた構成レジスタにおいて示されていない。ソフトウェ
ア初期化の後、上流のキューは、すぐ下流のキューへ後
者のキューが有する容量よりも多くの要求を発行しな
い。システムコントローラ１１０からＵＰＡポートへの
Ｓ＿ＲＥＰＬＹは、システムコントローラ１１０が対応
キューにおける更に一つの要求に対する空間をフリーに
したということをＵＰＡポートに示し、かつそのキュー
に対する別のマスタ要求の準備を整える。ＵＰＡポート
からシステムコントローラ１１０へのＰ＿ＲＥＰＬＹ
は、ＵＰＡスレーブポートがその対応キューにおける更
に一つの要求に対する空間をフリーにしたということを
システムコントローラ１１０に示し、かつ別のスレーブ
要求の準備を整える。
【００７３】ＵＰＡポートのような、上流装置は、なん
らかの応答を待つことなく下流キューの最大容量まで一
連のトランザクションをすばやく連続して送信すること
ができ、そして下流キューへ追加の要求を送信する前に
少なくとも一つのＳ＿ＲＥＰＬＹまたはＰ＿ＲＥＰＬＹ
を待つ（待機する）。フロー制御を図５に絵画的に示
す。システムコントローラ１１０入力要求キューＳＣＩ
Ｑ０及びＳＣＩＱ１は、それぞれＵＰＡマスタ要求クラ
スキューＣ０及びＣ１の下流である（逆に、Ｃ０及びＣ
１は、上流である）。同様に、ＵＰＡスレーブインター
フェイスの全てのキューは、システムコントローラ１１
０の下流である。 キャッシュコヒーレンスモデル概要 本発明で用いられるキャッシュコヒーレンスプロトコル
は、二点間書込み無効である。それは、キャッシングＵ
ＰＡマスタポートのキャッシュタグ（Ｅｔａｇｓ）に保
持された５つの“ＭＯＥＳＩ”状態に基づく。（本発明
の別の実施例は、以下に説明するように、“反射メモ
リ”プロトコルを用いているシステムに対して４つの
“ＭＥＳＩ”状態を用いる。）。キャッシュコヒーレン
スプロトコルは、物理的にインデックスされ物理的にタ
グされた（ＰＩＰＴ）キャッシュ上でだけ動作する。Ｕ
ＰＡキャッシュコヒーレンスドメインは、物理的にアド
レス指定されたされたキャッシュによって境界を付けら
れる。一次レベルの仮想的にアドレス指定されたキャッ
シュは、もし存在するならば、ＵＰＡモジュールそれ自
体によってコヒーレントに維持されなければならない。
Ｅｔａｇキャッシュ状態は、次の通り（Ｅｔａｇ状態遷
移に対して図１０を参照）： 無効（Ｉ）：キャッシュインデックス及びキャッシュラ
イン内容が無効である。
【００７４】共有クリーン（Ｓ）：このＥｔａｇに対応
しているキャッシュラインに記憶されたデータブロック
は、（Ａ）このキャッシュに結合されたデータプロセッ
サによって変更されず、かつ（Ｂ）一つ以上の他のキャ
ッシュメモリに記憶されうる。 排他的クリーン（Ｅ）：このＥｔａｇに対応しているキ
ャッシュラインに記憶されたデータブロックは、このキ
ャッシュに結合されたデータプロセッサによって変更さ
れずかつ他のキャッシュメモリに記憶されない。 共有変更（Ｏ）：このＥｔａｇに対応しているキャッシ
ュラインに記憶されたデータブロックは、このキャッシ
ュに結合されたデータプロセッサによって変更されかつ
一つ以上の他のキャッシュメモリに記憶されうる。 排他的変更（Ｍ）：このＥｔａｇに対応しているキャッ
シュラインに記憶されたデータブロックは、このキャッ
シュに結合されたデータプロセッサによって変更されか
つ他のキャッシュメモリに記憶されない。 本発明の別の実施例では、“反射メモリ”プロトコルを
用いているシステムに対して、４つの“ＭＥＳＩ”状態
だけが用いられる。Ｏ状態が必要でない理由は、反射メ
モリシステムでは、最初のデータプロセッサが、Ｍ（排
他的変更）状態における第２のデータプロセッサのキャ
ッシュによって記憶されたデータブロック上にキャッシ
ュミスを有するときにはいつでも、第２から第１のデー
タプロセッサにデータブロックをコピーするために実行
されたコピーバック動作は、変更されたデータブロック
を主メモリへコピーもするということである。普通のコ
ピーバック動作の場合には、トランザクションの終結
で、両方のデータプロセッサは、データブロックをＳ
（共有クリーン）状態に記憶する。コピーバック及び無
効動作の場合には、データブロックに対する要求してい
るデータプロセッサのＥｔａｇは、Ｅ（排他的クリー
ン）状態でありかつ他のデータプロセッサの対応Ｅｔａ
ｇは、無効にされる。それゆえに、反射メモリマルチプ
ロセッサシステムでは、データブロックは、変更状態に
ある間中けっして共有されない。Ｏ状態の回避は、デー
タプロセッサにＭ→Ｏ遷移の代わりにＭ→Ｓ遷移を行わ
せる（Ｓ＿ＣＰＢ＿ＲＥＱの代わりに）Ｓ＿ＣＰＢ＿Ｍ
ＳＩ＿ＲＥＱと称する特別のコピーバックトランザクシ
ョンの使用でシステムコントローラによってデータプロ
セッサに示される。
【００７５】キャッシュコヒーレンスのユニットは、６
４バイトのブロックサイズである。コヒーレント読取り
／書込みトランザクションは、４つのクワッドワードを
用いて、６４バイトブロックだけにデータを転送する。
最小または最大キャッシュサイズ要求事項は、存在しな
い。各キャッシングＵＰＡマスタポートに存在するキャ
ッシュサイズは、システム初期化ソフトウェアによって
決定され、かつキャッシュインデックスのビットの数
は、システムコントローラのＳＣ Ｃｏｎｆｉｇレジス
タ１９０におけるキャッシュインデックスマスク（ＣＩ
Ｍ）１９４の中に書込まれる。システムコントローラ１
１０（ＳＣ）は、他のＵＰＡポートからの共有または変
更されたデータブロックへの読取りまたは書込みアクセ
スに応じて指定ＵＰＡポートへコピーバック無効トラン
ザクションを送ることによってＵＰＡマスタキャッシュ
上のキャッシュコヒーレンスを保持する。初めてデータ
ブロックがＵＰＡポートによって参照されたとき、それ
は、書込み許可のための相互接続へ行くことなくそれが
直接それを続いて書込みことができるようにそのＵＰＡ
ポートに対して排他的に与えられる。別のＵＰＡポート
からそのブロックへの後続の参照で、システムコントロ
ーラ１１０は、適切なコピーバック無効を第１のＵＰＡ
ポートへ送りかつ要求しているＵＰＡポートへデータの
キャッシュ間転送を実行する。一般に、システムコント
ローラ１１０は、要求しているＵＰＡマスタポートへ書
込み許可を与える前にデータの全ての他のコピーを無効
にすることによって記憶の排他的所有権を保証し、かつ
他のＵＰＡマスタポートからの全ての後続の装填または
記憶は、どのマスタが記憶を最後に実行したかに関係な
くそのデータの最終値を常に調べる。
【００７６】代替“性能”インプリメンテーションで
は、記憶を実行しているプロセッサは、全ての他のコピ
ーが無効にされる前でも先に進むことを許される。その
ような実施例では、他のプロセッサは、保留無効トラン
ザクションが作用するまで過渡的時間量(transient amo
unt of time)に対するそれらのキャッシュの古い値を調
べることを継続しうる。しかしながら、保留無効を有し
ているプロセッサからの全記憶ミスは、それらのプロセ
ッサにおける無効が終了するまで、終了することから相
互接続によって遅延されかつ防止される。この最適化に
おいて、システムコントローラは、全ての無効応答を待
たない（待機しない）。しかしながら、この最適化を用
いているときでさえも、記憶は、まだ排他的（即ち、一
度に一つのプロセッサだけがキャッシュブロックへ書込
むことができる）でありかつ二つのプロセッサから同じ
キャッシュブロックまでの二つの記憶の間に過渡的ステ
ール状態(transient stale state) が決して存在しな
い。図７及び図９を参照すると、本発明のキャッシュコ
ヒーレンスプロトコルは、システムコントローラ１１０
からＵＰＡポートまでの顕著なコピーバック無効トラン
ザクションをＵＰＡポート毎につき一つに制限し、かつ
コヒーレントキャッシュへの他の局所アクセスに対して
それに優先権を与えることによって高い優先度を有する
要求にサービスすることをＵＰＡポートに要求する。
【００７７】キャッシュコヒーレンスプロトコルは、書
戻しキャッシュを支持し、かつ顕著な汚染犠牲者(dirty
victim)書戻しトランザクションをＵＰＡポート毎につ
き一つに制限する。書戻しが終了するまでコヒーレンス
ドメインに維持されることを要求される汚染犠牲者にな
ったライン(dirty victimized lines)をハンドリングす
るＵＰＡポートを簡略化するために、キャッシュコヒー
レンスプロトコルは、書戻しが終了する前に汚染犠牲者
(dirty victim)が無効にされたならば、ＵＰＡマスタポ
ートに書戻しトランザクションをリトラクト(retract)
させない。その代わり、システムコントローラは、書戻
しトランザクションが現れるときに書戻しがアボートさ
れる（取り消される）ことが必要であるということを記
憶している責任をもたせる。代替の実施例では、多重書
戻しトランザクションは、プロセッサに多重書戻しバッ
ファを、かつシステムコントローラに同じ数のＤｔａｇ
非常駐バッファを供給することによって支持される。同
じプロトコルは、複数の書戻しトランザクションに対し
て作動する。本実施例は、好ましいデータプロセッサが
複数の顕著なキャッシュミストランザクションを発行し
ないので、一つの顕著な書戻しだけを用いる。代替実施
例は、複数の顕著なキャッシュミスを用いるデータプロ
セッサに対する必要事項である。
【００７８】マルチプロセッサシステムにおけるそのコ
ヒーレントキャッシュへのプロセッサの参照とのスヌー
プ干渉を回避するために、ＵＰＡポートのＥｔａｇｓを
ミラーするタグ（Ｄｔａｇｓ）の重複セットを有してい
る重複キャッシュインデックス（Ｄｔａｇインデックス
と呼ばれる）は、各キャッシングＵＰＡマスタポートに
対してシステムコントローラ１１０によって保持され
る。Ｄｔａｇｓは、ＤｔａｇｓのＥ及びＭ状態が併合さ
れている、４つの“ＭＯＳＩ”キャッシュ状態を用い
る。Ｄｔａｇｓは、直接マップ型キャッシュメモリを支
持する。各Ｅｔａｇエントリに対して、そのＥｔａｇｓ
へアクセスするプロセッサと干渉することなく、システ
ムコントローラ１１０によるＤｔａｇｓ上のルックアッ
プがデータブロックに対する対応Ｅｔａｇ状態を正確に
示すような、対応Ｅｔａｇエントリが存在する。Ｄｔａ
ｇ状態は、次の通り： 無効（Ｉ）：キャッシュインデックス及びキャッシュラ
イン内容が無効である。 共有クリーン（Ｓ）：このＥｔａｇに対応しているキャ
ッシュラインに記憶されたデータブロックは、（Ａ）こ
のキャッシュに結合されたデータプロセッサによって変
更されておらず、かつ（Ｂ）一つ以上の他のキャッシュ
メモリに記憶されうる。
【００７９】共有変更（Ｏ）：このＥｔａｇに対応して
いるキャッシュラインに記憶されたデータブロックは、
このキャッシュに結合されたデータプロセッサによって
変更され、かつ一つ以上の他のキャッシュメモリに記憶
されうる。 排他的及び潜在的変更（Ｍ）：このＥｔａｇに対応して
いるキャッシュラインに記憶されたデータブロックは、
このキャッシュに結合されたデータプロセッサによって
変更され、他のキャッシュメモリに記憶されない。 Ｅ状態がＤｔａｇｓに用いられない理由は、次の通りで
ある。データプロセッサがキャッシュミスを有しかつ
“自分への読取り(read to own) ”トランザクション要
求を有するデータを要求するときに、データプロセッサ
のＵＰＡポートは、要求したデータパケットを受け取り
かつそのＥｔａｇ状態をＭにセットすると同時に、対応
ＤｔａｇもシステムコントローラによってＭ状態にセッ
トされる。それゆえに、システムコントローラは、デー
タプロセッサが、要求したデータブロックを変更しかつ
データブロックがデータプロセッサが要求したデータブ
ロックを変更するための機会を有する前でさえも変更さ
れたことを示しているキャッシュライン状態値を記憶す
るということを“想定する。”結果として、データプロ
セッサが Ｐ＿ＲＤＯ＿ＲＥＱトランザクション要求に
より受け取ったデータブロックを変更したときに、シス
テムコントローラの対応Ｄｔａｇが、既にキャッシュラ
インをＭ状態にあるということを表わすので、それは、
システムコントローラへトランザクションを送る必要が
ない。更に、装填ミスがデータブロックを、Ｅ状態のＥ
ｔａｇ及びＭ状態のＤｔａｇを有する要求しているデー
タプロセッサキャッシュに記憶させるときに、データプ
ロセッサは、Ｄｔａｇが既にＭ状態（排他的変更）にあ
るのでそれがその後そのデータブロックを変更するなら
ば、システムコントローラへのトランザクション要求を
実行しない。Ｅ状態のＤｔａｇのＭ状態への併合は、こ
こで“第１の書込み(first write) ”最適化と呼ばれ、
かつそれは、各データプロセッサによって生成されなけ
ればならないトランザクションの数をかなり低減する。
【００８０】上述したように、“反射メモリ”プロトコ
ルを用いているシステムでは、変更されたデータブロッ
クがけっして共有されないので、Ｏ状態は必要ない。結
果として、反射メモリマルチプロセッサシステムでは、
３つの“ＭＳＩ”状態だけがＤｔａｇｓに対して用いら
れる。Ｉ／Ｏ ＵＰＡポートによるキャッシングの支持
は、システムコントローラによって供給される。例え
ば、Ｉ／Ｏ ＵＰＡポートがＮの完全連想キャッシュバ
ッファを有するならば、システムコントローラは、完全
連想Ｄｔａｇｓの対応する数を有する。Ｉ／Ｏ ＵＰＡ
ポートのキャッシュメモリを支持するシステムコントロ
ーラは、Ｉ／Ｏ ＵＰＡポートに結合されたＩ／Ｏバス
及びＩ／Ｏに独立である。図９を参照すると、本発明
は、“汚染犠牲者(dirty victims) ”と呼ばれる、変位
されたキャッシュデータブロックの書戻しをハンドリン
グするための特別な機構を供給する。ここで、“汚染(d
irty) ”とは、変位サレタデータブロックがＵＰＡポー
トに関連したデータプロセッサによって書込まれた変更
されたデータを有するということを意味し、“犠牲者(v
ictims) ”は、データプロセッサが、変位されているデ
ータブロックと同じキャッシュラインにマップする別の
データを参照するときのキャッシュデータブロックの変
位を意味する。本発明のキャッシュ書戻し機構は、書戻
しトランザクションに、汚染犠牲者によって前に占有さ
れていたキャッシュラインに新しいデータブロックを記
憶するトランザクションと独立にハンドルさせて、それ
により書戻しトランザクションに一般に関連する順序制
約を回避する。
【００８１】図９は、プロセッサＥｔａｇｓ１３２、プ
ロセッサの単一書戻しバッファ２８０、システムコント
ローラ１１０によりＤｔａｇアレーに保持される重複エ
ントリ、及び各キャッシングＵＰＡマスタポートに対す
るシステムコントローラの内側のＤｔａｇ非常駐バッフ
ァ（ＤｔａｇＴＢｓ）を示す。ＤｔａｇＴＢは、ｎ＋１
ｔｈ Ｄｔａｇエントリ（ここでｎは、Ｅｔａｇアレー
のＥｔａｇエントリの数である）として作用（作動）
し、かつキャッシュミスがキャッシュから汚染ブロック
(dirty block) を変位するときに新しいキャッシュブロ
ックに対するＤｔａｇ状態を一時的に保持する。キャッ
シュ充填（読取り）トランザクションは、キャッシュミ
ス・ペナルティを最小化するために汚染犠牲者書戻しと
は独立に実行される。読取りトランザクションが最初に
終了したならば、関連Ｄｔａｇ新状態情報は、Ｄｔａｇ
ＴＢに記憶される。次に、汚染犠牲者ブロックに対する
書戻しトランザクション要求が終了しかつ書戻しトラン
ザクションに対するＤｔａｇ更新動作が実行されるとき
に、ＤｔａｇＴＢの内容は、そのプロセッサに対する関
連キャッシュラインのＤｔａｇエントリに転送される。
Ｄｔａｇ転送へのＤｔａｇＴＢは、Ｄｔａｇ更新動作で
ある。書戻しトランザクションがまず終了するならば、
ＤｔａｇＴＢは、用いられない。
【００８２】ＤｔａｇＴＢに関連する有効ビットがセッ
トされるときにはいつでも、ＤｔａｇＴＢは、Ｄｔａｇ
ルックアップ動作並びにＤｔａｇ更新動作に含まれる。
例えば、キャッシュライン充填動作によって更新された
キャッシュラインが後続のトランザクションによって変
更または無効にされることは、おおいに可能であるが、
しかし対応書戻しトランザクションが実行される前であ
る。この理由により、ＤｔａｇＴＢは、その有効ビット
がセットされかつ実行されているトランザクションが書
戻しトランザクションでない限り他のＤｔａｇエントリ
と同じように全ての点で扱われる（処理される）。上述
したように、書戻しトランザクションに対するＤｔａｇ
更新動作は、ＤｔａｇＴＢの内容を正規（標準）のＤｔ
ａｇアレーに転送させる。図９は、同じデータブロック
Ａをキャッシュする二つのデータプロセッサ１０２−１
及び１０２−ｋを示す。プロセッサ１は、Ｏ状態（共有
変更）にブロックＡを有し、プロセッサｋは、Ｓ状態
（共有クリーン）に有する。プロセッサ１は、新しいデ
ータブロックＢに対してブロックＡを犠牲にし、かつメ
モリに書込むために汚染ブロックＡをその書戻しバッフ
ァ２８０−１へ転送する。システムコントローラ１１０
は、ＤｔａｇＴＢ２８２−１にブロックＢに対するＤｔ
ａｇ状態を保持し、バッファ２８２−１を有効とマーク
（印付け）し、かつ書戻しトランザクションを待つ。プ
ロセッサｋもブロックＢに対してブロックＡを犠牲にす
るならば、ブロックＢは、プロセッサｋに対するＥｔａ
ｇｓ及びＤｔａｇｓにおいてブロックＡを単に上書きす
る；プロセッサｋの書戻しバッファ及びＤｔａｇＴＢ
は、プロセッサｋの犠牲者キャッシュラインがクリーン
であるときにトランザクションに用いられない。
【００８３】以下は、本発明のキャッシュコヒーレンス
プロトコル及び図９に示したような集中重複タグを用い
ているシステムに対する事象の例示シーケンスである。
図８を参照すると、ＵＰＡマスタポートは、それがＵＰ
Ａアドレスバスに対してアービトレートするのを欲して
いることを示すために要求信号をアサートする（共有Ｕ
ＰＡアドレスバスが用いられることを想定して）。ＵＰ
Ａマスタポートは、アービトレーションを結局獲得しか
つＵＰＡアドレスバス上の要求パケットを駆動する（２
１０）。システムコントローラ１１０は、要求を受け取
り（２１２）、要求パケットのトランザクション型及び
物理アドレスをデコード（復号）し、それがコヒーレン
ト読取りまたは書込みトランザクション要求であったな
らば（２１４）、システムコントローラは、全アドレス
を取りかつそれをルックアップ動作のためのスヌープパ
イプラインに置く（２１６）。トランザクションは、い
まアクティブと考慮され、かつ付随更新動作がこのトラ
ンザクションに対して終了しかつＳ＿ＲＥＰＬＹが要求
しているＵＰＡマスタポートへ送られるまでアクティブ
のままである。トランザクションがアクティブである
間、システムコントローラ１１０は、同じキャッシュイ
ンデックスを有する新しく入ってくるトランザクション
をアクティブになることからブロックする。トランザク
ション・ブロッキングは、以下に記載する“トランザク
ション活性化”と題するこの文書の部分で詳述する。
【００８４】コヒーレントトランザクションで指定され
たアドレスが主メモリの中にあるならば、システムコン
トローラもメモリサイクルを始動（開始）する（２１
７）。指定したアドレスが主メモリの中にないならば、
コヒーレントトランザクションは、エラーで終了され
る。システムコントローラは、全てのＤｔａｇｓからの
ルックアップの結果を統合し、かつ次のサイクルで読取
りトランザクションに対してどこからデータがくるのか
を決定する（２２２，２２３）。データが主メモリから
供給されるものであるならば、システムコントローラ
は、メモリサイクルを継続する。データが別のマスタＵ
ＰＡポートキャッシュから供給されるものであるなら
ば、システムコントローラは、メモリサイクルをアボー
トし、かつ要求したキャッシュラインのコピーを有する
ＵＰＡポートの少なくとも一つへＳ＿ＲＥＱを送る（２
４０）。供給しているＵＰＡポートへ送ったＳ＿ＲＥＱ
の型が要求しているＵＰＡポートからのＰ＿ＲＥＱの型
に依存しているならば：Ｐ＿ＲＤＯ＿ＲＥＱ要求に対し
て、供給しているＵＰＡポートへ送られたＳ＿ＲＥＱ
は、Ｓ＿ＣＰＩ＿ＲＥＱである；Ｐ＿ＲＤＳ＿ＲＥＱま
たはＰ＿ＲＤＳＡ＿ＲＥＱに対して、送られたＳ＿ＲＥ
Ｑは、Ｓ＿ＣＰＢ＿ＲＥＱである；そしてＰ＿ＲＤＤ＿
ＲＥＱに対して、送られたＳ＿ＲＥＱは、Ｓ＿ＣＰＤ＿
ＲＥＱである。
【００８５】要求しているＵＰＡポートが指定したデー
タブロックの排他的所有権を要求しているならば（即
ち、要求がＰ＿ＲＤＯ＿ＲＥＱ要求である）、Ｓ＿ＲＥ
Ｑ無効要求が、要求したキャッシュラインのコピーを有
する全てのポートへ送られる。システムコントローラ
は、要求しているＵＰＡポートへＳ＿ＲＥＰＬＹを生成
する前に、Ｓ＿ＲＥＱが送られたＵＰＡポートからのＰ
＿ＲＥＰＬＹを待つ（２４６）。代替的に、システムコ
ントローラ１１０は、Ｓ＿ＲＥＱが送られた他のＵＰＡ
ポートからのＰ＿ＲＥＰＬＹを待つことなく、供給して
いるＵＰＡポートからＰ＿ＲＥＰＬＹを受け取った後に
要求しているＵＰＡポートへＳ＿ＲＥＰＬＹを生成する
ことができる。しかしながら、コヒーレント読取りトラ
ンザクションは、終了されず、かつシステムコントロー
ラは、Ｓ＿ＲＥＱが送られたＵＰＡポートからの全ての
Ｐ＿ＲＥＰＬＹを受け取るまで、アクティブトランザク
ションのシステムコントローラの保留トランザクション
状態アレー２００から除去される。この第２の方法は、
待ち時間を最小化するので好ましいインプリメンテーシ
ョンである。即ち、要求しているデータプロセッサは、
第２のキャッシュコヒーレンスプロトコルを用いるとき
に、要求したデータを早く受け取る。更に、キャッシュ
無効Ｓ＿ＲＥＱトランザクションは、要求しているＵＰ
Ａポートへのデータ転送と並列に実行されて、それによ
り利用可能なシステム資源の効率的使用を行う。
【００８６】Ｄｔａｇｓは、ルックアップ動作において
マッチ（一致）を戻した全てのＵＰＡポートに対して同
時に書込まれる。ＤｔａｇｓのＭＯＳＩ状態ビットは、
新しい値で更新される。要求しているＵＰＡポートへ転
送されるデータの準備が整ったときに、システムコント
ローラは、要求者（リクエスタ）ＵＰＡポートへ肯定応
答Ｓ＿ＲＥＰＬＹを送りデータは供給しているキャッシ
ュ、または主メモリからＵＰＡ＿Ｄａｔａｂｕｓ上へ転
送される。アクティブトランザクションが書戻し要求で
あるならば、Ｄｔａｇルックアップ及び更新は、ＵＰＡ
データバス上のデータを駆動するか、または書戻しを取
り消すために、それへのＳ＿ＲＥＰＬＹを生成する前
に、要求しているマスタＵＰＡポートに対してだけ実行
される。アクティブトランザクションが書込み−無効要
求であるならば、ルックアップ及び更新は、コヒーレン
ト読取り要求に対するのと同じ方法で実行される。シス
テムコントローラは、ルックアップ・マッチを有する全
てのＵＰＡポートへ無効Ｓ＿ＲＥＱを送る。ＵＰＡ＿Ｄ
ａｔａｂｕｓ上のデータを駆動するための要求している
マスタＵＰＡポートへのＳ＿ＲＥＰＬＹは、無効のため
の全てのＰ＿ＲＥＰＬＹ肯定応答が受け取られるまでオ
フのままに保持される。代替的に、システムコントロー
ラ１１０は、Ｓ＿ＲＥＱが送られた他のＵＰＡポートか
らのＰ＿ＲＥＰＬＹを待つことなく、もしあれば、供給
しているＵＰＡポートだけからＰ＿ＲＥＰＬＹを受け取
った後に要求しているＵＰＡポートへＳ＿ＲＥＰＬＹを
生成することができる。しかしながら、コヒーレント書
込みトランザクションは、終了されず、かつシステムコ
ントローラがＳ＿ＲＥＱが送られた全てのＵＰＡポート
から全てのＰ＿ＲＥＰＬＹを受け取るまでアクティブト
ランザクションのシステムコントローラの保留トランザ
クション状態アレー２００から除去される。第２の方法
は、待ち時間を最小にするので好ましいインプリメンテ
ーションである。
【００８７】順序制約 各ＵＰＡマスタ要求クラスからのトランザクションは、
マスタインターフェイス及びスレーブインターフェイス
の終端間で強く順序付けられる。この要求事項は、次の
制約を暗に示す：マスタクラスからの複数の顕著な要求
に対して、各要求に対するＳ＿ＲＥＰＬＹは、トランザ
クション要求がＵＰＡマスタによって発行された順序と
同じ順序で（システムコントローラによって）マスタへ
付与される。例えば、Ｔ１，Ｔ２が、同じマスタクラス
からのマスタＵＰＡポートによって発行された連続の読
取り及び書込みトランザクションであるならば、Ｔ１に
対するＳ＿ＲＥＰＬＹは、システムコントローラ１１０
がＴ１の前にＴ２を終了しえてもＴ２に対するＳ＿ＲＥ
ＰＬＹの前にシステムコントローラ１１０によって発行
される。マスタクラスから異なるＵＰＡポート（または
ＵＰＡスレーブポートに接続されたスレーブ装置）への
複数の顕著な書込み要求に対して、システムコントロー
ラ１１０は、後続のスレーブトランザクションを別のス
レーブＵＰＡポートへ進める前に一つのスレーブＵＰＡ
ポートへ進められた全てのトランザクションに対するＰ
＿ＲＥＰＬＹを待つ。例えば、Ｔ１，Ｔ２がスレーブＵ
ＰＡポートＡへのマスタＵＰＡポートによって発行され
た連続の書込みトランザクションであり、かつＴ３がス
レーブＵＰＡポートＢへの同じマスタによって発行され
た後続の書込みトランザクションであるならば、システ
ムコントローラ１１０は、Ｔ３をスレーブポートＢへ進
める前にスレーブポートＡからのＴ１及びＴ２に対する
Ｐ＿ＲＥＰＬＹを待つ。
【００８８】マスタクラスから異なるＵＰＡスレーブポ
ートへの複数の顕著な読取り要求に対して、システムコ
ントローラ１１０は、マスタが読取り要求を発行したの
と同じ順序で要求しているマスタＵＰＡへのデータレデ
ィに対してＳ＿ＲＥＰＬＹを発行する。マスタクラスか
ら異なるスレーブＵＰＡポートへの複数の顕著な読取り
要求に対して、スレーブＵＰＡポートは、それあトラン
ザクションを受け取ったのと同じ順序でそれらに対して
（システムコントローラへ）Ｐ＿ＲＥＰＬＹ肯定応答を
発行する。スレーブＵＰＡポートは、スレーブ装置への
書込み終了を保証することができない。従って、ＵＰＡ
ポートは、（例えば、それがＩ／Ｏバスに接続された装
置へ行くならば）書込みがその最後の宛先に到達する前
でもシステムコントローラへＰ＿ＲＥＰＬＹを発行する
ことができる。ＵＰＡスレーブポートは、Ｉ／Ｏ装置位
置（またはアドレスのインプリメンテーション指定範
囲）へのプログラムされた入力／出力（ＰＩＯ）リード
アフターライト(read-after-write)は、Ｉ／Ｏ装置自体
がこれを支持する（即ち、アドレス指定された位置がメ
モリのようである）ならば最後に書込まれたデータを戻
すようにトランザクションの順序を保持するためにＩ／
Ｏバスインターフェイスを必要とする。
【００８９】同じＵＰＡポートからの異なるマスタクラ
スから発行されたトランザクション、または異なるＵＰ
Ａポートから発行されたトランザクションに対する順序
制約は、存在しない。マスタＵＰＡポートにおいて二つ
のマスタ要求クラスの間で順序を保持すること（もし望
むならば）は、（トランザクションが相互接続へ発行さ
れる前に二つのクラスの間に導入された適切なインタロ
ックを有する）そのマスタの責任である。また、スレー
ブＵＰＡポートは、異なるＵＰＡマスタからの、または
同じＵＰＡポートからの異なるマスタクラスからの、ト
ランザクションに対するＰ＿ＲＥＰＬＹを順序付けるこ
とを要求しない。好ましい実施例では、同期またはバリ
アトランザクションが存在しない。同期またはバリア
は、ＵＰＡモジュール上のプロセッサにより、かつＵＰ
Ａマスタポートインターフェイスからのトランザクショ
ンをランチング（開始）する前に処理されることが必要
である。本発明の好ましい実施例では、コヒーレント共
有アドレス空間（主メモリ）への参照は、相互接続が物
理的に一定の順序でない（即ち、相互接続において画定
された大域順序(global order)が存在しない）場合であ
っても、一定の順序で現れる。しかしながら、相互接続
は、各ＵＰＡポートへの記憶を排他性を保証する。ま
た、相互接続は、マルチプロセッサシステムにロックを
獲得するためのデッカーのアルゴリズムを作動すること
ができるべくトランザクション終了の正確な順序付けを
保証する。
【００９０】Ｉ／Ｏ装置への参照は、一定の順序であ
る。スレーブＵＰＡインターフェイスは、装置アドレス
によってトランザクションを順序付ける。同じＩ／Ｏ装
置（または所定のアドレス範囲）への全ての参照は、Ｕ
ＰＡスレーブインターフェイスでそれらが到着するのと
同じ順序で終了することを要求される。しかしながら、
（バスブリッジのおけるような）同じＵＰＡスレーブイ
ンターフェイスをハングオフしている（放っている：(h
anging off) ）異なるＩ／Ｏ装置へ行く参照の順序付け
は、存在せず、ＵＰＡスレーブインターフェイスは、並
列で異なるＩ／Ｏ装置（または異なる所定のアドレス範
囲）へ行くトランザクションを実行することを許され
る。 トランザクションの詳述 好ましい実施例で画定されたＵＰＡトランザクションの
セットは、ＵＰＡに基づくワークステーション及びサー
バプロダクトの必要性を効率的に支持するために特に設
計された。以下は、ＵＰＡトランザクションの主な要求
事項及び目標である：メモリシステム上の帯域幅及び待
ち時間要求事項を満足するために、主メモリへの読取り
／書込みは、６４バイトブロックだけで実行される。メ
モリへの部分書込みやメモリへの読取り−変更−書込み
は、存在しない。
【００９１】ＵＰＡプロセッサモジュールにおけるキャ
ッシュブロックサイズは、６４バイトであり、キャッシ
ュ充填／書戻しを必要としかつ６４バイトの大さきのデ
ータブロック上でキャッシュコヒーレンスを保持する。
中央相互接続プロセッサ（即ち、システムコントロー
ラ）による重複キャッシュタグ（Ｄｔａｇｓ）の使用
は、主メモリデータ上の原子ロックの必要を除去する
が、書戻し意味論、二点間データ転送意味論、及び命令
フェッチ（取出し）上の読取り専用ミスに対する意味論
に対する効率的な支持を必要とする。割込み意味論は、
割込み発生源(interrupting source) からの“不透明な
(opaque)”状態情報を画定するソフトウェアを送付する
ことを必要とし、信頼できる送付のための非ブロッキン
グエントリを有する６４バイトの割込みパケットを必要
とする。ＵＰＡ相互接続の特質により、トランザクショ
ンセットは、４つの構成素子のセットで構成される：Ｐ
＿ＲＥＱは、そのＵＰＡアドレスバス上のマスタＵＰＡ
ポートによって生成されたトランザクション要求を意味
する。これが、システムにおける全てのデータ転送アク
ティビティを始動（開始）するものである。システムコ
ントローラは、Ｐ＿ＲＥＱトランザクション要求をＵＰ
Ａポートのスレーブインターフェイス（スレーブアクセ
スまたは割込みパケット）へ進めるか、または要求パケ
ットのアドレスがその管理されたアドレス空間（即ち主
メモリ）内に入るならばトランザクションそれ自体をサ
ービスするかのいずれかである。
【００９２】Ｓ＿ＲＥＱは、あるＰ＿ＲＥＱに応じてコ
ピーバック−無効のためのキャッシングＵＰＡポートの
スレーブインターフェイスに指向された、適切なＵＰＡ
アドレスバス上のシステムコントローラによって生成さ
れたトランザクション要求を意味する。Ｐ＿ＲＥＰＬＹ
は、ＵＰＡポートからシステムコントローラまでの二点
間双方向ワイヤ上のＵＰＡポートによって生成されたト
ランザクション肯定応答を意味する。システムコントロ
ーラからの先のＳ＿ＲＥＱトランザクションに応じて、
またはシステムコントローラによる先のＰ＿ＲＥＱスレ
ーブアドレス空間トランザクションの前進により生成さ
れる。Ｓ＿ＲＥＰＬＹは、システムコントローラからＵ
ＰＡポートまでの二点間双方向ワイヤ上のシステムコン
トローラによって生成されたトランザクション肯定応答
を意味する。Ｓ＿ＲＥＰＬＹメッセージは、ＵＰＡポー
トからのＰ＿ＲＥＱまたはＰ＿ＲＥＰＬＹに応じて生成
される。図１０Ａは、コヒーレントＰ＿ＲＥＱ及びＳ＿
ＲＥＱトランザクション要求パケットに対するデータパ
ケットフォーマットを示す。図１０Ｂは、非キャッシュ
型Ｐ＿ＲＥＱトランザクション要求パケットに対するデ
ータパケットフォーマットを示す。図１０Ｃは、割込み
Ｐ＿ＩＮＴ＿ＲＥＱトランザクション要求パケットに対
するデータパケットフォーマットを示す。これらの図
は、以下の説明で参照される。
【００９３】トランザクションセットまとめが表３に示
されている。表４及び５は、ＵＰＡマスタ及びスレーブ
インターフェイスに対する正当な要求／応答組合せをそ
れぞれ指定する。表６は、キャッシングＵＰＡマスタポ
ートに対する種々の事象により使用するトランザクショ
ンの型を指定する。
【００９４】
【表７】
【００９５】
【表８】
【００９６】
【表９】
【００９７】
【表１０】 キャッシュコヒーレントトランザクション キャッシュコヒーレントトランザクションは、キャッシ
ュ可能な主メモリアドレス空間をアクセスするために発
行されたトランザクションである。これらのトランザク
ションの多くは、要求しているＵＰＡマスタポートのＥ
ｔａｇ及びＤｔａｇキャッシュ状態並びに他のＵＰＡマ
スタポートのＥｔａｇ及びＤｔａｇ状態を変更する。キ
ャッシュ状態遷移は、“キャッシュコヒーレンスプロト
コル”と題されたこの文書の部分で詳述される。以下
は、画定されたキャッシュコヒーレントトランザクショ
ンのそれぞれの詳述である。 ＲｅａｄＴｏＳｈａｒｅ（Ｐ＿ＲＤＳ＿ＲＥＱ） 共有トランザクションへのコヒーレント読取りは、関連
ＵＰＡモジュールのデータプロセッサが、そのアドレス
が局所キャッシュメモリに記憶されていない、指定され
たアドレスからデータを装填(load)することを試みると
きにＵＰＡマスタポートによってシステムコントローラ
へ送られる。これは、“装填ミス”と呼ばれる。
【００９８】他のキャッシュが要求したデータを有して
いないならば、要求したデータに対するＥｔａｇ状態
は、Ｅへ遷移し、関連Ｄｔａｇ状態は、Ｍへ遷移する。
これは、別の相互接続トランザクションを生成すること
なくこのデータを後で書込むためにキャッシングＵＰＡ
マスタへの排他的アクセスを与える。他のキャッシュも
このデータを有するならば、要求しているＵＰＡポート
の要求したデータに対するＥｔａｇ及びＤｔａｇ状態の
両方ともＳへ遷移する。データが別のキャッシュから供
給されるならば、システムコントローラは、供給してい
るＵＰＡポートにＳ＿ＣＰＢ＿ＲＥＱコピーバックトラ
ンザクション要求を送り、かつＰ＿ＳＡＣＫまたはＰ＿
ＳＡＣＫＤ応答を待つ。Ｐ＿ＲＥＰＬＹを受け取ったと
きに、システムコントローラは、それにＳ＿ＣＲＡＢ応
答メッセージを送ることによって要求したデータブロッ
クを送るべく供給しているキャッシュに指令する。供給
しているＵＰＡポートは、まずアドレス指定されたクワ
ッドワードを供給し、上記の表２に示したように後続の
クワッドワードに対して下位の物理アドレスビットＰＡ
［５：４］に基づいて１６バイトとして(modulo 16 byt
es) ラップしなければならない。受容ＵＰＡポートは、
この順序で送付されるデータを必要とする。これは、全
てのデータ転送トランザクションに対して真(true)であ
り、それゆえに反復しない。
【００９９】システムコントローラは、別のキャッシュ
もそれを共有するならばＳ＿ＲＢＳ（読取りブロック共
有）応答メッセージで要求しているマスタＵＰＡポート
へデータを供給し、他のキャッシュがそれを持っていな
いならばＳ＿ＲＢＵ（読取りブロック非共有）応答メッ
セージで要求しているマスタＵＰＡポートへデータを供
給する。このトランザクションがキャッシュの汚染犠牲
者ブロックを変位する（Ｅｔａｇ状態がＭまたはＯ）な
らば、汚染犠牲者保留（ＤＶＰ）ビットは、要求パケッ
トにセットされなけらばならない（図１０Ａのパケット
フォーマット参照）。システムコントローラは、マスタ
ポートのトランザクション要求におけるアドレスがアン
インプリメントされた主メモリに対してであるならば、
要求しているＵＰＡマスタポートへＳ＿ＲＴＯ（タイム
アウト）応答メッセージを発行し、アドレスが非キャッ
シュ可能アドレス空間にあるならばＳ＿ＥＲＲ（バスエ
ラー）を発行して、パリティエラーが検出されたならば
システムをリセットさせる。ＵＰＡスレーブポートがシ
ステムコントローラからこのトランザクションを受け取
るならば、それは、システムコントローラにおける致命
的ハードウェア障害だけによるものでありうる。ＵＰＡ
スレーブポートは、いかなるＰ＿ＲＥＰＬＹを発行する
ことを必要とせず、かつシステムを結局ハング（停止）
する、トランザクションを無視することができる。
【０１００】ＲｅａｄＴｏＳｈａｒｅＡｌｗａｙｓ（Ｐ
＿ＲＤＳＡ＿ＲＥＱ） 共有常時トランザクションへのコヒーレント読取りは、
命令装填(instructionload)上のミスのような読取り専
用ミス（即ち、読取り専用アドレス位置の読取り上のキ
ャッシュミス）によりシステムコントローラ１１０へＵ
ＰＡマスタによって送られる。このトランザクション
は、要求しているマスタＵＰＡポートのＥｔａｇ及びＤ
ｔａｇが常にＳ（共有クリーン）へ遷移し、かつシステ
ムコントローラがＳ＿ＲＢＳ応答（読取りブロック共有
肯定応答）でデータを供給することを除いて、上述した
ＲｅａｄＴｏＳｈａｒｅトランザクションと同じであ
る。このトランザクションがキャッシュの汚染犠牲者ブ
ロックを変位する（即ち、関連キャッシュラインのＥｔ
ａｇ状態がＭまたはＯ）ならば、汚染犠牲者保留（ＤＶ
Ｐ）ビットは、要求パケットにセットされなければなら
ない（図１０Ａのパケットフォーマットを参照）。Ｒｅ
ａｄＴｏＳｈａｒｅＡｌｗａｙｓトランザクションは、
ミスされたデータが読取り専用（命令キャッシュミスに
おけるような）ということが、先に、知られておりかつ
変更されないときの場合に対する最適化である。従っ
て、このデータは、どれもそれを有していないときでも
共有クリーン（Ｓ）状態における相互接続によって常に
リターンされる。結果として、別のプロセッサが同じア
ドレスを読取り、そのプロセッサにおいてキャッシュミ
スをもたらすならば、ミスされたデータは、主メモリに
よって供給され、既に同じデータを有するキャッシュに
よってではない。これは、それが主メモリから供給され
るべきときに、データがＵＰＡポートのキャッシュメモ
リから供給されるときに発生する“第２の読取りペナル
ティ”を回避する。
【０１０１】それが主メモリから供給されるべきときの
ＵＰＡポートのキャッシュメモリからのデータの供給
は、ＵＰＡポートのキャッシュメモリからのデータを供
給することは、その関連データプロセッサによるそのキ
ャッシュメモリの使用とインターフェア（干渉）するの
で、“第２の読取りペナルティ”と呼ばれる。好ましい
実施例では、コピーバックトランザクションは、そのキ
ャッシュメモリへのデータプロセッサ要求に対して優先
度を有し、それゆえに相互接続による不要なキャッシュ
読取りは、２〜３のクロックサイクルに対して関連デー
タプロセッサの動作を一般に遅延する。ＲｅａｄＴｏＳ
ｈａｒｅＡｌｗａｙｓトランザクションに対するエラー
ハンドリングは、ＲｅａｄＴｏＳｈａｒｅトランザクシ
ョンに対するものと同じである。 ＲｅａｄＴｏＯｗｎ（Ｐ＿ＲＤＯ＿ＲＥＱ） コヒーレント読取り無効トランザクションは、記憶ミ
ス、または共有ライン上の記憶ヒット、または部分書込
みを併合するための書込きを意図した読取りによりシス
テムコントローラへＵＰＡマスタによって送られる。
【０１０２】このトランザクションは、アドレス指定さ
れたデータブロックに対するＥｔａｇ及びＤｔａｇにＭ
への両方の遷移をもたらす（排他的変更）。ＵＰＡマス
タがアドレス指定されたデータブロックを有さず、かつ
一つ以上の他のキャッシュがブロックを有するならば、
メモリサイクルは、アボートされる。システムコントロ
ーラは、一つのＵＰＡポートにコピーバック−及び−無
効に対するＳ＿ＣＰＩ＿ＲＥＱ要求を送り、かつ全ての
他のＵＰＡポートに（Ｓ＿ＩＮＶ＿ＲＥＱ）無効要求を
送る。システムコントローラは、Ｓ＿ＲＥＱ要求が送ら
れた全てのＵＰＡポートからのＰ＿ＳＡＣＫまたはＰ＿
ＳＡＣＫＤ応答を待つ。全てのＰ＿ＲＥＰＬＹを受け取
った後、システムコントローラは、Ｓ＿ＲＢＵ応答で要
求しているＵＰＡポートへデータを供給する。代替実施
例では、システムコントローラ１１０は、Ｓ＿ＲＥＱが
送られた他のＵＰＡポートからのＰ＿ＲＥＰＬＹを待つ
ことなく、もしあれば、供給しているＵＰＡポートから
Ｐ＿ＲＥＰＬＹだけを受け取った後に要求しているＵＰ
ＡポートへＳ＿ＲＥＰＬＹを生成する。しかしながら、
コヒーレント読取りトランザクションは、終了されず、
かつシステムコントローラがＳ＿ＲＥＱが送られた全て
のＵＰＡポートから全てのＰ＿ＲＥＰＬＹを受け取るま
でアクティブトランザクションのシステムコントローラ
の保留トランザクション状態アレー２００から除去され
る。
【０１０３】ＵＰＡマスタが共有されたかまたは所有さ
れた状態でブロックを既に有しかつそれがそれを書込む
ことができるように排他的所有権を欲するならば（即
ち、ＳまたはＯ状態におけるライン上の記憶ヒット）、
データは転送されずかつシステムコントローラは、アド
レス指定されたデータブロックをも記憶する全ての他の
キャッシングＵＰＡマスタポートへ無効要求を送る。シ
ステムコントローラは、それがこのブロックを共有する
全ての他のＵＰＡポートからＰ＿ＳＡＣＫまたはＰ＿Ｓ
ＡＣＫＤ応答を受け取った後にＳ＿ＯＡＫ（排他的所有
権肯定応答）応答で要求しているＵＰＡポートへ応答す
る。代替実施例では、Ｓ＿ＯＡＫ応答は、アドレス指定
されたデータブロックを共有する他のＵＰＡポートへ無
効要求が送られた直後にシステムコントローラによって
要求しているＵＰＡポートへ送られるが、しかしトラン
ザクションは、終了されず、かつシステムコントローラ
が無効要求が送られた全てのＵＰＡポートからＰ＿ＲＥ
ＰＬＹを受け取るまでアクティブトランザクションのシ
ステムコントローラの保留トランザクション状態アレー
２００から除去される。更に、無効要求を受け取る各プ
ロセッサは、無効トランザクションが終了されるまでそ
のプロセッサによって連続的に始動（起動）されるあら
ゆるトランザクションを終了することを防ぐ。
【０１０４】このトランザクションがキャッシュにおけ
る汚染犠牲者ブロックを変位するならば（即ち、Ｅｔａ
ｇ状態がＭまたはＯである）、汚染犠牲者保留（ＰＶ
Ｄ）ビットは、要求パケットにセットされなければなら
ない（図１０Ａに示したパケットフォーマットを参
照）。システムコントローラは、Ｄｔａｇｓをスヌープ
することによってデータを転送するか否かを決定する。
ＲｅａｄＴｏＯｗｎトランザクションに対するエラーハ
ンドリングは、ＲｅａｄＴｏＳｈａｒｅトランザクショ
ンに対するものと同じである。 ＲｅａｄＴｏＤｉｓｃａｒｄ（Ｐ＿ＲＤＤ＿ＲＥＱ） 最初の使用トランザクションの後に廃棄することを意図
したコヒーレント読取りは、要求しているＵＰＡポート
に関連したデータプロセッサがそのキャッシュを汚染す
ることを欲せずかつ一つの使用の後でデータを廃棄する
ときにシステムコントローラへＵＰＡマスタによって送
られる。このトランザクションは、Ｂｃｏｐｙ（ブロッ
クコピー）動作に対するレジスタのコヒーレントＤＶＭ
Ａ読取り、及びブロック装填におけるようにコヒーレン
トドメインからデータを取るためにも用いられる。
【０１０５】このトランザクションは、いずれのＤｔａ
ｇまたはＥｔａｇエントリも変えない。このトランザク
ションは、（ＭまたはＯ状態の）所有しているキャッシ
ュから、または主メモリからの非破壊読取りをもたら
す。供給している装置が要求したデータを送る準備が整
ったときに、システムコントローラは、要求しているマ
スタＵＰＡポートへＳ＿ＲＥＰＬＹを送ることによって
データ転送をイネーブルする。トランザクション要求パ
ケットのＤＶＰビットは、このトランザクションに対し
てシステムコントローラによって無視される。Ｒｅａｄ
ＴｏＯｗｎトランザクションは、ＲｅａｄＴｏＳｈａｒ
ｅトランザクションに対するものと同じである。 Ｗｒｉｔｅｂａｃｋ（Ｐ＿ＷＲＢ＿ＲＥＱ） 書戻しトランザクション要求は、そのホーム位置へ汚染
犠牲になったブロックを書戻すためにシステムコントロ
ーラへＵＰＡマスタによって送られる。書戻し要求と対
になった同じキャッシュインデックス上に（ＤＶＰビッ
トセットを有する）コヒーレント犠牲読取りトランザク
ション要求が常に存在する。影響を及ぼされたキャッシ
ュラインに対するＥｔａｇ及びＤｔａｇ状態遷移は、書
戻しが最初に実行されるか、またはラインを犠牲にする
コヒーレント読取りが最初に実行されるかに依存する。
【０１０６】書戻しトランザクション要求が最初に実行
されたならば、書戻しトランザクションが実行されると
きにＥｔａｇ及びＤｔａｇ状態の両方ともＩ（無効）へ
遷移する。読取りトランザクション要求が実行されると
きには、Ｅｔａｇ及びＤｔａｇ状態は、Ｉ状態から読取
りデータブロックに関連した状態へ遷移する。書戻しト
ランザクションが最後に実行されたならば、読取りトラ
ンザクションが実行されたときにＥｔａｇは、その新し
い状態へ遷移しかつ対応Ｄｔａｇ状態は、ＤＴａｇ非常
駐バッファ２８２に記憶される。そして、書戻しトラン
ザクションが実行されるときに、Ｅｔａｇは、変化しな
いが、ＤＴａｇ非常駐バッファ２８２に一時的に記憶さ
れたＤｔａｇは、読取りデータブロックに関連したＤｔ
ａｇにコピーされる。（別のＵＰＡポートからのＰ＿Ｒ
ＤＯ＿ＲＥＱまたはＰ＿ＷＲＩ＿ＲＥＱトランザクショ
ンにより）犠牲になったデータに対する介入無効(inter
vening invalidation)（Ｓ＿ＣＰＩ＿ＲＥＱまたはＳ＿
ＩＮＶ＿ＲＥＱ）により書戻しが取り消されるならば、
データは、書込まれずかつシステムコントローラは、Ｓ
＿ＷＢＣＡＮ応答で書戻しを取り消す。書戻し取消し
は、“書戻し取消し”と題されたこの文書の部分に以下
で説明される。
【０１０７】書戻しが取り消されなければ、システムコ
ントローラは、ＵＰＡデータバス上へ６４バイトバウン
ダリ（境界）（Ａ［５：４］＝０×０）上で位置合わせ
されたデータの６４バイトブロックを駆動すべく要求し
ているマスタＵＰＡポートを促す、要求しているマスタ
オＵＰＡポートへＳ＿ＷＡＢを発行する。一つの顕著な
書戻しだけが各ＵＰＡポートから許される。書戻しトラ
ンザクション及び（ＤＶＰセットを有する）その付随読
取りトランザクションは、第２の書戻し及びその付随読
取りをＵＰＡポートによって発行することができる前に
両方とも終了しなければならない（システムコントロー
ラから対応Ｓ＿ＲＥＰＬＹを受け取る）。書戻し要求
は、（ＤＶＰビットセットを有する）読取り要求と常に
対をなすので、読取りがエラーで終了されたとしても、
書戻しは、読取りが発行されたならば常に発行されなけ
ればならないし、その逆もしかり。書戻しトランザクシ
ョンのアドレスがアンインプリメントされた主メモリに
対するものであるならば、システムコントローラは、こ
の条件が不当であるなら何もせずかつ通常の動作下では
発生することができない。それが発生したならば、それ
は、ＵＰＡモジュールの致命的ハードウェア障害だけに
よることができかつ最終的にシステムを停止する(han
g)。システムコントローラは、それがパリティエラーを
検出したならばシステムリセットをもたらす。
【０１０８】ＵＰＡポートの非キャッシュ型スレーブア
ドレス空間に指向されたＰ＿ＷＲＢ＿ＲＥＱトランザク
ションは、不当でありかつ通常の動作下で発生すること
ができずかつプログラミングエラーによって発生される
こともできない。マスタＵＰＡポートがあらゆる非キャ
ッシュ可能空間へＰ＿ＷＲＢ＿ＲＥＱを発行したなら
ば、システムコントローラは、トランザクションを終了
せずかつシステムを停止する。ＵＰＡスレーブポートが
システムコントローラからＰ＿ＷＲＢ＿ＲＥＱトランザ
クションを受け取ったならば、それは、システムコント
ローラの致命的ハードウェア障害だけによることができ
る。ＵＰＡスレーブポートは、Ｐ＿ＲＥＰＬＹを発行す
ることを必要とせずかつトランザクションを無視するこ
とができ、最終的にシステムを停止する。 ＷｒｉｔｅＩｎｖａｌｉｄａｔｅ（Ｐ＿ＷＲＩ＿ＲＥ
Ｑ） コヒーレント書込み及び無効要求は、そのホーム位置へ
データブロックをコヒーレントに書込むためにシステム
コントローラへＵＰＡマスタによって送られる。このト
ランザクションは、コヒーレントＤＶＭＡ書込み応答メ
ッセージよＢｃｏｐｙブロック記憶に用いられかつ新し
いデータをコヒーレントドメインに注入するために役立
つ。この要求に関連した犠牲者読取りトランザクション
は、存在しない。
【０１０９】アドレス指定されたデータブロックに関連
したＥｔａｇ及びＤｔａｇの両方は、Ｉに遷移する。要
求しているＵＰＡポートからデータを受け入れる前に、
システムコントローラは、Ｓ＿ＲＥＱをそれらのＵＰＡ
ポートへ送ることによって、要求しているＵＰＡポート
を含んでいる、全てのキャッシュにおけるデータブロッ
クの全てのコピーを無効にし、かつそれらの全てからの
Ｐ＿ＲＥＰＬＹを待つ。全ての無効が肯定応答された
後、システムコントローラは、ＵＰＡ＿Ｄａｔａｂｕｓ
上へ６４バイトバウンダリー（Ａ［５：４］＝０×０）
上に位置合わせされたデータの６４バイトブロックを駆
動すべくマスタＵＰＡポートを促すためにマスタＵＰＡ
ポートへＳ＿ＷＡＢを発行する。代替的に、システムコ
ントローラは、無効要求を送ることができるが、しかし
要求しているマスタＵＰＡポートへＳ＿ＷＡＢトランザ
クション要求を発行する前に対応Ｐ＿ＲＥＰＬＹを待た
ない。しかしながら、コヒーレント書込みトランザクシ
ョンは、終了されずかつシステムコントローラが、Ｓ＿
ＲＥＱ無効要求が送られた全てのＵＰＡポートからの全
てのＰ＿ＲＥＰＬＹを受け取るまでアクティブトランザ
クションのシステムコントローラの保留トランザクショ
ン状態アレー２００から除去される。更に、無効要求を
受け取る各プロセッサは、無効トランザクションが終了
されるまでそのプロセッサによって後続して始動（開
始）されたあらゆるトランザクションが終了することを
防ぐ。
【０１１０】インバリデート・ミー・アドバイザリ・ビ
ット（Ｉｎｖａｌｉｄａｔｅ ｍｅＡｄｖｉｓｏｒｙ
ｂｉｔ（ＩＶＡ））は、Ｄｔａｇｓなしでインプリメン
トされるシステムで使用するＰ＿ＷＲＩ＿ＲＥＱトラン
ザクションパケットで画定される。要求しているＵＰＡ
マスタは、それにＳ＿ＩＮＶ＿ＲＥＱトランザクション
も送ることをシステムコントローラに欲するならば、こ
のビットをセットする。システムコントローラは、ＩＶ
Ａビットがセットされたならば要求しているＵＰＡポー
トへＳ＿ＩＮＶ＿ＲＥＱトランザクションを送るために
Ｄｔａｇｓを有さないシステムでこのビットを用いる。
システムコントローラは、Ｄｔａｇｓを有するシステム
でこのビットを無視し、かつどのＵＰＡポートへＳ＿Ｉ
ＮＶ＿ＲＥＱを送るかを決定するためにＤｔａｇｓを用
いる。複数のＷｒｉｔｅＩｎｖａｌｉｄａｔｅトランザ
クションは、システムコントローラがトランザクション
要求を記憶するためにその要求受取りキュー(requestre
ceiving queue) Ｃ０またはＣ１に十分な空間を有する
かぎりマスタＵＰＡポートによって連続で発行すること
ができる。システムコントローラは、アドレスがアンイ
ンプリメントされた主メモリに対するものであるならば
（Ｓ＿ＷＡＢ応答を付与した後に）データを言及せずに
廃棄し、かつパリティエラーが検出されたならばシステ
ムリセットをもたらす。
【０１１１】ＵＰＡポートの非キャッシュ型スレーブア
ドレス空間に指向されたＰ＿ＷＲＩ＿ＲＥＱトランザク
ションは、マスタＵＰＡポートへＳ＿ＷＡＢ応答を送る
ことによってシステムコントローラによって終了され
が、しかしトランザクション及びそのデータは、言及せ
ずに廃棄される。このエラーは、プログラミング・エラ
ーにより発生しうるし、その結果システムによって検出
されかつ回復される。そのようなエラーは、システムコ
ントローラによってログされうる。ＵＰＡスレーブポー
トがシステムコントローラからこのトランザクションを
受け取るならば、それは、システムコントローラにおけ
る致命的なハードウェア障害によるだけであることが可
能である。ＵＰＡスレーブポートは、Ｐ＿ＲＥＰＬＹを
発行するために必要ではなくかつトランザクションを無
視することができ、最終的にシステムを停止する。 Ｉｎｖａｌｉｄａｔｅ（Ｓ＿ＩＮＶ＿ＲＥＱ） キャッシングＵＰＡポートのスレーブインターフェイス
へシステムコントローラによって送られた無効要求は、
データブロックに対するＲｅａｄＴｏＯｗｎ（Ｐ＿ＲＤ
Ｏ＿ＲＥＱ）またはＷｒｉｔｅＩｎｖａｌｉｄａｔｅ
（Ｐ＿ＷＲＩ＿ＲＥＱ）要求をサービスするためにシス
テムコントローラによって生成される。アドレス指定さ
れたデータブロックに関連するＥｔａｇ及びＤｔａｇの
両方は、Ｉへ遷移する。
【０１１２】Ｐ＿ＲＤＯ＿ＲＥＱトランザクションをサ
ービスするために、システムコントローラは、次の規則
に従ってＵＰＡポートへ無効要求を送る。一つのＵＰＡ
ポートだけがデータを有するならば、Ｓ＿ＩＮＶ＿ＲＥ
Ｑは、それに送られず、代わりに、コピーバック−無効
要求（Ｓ＿ＣＰＩ＿ＲＥＱ）がデータを供給及び無効に
するためにその一つのＵＰＡポートへ送られる。一つよ
りも多くのＵＰＡポートがデータ（ＤｔａｇがＳまたは
Ｏ状態である）を有するならば、Ｓ＿ＣＰＩ＿ＲＥＱト
ランザクション要求は、それらＵＰＡポートの一つへ送
られかつ無効要求（Ｓ＿ＩＮＶ＿ＲＥＱ）は、全ての他
のものへ送られる。Ｐ＿ＷＲＩ＿ＲＥＱトランザクショ
ンをサービスするために、システムコントローラは、要
求しているＵＰＡポートを含んでいる、そのＤｔａｇ状
態がＭまたはＯまたはＳである全てのＵＰＡポートへ無
効要求を送る。Ｄｔａｇｓなしのシステムでは、Ｐ＿Ｗ
ＲＩ＿ＲＥＱトランザクションパケットのＩｎｖａｌｉ
ｄａｔｅ ｍｅ Ａｄｖｉｓｏｒｙ ｂｉｔ（ＩＶＡ）
は、要求しているＵＰＡポートへＳ＿ＩＮＶ＿ＲＥＱを
送るか否かをシステムコントローラに指定する。ＩＶＡ
ビットは、要求しているＵＰＡポートへの誤り無効(fal
se invalidations) を回避するためにＤｔａｇｓを有さ
ないシステムにおいてスヌープフィルタとして作用す
る。システムコントローラは、Ｄｔａｇｓを有するシス
テムにおいてこのビットを無視し、かつどのＵＰＡポー
トへＳ＿ＩＮＶ＿ＲＥＱを送るべきかを決定するために
Ｄｔａｇｓを用いる。
【０１１３】システムコントローラは、要求しているマ
スタＵＰＡポートへ適切なＳ＿ＲＥＰＬＹを発行する前
にＰ＿ＳＡＣＫまたはＰ＿ＳＡＣＫＤ応答を待つ。この
トランザクションは、ブロックがそのキャッシュに存在
しないならばＰ＿ＳＮＡＣＫ応答を有するＵＰＡポート
によってＮＡＣＫすることができる。Ｓ＿ＩＮＶ＿ＲＥ
Ｑ無効トランザクションを受け取っているＵＰＡポート
が（そのポートＩＤレジスタによって指定されたよう
な）キャッシュマスタでないならば、それは、システム
コントローラにおける致命的ハードウェア障害によるだ
けであることができる。ＵＰＡポートは、Ｐ＿ＲＥＰＬ
Ｙを発行することを必要とせずかつトランザクションを
無視することができ、最終的にシステムを停止する。し
かしながら、キャッシュマスタＵＰＡポートは、それを
終了するためにこのトランザクションに対する有効Ｐ＿
ＲＥＰＬＹを発行しなければならない。ＵＰＡスレーブ
ポートがパリティエラーを検出したならば、それは、Ｐ
＿ＦＥＲＲをアサートし、システムコントローラにシス
テムリセットを生成させる。 Ｃｏｐｙｂａｃｋ（Ｓ＿ＣＰＢ＿ＲＥＱ） キャッシングＵＰＡポートのスレーブインターフェイス
へのシステムコントローラからのコピーバック要求は、
ブロックに対するＲｅａｄＴｏＳｈａｒｅ（Ｐ＿ＲＤＳ
＿ＲＥＱ）またはＲｅａｄＴｏＳｈａｒｅＡｌｗａｙｓ
（Ｐ＿ＲＤＳＡ＿ＲＥＱ）要求をサービスするためにシ
ステムコントローラによって生成される。アドレス指定
されたデータブロックに関連したＤｔａｇ及びＥｔａｇ
の最終状態は、ＯまたはＳである。
【０１１４】システムコントローラは、次の規則に従っ
て一つのＵＰＡポートへＳ＿ＣＰＢ＿ＲＥＱトランザク
ションを送る。Ｓ＿ＣＰＢ＿ＲＥＱは、ＭまたはＯのＤ
ｔａｇ状態を有するＵＰＡポートへ送られる。Ｓ＿ＣＰ
Ｂ＿ＲＥＱ要求は、要求しているＵＰＡポートへ送るこ
とができない。システムコントローラは、ＵＰＡポート
からのＰ＿ＳＡＣＫまたはＰ＿ＳＡＣＫＤ応答を待つ。
ＮＤＰ（Ｎｏ Ｄｔａｇ Ｐｒｅｓｅｎｔ）ビットがＳ
＿ＲＥＱでセットされない限り、このＳ＿ＲＥＱは、Ｕ
ＰＡポートがブロックを有していないならばＰ＿ＳＮＡ
ＣＫ応答でＮＡＣＫされることができない。Ｐ＿ＳＮＡ
ＣＫ応答は、ＮＤＰビットがセットされないならば致命
的エラーとしてシステムコントローラによって処理され
る。Ｐ＿ＲＥＰＬＹを受け取った後、システムコントロ
ーラは、ＵＰＡ＿Ｄａｔａｂｕｓ上のデータを駆動する
ために供給しているＵＰＡポートを促すべく供給してい
るＵＰＡポートへＳ＿ＣＲＡＢ応答を発行し、かつ要求
しているマスタＵＰＡポートへＳ＿ＲＢＳ応答を発行す
る。供給しているＵＰＡポートは、まずアドレス指定さ
れたクワッドワードをコピーバックして、後続クワッド
ワードに対してＡ［５：４］のまわりにラッピングする
ために必要である。
【０１１５】コピーバックトランザクションに対するエ
ラーハンドリングは、無効トランザクションに対するも
のと同じである。ＵＰＡスレーブポートがデータエラー
を検出したならば、それは、マスタがアンコレクタブル
ＥＣＣエラーを検出しうるようにＵＰＡ＿Ｄａｔａｂｕ
ｓ上の無効チェックビットを駆動しなければならない。
無効、またはアンインプリメントされたアドレスは、シ
ステムコントローラがＳ＿ＥＲＲで対応Ｐ＿ＲＥＱトラ
ンザクションを終了するので、Ｓ＿ＲＥＱで決して送ら
れない。 Ｃｏｐｙｂａｃｋ（Ｓ＿ＣＰＢ＿ＭＳＩ＿ＲＥＱ） Ｓ＿ＣＰＢ＿ＭＳＩ＿ＲＥＱコピーバック要求は、以下
のことを除いてＳ＿ＣＰＢ＿ＲＥＱコピーバック要求と
同じである：（Ａ）Ｓ＿ＣＰＢ＿ＭＳＩ＿ＲＥＱは、反
射メモリを有しているシステムでのみ用いられ、（Ｂ）
要求しているＵＰＡポートへ書込まれたデータブロック
は、主メモリへも書込まれ、（Ｃ）Ｅｔａｇｓ及びＤｔ
ａｇｓの両方とも、Ｓ＿ＣＰＢ＿ＭＳＩ＿ＲＥＱトラン
ザクション要求に応じてＭ→Ｓ遷移を行う。Ｏ状態は、
反射メモリを有しているシステムでは用いられない、そ
れゆえに３つのリーガルＤｔａｇ状態：Ｍ，Ｓ及びＩと
４つのリーガルＥｔａｇ状態：Ｍ，Ｅ，Ｓ及びＩだけが
存在する。
【０１１６】ＣｏｐｙｂａｃｋＩｎｖａｌｉｄａｔｅ
（Ｓ＿ＣＰＩ＿ＲＥＱ） コピーバック及び無効要求は、データブロックに対する
ＲｅａｄＴｏＯｗｎ（Ｐ＿ＲＤＯ＿ＲＥＱ）要求をサー
ビスするためにキャッシングＵＰＡポートのスレーブイ
ンターフェイスへシステムコントローラによって送られ
る。アドレス指定されたデータブロックと関連したＥｔ
ａｇ及びＤｔａｇの両方は、Ｉへ遷移する。システムコ
ントローラは、以下の規則に従って一つのＵＰＡポート
へＳ＿ＣＰＩ＿ＲＥＱトランザクションを送る。Ｓ＿Ｃ
ＰＩ＿ＲＥＱトランザクション要求は、Ｍ，ＯまたはＳ
のＤｔａｇ状態を有する一つだけのＵＰＡポートへ送ら
れる。Ｓ＿ＣＰＩ＿ＲＥＱは、要求しているＵＰＡポー
トへ送ることができない。システムコントローラは、Ｓ
＿ＣＰＩ＿ＲＥＱ要求が送られたＵＰＡポートからのＰ
＿ＳＡＣＫまたはＰ＿ＳＡＣＫＤ応答を待つ。ＮＤＳ
（Ｎｏ ＤｔａｇＰｒｅｓｅｎｔ）ビットがＳ＿ＲＥＱ
にセットされない限りこのＳ＿ＲＥＱは、ＵＰＡポート
がブロックを有さないならばＰ＿ＳＮＡＣＫ応答でＮＡ
ＣＫされることができない。ＮＤＰビットがセットされ
ていないならばＰ＿ＳＮＡＣＫ応答は致命的エラーとし
てシステムコントローラによって処理される。
【０１１７】ＵＰＡポート（並びに無効が送られた他の
ＵＰＡポート）からのＰ＿ＲＥＰＬＹを受け取った後、
システムコントローラは、データをＵＰＡデータバス上
に駆動するために供給しているＵＰＡポートを促すべく
供給しているＵＰＡポートへＳ＿ＣＲＡＢ応答を発行
し、かつ要求しているマスタＵＰＡポートへＳ＿ＲＢＵ
応答を発行する。供給しているＵＰＡポートは、まずア
ドレス指定されたクワッドワードをコピーバックし、後
続クワッドワードに対してＡ［５：４］のまわりをラッ
ピングすることを必要とする。ＣｏｐｙｂａｃｋＩｎｖ
ａｌｉｄａｔｅトランザクションに対するエラーハンド
リングは、Ｃｏｐｙｂａｃｋトランザクションに対する
ものと同じである。 ＣｏｐｙｂａｃｋＴｏＤｉｓｃａｒｄ（Ｓ＿ＣＰＤ＿Ｒ
ＥＱ） 非破壊的コピーバック要求は、データブロックに対する
ＲｅａｄＴｏＤｉｓｃａｒｄ（Ｐ＿ＲＤＤ＿ＲＥＱ）要
求をサービスするためにキャッシングマスタＵＰＡポー
トのスレーブインターフェイスへシステムコントローラ
によって送られる。このトランザクションは、アドレス
指定されたデータブロックと関連したＥｔａｇ及びＤｔ
ａｇにおける状態変化をもたらさない。
【０１１８】システムコントローラは、以下の規則に従
って一つのＵＰＡポートへＳ＿ＣＰＤ＿ＲＥＱトランザ
クションを送る。Ｓ＿ＣＰＤ＿ＲＥＱ要求は、Ｍまたは
ＯのＤｔａｇ状態を有する一つだけのＵＰＡポートへ送
られる。Ｓ＿ＣＰＤ＿ＲＥＱは、要求しているＵＰＡポ
ートへ送ることができない。システムコントローラは、
Ｓ＿ＣＰＤ＿ＲＥＱが送られたＵＰＡポートからのＰ＿
ＳＡＣＫまたはＰ＿ＳＡＣＫＤ応答を待つ。ＮＤＳ（Ｎ
ｏ Ｄｔａｇ Ｐｒｅｓｅｎｔ）ビットがＳ＿ＲＥＱに
セットされない限りこの要求は、ＵＰＡポートがブロッ
クを有さないならばＰ＿ＳＮＡＣＫ応答でＮＡＣＫされ
ることができない。ＮＤＰビットがセットされていない
ならばＰ＿ＳＮＡＣＫ応答は致命的エラーとしてシステ
ムコントローラによって処理される。Ｐ＿ＲＥＰＬＹを
受け取った後、システムコントローラは、要求したデー
タをＵＰＡデータバス上に駆動するために供給している
ＵＰＡポートを促すべく供給しているＵＰＡポートへＳ
＿ＣＲＡＢ応答を発行し、かつ要求しているマスタＵＰ
ＡポートへＳ＿ＲＢＳ応答を発行する。供給しているＵ
ＰＡポートは、まずアドレス指定されたクワッドワード
をコピーバックし、後続クワッドワードに対してＡ
［５：４］のまわりをラッピングすることを必要とす
る。
【０１１９】ＣｏｐｙｂａｃｋＴｏＤｉｓｃａｒｄトラ
ンザクションに対するエラーハンドリングは、Ｃｏｐｙ
ｂａｃｋトランザクションに対するものと同じである。 Ｎｏｎ−Ｃａｃｈｅｄ Ｄａｔａトランザクション 非キャッシュ型データトランザクションは、非キャッシ
ュ型アドレス空間へ発行されたトランザクションであ
る。これらのトランザクションに対しては、スヌーピン
グルックアップ動作は、実行されず、これらのトランザ
クションからのデータは、リクエスタによってキャッシ
ュされず、かつシステムコントローラによってアドレス
ブロッキングが実行されない。 ＮｏｎＣａｃｈｅｄＲｅａｄ（Ｐ＿ＮＣＲＤ＿ＲＥＱ） 非キャッシュ型読取りトランザクション要求は、システ
ムレジスタ及び他のスレーブＵＰＡポートのスレーブア
ドレス空間を含んでいる、非キャッシュ型アドレス空間
のデータを読取るためにＵＰＡマスタポートによって生
成される。１，２，４，８，または１６バイトがこのト
ランザクションで読取られ、かつバイト位置がバイトマ
スクで指定される。トランザクション要求で指定された
アドレスは、１６バイトバウンダリー上に位置合わせさ
れる。
【０１２０】任意のバイトマスクは、読取りに対して許
されず、かつスレーブは、読取りバイトマスクが正しく
ないならば（Ｐ＿ＲＥＲＲで）エラーを示すべきであ
る。主メモリは、このトランザクションで読取ることが
できない。システムコントローラは、要求パケットのア
ドレスを復号する。それがシステムコントローラによっ
て管理されたアドレス空間に入るアドレスであるなら
ば、システムコントローラは、ＵＰＡデータバス上のデ
ータを駆動する。アドレスがＵＰＡポートのスレーブイ
ンターフェイスに対するものであるならば、システムコ
ントローラは、データを供給するためにＵＰＡポートス
レーブインターフェイスへこのトランザクションを進め
てかつＰ＿ＲＥＰＬＹを待つ。Ｐ＿ＲＡＳまたはＰ＿Ｒ
ＡＳＢ応答を受け取ったときに、システムコントローラ
は、そのＵＰＡデータバス上のデータを駆動するために
ＵＰＡポートスレーブインターフェイスへＳ＿ＳＲＳ応
答を発行する。システムコントローラは、Ｓ＿ＲＡＳ
（Ｒｅａｄ Ａｃｋ Ｓｉｎｇｌｅ）応答をそれに送る
ことによって要求したデータを受け取るために要求して
いるマスタＵＰＡポートを促す。システムコントローラ
は、Ｓ＿ＮＣＲＤ＿ＲＥＱ要求のアドレスがキャッシュ
可能な主メモリ空間またはアンインプリメントされたア
ドレス空間に対するものであるならばＳ＿ＥＲＲ応答を
発行し、ＵＰＡスレーブポートへトランザクションを進
めない。システムコントローラは、それが要求パケット
におけるパリティエラーを検出するならばシステムリセ
ットをアサートする。
【０１２１】トランザクションがＵＰＡポートのスレー
ブインターフェイスへ進められ、かつＵＰＡポートのス
レーブインターフェイスがＰ＿ＲＴＯ（タイムアウト）
またはＰ＿ＲＥＲＲ（あらゆる型のバスエラーによる）
応答を発行するならば、システムコントローラは、要求
しているＵＰＡマスタポートへＳ＿ＲＴＯまたはＳ＿Ｅ
ＲＲ応答をそれぞれ発行し、かつデータは、転送されな
い。アドレスパケットパリティエラーがＵＰＡポートス
レーブインターフェイスによって検出されたならば、そ
れは、Ｐ＿ＦＥＲＲをアサートし、かつシステムコント
ローラは、システムリセットを生成する。 ＮｏｎＣａｃｈｅｄＢｌｏｃｋＲｅａｄ（Ｐ＿ＮＣＢＲ
Ｄ＿ＲＥＱ） 非キャッシュ型ブロック読取り要求は、非キャッシュ型
アドレス空間におけるデータのブロック読取りに対して
ＵＰＡマスタポートによって生成される。非キャッシュ
型データの６４バイトは、このトランザクションを有す
るマスタＵＰＡポートによって読取られる。このトラン
ザクションは、バイトマスクが用いられないことを除い
て、Ｐ＿ＮＣＲＤ＿ＲＥＱトランザクションに類似す
る。要求したデータは、６４バイトバウンダリー（ＰＡ
［５：４＝０×０）上に位置合わせされる。更に、シス
テムコントローラは、Ｓ＿ＲＢＵ応答を有する要求して
いるマスタＵＰＡポートへの要求したデータの送付を促
す。
【０１２２】ＮｏｎＣａｃｈｅｄＷｒｉｔｅ（Ｐ＿ＮＣ
ＷＲ＿ＲＥＱ） 非キャッシュ型書込み要求は、非キャッシュ型アドレス
空間にデータを書込むためにＵＰＡマスタポートによっ
て生成される。要求によって指定されたアドレスは、１
６バイトバウンダリー上に位置合わせされる。ゼロから
１６までの、任意の数のバイトは、任意のバイトマスク
（主にグラフィック装置）を有する書込みを支持するス
レーブ装置へ１６ビットバイトマスクによって指定され
たように書込むことができる。全てゼロのバイトマスク
は、ターゲットスレーブインターフェイスへのノーオペ
レーション(no-op) を示す。主メモリは、このトランザ
クションで書込むことができない。システムコントロー
ラは、ＵＰＡデータバスに書込まれるべきデータを駆動
するためにそれを促すべく要求しているマスタＵＰＡポ
ートへＳ＿ＷＡＳ応答を発行する。要求しているマスタ
ＵＰＡポートがシステムコントローラからのＳ＿ＲＥＰ
ＬＹを認識するときに、それは、トランザクションが終
了したとみなしかつシステムコントローラへの顕著な要
求のそのカウントをディクリメントする。システムコン
トローラは、宛先アドレスがシステムコントローラによ
って管理されるアドレス空間の中であるならば要求して
いるマスタＵＰＡポートによって供給されたデータを記
憶する。宛先アドレスがスレーブＵＰＡポートに対する
ものであるならば、システムコントローラは、このトラ
ンザクションをスレーブＵＰＡポートへ進める。システ
ムコントローラは、ＵＰＡデータバスからデータを受け
取るためにそれを促すべくＵＰＡポートスレーブインタ
ーフェイスへＳ＿ＳＷＳ応答を発行しかつこのＰ＿ＮＣ
ＷＲ＿ＲＥＱ要求をＵＰＡアドレスバス上のそれに進め
る。ＵＰＡポートスレーブインターフェイスが肯定応答
Ｐ＿ＲＥＰＬＹをシステムコントローラへ帰する義務が
まだあるけれども、システムコントローラは、この時点
でこのトランザクションが終了したとみなす。Ｐ＿ＷＡ
Ｓ応答がＵＰＡポートスレーブインターフェイスから
（最終的に）受け取られたときに、システムコントロー
ラは、このスレーブＵＰＡポートの入力要求及びデータ
キューにおける顕著な要求の（ＳＣ Ｃｏｎｆｉｇレジ
スタのＰＲｅｑＣｎｔカウンタにおける）そのカウント
をディクリメントする。
【０１２３】書込み要求及びデータは、アドレス及びデ
ータ経路が独立であるように、システムコントローラに
よってＵＰＡポートスレーブインターフェイスへあらゆ
る順序で進められうるということに注目。失敗する書込
みは、言及せずに失敗しかつ非同期で報告されるだけで
ある。例えば、Ｐ＿ＮＣＷＲ＿ＲＥＱトランザクション
は、アドレスがキャッシュ可能主メモリアドレス空間に
あるならば、システムコントローラによってドロップさ
れる。それは、あらゆる型のバスエラーまたはタイムア
ウトエラー上のＵＰＡポートスレーブインターフェイス
によりドロップされる。システムコントローラがエラー
によりトランザクションをドロップするならば、それ
は、エラーをログしうる。ＵＰＡスレーブポートがそれ
をドロップするならば、それは、エラーをログしかつ割
込みを介してそれを報告しうる。アドレスパケットパリ
ティエラーがスレーブによって検出されるならば、それ
は、Ｐ＿ＦＥＲＲ応答をアサートし、システムコントロ
ーラにシステムリセットを生成させる。 ＮｏｎＣａｃｈｅｄＢｌｏｃｋＷｒｉｔｅ（Ｐ＿ＮＣＢ
ＷＲ＿ＲＥＱ） 非キャッシュ型ブロック書込み要求は、非キャッシュ型
アドレス空間へのブロック書込みのためにＵＰＡマスタ
ポートによって生成される。非キャッシュ型データの６
４バイトは、このトランザクションを有するマスタＵＰ
Ａポートによって書込まれる。このトランザクション
は、バイトマスクが用いられないことを除きＰ＿ＮＣＷ
Ｒ＿ＲＥＱトランザクションに類似する。書込まれるべ
きデータは、６４バイトバウンダリー（ＰＡ［５：４＝
０×０）上に位置合わせされる。システムコントローラ
は、Ｓ＿ＷＡＢ応答で書込まれるべきデータブロックを
供給すべく要求しているマスタＵＰＡポートを促す。
【０１２４】非キャッシュ型制御トランザクション これは、６４バイトデータがそれに関連したアドレス空
間を有していないようなデータトランザクションではな
い。スヌーピングは、実行されずかつデータは、リクエ
スタによってキャッシュされない。好ましい実施例にお
ける唯一の非キャッシュ型制御トランザクションは、割
込みトランザクションである。 Ｉｎｔｅｒｒｕｐｔ（Ｐ＿ＩＮＴ＿ＲＥＱ） 割込みトランザクション要求パケットは、宛先ＵＰＡポ
ート割込みハンドラーインターフェイスへ６４バイトブ
ロックのデータからなるパケット化された割込みを送付
するために割込みマスタＵＰＡポートによって生成され
る。割込みトランザクションは、Ｉ／Ｏ装置からの割込
み、非同期事象及びエラー報告を送るために、かつ割込
みハンドラーＵＰＡポートへソフトウェアクロストーク
を通知する(posting) ために用いられる。割込みトラン
ザクションは、ＵＰＡポートによってそれ自体へ送るこ
とができない。割込みトランザクションパケットは、物
理アドレスを含まない。その代わり、それは、宛先割込
みハンドラーＵＰＡポートのポートＩＤ（ＭＩＤとも呼
ばれる）と同じである、Ｉｎｔｅｒｒｕｐｔ Ｔａｒｇ
ｅｔ ＩＤ（割込みターゲットＩＤ）を担持する。シス
テムコントローラは、ターゲットＩＤによって指定され
たＵＰＡポートへ割込みパケットを送る。
【０１２５】以下の規則は、割込みＵＰＡポートのマス
タインターフェイスに適用する。割込みトランザクショ
ンを指定されたＵＰＡポートのスレーブインターフェイ
スへ送付することができるならば、システムコントロー
ラは、ＵＰＡデータバス上の割込みデータを駆動するた
めにそれを促すべく始動しているＵＰＡポートへＳ＿Ｗ
ＡＢ応答を発行する。フロー制御制限により割込みトラ
ンザクションを送付できない（即ち、ターゲットＵＰＡ
ポートの割込み入力要求キューが満たされている）なら
ば、システムコントローラは、割込みトランザクション
をＮＡＣＫするために始動しているＵＰＡポートへＳ＿
ＩＮＡＫ応答を発行する。ＵＰＡポートは、あるバック
オフ期間後に割込みトランザクションを送ることを再び
試みなければならない。バックオフ期間中、割込みトラ
ンザクションは、マスタＵＰＡポートのクラスキューに
おいてそれの後ろの他のトランザクションをブロックし
ない。以下の規則は、宛先割込みハンドラーＵＰＡポー
トのスレーブインターフェイスで適用する。システムコ
ントローラは、ＵＰＡアドレスバス上の指定したスレー
ブＵＰＡポートへＰ＿ＩＮＴ＿ＲＥＱトランザクション
を進め、かつＵＰＡデータバスからの割込みデータを受
け入れるためにそれを促すべくＳ＿ＳＷＩＢ応答をそれ
に発行する。
【０１２６】割込みハンドラーが入力キューから割込み
パケットを除去した後、スレーブＵＰＡポートは、シス
テムコントローラへＰ＿ＩＡＫ応答で応答する。システ
ムコントローラは、フロー制御に対するこのスレーブＵ
ＰＡポートへの顕著な割込み要求のそのカウント（ＳＣ
Ｃｏｎｆｉｇレジスタ１９０におけるＰＩｎｔＣｎ
ｔ）をディクリメントするためにこのＰ＿ＲＥＰＬＹを
用いる。そのポート−ＩＤレジスタによって指定された
ような割込みハンドラーでないスレーブＵＰＡポートが
Ｐ＿ＩＮＴ＿ＲＥＱを受け取るならば、Ｐ＿ＩＡＫ応答
でそれを受け入れかつ割込み要求及びそのデータを言及
せずに廃棄することが必要である。スレーブポートは、
この誤指向された(misdirected) トランザクションエラ
ーをログする必要がない。プログラミングエラーによる
誤指向された割込みパケット、即ち、非割込みハンドラ
ーＵＰＡポートへ指向された、割込みパケットは、言及
せずに失敗する。システムコントローラは、データを得
るためにマスタＵＰＡポートへＳ＿ＷＡＢ応答を発行す
が、しかしそれを廃棄する。システムコントローラは、
誤指向された割込みをログしうる。
【０１２７】Ｐ＿ＩＮＴ＿ＲＥＱトランザクション要求
が非割込みハンドラーＵＰＡポートによって受け取られ
るならば、これは、システムコントローラにおけるある
致命的ハードウェア障害によるか、またはシステムコン
トローラにおける構成レジスタの誤構成によってのみ発
生しうる。ＵＰＡポートは、トランザクションを無視し
うるしかつあらゆるＰ＿ＲＥＰＬＹを発行しない。 Ｐ＿ＲＥＰＬＹメッセージ 図１０Ｄは、Ｐ＿ＲＥＰＬＹメッセージに対するパケッ
トフォーマットを示す。表７は、好ましい実施例におい
て用いるＰ＿ＲＥＰＬＹメッセージのそれぞれを画定
し、各応答メッセージに対するタイプヴァリュー(type
value)、応答メッセージを送るために必要なクロックサ
イクルの数、応答メッセージの名前、応答メッセージが
用いられたトランザクションの種類、及び応答メッセー
ジが送られるときのＵＰＡポートの状態を含んでいる。
以下の規則は、Ｐ＿ＲＥＰＬＹ生成に適用する。Ｐ＿Ｒ
ＥＰＬＹメッセージは、ＵＰＡポートのスレーブインタ
ーフェイスによってのみ生成される。スレーブ読取りト
ランザクションに対して、Ｐ＿ＲＥＰＬＹメッセージ
は、Ｓ＿ＲＥＰＬＹを待つことなくシステムコントロー
ラへパイプラインで送ることができる。システムコント
ローラは、それがＰ＿ＲＥＰＬＹを受け取ったのと同じ
順序でＳ＿ＲＥＰＬＹを発行する。
【０１２８】各スレーブインターフェイスは、それが受
け取ったスレーブＰ＿ＲＥＱトランザクションのＭＩＤ
（即ち、マスタＩＤ）に関してそのＰ＿ＲＥＰＬＹメッ
セージを順序付ける。換言すると、同じＭＩＤ（即ち、
要求しているＵＰＡポートのポートＩＤ）を有する全て
のＰ＿ＲＥＰＬＹメッセージは、対応要求が受け取られ
たのと同じ順序で正確に順序付けられるが、しかし異な
るＭＩＤｓを有するＰ＿ＲＥＰＬＹに対する順序付け制
約は、存在しない。Ｐ＿ＲＡＳＢを除き、読取り要求に
対する全てのＰ＿ＲＥＰＬＹ肯定応答は、Ｐ＿ＲＥＰＬ
Ｙが応答しているスレーブ要求からのＭＩＤを含む。図
１０Ｄに示すように、関連トランザクションに対するＭ
ａｓｔｅｒＩＤ（ＭＩＤ）は、応答メッセージの第２の
サイクルで送られる。図１０Ａ，１０Ｂ及び１０Ｃは、
それぞれがトランザクション要求パケットフォーマット
の第２のサイルクにおけるＭＩＤ（ＭａｓｔｅｒＩＤ）
フィールドを含む、種々の型のトランザクション要求の
パケットフォームを示す。各応答メッセージにおけるＭ
ＩＤ値は、対応トランザクション要求メッセージにおけ
るＭＩＤ値からコピーされる。Ｐ＿ＲＡＳＢ応答メッセ
ージは、特別最適化であり、かつ関連トランザクション
に対するＭａｓｔｅｒＩＤを含まない。Ｐ＿ＲＡＳＢ応
答メッセージは、顕著なスレーブ読取りだけを支持する
（グラフィクスのような）ＵＰＡスレーブポートによっ
て用いられる。システムコントローラは、そのようなＵ
ＰＡスレーブポートへ送られた各要求に対するサイズ、
ＭＩＤ、及びクラス情報を保持する。Ｐ＿ＲＡＳＢ応答
メッセージを受け取るときに、システムコントローラ
は、トランザクションについてそれが先に記憶した情報
によりそれが読取りシングルまたは読取りブロック肯定
応答であるかがわかり、かつ要求したデータを出力する
ためにＵＰＡスレーブポートを促すべく対応Ｓ＿ＳＲＢ
またはＳ＿ＳＲＳ応答メッセージを適切にアサートす
る。
【０１２９】ＵＰＡポートのスレーブインターフェイス
によるＰ＿ＲＥＰＬＹメッセージの生成は、任意の量の
時間を取りうる。タイムアウト期間は、要求をしている
マスタＵＰＡポートではなく、ＵＰＡポートのスレーブ
インターフェイスによって決定される。Ｐ＿ＳＡＣＫ，
Ｐ＿ＳＡＣＫＤ，Ｐ＿ＳＮＡＣＫ応答メッセージは、Ｕ
ＰＡスレーブポートへ送られた全てのＳ＿ＲＥＱトラン
ザクション要求に対する肯定応答である。Ｐ＿ＳＡＣＫ
及びＰ＿ＳＡＣＫＤは、次の場合を除きシステムコント
ローラによって同様に処理される。Ｐ＿ＳＡＣＫＤ応答
メッセージがＳ＿ＩＮＶ＿ＲＥＱまたはＳ＿ＣＰＩ＿Ｒ
ＥＱトランザクション要求に応答するならば、システム
コントローラは、Ｄｔａｇｓを有さないシステムにおけ
るこの応答を思い出すことが必要であり、かつそれが同
じＵＰＡポートから認識するちょうど次の書戻しトラン
ザクション（Ｐ＿ＷＲＢ＿ＲＥＱ）を取り消さなければ
ならない。
【０１３０】
【表１１】
【０１３１】
【表１２】
【０１３２】
【表１３】
【０１３３】
【表１４】
【０１３４】
【表１５】
【０１３５】
【表１６】
【０１３６】
【表１７】 Ｓ＿ＲＥＰＬＹメッセージ 図１０Ｅは、Ｓ＿ＲＥＰＬＹメッセージに対するパケッ
トフォーマットを示す。表８は、好ましい実施例で用い
られるＳ＿ＲＥＰＬＹメッセージのそれぞれを画定し、
各応答メッセージに対するタイプヴァリュー(type valu
e)、応答メッセージを送るために必要なクロックサイク
ルの数、応答メッセージの名前、応答メッセージが用い
られたトランザクションの種類、及び応答メッセージが
送られるときのＵＰＡポートの状態を含んでいる。以下
の規則は、Ｓ＿ＲＥＰＬＹ生成に適用する。Ｓ＿ＲＥＰ
ＬＹパケットは、単一相互接続クロックサイクルで送ら
れる５ビットメッセージである。それは、全てのＳ＿Ｒ
ＥＰＬＹメッセージがシステムコントローラによって生
成されたトランザクション要求に対する応答であるの
で、それが応答しているトランザクションのマスタＩＤ
を含まない。Ｓ＿ＲＥＰＬＹパケットは、ＵＰＡマスタ
がＳ＿ＲＥＰＬＹがどのクラスに対するものであるかを
決定できるようにマスタＵＰＡポートへのＳ＿ＲＥＰＬ
Ｙに対するクラスビットを含まない。
【０１３７】異なるマスタクラスにおけるトランザクシ
ョン要求に対するＳ＿ＲＥＰＬＹの順序付けに関する要
求事項は、存在しない。各クロック内で、各ＭＩＤに対
して、全てのＳ＿ＲＥＰＬＹメッセージは、対応トラン
ザクション要求が受け取られたのと同じ順序で送られな
ければならない。二つのスレーブデータ受取りキューの
それぞれに対し、かつ対応キューへ異なる大きさのデー
タを書込むために、個別のＳ＿ＲＥＰＬＹメッセージが
存在する。Ｓ＿ＳＷＢ応答は、６４バイトを書込むこと
をシステムコントローラに告げかつＳ＿ＳＷＳ応答は、
スレーブのＰ＿ＲＥＱデータ受取りキュー１６９へ１６
バイトを書込むことをシステムコントローラに告げると
同時に、Ｓ＿ＳＷＩＢ応答は、割込みハンドラースレー
ブポート１５２のの割込みデータ受取りキュー１７２
（図４参照）へ６４バイトを書込むことをシステムコン
トローラに告げる。
【０１３８】
【表１８】
【０１３９】
【表１９】
【０１４０】
【表２０】
【０１４１】
【表２１】
【０１４２】
【表２２】
【０１４３】
【表２３】
【０１４４】
【表２４】
【０１４５】
【表２５】 キャッシュコヒーレンスプロトコルの詳述 図１１の状態遷移図は、データ（Ｄａｔａ）ブロックに
対するＥｔａｇＭＯＥＳＩキャッシュ状態の正当な遷移
を示す。それらは、インデックス［ｉ］でキャッシュラ
インによって認識された遷移である必要はなく、それよ
りもこれらは、キャッシュラインへ／から移動している
データブロックに対する遷移であるということに注目。
このコンテキストにおける無効状態は、ブロックがこの
キャッシュに存在しない（しかし別のキャッシュに存在
しうる）ということを意味する。図１２の状態遷移図
は、データ（Ｄａｔａ）ブロックに対するＤｔａｇＭＯ
ＳＩキャッシュ状態の正当な遷移を示す。表９の状態遷
移表は、データブロックに対する全ての正当な状態遷
移、及びその下で遷移が発生する条件を指定する。これ
らの遷移は、両方がそれ自身のコヒーレントアクティビ
ティ並びにそれに影響を及ぼす他のＵＰＡポートのコヒ
ーレントアクティビティによる、そのキャッシュへ／か
ら移動しているデータのブロックに対する始動（開始）
しているプロセッサによって見られたものである。表９
も種々のトランザクション要求タイプ及びこれらの状態
遷移をキャッシングＵＰＡマスタポートで発生させるＳ
＿ＲＥＰＬＹとＰ＿ＲＥＰＬＹタイプを指定する。
【０１４６】一度に一つだけのキャッシュがＤｔａｇＭ
状態における特定のデータブロックを有することができ
ると同時に、一つのキャッシュは、他のキャッシュがそ
のデータのコピーを有しえないＤｔａｇＭ状態における
データブロックを有するということに注目。一度に一つ
だけのキャッシュがＤｔａｇＯ状態における特定のデー
タブロックを有することができ、そのデータブロックを
有している他のキャッシュは、ＤｔａｇＳ状態だけにお
いてそれを有さなければならない。特定のデータブロッ
クを記憶する全てのキャッシュメモリがＤｔａｇＳ状態
におけるキャッシュラインに記憶されたデータブロック
を有するならば、データは、ＲｅａｄＴｏＳｈａｒｅ及
びＲｅａｄＴｏＤｉｓｃａｒｄ要求に対する別のキャッ
シュからの代わりに、主メモリのアドレス指定された位
置から常に供給される。データ転送が必要であるときに
ＲｅａｄＴｏＯｗｎトランザクションに対して、要求し
たデータブロックは、Ｍ，ＯまたはＳ状態においてデー
タブロックを有するキャッシュから常に供給される。キ
ャッシュがデータブロックを現在記憶していないなら
ば、そのときにだけ、それは、主メモリのアドレス指定
された位置から供給される。
【０１４７】Ｐ＿ＷＲＢ＿ＲＥＱトランザクションで、
キャッシュラインは、そのＤｔａｇライン状態がＭまた
はＯであるならば宛先アドレスへ書込まれる。そのＤｔ
ａｇ状態がＩであるならば、書戻しは、取り消される。
特に、Ｐ＿ＷＲＢ＿ＲＥＱトランザクションが取り消さ
れる唯一のときは、あらゆる他のＵＰＡポートからのＰ
＿ＲＤＯ＿ＲＥＱ（このポートへのＳ＿ＣＰＩ＿ＲＥ
Ｑ）またはＰ＿ＷＲＩ＿ＲＥＱ（このポートへのＳ＿Ｉ
ＮＶ＿ＲＥＱ）要求がこのＵＰＡポートの書戻しバッフ
ァの無効をもたらすときである。Ｐ＿ＷＲＩ＿ＲＥＱト
ランザクションで、そのＤｔａｇ状態に関係なくデータ
ブロックは、書込まれる。上記のように指定されたトラ
ンザクションセットは、図１１に示したキャッシュ状態
の複数のサブセットを支持することも可能であるという
ことに注目。しかしながら、そのような動作のモード
は、好ましい実施例では用いられない。 書戻しトランザクション Ｄｉｒｔ＿Ｖｉｃｔｉｍ＿Ｐｅｎｄｉｎｇ（汚染＿犠牲
者＿保留）（ＤＩＶ）ビットは、トランザクション要求
パケットで画定される。好ましい実施例におけるトラン
ザクションの画定されたセットに関して図１０Ａ及び上
記の説明を参照。キャッシングＵＰＡマスタは、誤りが
汚染ライン必要書戻しを犠牲にしたならば誤ったデータ
に対するコヒーレント読取りトランザクションにこのビ
ットをセットする。システムコントローラは、誤ったブ
ロックに対するＤｔａｇ状態の更新を管理するためにＤ
ＶＰビットを用いる。
【０１４８】特に、書戻しトランザクションは、（ＤＶ
Ｐビットセットを有する）読取りトランザクションと一
対一でペアにされる。一対にすること(pairing) は、書
戻し及び読取りの両方が同じキャッシュラインに対する
ものでなければならないことを意味する。しかしなが
ら、二つのトランザクションは、あらゆる順序でいずれ
のマスタクラスからでも発行されうる。（図９に示した
ように）一つだけの書戻しバッファ２８０及び一つのＤ
ｔａｇＴＢ２８２が各キャッシュメモリ１３２に対して
供給されるので、ＵＰＡポート毎にせいぜい一つの顕著
な汚染犠牲者書戻しトランザクションが存在する。結果
として、キャッシングＵＰＡマスタは、ＤＶＰビットセ
ットを有する一つだけの顕著なコヒーレント読取りトラ
ンザクションを有することができる。第１の読取り及び
書戻しが両方ともに終了するまで、ＵＰＡマスタポート
は、ＤＶＰビットセットを有する後続の読取りトランザ
クションを発行してはならない、即ち、ＤＶＰビットセ
ットを有する別のトランザクションがＵＰＡマスタポー
トによって生成することができる前に両方に対するＳ＿
ＲＥＰＬＹが受け取られなければならない。しかしなが
ら、先の書戻し保留が存在すると同時にＵＰＡマスタ
は、セットされていないＤＶＰビットを有する後続の読
取りトランザクションを発行することができる。
【０１４９】ＵＰＡポートが単一マスタ要求クラスだけ
をインプリメントするならば、セットされたＤＶＰビッ
トを有する顕著なトランザクション上の制限は、必要な
い。マスタクラス内の強い順序付け特性により、ＤＶＰ
ビットに係わらずかつ先のトランザクションからのＳ＿
ＲＥＰＬＹを待つことなく、トランザクションは、パイ
プラインで送ることができる。キャッシングＵＰＡマス
タは、書戻しトランザクションが終了するまで書戻しを
保留しているそれ自体の汚染犠牲になったブロックに対
する後続のコヒーレントトランザクションをブロックし
なければならない（即ち、発行しない）。ＵＰＡポート
が先に犠牲になったブロックに対するコヒーレント要求
を発行することができる最も早いものは、それがその書
戻しトランザクションに対する肯定応答Ｓ＿ＲＥＰＬＹ
を受け取った後である。それは、Ｓ＿ＲＥＰＬＹの後す
ぐ次のクロックサイクルで要求を行うことができる。汚
染データに対する書戻しトランザクション及び誤ったデ
ータに対するコヒーレント読取りトランザクションの両
方が同じマスタ要求クラスに置かれ、かつ犠牲者を戻る
ための後続のトランザクションが最初の二つ（即ち、書
戻しトランザクション及び読取りトランザクションがキ
ャッシュからの犠牲者データブロックを変位した後）の
後ろに置かれたならば、このブロッキング要求事項は、
必要ではない。マスタ要求クラス内の強い順位付け特性
は、自動的にこのブロッキング制約を処理する。
【０１５０】キャッシングＵＰＡマスタは、犠牲者デー
タブロックを変位したトランザクションが終了するまで
クリーン犠牲者データブロック（即ち、主メモリへ書戻
されることなくキャッシュから変位された）に対する後
続のコヒーレントトランザクションもブロックしなけれ
ばならない。しかしながら、クリーン犠牲者変位をもた
らした要求、及び犠牲者をキャッシュに戻す後続のもの
（要求）は、同じマスタ要求クラスに置かれ、そしてＵ
ＰＡポートは、第１のものが終了するまで第２の要求を
ブロックすることを必要としない。二つの要求が異なる
要求クラスから発行することができる（好ましい実施例
における場合である）ならば、このブロッキング要求事
項は、データプロセッサによって強制されなければなら
ない。キャッシングマスタＵＰＡポートは、それ自体の
プロセッサからの犠牲になったデータブロックへの後続
の装填または記憶を防がなければならない。これは、ク
リーン犠牲者並びに汚染犠牲者保留書戻しの両方に適用
する。キャッシングＵＰＡマスタは、クリーン犠牲者の
場合に、キャッシュ充填に対するＳ＿ＲＥＰＬＹ、また
は、汚染犠牲者の場合に、書戻しに対するＳ＿ＲＥＰＬ
Ｙがそれによって受け取られるまで、システムコントロ
ーラからの可能なＳ＿ＲＥＱに対してコヒーレンスドメ
インに犠牲になったデータを維持しなければならない。
換言すると、キャッシングＵＰＡマスタポートは、シス
テムコントローラがそれにキャッシングＵＰＡマスタポ
ートをこのオブリゲーション（義務）から開放するＳ＿
ＲＥＰＬＹを送るようなときまでシステムコントローラ
がそのように要求したならば相互接続へ変位した犠牲者
データブロックを供給することができなければならな
い。
【０１５１】ＵＰＡポートは、システムコントローラか
ら無効Ｓ＿ＲＥＱを受け取ることにより汚染犠牲者ブロ
ックに対するその書戻しトランザクションを取り消さな
い（Ｓ＿ＩＮＶ＿ＲＥＱ，Ｓ＿ＣＰＩ＿ＲＥＱ）。シス
テムコントローラは、その代わり書戻しを取り消す。シ
ステムコントローラは、書戻しが、Ｄｔａｇｓにおいて
かまたはＤｔａｇｓを有さないシステムにおける他の論
理を用いて取消しを保留している状態を保持することが
必要であり、かつ書戻しをそのアドレス指定された位置
へ書込ませてはならない。システムコントローラは、そ
の場合にはＵＰＡポートからデータが転送されない、Ｓ
＿ＷＢＣＡＮ要求を発行することによって、またはＳ＿
ＷＡＢ応答を発行し次にデータを廃棄することによって
ＵＰＡポートからデータを受け入れることで書戻しを取
り消すことができる。 トランザクション要求をアクティブにすること 図５及び図１３を参照すると、システムコントローラ１
１０は、全ての保留及びアクティブトランザクション上
の情報を記憶する保留トランザクション状態アレー２０
０を保持する。本発明のキャッシュ利用最適化のあるも
のは、所与のアドレス上のトランザクションの正確な順
序付けを強制することができるシステムコントローラに
依存する。トランザクション状態アレー２００は、トラ
ンザクションの適切な順序付けを保持するためにシステ
ムコントローラによって用いられる一つのツールであ
る。
【０１５２】トランザクション状態アレー２００は、
“スヌープパイプライン”における（即ち、Ｄｔａｇル
ックアップ及び更新をうける）トランザクション及びま
だ終了していない他のアクティブトランザクションを含
んでいる、各アクティブトランザクションに対する行(r
ow) ２９０を含む。２ステージ・スヌープパイプライン
を有している、本発明を用いている二つのデータプロセ
ッサシステムの一般的なインプリメンテーションにおい
て、トランザクション状態アレーは、スヌープパイプラ
インにおけるトランザクションに対する２つの行及び各
データプロセッサに対する２つ（の行）を含んでいる、
６つの行２９０を一般に有する。更に一般的には、トラ
ンザクション状態アレー２００は、各マスタクラスに対
するデータプロセッサ毎に少なくとも一つの行及びスヌ
ープパイプラインの各ステージに対して一つの行を一般
に含む。それゆえに、４つのデータプロセッサ、２つの
マスタ要求クラス、及び２ステージスヌープパイプライ
ンを有するシステムは、そのトランザクション状態テー
ブル２００に少なくとも１０の行を有する。しかしなが
ら、トランザクションは、未使用状態アレー行２９０に
動的に割り当てられかつ個々の行２９０が特定のプロセ
ッサまたはタスクに永続的には割り当てられないという
ことに注目すべきである。
【０１５３】一つの好ましい実施例では、トランザクシ
ョン状態テーブル２００の各行２９０は、トランザクシ
ョンに関連したデータブロックの完全アドレス(full ad
dress)２９１、要求しているＵＰＡポートのマスタ（ポ
ート）ＩＤ２９２、５ビットトランザクションタイプ２
９３（もしあれば、１ビットマスタ要求クラスと、４ビ
ットトランザクション識別子を含んでいる）、及び状態
ビット２９４のベクトルを含む。システムにおける全て
のデータプロセッサに対して確立された最小キャッシュ
メモリサイズが存在するならば、アドレスフィールド２
９１は、完全アドレスを記憶する必要がない。例えば、
もし最小確立キャッシュメモリサイズが５１２Ｋバイト
であるならば、その大きさのキャッシュは、８１９２キ
ャッシュライン（それぞれが６４バイトデータブロック
を記憶する）を有し、最小サイズキャッシュメモリに対
するキャッシュインデックスは、１３ビットであり、そ
れゆえに、各状態行のアドレスフィールド２９１は、各
アクティブトランザクションに対するアドレス指定され
たデータブロックの物理アドレスビットＰＡ［１８：
６］を記憶するために用いることができる。スヌープバ
ス上でシステムコントローラによって実行される二つの
動作（オペレーション）が存在する：１）ルックアップ
及び２）更新。システムコントローラは、両方の動作を
排他的に実行する。全てのキャッシングＵＰＡマスタポ
ートのＤｔａｇｓは、現在の状態に対して同時にルック
アップされ、かつ次の状態で同時に更新される。
【０１５４】ルックアップ動作は、コヒーレント読取り
トランザクションに対してどこから（即ち、主メモリか
らまたはＵＰＡポートから）データが供給されるかを決
定する。先のコヒーレント読取りトランザクションから
のＤＶＰビットと共に、それは、この書戻しトランザク
ションを取り消すか否かを決定する。Ｄｔａｇルックア
ップ動作は、無効要求を送るＵＰＡポート及びＲｅａｄ
ＴｏＯｗｎまたはＷｒｉｔｅ−Ｉｎｖａｌｉｄａｔｅ
（書込み−無効）トランザクションのどちらに対するコ
ピーバック−無効要求を送るかを決定する。特に、これ
らのトランザクションのいずれに対して、Ｄｔａｇルッ
クアップ動作は、トランザクションによってアドレス指
定されているデータブロックを現在記憶する全てのキャ
ッシングＵＰＡマスタを決定する。Ｗｒｉｔｅ−Ｉｎｖ
ａｌｉｄａｔｅトランザクションの場合には、アドレス
指定されたデータブロックを現在記憶する全てのそれら
キャッシングＵＰＡマスタポートは、システムコントロ
ーラによって無効要求が送られる。ＲｅａｄＴｏＯｗｎ
トランザクションの場合には、アドレス指定されたデー
タブロックを現在記憶する一つを除いて全てのキャッシ
ングＵＰＡマスタポートは、（もしあれば）システムコ
ントローラによって無効要求が送られ、その（除かれ
た）一つは、コピーバック−無効要求（Ｓ＿ＣＰＩ＿Ｒ
ＥＱ）が送られる。
【０１５５】Ｄｔａｇ更新動作は、１）更新が実行され
るトランザクションを始動（開始）したＵＰＡポート、
及び２）Ｓ＿ＲＥＱトランザクション（コピーバック／
無効）がシステムコントローラによって送られたＵＰＡ
ポート、に対してのみシステムコントローラによって適
用される。表９は、好ましい実施例における全ての画定
されたＤｔａｇ更新を掲載する。
【０１５６】
【表２６】
【０１５７】
【表２７】
【０１５８】
【表２８】
【０１５９】
【表２９】
【０１６０】
【表３０】
【０１６１】
【表３１】
【０１６２】
【表３２】
【０１６３】
【表３３】 システムコントローラは、パイプラインとしてスヌープ
バスを管理する。トランザクションが（ルックアップ動
作に対して）スヌープパイプラインに入力すると、トラ
ンザクションは、アクティブになりかつトランザクショ
ンに対する記録は、アクティブトランザクション状態ア
レー２００の利用可能な行に記憶される。スヌープパイ
プライン及び／又は資源窮乏効果の前の入力キューイン
グにより、トランザクションがシステムコントローラ入
力キュー（ＳＣＩＱ０またはＳＣＩＱ１）に置かれてお
りかつスヌープパイプラインにまだ入力されていないな
らば、それはアクティブとみなされない。一度トランザ
クションがアクティブになったならば、それが終了する
までそれは、システムコントローラでアクティブ状態の
ままである。それゆえに、アクティブトランザクション
状態アレー２００におけるトランザクションに対する行
２９０は、保持され、かつトランザクションが終了する
まで、種々の条件下で更新される。全ての後続入力トラ
ンザクションは、それらがアクティブになることができ
る前に以下に説明するアクティベーション規則に従って
システムコントローラにおいて既にアクティブなトラン
ザクションに対して比較される。
【０１６４】アクティブトランザクションは、更新動作
の末期(later) 及び要求しているＵＰＡポートへのその
トランザクションに対するＳ＿ＲＥＰＬＹの発行の後で
のみ終了になることができる。 システムコントローラによるトランザクションアクティ
ブ トランザクションのパイプラインで送られた実行は、シ
ステムコントローラによって同時にアクティブである多
重トランザクションを結果として生ずる。多重アクティ
ブトランザクションがＤｔａｇｓの同じキャッシュイン
デックスを共有するならば、これは、システムにおいて
コヒーレンスハザード（災害）を導く。そのようなハザ
ードを回避するために、システムコントローラは、既に
アクティブなトランザクションに対するアクティブトラ
ンザクション状態アレーの情報に基づいてアクティブに
なることからトランザクションをブロックするトランザ
クションアクティベーション論理３００を用いる。例え
ば、システムコントローラが、データに対するＵＰＡポ
ートに対して顕著なＳ＿ＲＥＱを有し、かつキャッシュ
誤りによりそのＵＰＡポートがそのデータを変位するな
らば、システムコントローラは、そのポートによってＳ
＿ＲＥＱに対するＳ＿ＲＥＰＬＹが付与されるまで変位
しているトランザクションに対するＳ＿ＲＥＰＬＹをブ
ロックしなければならない。本発明では、このＳ＿ＲＥ
ＰＬＹ順序を保持するために、システムコントローラ
は、Ｓ＿ＲＥＱが終了するまで入力トランザクションを
アクティブになることからインデックスブロック(index
block) する。
【０１６５】別の視野から、システムコントローラは、
各トランザクションがアクティブになるときに実行され
たＤｔａｇルックアップ動作がトランザクションに対す
るデータがどこから供給されるのかを正確に決定するよ
うに、アクティブトランザクションを正確にブロックし
なければならない。トランザクションに対するＤｔａｇ
ルックアップに基づいて、一度トランザクションに対す
るデータ発生源が決定されたならば、どのくらいかかる
か、またはトランザクションが、ランチされる前に内部
キューにおける別のアクティブトランザクションの後ろ
でどのくらい長く待つかに関係なく、データは、それか
ら供給される。本発明によれば、以下の場合に、入力ト
ランザクションは、アクティブになることからブロック
される： Ａ）入力トランザクションに関連したキャッシュインデ
ックスが既にアクティブなトランザクションによって更
新されるらしい；または Ｂ）入力トランザクションに関連したキャッシュインデ
ックスが既にアクティブなトランザクションに関連する
キャッシュインデックスを更改するらしい；または Ｃ）入力トランザクションが、既にアクティブなトラン
ザクションによって供給されている／無効にされている
キャッシュラインを供給する／無効にするらしい。
【０１６６】しかしながら、トランザクションアクティ
ベーション論理は、入力トランザクション及び既にアク
ティブなトランザクションが読取り−書戻し対（ペア）
であるときにトランザクションのアクティベーションを
ブロックしない。キャッシュ誤り−装填時間は、二つの
トランザクションを同時にアクティブにさせることによ
って最小化され、かなり改良されたシステム性能を結果
として生ずる。コヒーレンスハザードは、第１のルック
アップによるＤｔａｇ更新ベクトルが第２のルックアッ
プに可視であり、かつ第１の更新動作の状態（更新が終
了されたか否かという事実）が第２の更新に対する更新
ベクトルが始動（開始）されるときに可視であるという
ことを確実にすることによって、上記のブロッキング規
則を適用することなく、この場合に削除される。図１３
を参照すると、システムコントローラのトランザクショ
ン入力キューのそれぞれは、アービタ回路３０１にその
入力キューにおける最も古いインアクティブトランザク
ション要求を与える。各保留トランザクション要求に対
する記録におけるアクティブ／インアクティブ状態ビッ
トによって示されるような、先にアクティベートされた
トランザクションは、アービタ回路３０１に与えられな
い。アービタ回路３０１は、一つのインアクティブトラ
ンザクション要求を選択し、Ｉ／Ｏ要求（即ち、Ｉ／Ｏ
ＵＰＡポートからの）に最も高い優先度を、マスタク
ラス０要求（即ち、読取り及びブロック装填要求）へ次
に高い優先度を、そしてマスタクラス１要求（即ち、書
戻し要求、ＷｒｉｔｅＩｎｖａｌｉｄａｔｅ要求、ブロ
ック記憶、割込み要求、及び非キャッシュ型読取り／書
込み要求）へ最も低い優先度を与える。
【０１６７】アービタ回路３０１によって選択されたト
ランザクション要求は、一組のコンパレータ３０２によ
って全ての現行アクティブトランザクションと比較され
る。各コンパレータ３０２は、選択したトランザクショ
ン要求をアクティブトランザクション状態アレー２００
の一つの行２９０に示されたアクティブトランザクショ
ンと比較し、かつ選択したトランザクションが対応行２
９０で示されたアクティブトランザクションに基づいて
ブロックされるならば“１”に等しく、行２９０で示さ
れたアクティブトランザクション（もしあれば）が選択
したインアクティブトランザクションをブロックするこ
とを必要としないならば“０”に等しい出力ライン３０
４上の１ビット“ブロック／非ブロック”結果を出力す
る。全てのコンパレータ３０２によって生成された一つ
のライン３０４上の結果は、ライン３０８上に総計ブロ
ック／非ブロック結果信号を生成するためにＯＲゲート
３０６によって論理的にＯＲされる。トランザクション
アクティベーション論理３００は、（Ａ）アクティブト
ランザクション状態アレー２００に少なくとも一つの自
由（空）な行が存在しかつ（Ｂ）選択したインアクティ
ブトランザクションと現行アクティブトランザクション
との比較がライン３０８上に非ブロック信号を生成する
ならば、選択したトランザクションをアクティベートす
る。
【０１６８】システムコントローラのトランザクション
アクティベーション論理３００の二つの実施例を次に説
明する。両方の実施例は、本発明の先に記載された態様
の全てと互換性がある。事実、並列で複数のデータ転送
動作を実行するためのシステムの能力（機能）を更に低
減するがシステムコントローラのインプリメンテーショ
ンを簡略化する、より制限されたアクティベーション規
則を有するトランザクションアクティベーション論理３
００を用いることができる。両方の好ましい実施例で
は、トランザクションアクティベーション論理３００
は、アクティベーション試験に対する各システムクロッ
クサイクルの間中にシステムコントローラの入力要求キ
ャッシュ（各マスタＵＰＡポートに対するＳＣＩＱ０及
びＳＣＩＱ１、及びＩ／Ｏ装置に対するＳＹＳＩＯＱ）
から一つのインアクティブトランザクションを選択す
る。そのクロックサイクルの間中、選択された入力トラ
ンザクションは、一組のコンパレータ３０２によって全
てのアクティブトランザクションと同時に比較される。
次のシステムクロックサイクルの間中、トランザクショ
ンアクティベーション論理３００は、トランザクション
が現行アクティブトランザクションの一つによってブロ
ックされない先のクロックサイクルの間中に選択されか
つ試験された入力トランザクションをアクティベートす
る。保留インアクティブトランザクションが存在しない
か、またはアクティブトランザクション状態アレー２０
０に利用可能な行が存在しないならば、トランザクショ
ンアクティベーション論理３００は、インアクティブで
ある。
【０１６９】緩和されたトランザクションアクティベー
ション規則 本発明の第１の“緩和されたトランザクションアクティ
ベーション規則”実施例における各コンパレータ３０２
の論理回路素子に対する論理式は、以下の通りである：
【０１７０】
【数１】 ＡｃＴｘは、選択されたインアクティブトランザクショ
ン状態アレーと比較されるアクティブトランザクション
状態アレーの行である。ＩｎＴｘは、アクティブトラン
ザクション状態アレーの行と同じように構成された選択
されたインアクティブトランザクションに対する一組の
情報である。ＡｃＴｘ．ＴｘＴｙｐｅは、アクティブト
ランザクションのトランザクションタイプである。Ｉｎ
Ｔｘ．ＴｘＴｙｐｅは、選択されたインアクティブトラ
ンザクションのトランザクションタイプである。ＩｎＴ
ｘ．Ｓｔａｔｕｓ．ＤＶＰは、ＤＶＰビットが選択され
たインアクティブトランザクションにセットされるなら
ば、真(True)である。ＳＣ＿Ｃｏｎｆｉｇ＿Ｒｅｇ
（Ｘ）．ＣＩＭは、Ｘ番目のＵＰＡポートに対するキャ
ッシュインデックスマスク（ＣＩＭ）である。上記論理
式によれば：選択されたインアクティブコヒーレントト
ランザクションは、アクティブトランザクションが存在
しなければ、常にアクティベートされる。
【０１７１】アクティブトランザクション及び選択され
たインアクティブトランザクションの両方が書戻しトラ
ンザクションであるならば、アクティブ及び選択された
インアクティブトランザクションと関連したアドレスに
係わりなく、選択されたトランザクションは、アクティ
ブトランザクションによってブロックされない。書戻し
トランザクションであるアクティブトランザクションが
存在し、かつ選択された入力トランザクションが非書戻
しであるならば、またはアクティブトランザクションが
非書戻しでありかつ選択された入力トランザクションが
書戻しであるならば、選択された入力トランザクション
は、完全アドレスマッチが存在するならば、アクティベ
ーションからブロックされる。アクティブトランザクシ
ョンが非書戻しでありかつ選択された入力トランザクシ
ョンが非書戻しであるならば、選択された入力トランザ
クションがブロックされるべきか否かを決定するために
アドレス比較が実行される。選択された入力トランザク
ションのＤＶＰビットがセットされるか、または選択さ
れた入力トランザクションがＰ＿ＲＤＤ＿ＲＥＱまたは
Ｐ＿ＷＲＩ＿ＲＥＱトランザクションであるならば、ア
クティブ及び選択された入力トランザクションの全アド
レスビットが比較される。さもなければ、アクティブ及
び選択された入力トランザクションの両方に対する関連
アドレスビットは、対応ＵＰＡポートのキャッシュイン
デックスフィールドに記憶されたビットであり、かつ比
較は、二つのビットフィールドのインターセクション上
で実行される。キャッシュインデックスフィールドにお
けるビットの数は、各ＵＰＡポートＩＤに対するＳＣ
Ｃｏｎｆｉｇレジスタのキャッシュインデックスマスク
（ＣＩＭ）フィールド１９４において指定される。選択
された入力トランザクションは、マッチが存在しなけれ
ばアクティベートされる。
【０１７２】この“緩和されたトランザクションアクテ
ィベーション規則”実施例に対するブール論理回路素子
の複雑性は、全アドレス比較に対する最小許容キャッシ
ュメモリのキャッシュインデックスに関連したそれらの
アドレスビットを用いるだけでかなり低減することがで
きる。上述したように、この実施例で比較されたアドレ
スビットの数は、システムの最小キャッシュメモリのキ
ャッシュインデックスにおけるビットの数である。上記
で用いられた例では、最小確立キャッシュメモリサイズ
が５１２Ｋバイトであるときに、最小サイズキャッシュ
メモリに対するキャッシュインデックスは、１３バイト
であり、アドレス指定されたデータブロックの物理アド
レスビットＰＡ［１８：６］に対応している。しかしな
がら、一度全アドレス比較が削除されると、読取り／書
戻しトランザクション対の重複動作(overlapping opera
tion) を許容するために明示論理が含まれなければなら
ない。システムのこの“低減された複雑性の緩和された
トランザクションアクティベーション規則”実施例で
は、一つの好ましい実施例における各コンパレータ３０
２の論理回路素子に対する論理式は、以下の通りであ
る：
【０１７３】
【数２】 かつＡｄｒ（ＭｉｎＣＩＭ）は、最小サイズキャッシュ
メモリに対するアドレスインデックスと関連したアドレ
スビットである。ＲｅａｄＷＲＢＰａｉｒ信号に対する
上記論理式で表された、読取り／書戻し対を検出するた
めに回路素子は、（Ａ）二つのトランザクションが同じ
ＵＰＡポートからであり、（Ｂ）二つのうちの一つが書
戻しトランザクションであり、他は、そうでなく、かつ
（Ｃ）書戻しトランザクションではない一つのトランザ
クションがそのＤＶＰビットが真にセットされているな
らば、ポジティブ（正）のＲｅａｄＷＲＢＰａｉｒ信号
を生成する。上述した“低減された複雑性”コンパレー
タ論理の使用は、全アドレス比較上の非マッチ及び最小
キャッシュインデックス上のマッチを有することの頻度
(frequency) が、平均で、Ｎを最小キャッシュインデッ
クスにおけるビットの数とすると、２-Nに等しいので、
全コンパレータ論理にわたりシステム性能にネガティブ
なインパクトを全く有さない。例えば、Ｎが１３に等し
い（５１２Ｋバイト最小キャッシュメモリサイズに対し
て）ならば、このインプリメンテーションによってブロ
ックされるトランザクションと低減された複雑性インプ
リメンテーションによってブロックされないものとの平
均的割合い(average percentage)は、Ｐ＿ＲＤＤ＿ＲＥ
Ｑ及びＰ＿ＷＲＩ＿ＲＥＱトランザクションが全トラン
ザクションの８０％よいも少ないと想定すると、全トラ
ンザクションの０．０１％よりも少ない。
【０１７４】より厳格なトランザクションアクティベー
ション規則 本発明の第１の“厳格なトランザクションアクティベー
ション規則”における各コンパレータ３０２の論理回路
素子に対する論理式は、次の通りである：
【０１７５】
【数３】 上記論理式によれば：選択された入力コヒーレントトラ
ンザクションは、アクティブトランザクションが存在し
なければ、常にアクティベートされる。選択された入力
コヒーレントトランザクションは、システムコントロー
ラにおけるアクティブトランザクションとのアドレスイ
ンデックスマッチが存在しなければアクティベートされ
る。入力コヒーレントトランザクションは、入力コヒー
レント書戻しトランザクションが書戻しトランザクショ
ンと同じＵＰＡポートからのＲｅａｄであるアクティブ
トランザクションによってブロックされないことを除
き、システムコントローラにおけるアクティブトランザ
クションとインデックスマッチが存在しないならばアク
ティベーションからブロックされる。各アドレスインデ
ックス比較に用いるためのビットの数は、どのＵＰＡポ
ートのキャッシュインデックスがアクティブトランザク
ションが終了するまでガードされているかに依存する。
アクティブトランザクションにおけるＤＶＰビットがセ
ットされないならば、アドレス比較に用いられたインデ
ックスのビットの数は、選択された入力トランザクショ
ンブロックインデックスの大きさと対応アクティブトラ
ンザクションブロックインデックスの大きさとのインタ
ーセクションである。アクティブトランザクションのＤ
ＶＰビットがセットされるならば、アドレス比較に用い
られたインデックスのビットの数は、入力トランザクシ
ョンのブロックインデックスサイズである。
【０１７６】上記“厳格な”トランザクションアクティ
ベーション規則は、以下の強い不変量(invariant) を有
する：セットされたＤＶＰを有する読取りトランザクシ
ョン及び同じＵＰＡポートからのその付随書戻しトラン
ザクションを除き、あらゆるキャッシュインデックス上
のシステムにおいてとりわけ一つのトランザクションが
アクティブがあることができる。この“厳格なトランザ
クションアクティベーション規則”実施例に対するブー
ル論理回路素子の複雑性は、全アドレス比較に対する同
じ数のアドレスビットを常に比較することによってかな
り低減することができる。システムのこの“低減された
複雑性の厳格なトランザクションアクティベーション規
則”実施例では、一つの好ましい実施例における各コン
パレータ３０２の論理回路素子に対する論理式は、以下
の通りである：
【０１７７】
【数４】 かつＡｄｒ（ＭｉｎＣＩＭ）は、最小サイズキャッシュ
メモリに対するアドレスインデックスと関連したアドレ
スビットである。 アクティブトランザクション管理 上述したアドレスブロッキング規則（いずれかのセット
における）によりアクティブになることからトランザク
ションをブロッキングすることに加えて、システムコン
トローラは、また、以下の条件により進行することから
アクティブトランザクションをブロックしうる：トラン
ザクションがＵＰＡポートへ送られるべき第２のＳ＿Ｒ
ＥＱを必要とすると同時に別のＳ＿ＲＥＱがそのＵＰＡ
ポートに対してまだ顕著であるならば、アクティブトラ
ンザクション上のワークは、ブロックされる。この条件
が検出されるべきためには、しかしながら、システムコ
ントローラは、まずトランザクションをアクティブにさ
せてかつつ関連Ｄｔａｇルックアップを実行しなければ
ならない。アクティブトランザクション上のワークは、
メモリバンクビジー、またはデータ経路ビジー条件のよ
うな、資源コンテンション（争奪）によってブロックす
ることができる。
【０１７８】アクティブトランザクション上のワーク
は、フロー制御要求事項によってブロックすることがで
きる。特に、トランザクションは、スレーブの入力キュ
ーが充填されているならば、ターゲットスレーブＵＰＡ
ポートへ進めることができない。アクティブトランザク
ション管理は、上述したアクティブトランザクション状
態アレー２００によって、一部、支持される。図１４Ａ
〜１４Ｄを参照すると、状態アレー２００は、各アクテ
ィブトランザクションに対する状態ベクトル２９４を含
む。状態アレー２００の各行における状態ベクトル２９
４は、以下のものを含む：アクティブトランザクション
状態アレー２００の対応する行２９０がアクティブトラ
ンザクションに関する有効データを含むときに、真であ
るＴｘＡｃｔｉｖｅフラグ３２０。対応トランザクショ
ン要求におけるＤＶＰ（汚染犠牲者保留）フラグのコピ
ーである、ＤＶＰフラグ３２１。各トランザクション要
求に対するＤｔａｇアレーに記憶されるべき新しいＤｔ
ａｇ状態値３２２のベクトル。図１４Ｂを参照すると、
Ｄｔａｇ Ｎｅｗ Ｓｔａｔｅアレーは、各Ｄｔａｇア
レーに対して、Ｄｔａｇ更新が対応Ｄｔａｇアレー上で
実行されるべきであるならば１に等しい更新ｙｅｓ／ｎ
ｏフラグ３２２ａと、このトランザクションに対するキ
ャッシュインデックスに対応しているＤｔａｇに記憶さ
れるべきである２ビットＤｔａｇ状態値３２２ｂとを含
む。（図１４Ｂ参照） どのＳ＿ＲＥＱサブトランザクションが、もしあれば、
各ＵＰＡポートへ送られるべきであるか、及び各そのよ
うなサブトランザクションの状態を示している、Ｓ＿Ｒ
ＥＱベクトル３２３。図１４Ｃを参照すると、Ｓ＿ＲＥ
Ｑベクトル３２３は、各ＵＰＡポートに対するエントリ
３２３ａを有する。各ＵＰＡポートに対するエントリ３
２３ａは、もしあれば、対応ＵＰＡポートへ送られるべ
き、Ｓ＿ＲＥＱに対する４ビットＳ＿ＲＥＱタイプ値３
２３ｂと、状態値３２３ｃを含む。状態値３２３ｃは、
Ｓ要求が対応ＵＰＡポートへ送られたかまたは送られる
べく待っているときに“１”に等しく、送られるべきＳ
要求がないＵＰＡポートに対してかつ先に送られたＳ＿
ＲＥＱに応じてＰ＿ＲＥＰＬＹを既に送ってしまったＵ
ＰＡポートに対して“０”に等しい。
【０１７９】それからデータがコピーされるべきＵＰＡ
ポート（もしあれば）を識別する、Ｃｏｐｙｂａｃｋ
（コピーバック）ＩＤ３２４。トランザクションが終了
する準備が整ったときに要求しているＵＰＡポートへ送
られるべきＳ＿ＲＥＰＬＹタイプの４ビットコードであ
る、Ｓ＿ＲＥＰＬＹタイプ。Ｓ＿ＲＥＰＬＹも供給して
いるＵＰＡポートへ送られるべきであるときはいつで
も、そのＳ＿ＲＥＰＬＹは、常にＳ＿ＣＲＡＢメッセー
ジであり、それゆえにそのＳ＿ＲＥＰＬＹタイプは、ト
ランザクションに対する状態ベクトルに記憶されること
を必要としない。Ｄｔａｇ無効がこのトランザクション
に対して要求しているＵＰＡポートと同じＵＰＡポート
に対するＤｔａｇ上で実行されるそれぞれ先にアクティ
ベートされかつ未終了のトランザクションに対して非ゼ
ロ値を有する、先の無効カウンタ３２６を待つ。例え
ば、このトランザクション（即ち、この状態アレー行２
９０に対応しているトランザクション）を要求している
ＵＰＡポートに対するＤｔａｇアレーにおけるＤｔａｇ
ｓを無効にさせる２つの保留トランザクションが存在す
るならば、この値は、２に等しい。
【０１８０】アクティブトランザクション状態アレーに
示されたトランザクションのどれがこのトランザクショ
ンが対応している無効サブトランザクションを終了する
までブロックされているのかを示しているビットマップ
である、ＷａｉｔｉｎｇＴｘ’ｓ３２７のＢｉｔＭａ
ｐ。各ブロックされたトランザクションに対して、Ｂｉ
ｔＭａｐ３２６は、“１”ビットを有し、かつ各他のト
ランザクションに対してそれは、“０”ビットを有す
る。いかなる無効サブトランザクションを含まないトラ
ンザクションに対して、ＢｉｔＭａｐ３２７は、全ゼロ
に等しい。 トランザクション実行論理 図２１〜図２５を参照すると、一度トランザクションが
アクティベートされたならば、Ｄｔａｇルックアップ
は、すぐに実行されるか、またはＤｔａｇルックアップ
及び更新論理３４０によりそのトランザクションは、す
ぐに実行される。好ましい実施例では、Ｄｔａｇルック
アップ動作は、次のようにパイプラインで送られる：４
つのシステムクロックサイクルにわたり、２つのＤｔａ
ｇルックアップは、２つの入力トランザクションに対し
て実行され、続いて２つのＤｔａｇ更新動作が実行され
る。
【０１８１】Ｄｔａｇルックアップ動作は、各Ｄｔａｇ
アレーに対して一組の３つのＤｔａｇビットを生成し、
１ビットは、キャッシュヒットが検出されたかどうかを
示し、２ビットは、もしあれば、トランザクションの指
定したデータブロックアドレスに対応している、Ｄｔａ
ｇエントリの状態を示す。Ｐ＿ＲＥＱトランザクション
タイプと共に、これらのＤｔａｇ状態値は、（Ａ）もし
あれば、要求したトランザクションを実行するためにＵ
ＰＡポートへ送られることが必要なＳ＿ＲＥＱ、（Ｂ）
データがどこへまたはどこから供給されるまたは送られ
るか、（Ｃ）トランザクションが終了したときに要求し
ているＵＰＡポートへ送られるべきＳ＿ＲＥＰＬＹタイ
プ、及び（Ｄ）要求したトランザクションの実行の結果
としてＤｔａｇアレーに記憶されるべき新しいＤｔａｇ
状態値、を決定するために用いられる。これらの値は、
トランザクション表３４１の簡単なテーブル・ルックア
ップを用いて生成される。表１０は、２データプロセッ
サシステムに対するトランザクションルックアップ表３
４１の例を示す。同様な表は、３つ以上のデータプロセ
ッサを有しているシステムに対して、当業者により構築
することができる。
【０１８２】表１０を参照すると、最初の４つのカラム
（列）は、トランザクション表ルックアップの前であっ
て、Ｄｔａｇルックアップ動作の終結において知られた
データ値を表わす。表１０では、以下の略語が用いられ
る： Ｔｘ：トランザクション ＣｕｒＳｔ：Ｄｔａｇルックアップから得られた現行Ｄ
ｔａｇ状態値 ＮｅｗＳｔ：Ｄｔａｇ更新に対する新しいＤｔａｇ状態
値 Ｐ０：ＵＰＡポート０に結合した、データプロセッサ０ Ｐ１：ＵＰＡポート１に結合した、データプロセッサ１ Ｍｅｍ：主メモリ Ｘ：なし、または気にしない ｅｒｒｏｒ（誤り）：決して発生すべきでない指定信号
組合せ Ｄｔａｇルックアップ、要求しているＵＰＡポートの識
別及びトランザクション要求のタイプから得られた現行
Ｄｔａｇ状態値を用いて、Ｄｔａｇルックアップ論理
は、トランザクション表３４１（好ましい実施例ではＲ
ＯＭに記憶される）の対応している行をアクセスし、か
つアクティベートされたトランザクションに対する状態
ベクトル２９４内のＤｔａｇ Ｎｅｗ Ｓｔａｔｅ Ｖ
ａｌｕｅｓベクトル３２２に結果として得られたＤｔａ
ｇの新しい状態値を記憶する。同様に、もしあれば、ト
ランザクション表３４１に見出されたＳ＿ＲＥＱタイプ
は、アクティベートされたトランザクションに対するＳ
＿ＲＥＱベクトル３２３に記憶され、かつトランザクシ
ョン表３４１に見出されたＳ＿ＲＥＰＬＹタイプは、ア
クティベートされたトランザクションに対するトランザ
クション記録２９０のＳ＿ＲＥＰＬＹタイプフィールド
３２５に記憶される。Ｓ＿ＲＥＰＬＹフィールド３２５
は、要求しているＵＰＡポートへ送られるべきＳ＿ＲＥ
ＰＬＹを記憶する。
【０１８３】それゆえに、Ｄｔａｇルックアップ動作の
終結において、アクティベートされたトランザクション
を実行するために必要な情報は、状態アレー２００のト
ランザクションのトランザクション記録２９０に記憶さ
れる。好ましい実施例では、Ｄｔａｇアレー１３４は、
Ｄｔａｇルックアップ及びトランザクション表ルックア
ップ動作が終了した直後にＤｔａｇの新しい状態値ベク
トル３２２のＤｔａｇ Ｎｅｗ Ｓｔａｔｅ値で更新さ
れる。図２５は、Ｄｔａｇ更新論理３４０を示す。特
に、Ｄｔａｇ更新論理３４０は、Ｄｔａｇの新しい状態
値ベクトル３２２及びアクティベートされたトランザク
ションに対する対応データブロックアドレスを選択する
ため及びスヌープバス１４０上にそれらの信号をアサー
トするために２つのマルチプレクサ３４２，３４３を用
いる。
【０１８４】
【表３４】
【０１８５】
【表３５】
【０１８６】
【表３６】
【０１８７】
【表３７】 図２６を参照すると、Ｓ＿ＲＥＱのサブトランザクショ
ンを実行するためのＳ＿Ｒｅｑｕｅｓｔ論理３５０は、
Ｓ＿ＲＥＱ状態アレー３５２、並びにＳ＿ＲＥＱを受け
取るように構成された各データプロセッサに対する一つ
のＳＲｅｑＦＩＦＯバッファを含んでいる、一組のＳＲ
ｅｑＦＩＦＯバッファ３５６を用いる。トランザクショ
ンがアクティベートされかつそのＤｔａｇルックアップ
動作が実行される毎に、各Ｓ＿ＲＥＱがそのＳ＿ＲＥＱ
が送られるべきデータプロセッサに対応しているＳＲｅ
ｑＦＩＦＯバッファ３５６に記憶されることを除き、各
アクティベートされたトランザクションのトランザクシ
ョン記録２９０のベクトル３２３に記憶されるのと同じ
Ｓ＿ＲＥＱデータがＳＲｅｑＦＩＦＯバッファにも記憶
される。対応ＤｔａｇルックアップのときにＦＩＦＯに
各データプロセッサに対する全てのＳ＿ＲＥＱを記憶す
ることによって、システムは、第１のデータプロセッサ
マスタクラスから同じ第２のデータプロセッサへ送られ
たトランザクションがそれらが第１のデータプロセッサ
のマスタクラス出力キューから送られたのと同じ順序で
実行されるトランザクション順序付け要求事項を有する
コンプライアンスを確実にする。
【０１８８】Ｓ＿ＲＥＱ状態アレー３５２は、各マスタ
ＵＰＡポートに対する一つのＳ＿ＲＥＱ状態記録３５３
を含む。保留Ｓ＿ＲＥＱに関する各マスタＵＰＡポート
記憶情報に対するＳ＿ＲＥＱ状態記録３５３は、もしあ
れば、そのＵＰＡポートへ送られる。Ｓ＿ＲＥＱ状態記
録３５３は、Ｓ＿ＲＥＱが対応ＵＰＡポートに送られた
ときにだけ“１”にセットされる、有効ビット３５４
と、対応Ｐ＿ＲＥＰＬＹを受け取ったときにそのＳ＿Ｒ
ＥＱ状態ビット３２３ｃがクリアされることが必要であ
るアクティベートされたトランザクション記録のＩＤを
記憶するＢｕｆＩＤ３５５とを含む。Ｓ＿ＲＥＱ状態記
録の一つが“０”に等しい有効ビットを有するときはい
つでも、それは、対応ＵＰＡポートにＳ＿ＲＥＱ保留が
存在しないことを意味し、即ち、別のＳ＿ＲＥＱをその
ＵＰＡポートへ送ることができることを意味する。保留
Ｓ＿ＲＥＱを有していないＵＰＡポートの識別、並び
に、もしあれば、そのＵＰＡポートへランチされるべく
待機しているＳ＿ＲＥＱに基づき、Ｓ＿Ｒｅｑｕｅｓｔ
論理は、識別されたＵＰＡポートへ対応ＳＲｅｑＦＩＦ
Ｏ３５６における第１のＳ＿ＲＥＱを送る。ＵＰＡポー
トからＰ＿ＲＥＰＬＹを受け取ったときにはいつでも、
それは、（Ａ）Ｐ＿ＲＥＰＬＹを送ったＵＰＡポートに
対するＳ＿ＲＥＱ状態記録３５３における有効ビット３
５３をクリアすること、（Ｂ）Ｐ＿ＲＥＰＬＹを送った
ＵＰＡポートに対するＳ＿ＲＥＱ状態記録３５３で識別
されたトランザクション状態記録におけるＳ＿ＲＥＱ状
態ビット３２３ｃをクリアすること、によりＳ＿Ｒｅｑ
ｕｅｓｔ論理３５０によって処理される。
【０１８９】一度アクティブコヒーレントトランザクシ
ョンに対する全てのＳ＿ＲＥＱ状態ビット３２３ｃがク
リアされ、トランザクションがデータ転送を要求したな
らばデータ経路セットアップ要求がデータ経路スケジュ
ーラ論理(Datapath scheduler logic)３６０へ送られ
る。データ経路スケジューラ論理３６０は、ラウンドロ
ビンアービトレーションスキームを用いて競合している
データ経路セットアップ要求の間でアービトレートす
る。データ経路スケジューラ論理３６０がデータ経路サ
ービスに対するトランザクションを選択したときに、ま
たそれは、選択されたトランザクションに対する要求し
ているＵＰＡポートへＳ＿ＲＥＰＬＹメッセージを、並
びに、もしあれば、供給シテイルＵＰＡポートへ対応Ｓ
＿ＲＥＰＬＹを送るためにＳ＿Ｒｅｐｌｙ論理３６２を
促すべくＳ＿Ｒｅｐｌｙ論理３６２へ信号を送る。一組
のＳ＿ＲＥＰＬＹＦＩＦＯバッファ３６４は、各マスタ
ＵＰＡポートの各マスタクラスに対する個別のＦＩＦＯ
バッファ３６４を用いて、アクティブトランザクション
に対するＳ＿ＲＥＰＬＹを記憶する。Ｓ＿ＲＥＰＬＹを
順序付けるためのＦＩＦＯバッファ３６４の使用は、各
マスタＵＰＡポートの各マスタクラスにおけるトランザ
クションが各マスタクラス内で発行されるのと同じ順序
で終了することを確実にする。
【０１９０】各終了したトランザクションに対して、Ｓ
＿Ｒｅｐｌｙ論理３６２は、適切なＦＩＦＯ３６４に記
憶されたＳ＿ＲＥＰＬＹメッセージの送信を促す。ＵＰ
Ａポートが要求しているプロセッサへデータを供給して
いるときに、Ｓ＿ＣＲＡＢメッセージは、供給している
ＵＰＡポートへ送られなけらばならない。Ｓ＿ＣＲＡＢ
メッセージは、Ｓ＿Ｒｅｐｌｙ論理３６２のハードワイ
ヤード論理によって生成される。データ転送を要求して
いないトランザクションに対して、Ｓ＿Ｒｅｐｌｙ論理
３６２は、トランザクションに対する全てのＳ＿ＲＥＱ
状態ビット３２３ｃがクリアされたときにＭＩＤフィー
ルド２９２に示されたＵＰＡポートへトランザクション
の状態記録のフィールド３２５に示されたＳ＿ＲＥＰＬ
Ｙ（そのコピーが適切なＳ＿ＲＥＰＬＹ ＦＩＦＯバッ
ファ３６４に記憶される）を送る。非キャッシュ形アド
レス空間への非コヒーレントトランザクションに対し
て、Ｓ＿Ｒｅｐｌｙ論理３６２は、要求しているＵＰＡ
ポートへＳ＿ＲＥＰＬＹメッセージを生成し、かつ一度
初期トランザクション要求に応じてターゲット（供給し
ている）ＵＰＡポートからＰ＿ＲＥＰＬＹを受け取った
ならば、あるトランザクションタイプに対して、供給し
ているＵＰＡポートへＳ＿ＲＥＰＬＹメッセージを生成
する。
【０１９１】Ｓ＿Ｒｅｐｌｙ論理３２６及びＳ＿ＲＥＰ
ＬＹ ＦＩＦＯバッファ３６４は、同じマスタクラスか
らの全ての要求に対して、Ｄｔａｇルックアップ動作の
順序付けと特定の要求しているＵＰＡポートへのデータ
伝送に対するＳ＿ＲＥＰＬＹメッセージの順序付けとの
間で一対一の対応を保持する。それゆえに、ＵＰＡマス
タポートが同じマスタクラスから読取りトランザクショ
ン要求を発行し続いて書込みトランザクション要求を発
行したならば、書込みトランザクションに対するＳ＿Ｒ
ＥＰＬＹは、読取りトランザクションに対するＳ＿ＲＥ
ＰＬＹの後に発行される。Ｓ＿ＲＥＰＬＹ順序付け要求
事項は、対応トランザクションのＤｔａｇルックアップ
動作が終了したときに各データプロセッサマスタクラス
に対してＳ＿ＲＥＰＬＹを記憶するために各データプロ
セッサの各マスタクラスに対するＳ＿ＲＥＰＬＹ ＦＩ
ＦＯバッファを供給することによって満たされる。結果
として、Ｓ＿ＲＥＰＬＹは、Ｄｔａｇルックアップが各
データプロセッサマスタクラスに対するトランザクショ
ン上で実行されるのと同じ順序で正確に順序付けされ
る。別の実施例では、Ｓ＿ＲＥＰＬＹ順序付け要求事項
は、各ＵＰＡポートマスタクラス専用のアクティブトラ
ンザクション状態アレー２００のちょうど一つのエント
リ２９０を供給することによって満たされる。それゆえ
に、それぞれが二つのマスタクラス、プラスＩ／Ｏ Ｕ
ＰＡマスタポートを有している、二つのマスタＵＰＡポ
ートを有するこの第１の好ましい実施例に基づくシステ
ムでは、それぞれが一つのポート及びマスタクラス（適
用可能であれば）専用である、アクティブトランザクシ
ョン状態アレー２００に５つのエントリ２９０が存在す
る。この好ましい実施例では、一度に各ＵＰＡポートマ
スタクラスに対して一つだけのトランザクションをアク
ティベートすることができるので、Ｓ＿ＲＥＰＬＹ順序
付け要求事項は、自動的に満足される。
【０１９２】システムコントローラは、Ｄｔａｇルック
アップ動作が実行される順序と、Ｓ＿ＲＥＱメッセージ
がＵＰＡポートへ送られる順序との間で一対一対応を更
に保持する。 デッカーのアルゴリズムのインプリメンテーション 二つのプロセッサＰ１，及びＰ２を有するものと仮定す
る。データブロックまたはワードＡ及びＢが両方のプロ
セッサによって共有され、かつ０に初期化されると想定
する。二つのプロセッサ上で命令の次のシーケンスを実
行する： プロセッサＰ１ プロセッサＰ２． ｓｔ １，Ａ ｓｔ １，Ｂ メンバー(membar) メンバー(membar) Ｉｄ Ｂ Ｉｄ Ａ ここで、“メンバー(membar)”は、メンバー命令に続い
く命令の実行の前に全ての先行命令が終了することを必
要とする命令である。デッカーのアルゴリズムは、それ
らの対応装填動作（Ｉｄ Ｂ，Ｉｄ Ａ）を実行すると
きに両方のプロセッサが０を読取るべきでないというこ
とを要求する。
【０１９３】通常のシステムでは、デッカーのアルゴリ
ズムは、記憶が終了することを許される前に一つ置きの
キャッシュにおける対応ラインが無効にされることを、
キャッシュラインへの記憶誤りが発生するときに、要求
することによって、インプリメントされる。本発明で
は、通常の“記憶する前の全てのキャッシュでの無効”
規則は、次に例に示すように、対応無効を受け取るまで
全ての他のプロセッサからの記憶が終了することをブロ
ックすると同時に、一つのプロセッサからの記憶を終了
させることによって、デッカーのアルゴリズムの正確さ
をインパクトすることなく、わずかに緩和される。シス
テムがＰ１の記憶動作を進行させ、かつＰ１からの対応
無効肯定応答メッセージを受け取るまでＰ２の記憶動作
をブロックするならば、Ｐ１は、“０”としてＢを読取
り、Ｐ２は、１としてＡを読取る。本発明のトランザク
ションアクティベーション論理は、デッカーのアルゴリ
ズムの正確さを確実にするために、二つ以上のプロセッ
サが同時にミューテックス・ロック(mutex locks) をタ
ッチすることを試みるときにタイム・ウィンド内の一つ
以外の全てのプロセッサによる記憶動作をブロックす
る。これは、通常の書込み無効論理に対して共有データ
に対する記憶の性能を改善する。
【０１９４】上述した“緩和された規則”をインプリメ
ントするＳ＿Ｒｅｑｕｅｓｔ論理３５０及びＳ＿Ｒｅｐ
ｌｙ論理３６２の第１の、保守的な、実施例では、デー
タが要求しているキャッシュにおいてＳまたはＯ状態に
あるならば、Ｓ＿ＲＥＱ論理は、全ての他の共有キャッ
シュへＳ＿ＩＮＶ要求を発行し、かつ要求しているキャ
ッシュへＳ＿ＯＡＫを発行する前にそれらからのＰ＿Ｒ
ｅｐｌｙを待つ。さもなければ、データが他のキャッシ
ュのＭ状態にあるならば、状態マシン３４２は、そのキ
ャッシュへＳ＿ＣＰＩを発行し、それからのＰ＿Ｒｅｐ
ｌｙを待ち、そして要求しているキャッシュへデータを
供給する。上記条件のいずれも適用せずかつデータがキ
ャッシュのＳ状態にあるならば、状態マシン３４２は、
共有キャッシュの一つへＳ＿ＣＰＩ要求を発行し、他の
全ての共有キャッシュへＳ＿ＩＮＶ要求を発行し、そし
て要求しているキャッシュへＳ＿Ｒｅｐｌｙを発行する
前にそれらの全てからのＰ＿Ｒｅｐｌｙを待つ。上記条
件のいずれも適用しないならば、アドレス指定されたデ
ータブロックは、主メモリから供給される。第２の実施
例では、Ｄｔａｇルックアップ及び更新論理３４０及び
Ｓ＿Ｒｅｑｕｅｓｔ及びＳ＿Ｒｅｐｌｙ論理３５０，３
６２は、上述した“緩和された規則”の“性能”版を一
緒に用いる。このインプリメンテーションでは、要求し
ているキャッシュに対して顕著なＳ＿ＲＥＱが存在する
ならば、Ｓ＿Ｒｅｑｕｅｓｔ論理３５０は、Ｓ＿ＲＥＱ
へのＰ＿ＲＥＰＬＹを待つ。
【０１９５】次に、アドレス指定されたデータが要求し
ているプロセッサのキャッシュメモリのＳまたはＯ状態
にあるならば、システムコントローラは、全ての他の共
有キャッシュへ無効要求（Ｓ＿ＩＮＶ）を発行しかつ要
求しているキャッシュへＳ＿ＯＡＫを発行する。アドレ
ス指定されたデータが要求しているプロセッサのキャッ
シュメモリのＳまたはＯ状態にないが、他のキャッシュ
のＭ状態にあるならば、システムコントローラは、その
キャッシュのＵＰＡスレーブポートへコピーバック無効
要求（Ｓ＿ＣＰＩ）を発行し、それからのＰ＿ＲＥＰＬ
Ｙを待ち、そして要求しているＵＰＡポートへデータを
供給する。上記条件のいずれも適用せずかつアドレス指
定されたデータがあらゆるキャッシュ（即ち、要求して
いるプロセッサのキャッシュメモリ以外）のＳ状態にあ
るならば、システムコントローラは、全ての共有キャッ
シュへ無効要求（Ｓ＿ＩＮＶ）を発行し、そして主メモ
リから要求したデータを供給する。そして、上記条件の
いずれも適用しないならば、システムコントローラは、
主メモリからアドレス指定されたデータを供給する。
【０１９６】好ましい実施例では、送られるべきＳ＿Ｒ
ＥＱ及びＳ＿ＲＥＰＬＹメッセージと各トランザクショ
ンに対するデータ発生源は、Ｄｔａｇ新状態値、トラン
ザクションに対するＳ＿ＲＥＱベクター及びトランザク
ションに対するＳ＿ＲＥＰＬＹを生成するためにＤｔａ
ｇルックアップ動作の終りでアクセスされるトランザク
ション表３４１において符号化される。図２７を参照す
ると、データ経路スケジューラ３６０は、（Ａ）メモリ
ユニット論理３７０、（Ｂ）エラーユニット論理３７
１、（Ｃ）ＵＰＡユニット論理３７２、及び（Ｄ）ファ
ースト(Fast)フレームバッファ（ＦＦＢ）論理ユニット
３７３からの競合しているデータ経路セットアップ要求
間でアービトレートする。メモリユニット論理３７０
は、主メモリからデータを読取りかつ主メモリへデータ
を書込むために必要な信号を制御する。エラーユニット
論理３７１は、タイムアウトエラー、不当アドレス範囲
エラー等を取り扱う。ＵＰＡ論理ユニット３７２は、そ
れへデータが供給されるかまたはそれからデータが要求
されるＵＰＡユニットとのＳ＿ＲＥＱ、Ｐ＿ＲＥＱ及び
Ｐ＿ＲＥＰＬＹ通信を取り扱う。ＦＦＢ論理ユニット３
７３は、フレームバッファ３７４から読取るため及びフ
レームバッファ３７４へ書込むために必要な信号を制御
する。
【０１９７】論理ユニット３７０〜３７３のそれぞれ
は、データ経路要求を一時的に記憶するＦＩＦＯ要求バ
ッファ３７５ａ〜３７５ｄを含む。各ＦＩＦＯ要求バッ
ファ３７５の各データ経路要求エントリは、次のものを
含む：エントリが有効データを含むかどうかを示すため
の、有効ビット；データが転送されるならば、どこから
データが転送されるのかを示している、発生源（ソー
ス）；データが転送されるならば、どこへデータが転送
されるのかを示している、宛先；要求したデータ経路が
“スケジュールされた”（即ち、許可された）ときに発
行すべきＳ＿ＲＥＰＬＹの型を示している、Ｓ＿ＲＥＰ
ＬＹ型。データ経路スケジューラ３６０は、回転式優先
順位エンコーダとしてインプリメントされ、それゆえに
ラウンドロビンアービトレーションスキームを用いる。
（ＦＦＢ論理ユニット以外の）論理ユニット３７０〜３
７３からの要求が許可されるときに、それは、次のアー
ビトレーションサイクルに対して最も低い優先順位が割
り当てられる。ＦＦＢ論理ユニットに対して、そのＦＩ
ＦＯ３７５ｄの４つのデータ経路要求までは、データ経
路スケジューラ３６０が別のアービトレーションサイク
ルを実行しかつ他の要求をサービスする前にそれらが単
一要求であるかのようにデータ経路スケジューラ３６０
によってサービスされる。この特別の優先順位は、フレ
ームバッファが新しいイメージデータで素早く装填され
ることを確実にするためにＦＦＢデータ経路要求に与え
られる。
【０１９８】ＦＦＢ３７４は、指定されたアドレス範囲
が割り当てられ、かつその発生源または宛先がその指定
されたアドレス範囲に入る全てのデータ転送動作は、Ｆ
ＦＢＵ論理ユニット３７３によって処理される。図２８
を参照すると、代替実施例では、アクティブトランザク
ション状態アレー２００（図示省略）は、各ＵＰＡポー
トに対する先入れ先出し（ＦＩＦＯ）トランザクション
要求キュー３８０によって補われる。トランザクション
がアクティベートされる度に、Ｄｔａｇルックアップ論
理３４０は、上述したのと同じトランザクション表ルッ
クアップ方法を用いて、トランザクションを実行するた
めに種々の他のＵＰＡポートへ送られるべき、もしあれ
ば、Ｓ＿ＲＥＱを決定するか、またはＰ＿ＲＥＱが進め
られるべきＵＰＡポートを決定する。それらのＳ＿ＲＥ
Ｑ、並びにコヒーレントトランザクションに対するＳ＿
ＲＥＰＬＹは、それらが送られるべきＵＰＡポートに対
するＦＩＦＯキュー３８０にＤｔａｇルックアップ論理
３４０によって記憶される。宛先ＵＰＡポートへシステ
ムコントローラによって進めされる非コヒーレントＰ＿
ＲＥＱは、システムコントローラの並列ＦＩＦＯ要求キ
ューバッファに記憶され、それゆえに非コヒーレントト
ランザクションは、コヒーレントトランザクションの進
行をブロックしない。
【０１９９】サブトランザクション要求は、対応トラン
ザクションがアクティベートされたのと同じ順序で要求
キュー３８０に記憶される。ＵＰＡポートの要求キュー
３８０の各サブトランザクション要求（Ｓ＿ＲＥＱ）
は、それがキュー３８０に記憶される順序で実行され
る。更に、Ｓ＿ＲＥＰＬＹは、対応トランザクションが
アクティベートされるのと同じ順序で要求キュー３８０
に記憶される。結果として、マスタクラス内のトランザ
クション及び各この文書において先に説明したＵＰＡス
レーブポートによって実行されるトランザクションに対
する全ての順序付け要求事項は、要求キュー機構の動作
によって自動的に満たされる。この要求キュー機構は、
ある程度トランザクションの並列実行を低減する。例え
ば、多くの場合に、Ｓ＿ＲＥＰＬＹ及びＳ＿ＲＥＱは、
並列でＵＰＡポートによってサービスされると同時に、
Ｓ＿ＲＥＱは、Ｓ＿ＲＥＰＬＹをブロックすることがで
き、及びその逆もできる。しかしながら、キュー構造の
簡略化、そして２から８またはそれ以上のデータプロセ
ッサＵＰＡポート及び一つ以上の非プロセッサＵＰＡポ
ートに対するこのアーキテクチャを用いているシステム
においてまだ許容される高度の並列実行は、魅力的な性
能／コスト特性を提供する。
【０２００】代替実施例 本発明は、２〜３の特定な実施例を参照して記載された
が、この記載は、本発明の説明のためであり本発明を限
定するものではない。種々の変更は、添付した特許請求
の範囲により画定された真の精神及び範疇から逸脱する
ことなく当業者により生起されうる。
【０２０１】
【発明の効果】本発明のコンピュータシステムは、シス
テムコントローラ；システムコントローラに結合された
複数のサブシステム；システムコントローラに結合され
た主メモリ；を備え、複数のサブシステムは、複数のデ
ータプロセッサを含み、複数のデータプロセッサのそれ
ぞれは、データの多重ブロックを記憶する対応キャッシ
ュメモリと、前記キャッシュメモリによって記憶された
各データブロックに対して一つのＥｔａｇを含んでい
る、マスタキャッシュタグ（Ｅｔａｇｓ）の対応セット
とを有し、データプロセッサのそれぞれは、システムコ
ントローラへメモリトランザクション要求を送る、シス
テムコントローラに結合された、インターフェイスを含
み；キャッシュメモリを有するデータプロセッサのそれ
ぞれに対するインターフェイスは、データプロセッサの
他のものによりメモリトランザクション要求に対応して
いるシステムコントローラからキャッシュトランザクシ
ョン要求を受け取る回路素子を含み；各メモリトランザ
クション要求は、関連アドレス値を有し；システムコン
トローラは、それが所定のアクティベーション基準に一
致するときに各メモリトランザクション要求をアクティ
ベートし、かつ所定のアクティベーション基準に一致す
るまで各メモリトランザクション要求をブロックするト
ランザクションアクティベーション論理；トランザクシ
ョンに関連したアドレス値を表している各アクティベー
トされたトランザクションに対するデータを含んでいる
アクティブトランザクション状態データであり、トラン
ザクションアクティベーション論理によってアクティベ
ートされたメモリトランザクション要求を表している該
アクティブトランザクション状態データを記憶するアク
ティブトランザクション状態テーブル；それがトランザ
クションアクティベーション論理によってアクティベー
トされた後に各メモリトランザクション要求を処理する
メモリトランザクション要求論理；を備え、トランザク
ションアクティベーション論理は、各メモリトランザク
ション要求のアクティベーションがアクティベートされ
たメモリトランザクション要求のいずれかに関して所定
のアクティベーション基準に違反するか否かを検出する
ために各メモリトランザクション要求を全てのアクティ
ベートされたメモリトランザクション要求に対するアク
ティブトランザクション状態データと比較する論理を含
むので、総括的なトランザクションスループットにおけ
る改良に加えて低減された待ち時間を供給する。
【０２０２】また、本発明は、主メモリ及びそれぞれが
キャッシュメモリを有する複数のデータプロセッサに結
合されたシステムコントローラを有しているキャッシュ
コヒーレントマルチプロセッサシステムコントローラを
動作する方法であって、それぞれが関連アドレス値を有
しているメモリトランザクション要求を各データプロセ
ッサからシステムコントローラへ送り；それが所定アク
ティベーション基準に一致するときに各メモリトランザ
クション要求をアクティベートし、かつ所定アクティベ
ーション基準が一致するまで各メモリトランザクション
要求をブロックし；トランザクションに関連したアドレ
ス値を表している各アクティベートされたトランザクシ
ョンに対するデータを含んでいるアクティブトランザク
ション状態データであり、アクティベートされたメモリ
トランザクション要求を表しているアクティブトランザ
クション状態データを記憶し；それがトランザクション
アクティベーション論理によってアクティベートされた
後に各メモリトランザクション要求を処理する段階を具
備し、アクティベートする段階は、各メモリトランザク
ション要求のアクティベーションがアクティベートされ
たメモリトランザクション要求のいずれかに関して所定
アクティベーション基準に違反するか否かを検出するた
めに各メモリトランザクション要求を全てのアクティベ
ートされたメモリトランザクション要求に対する記憶さ
れたアクティブトランザクション状態データと比較する
ので、総括的なトランザクションスループットにおける
改良に加えて低減された待ち時間を供給する。
【図面の簡単な説明】
【図１】本発明を組み込んでいるコンピュータシステム
のブロック図である。
【図２】本発明の一実施例に用いるデータバス及びアド
レスバス構造を示しているコンピュータシステムのブロ
ック図である。
【図３】本発明の好ましい実施例のポートに関連した信
号ラインを示す図である。
【図４】本発明の好ましい実施例のポートで見出される
インターフェイス及びポートＩＤレジスタのブロック図
である。
【図５】データ転送トランザクションを実行する間に使
用する要求及びデータキューを示している、本発明を組
み込んでいるコンピュータシステムのブロック図であ
る。
【図６】本発明の好ましい実施例で用いるシステムコン
トローラ構造(System Controller Configuration) レジ
スタのブロック図である。
【図７】キャッシングＵＰＡマスタポート及び関連ＵＰ
Ａモジュールのキャッシュコントローラのブロック図で
ある。
【図８】本発明の好ましい実施例における一般的な読取
り／書込みデータフロートランザクションの簡略化した
フローチャートの一部である。
【図９】本発明の好ましい実施例における一般的な読取
り／書込みデータフロートランザクションの簡略化した
フローチャート一部である。
【図１０】本発明の好ましい実施例における一般的な読
取り／書込みデータフロートランザクションの簡略化し
たフローチャートの一部である。
【図１１】本発明の好ましい実施例における一般的な読
取り／書込みデータフロートランザクションの簡略化し
たフローチャート一部である。
【図１２】コヒーレントキャッシュ書戻しオペレーショ
ンを取り扱うために使用する書戻しバッファ及びＤｔａ
ｇ一時的（非常駐）バッファ(Dtag Transient Buffers)
を示す図である。
【図１３】種々のトランザクション要求パケットに対す
るデータパケットフォーマットを示す図である。
【図１４】種々のトランザクション要求パケットに対す
るデータパケットフォーマットを示す図である。
【図１５】種々のトランザクション要求パケットに対す
るデータパケットフォーマットを示す図である。
【図１６】種々のトランザクション要求パケットに対す
るデータパケットフォーマットを示す図である。
【図１７】種々のトランザクション要求パケットに対す
るデータパケットフォーマットを示す図である。
【図１８】本発明の好ましい実施例のＥｔａｇアレーの
各キャッシュエントリに対するキャッシュタグライン状
態の状態遷移図である。
【図１９】本発明の好ましい実施例のＤｔａｇアレーの
各キャッシュエントリに対するキャッシュタグライン状
態の状態遷移図である。
【図２０】トランザクションを起動する論理回路素子を
示す図である。
【図２１】本発明の好ましい実施例のシステムコントロ
ーラによって用いられる状態情報データ構造のブロック
図である。
【図２２】本発明の好ましい実施例のシステムコントロ
ーラによって用いられる状態情報データ構造の他のブロ
ック図である。
【図２３】本発明の好ましい実施例のシステムコントロ
ーラによって用いられる状態情報データ構造の他のブロ
ック図である。
【図２４】本発明の好ましい実施例のシステムコントロ
ーラによって用いられる状態情報データ構造の他のブロ
ック図である。
【図２５】本発明の好ましい実施例のシステムコントロ
ーラのＤｔａｇ参照及び更新論理のブロック図である。
【図２６】本発明の好ましい実施例のシステムコントロ
ーラの Ｓ＿Ｒｅｑｕｅｓｔ及びＳ＿Ｒｅｐｌｙ論理の
ブロック図である。
【図２７】本発明の好ましい実施例のデータ経路スケジ
ューラのブロック図である。
【図２８】本発明の第２の好ましい実施例のシステムコ
ントローラのＳ＿Ｒｅｑｕｅｓｔ及びＳ＿Ｒｅｐｌｙ論
理のブロック図である。
【符号の説明】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サティアナラヤナ ニシュタラ アメリカ合衆国 カリフォルニア州 95014 クーパーティノ カントリー ス プリング コート 11522 (72)発明者 ウィリアム シー ヴァン ルー アメリカ合衆国 カリフォルニア州 94301 パロ アルト エマーソン スト リート 2330 (72)発明者 ケヴィン ノーモイル アメリカ合衆国 カリフォルニア州 95129 サン ホセ ボリナー ドライヴ 4708 (72)発明者 ポール ローウェンスタイン アメリカ合衆国 カリフォルニア州 94301 パロ アルト メルヴィル アベ ニュー 814 (72)発明者 ルイス エフ コフィン ザ サード アメリカ合衆国 カリフォルニア州 95124 サン ホセ ワイン コーク ウ ェイ 3444

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 システムコントローラ；前記システムコ
    ントローラに結合された複数のサブシステム；前記シス
    テムコントローラに結合された主メモリ；を備え、 前記複数のサブシステムは、複数のデータプロセッサを
    含み、前記複数のデータプロセッサのそれぞれは、デー
    タの多重ブロックを記憶する対応キャッシュメモリと、
    前記キャッシュメモリによって記憶された各データブロ
    ックに対して一つのＥｔａｇを含んでいる、マスタキャ
    ッシュタグ（Ｅｔａｇｓ）の対応セットとを有し、 前記データプロセッサのそれぞれは、前記システムコン
    トローラへメモリトランザクション要求を送る、前記シ
    ステムコントローラに結合された、インターフェイスを
    含み；キャッシュメモリを有する前記データプロセッサ
    のそれぞれに対する前記インターフェイスは、前記デー
    タプロセッサの他のものによりメモリトランザクション
    要求に対応している前記システムコントローラからキャ
    ッシュトランザクション要求を受け取る回路素子を含
    み；各メモリトランザクション要求は、関連アドレス値
    を有し；前記システムコントローラは、 それが所定のアクティベーション基準に一致するときに
    各前記メモリトランザクション要求をアクティベート
    し、かつ前記所定のアクティベーション基準に一致する
    まで各前記メモリトランザクション要求をブロックする
    トランザクションアクティベーション論理；前記トラン
    ザクションに関連したアドレス値を表している各アクテ
    ィベートされたトランザクションに対するデータを含ん
    でいるアクティブトランザクション状態データであり、
    前記トランザクションアクティベーション論理によって
    アクティベートされたメモリトランザクション要求を表
    している該アクティブトランザクション状態データを記
    憶するアクティブトランザクション状態テーブル；それ
    が前記トランザクションアクティベーション論理によっ
    てアクティベートされた後に各前記メモリトランザクシ
    ョン要求を処理するメモリトランザクション要求論理；
    を備え、 前記トランザクションアクティベーション論理は、前記
    各メモリトランザクション要求のアクティベーションが
    前記アクティベートされたメモリトランザクション要求
    のいずれかに関して前記所定のアクティベーション基準
    に違反するか否かを検出するために前記各メモリトラン
    ザクション要求を全てのアクティベートされたメモリト
    ランザクション要求に対する前記アクティブトランザク
    ション状態データと比較する論理を含むことを特徴とす
    るコンピュータシステム。
  2. 【請求項２】 前記比較論理は、（Ａ）前記メモリトラ
    ンザクション要求に関連した前記アドレス値のキャッシ
    ュインデックス部分が前記アクティブトランザクション
    状態テーブルに表された前記アクティベートされたメモ
    リトランザクション要求のいずれかに関連した前記アド
    レス値の対応部分と一致するときに、（Ｂ）前記メモリ
    トランザクション要求及び前記一致しているキャッシュ
    インデックスを有する前記アクティベートされたメモリ
    トランザクション要求が読取りトランザクション要求及
    び書戻しトランザクション要求を含まない限り、各前記
    メモリトランザクション要求をアクティベートすること
    から前記トランザクションアクティベーション論理をブ
    ロックすることを特徴とする請求項１に記載のコンピュ
    ータシステム。
  3. 【請求項３】 各前記データプロセッサに対する前記イ
    ンターフェイスは、前記システムコントローラへ送られ
    るべきメモリトランザクション要求を記憶する少なくと
    も二つの並列アウトバウンド要求キューを含み；前記メ
    モリトランザクション要求は、読取り要求及び書込み要
    求を含み；各メモリトランザクション要求は、読取られ
    るかまたは書込まれるべき関連データブロックに対する
    アドレスを指定し；前記システムコントローラは、第２
    のメモリトランザクション要求が第２のアウトバウンド
    要求キューに記憶されるときが第１のメモリトランザク
    ション要求が第１のアウトバウンド要求キューに記憶さ
    れるときよりも遅い場合であっても前記第１のアウトバ
    ウンド要求キューに記憶された前記第１のメモリトラン
    ザクション要求が前記システムコントローラによって前
    記第２のアウトバウンド要求キューに記憶された前記第
    ２のメモリトランザクション要求よりも後で処理されう
    るように資源利用可能性に従って前記アウトバウンド要
    求キューに記憶された前記メモリトランザクション要求
    を処理することを特徴とする請求項１に記載のコンピュ
    ータシステム。
  4. 【請求項４】 前記データプロセッサは、各々前記シス
    テムコントローラが前記データプロセッサの同じものか
    らの読取り要求及び書戻し要求を並列で処理できるよう
    に読取り要求を第１の前記アウトバウンド要求キューに
    記憶しかつ書戻し要求を第２の前記アウトバウンド要求
    キューに記憶しかつ両方の参照アドレス値は、一致して
    いるキャッシュインデックス値を有することを特徴とす
    る請求項３に記載のコンピュータシステム。
  5. 【請求項５】 前記システムコントローラは、各前記デ
    ータプロセッサへメモリトランザクション要求を送りか
    つ各該データプロセッサから該メモリトランザクション
    要求を受け取る各該データプロセッサに結合したインタ
    ーフェイスを含み、前記インターフェイスは、各前記デ
    ータプロセッサへ送られるべきメモリトランザクション
    要求を記憶する少なくとも一つの出力要求キューを含
    み、前記出力要求キューに記憶された各前記メモリトラ
    ンザクション要求は、前記データプロセッサの要求して
    いるものから前記システムコントローラによって受け取
    った前記メモリトランザクション要求の一つに対応し；
    各前記データプロセッサは、前記メモリトランザクショ
    ン要求に関連した資源の利用可能性により前記システム
    コントローラへの送信に対する応答を発生することによ
    って受け取ったメモリトランザクション要求に応ずる受
    け取ったトランザクション処理論理を含み；前記受け取
    ったトランザクション処理論理は、受け取っているデー
    タプロセッサのキャッシュメモリに対するＥｔａｇｓの
    指定されたものを無効にすることによって受け取ったＥ
    ｔａｇ無効要求を処理する論理を含み；前記システムコ
    ントローラは、各前記キャッシュメモリに対する重複キ
    ャッシュタグ（Ｄｔａｇｓ）のセットを含み、各Ｄｔａ
    ｇは、前記Ｅｔａｇｓの一つに対応しかつＤｔａｇ状態
    値及び対応Ｅｔａｇと同じアドレスインデックスを記憶
    し；前記Ｄｔａｇ状態値は、対応キャッシュメモリに記
    憶された対応データブロックが前記データプロセッサの
    一つによって変更されたデータを含むか否かを示し；前
    記メモリトランザクション要求論理は、 それが前記メモリトランザクション要求に対応している
    Ｄｔａｇを含むか否かを決定するために各前記Ｄｔａｇ
    ｓのセットをアクセスするＤｔａｇルックアップ論理
    と；前記メモリトランザクション要求に基づいて有効か
    ら無効状態値へ指定されたＤｔａｇ状態値を更新する論
    理を含んでいる、前記Ｄｔａｇ状態値を更新するＤｔａ
    ｇ更新論理と；前記所定メモリトランザクション要求に
    よって指定されたアドレスに対応している、もしあれ
    ば、Ｄｔａｇｓ及びＥｔａｇｓの無効を必要とする前記
    データプロセッサの要求しているものからの各所定メモ
    リトランザクション要求を処理する論理とを含み、 前記処理論理は、（Ａ）どのデータプロセッサが、もし
    あれば、無効を必要とするＥｔａｇを有するかを識別す
    るために前記Ｄｔａｇルックアップ論理を呼出し、
    （Ｂ）前記識別されたデータプロセッサへＥｔａｇ無効
    トランザクション要求を送り、（Ｃ）前記所定メモリト
    ランザクション要求を終了するために必要な、もしあら
    ば、データ転送を実行し、かつ（Ｄ）前記Ｅｔａｇｓが
    無効にされたことを確認する前記識別されたデータプロ
    セッサから応答を受け取る論理を含み；前記データ転送
    は、前記識別されたデータプロセッサからの前記応答を
    受け取る前に前記処理論理によって始動されることを特
    徴とする請求項１に記載のコンピュータシステム。
  6. 【請求項６】 主メモリ及びそれぞれがキャッシュメモ
    リを有する複数のデータプロセッサに結合されたシステ
    ムコントローラを有しているキャッシュコヒーレントマ
    ルチプロセッサシステムコントローラを動作する方法で
    あって、 それぞれが関連アドレス値を有しているメモリトランザ
    クション要求を各データプロセッサから前記システムコ
    ントローラへ送り；それが所定アクティベーション基準
    に一致するときに各前記メモリトランザクション要求を
    アクティベートし、かつ前記所定アクティベーション基
    準が一致するまで各前記メモリトランザクション要求を
    ブロックし；前記トランザクションに関連したアドレス
    値を表している各アクティベートされたトランザクショ
    ンに対するデータを含んでいるアクティブトランザクシ
    ョン状態データであり、アクティベートされたメモリト
    ランザクション要求を表している該アクティブトランザ
    クション状態データを記憶し；それが前記トランザクシ
    ョンアクティベーション論理によってアクティベートさ
    れた後に各前記メモリトランザクション要求を処理する
    段階を具備し、 前記アクティベートする段階は、前記各メモリトランザ
    クション要求のアクティベーションが前記アクティベー
    トされたメモリトランザクション要求のいずれかに関し
    て前記所定アクティベーション基準に違反するか否かを
    検出するために前記各メモリトランザクション要求を全
    てのアクティベートされたメモリトランザクション要求
    に対する前記記憶されたアクティブトランザクション状
    態データと比較することを含むことを特徴とする方法。
  7. 【請求項７】 前記比較段階は、（Ａ）前記メモリトラ
    ンザクション要求に関連した前記アドレス値のキャッシ
    ュインデックス部分が前記アクティブトランザクション
    状態テーブルに表された前記アクティベートされたメモ
    リトランザクション要求のいずれかに関連した前記アド
    レス値の対応部分と一致するときに、（Ｂ）前記メモリ
    トランザクション要求及び前記一致しているキャッシュ
    インデックスを有する前記アクティベートされたメモリ
    トランザクション要求が読取りトランザクション要求及
    び書戻しトランザクション要求を含まない限り、各前記
    メモリトランザクション要求をアクティベートすること
    から前記アクティベートする段階をブロックすることを
    特徴とする請求項６に記載の方法。
  8. 【請求項８】 各前記データプロセッサは、少なくとも
    二つの並列アウトバウンド要求キューに前記システムコ
    ントローラへ送られるべき前記メモリトランザクション
    要求を記憶し；前記メモリトランザクション要求は、読
    取り要求及び書込み要求を含み；各メモリトランザクシ
    ョン要求は、読取られるかまたは書込まれるべき関連デ
    ータブロックに対するアドレスを指定し；前記処理段階
    は、第２のメモリトランザクション要求が第２のアウト
    バウンド要求キューに記憶されるときが第１のメモリト
    ランザクション要求が第１のアウトバウンド要求キュー
    に記憶されるときよりも遅い場合であっても前記第１の
    アウトバウンド要求キューに記憶された前記第１のメモ
    リトランザクション要求が前記システムコントローラに
    よって前記第２のアウトバウンド要求キューに記憶され
    た前記第２のメモリトランザクション要求よりも後で処
    理されうるように資源利用可能性に従って前記アウトバ
    ウンド要求キューに記憶された前記メモリトランザクシ
    ョン要求を処理することを含むこと特徴とする請求項６
    に記載の方法。
  9. 【請求項９】 各前記データプロセッサは、前記システ
    ムコントローラが前記データプロセッサの同じものから
    の読取り要求及び書戻し要求を並列で処理できるように
    読取り要求を第１の前記アウトバウンド要求キューに記
    憶しかつ書戻し要求を第２の前記アウトバウンド要求キ
    ューに記憶しかつ両方の参照アドレス値は、一致してい
    るキャッシュインデックス値を有することを特徴とする
    請求項８に記載の方法。
  10. 【請求項１０】 各データプロセッサで、前記データプ
    ロセッサのキャッシュメモリによって記憶された各デー
    タブロックに対する一つのＥｔａｇを含んでいる、マス
    タキャッシュタグのセット（Ｅｔａｇｓ）を記憶し；各
    データプロセッサで、前記メモリトランザクション要求
    に関連した資源の利用可能性により前記システムコント
    ローラへの送信に対する応答を生成することによって受
    け取ったメモリトランザクション要求に応じ；各データ
    プロセッサで、受け取っているデータプロセッサのキャ
    ッシュメモリに対するＥｔａｇｓの指定されたものを無
    効にすることによって受け取ったＥｔａｇ無効要求を処
    理し；前記システムコントローラにおいて、各前記キャ
    ッシュメモリに対する重複キャッシュタグ（Ｄｔａｇ
    ｓ）のセットを記憶し、各Ｄｔａｇは、前記Ｅｔａｇｓ
    の一つに対応しかつＤｔａｇ状態値及び対応Ｅｔａｇと
    同じアドレスインデックスを記憶し、；前記Ｄｔａｇ状
    態値は、対応キャッシュメモリに記憶された対応データ
    ブロックが前記データプロセッサの一つによって変更さ
    れたデータを含むか否かを示し；前記システムコントロ
    ーラでは：それが前記メモリトランザクション要求に対
    応しているＤｔａｇを含むか否かを決定するために各前
    記Ｄｔａｇｓのセットをアクセスし；前記メモリトラン
    ザクション要求に基づいて有効から無効状態値へ指定さ
    れたＤｔａｇ状態値を更新することを含んでいる、前記
    Ｄｔａｇ状態値を更新し；前記所定メモリトランザクシ
    ョン要求によって指定されたアドレスに対応している、
    もしあれば、Ｄｔａｇｓ及びＥｔａｇｓの無効を必要と
    する前記データプロセッサの要求しているものからの各
    所定メモリトランザクション要求に対して、（Ａ）どの
    データプロセッサが、もしあれば、無効を必要とするＥ
    ｔａｇを有するかを識別するために前記Ｄｔａｇルック
    アップ論理を呼出し、（Ｂ）前記識別されたデータプロ
    セッサへＥｔａｇ無効トランザクション要求を送り、
    （Ｃ）前記所定メモリトランザクション要求を終了する
    ために必要な、もしあらば、データ転送を実行し、かつ
    （Ｄ）前記Ｅｔａｇｓが無効にされたことを確認する前
    記識別されたデータプロセッサから応答を受け取る論理
    を含み；前記データ転送は、前記識別されたデータプロ
    セッサからの前記応答を受け取る前に前記処理論理によ
    って始動されることを特徴とする請求項６に記載の方
    法。
JP8078711A 1995-03-31 1996-04-01 パケット交換型キャッシュコヒーレントマルチプロセッサシステムにおけるメモリトランザクション実行を制御するトランザクションアクティベーションプロセッサ Pending JPH09114794A (ja)

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