JPH09107463A

JPH09107463A - 画像処理装置

Info

Publication number: JPH09107463A
Application number: JP7262996A
Authority: JP
Inventors: Tetsuya Takamori; 森哲弥高
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1995-10-11
Filing date: 1995-10-11
Publication date: 1997-04-22

Abstract

(57)【要約】【課題】カラー画像の拡大・縮小あるいはトリミング等
のための画像データの変倍処理およびシャープネス強調
処理のための点線変換処理を縮小された回路規模で同時
に行うことができる画像処理装置を提供する。【解決手段】カラー画像データを、色別に色識別記号を
つけて第１の記憶手段に記憶し、第１の記憶手段から読
み出すための初期アドレスと変倍処理に伴うアドレスの
増加値と、画像データを処理するための色別の補間係数
値を第２の記憶手段に記憶する。倍率変換装置（３２）
は、読み出しアドレス発生手段（５０）が発生する初期
アドレスにアドレスの増加値を累積した値を加算して得
たアドレスを用いて、第１の記憶手段から読み出した色
別のカラー画像データを、第２の記憶手段から読み出し
た色別の補間係数値を用いて補間演算（６４）し、変倍
された線順次データを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、原稿上の
画像を読み取って、一定の画像処理を行った後、製版用
のフイルムを作成するカラースキャナシステムに適用し
て、読み取られた画像信号の色処理やシャープネス処理
の前処理などを行った後、画像信号を倍率・解像度およ
び色順次変換するための画像処理装置に関する。

【０００２】

【従来の技術】従来、印刷、製版の分野において作業工
程の合理化、画像品質の向上を目的として原稿に担持さ
れた画像情報を電気的に処理し、フィルム原版を作成す
る画像走査読取再生システムが広範に用いられている。

【０００３】このシステムは入力機である画像読取装置
と出力機である画像記録装置とから基本的に構成されて
おり、この画像読取装置では、例えば副走査搬送される
読取走査子（スキャナ）が用いられ、原稿に担持された
画像情報がＣＣＤなどの固体撮像素子によって光電的に
走査読取され電気信号に変換される。この後、画像読取
装置で光電変換された画像情報は、その画像処理装置に
おいて、製版条件に応じて所定の画像処理が施された
後、例えば、連続階調画像では、その濃淡を再現するた
めに網掛処理が行われて網点画像に変換された後、画像
記録装置においてレーザ光等の光信号に変換されフィル
ム等の感光材料からなる画像記録媒体上に記録される。
ここで、前記画像記録媒体は所定の現像装置によって現
像処理され、フィルム原板として印刷等に供される。

【０００４】このような従来の画像走査読取再生システ
ムにおいては、画像読取装置の画像処理装置において、
３原色の画像信号、例えば赤（Ｒ）、緑（Ｇ）、青
（Ｂ）の３色の画像信号を色処理してＹ，Ｍ，Ｃ，Ｋの
４色の画像信号に変換し、次いで、順に倍率・解像度変
換処理、輪郭（シャープネス）強調処理、階調変換処理
などを行って、Ｙ，Ｍ，Ｃ，Ｋの４色の画像信号として
画像記録装置に出力している。

【０００５】このように倍率変換（変倍）機能を備えた
画像処理装置は、種々提案されている。例えば、画像デ
ータを記憶するメモリへの書き込みクロックを可変に
し、一定の読み出しクロックにより読み出して画像の拡
大・縮小を行うものや画像メモリへの書き込みクロック
および読み出しクロックの両方を可変にして画像の変倍
を行うものがある。これらは、画像メモリへの画像デー
タの書き込みが不完全となる場合があり、書き込み後の
変倍やトリミング処理等に制限を来たすなどの問題があ
った。

【０００６】このため、画像データが記憶されたメモリ
から読み出しクロックに同期して読み出す画像データの
アドレスを、読み出しクロックに同期して連続して変化
するカウンタの出力値と変倍制御情報とに対応してメモ
リから読み出されたアドレス差値を現在のアドレスに加
算して生成することにより、任意の変倍処理、トリミン
グ処理を高速で行うことのできる画像処理装置が特公平
６−１８４３５号に開示されている。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た画像処理装置はいずれも単色の画像しか対象としてい
ないため、カラー画像を対象とする画像処理装置におい
てカラー画像データ、例えばＹ，Ｍ，Ｃ，Ｋの４色の点
順次画像データを処理する場合には直接適用できないと
いう問題があった。また、上述した変倍機構をカラー画
像処理装置に適用する場合には、カラー画像データを点
順次信号から線順次信号に変換した後、変倍処理を行う
必要があるため、点線変換処理回路と変倍処理回路との
両方が別々に必要となるばかりか、各色毎に各々上述し
た変倍機構が必要となり、例えばＹ，Ｍ，Ｃ，Ｋの４色
の画像データには同じ変倍機構が４個必要となり、変倍
処理の回路規模が大となってしまうという問題もあっ
た。

【０００８】また、カラー画像処理装置で処理するカラ
ー画像データの場合、シャープネス強調処理のための点
線変換やカラー入力機（カラースキャナ等のカラー画像
読取装置）の色収差や色ずれ補正を行う必要があるが、
このために特別の処理機構や色毎の変倍機能を持つと、
処理回路規模が大きくなり、コストもかさむという問題
もあった。

【０００９】本発明の目的は、上記従来技術の問題点を
解消し、カラー画像の拡大・縮小あるいはトリミング等
のための画像データの変倍処理およびシャープネス強調
処理のための点線変換処理を縮小された回路規模で同時
に行うことができる画像処理装置を提供するにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、カラー画像データを色別に色識別記号を
つけて、入力クロックに同期して色別の領域に記憶する
第１の記憶手段と、前記第１の記憶手段から読み出すた
めの初期アドレスとアドレスの増加値、および画像デー
タを処理するための色別の補間係数値を記憶する第２の
記憶手段と、前記第２の記憶手段から読み出した前記初
期アドレスに前記アドレスの増加値を累積した値を加算
して、読み出しクロックに同期して読み出しアドレスを
発生する読み出しアドレス発生手段と、前記読み出しア
ドレスを用いて、前記第１の記憶手段から読み出した色
別の前記カラー画像データを、前記第２の記憶手段から
読み出した前記色別の補間係数値を用いて補間すること
により倍率変換と解像度変換を行う倍率変換回路とを有
することを特徴とする画像処理装置を提供するものであ
る。

【００１１】

【発明の実施の形態】本発明に係る画像処理装置を添付
の図面に示す好適実施例に基づいて以下に詳細に説明す
る。

【００１２】図１は、本発明の画像処理装置の一実施例
のブロック図である。同図に示すように、画像処理装置
１０は、入力側のＳＣＳＩインターフェース（以下、Ｓ
ＣＳＩＩＦという）１２と、画像処理回路１４と、出力
側の小容量の画像バッファである、例えば２ＭＢのＦＩ
ＦＯメモリ１６と、出力側のＳＣＳＩＩＦ１８とを有し
ている。またこの画像処理回路１４は、ＳＣＳＩＩＦ１
２で受け取った画像信号を一時的に保持するアルタネー
トラインメモリ２０と、フォーマッタ２２と、バイパス
回路２４と、色処理（カラーコレクション）回路２６
と、プレシャープネス回路２８と、副走査遅れの補正回
路３０と、倍率変換回路３２と、主走査遅れの補正回路
３４と、シャープネス強調回路３６、階調変換回路３８
と、ラインワークバッファ（ＬＷＢｕｆｆ）４０と、ラ
インワーク（ＬＷ）付加回路４２と、ルックアップテー
ブル（％−ＱＬＬＵＴ）４４と、アルタネートラインメ
モリ４６とを有する。

【００１３】ここで、入出力のアルタネートラインメモ
リ２０および４６は、トグルメモリであって、同部同期
信号で常に処理を行うように構成され、入力側のライン
メモリ２０は、例えば３２ＫＢ×４ラインのデュアルポ
ートＲＡＭ（ＤＰＲＡＭ）で構成され、ＳＣＳＩＩＦ１
２からのＲ，Ｇ，Ｂの３色の画像信号の１６ビットデー
タを８ビットデータに変換し、ラインの切り替えを倍率
変換の前後で別々に制御することにより、直線補間によ
る副走査変倍にも対応する。一方、出力側のラインメモ
リ４６は、例えば１２８ＫＢ×２ラインのＲＡＭで構成
され、階調変換回路４４からのＹ，Ｍ，Ｃ，Ｋの４色の
各々の画像信号の８ビットデータを１６ビットデータに
変換し、かつ線点変換をも含み、ＦＩＦＯ１６へ書き込
む。

【００１４】フォーマッタ２２は、Ｒ，Ｇ，Ｂの３色の
画像データもＹ，Ｍ，Ｃ，Ｋの４色の画像データも同じ
く内部フォーマットに変換するためのもので、ここで
は、例えば３色および４色と８ビット、１６ビットおよ
び１０ビットとの組み合わせ信号をすべて、１０ビット
Ｙ（Ｂ），Ｍ（Ｇ），Ｃ（Ｒ），Ｋの点順次信号に変換
する。１６ビットかのモード（２ビット）で分け、並べ
換えを行っている。

【００１５】次にバイパス回路２４は、入力データの上
位８ビットをそのままの順序で倍率変換３２の前に送る
ものである。色処理回路２６は、上位５ビットで３Ｄル
ックアップテーブル（ＬＵＴ）を使った３−４変換や階
調変換などを含む色処理（カラーコレクション）を行っ
て、Ｒ，Ｇ，Ｂの３色の画像データをＹ，Ｍ，Ｃ，Ｋの
４色の画像データに変換する。プレシャープネス回路２
８は、１Ｄルックアップテーブル（ＬＵＴ）を使って階
調変換と３色→４色変換のためのマトリックス演算とを
行う回路である。

【００１６】副走査遅れ補正回路３０および主走査遅れ
補正回路３４は、画像処理回路１４内の各回路がパイプ
ライン処理を行うように構成されているので、遅れ段数
が発生するため、それぞれシャープネスによる副走査お
よび主走査遅れの補正を行う回路である。次に倍率変換
回路３２は、本発明の最も特徴とする部分であって、色
処理を行った後の４色の画像データおよびプレシャープ
ネス処理を行った４色の画像データ、またはバイパスし
てきた４色の画像データに直線補間による主走査方向の
変倍（倍率変換）や解像度変換をかけるもので、同時に
主走査位置の移動および点順次信号を線順次信号に変換
する点線変換も行う。倍率変換回路３２の詳細について
は後述する。

【００１７】シャープネス処理回路３６は、輪郭強調す
るために、プレシャープネス回路２８からの４色の画像
信号と、色処理回路２６またはバイパス回路２４からの
４色の画像信号との２つの画像データを使って前述した
ように従来同様のシャープネス処理を行うものである。
なお、シャープネス処理回路３６側では、入力画像デー
タ信号のタイプ（３色か４色か）によって、色処理回路
２６の出力と色処理回路２６を通らないバイパス回路２
４の出力を選択する機能を有している。従って、入力フ
ォーマット変換部であるフォーマッタ２２は４色入力機
能を有しており、ここで色処理回路２６の出力とバイパ
ス回路２４の出力を選択する機能を有しているので、
Ｒ，Ｇ，Ｂの３色の画像データに加え、Ｙ，Ｍ，Ｃ，Ｋ
の４色の画像データも画像処理回路１４で所要の画像処
理、例えば倍率・解像度変換、輪郭強調、階調変換、ト
ンボ、コメント、ボーダーラインなどのラインワーク付
加などの処理を行うことができ、画像記録装置に出力し
て色版フィルムを作製することができる。

【００１８】階調変換回路３８は、８ビット入力８ビッ
ト出力のルックアップテーブル（％−％ＬＵＴ）を用い
て、ネガポジの反転、ハイライト（ＨＬ）やシャドウ
（ＳＤ）側を強くしたり弱く（つぶ）したりする階調変
換を行うものである。ラインワークバッファ（ＬＷＢｕ
ｆｆ）４０は、２ＭＢのメモリで、トンボ、コメント、
ボーダーラインなどのラインワーク情報を記憶している
バッファメモリである。ラインワーク付加回路４２は、
ラインワーク情報を画像データから再生される画像に上
から重ねるために画像信号と合成するものである。

【００１９】階調変換回路４４は、所定ビット長、例え
ば８ビットの画像信号、従って０−２５５階調の画像信
号を必要な階調、例えば０−１００階調に変換する回路
である。このように得られた画像データをラインメモリ
４６に入力し、ラインの切れ目のない連続したデータに
変換して、ＦＩＦＯ１６に送り、バッファリングして、
必要なタイミングで、ＳＣＳＩインターフェース７３を
通して、網掛処理を施して画像記録装置に出力すめたの
出力インターフェースユニットに送ることができる。

【００２０】ここで、倍率変換回路３２は、倍率・解像
度変換部分において、色毎の識別番号を持つことによ
り、色別の切り出しと倍率変換機能および点線変換機能
を複合して持つ。図２に本発明に用いられる倍率変換回
路の一実施例のブロック図を示す。同図に示すように、
倍率変換回路３２は、書込アドレス発生部４８と、読出
アドレス発生部５０と、トグルコントローラ５２と、セ
レクタ５４と、ラインメモリ（Ａ）５６およびラインメ
モリ（Ｂ）５８と、セレクタ６０と入力バッファ６２ａ
および６２ｂと、補間演算部６４とを有する。

【００２１】ラインメモリ５６および５８は、データラ
インにおいて、トグルコントローラ５２によって制御さ
れるトグルメモリを構成する。すなわち、トグルコント
ローラ５２は例えば３ステートバッファなどで構成され
る入力バッファ６２ａを通常の動作状態とし、１ライン
分の入力画像データのラインメモリ５６への書き込みを
可能とするとともに、入力バッファ６２ｂの出力をハイ
インピーダンス状態にして切り離し、入力画像データの
ラインメモリ５８への伝送を不可とする。一方、この
間、出力側では、トグルコントローラ５２は、セレクタ
６０がラインメモリ５８の出力を選択するように制御
し、ラインメモリ５６からの画像データの出力（読み出
し）を不可とするとともに、ラインメモリ５８からの画
像データの出力（読み出し）を可能とする。

【００２２】こうして、ラインメモリ５６に１ライン分
の入力画像データが書き込まれている間に、ラインメモ
リ５８から記憶されている１ライン分の画像データが読
み出されるが、１ライン分の画像データのラインメモリ
５６への書き込みおよびラインメモリ５８からの読み出
しが終了すると、トグルコントローラ５２は、入力バッ
ファ６２ａの出力をハイインピーダンスとするとともに
入力バッファ６２ｂを通常の動作状態として入力画像デ
ータのラインメモリ５８への書き込みを可能とし、ライ
ンメモリ５６への書き込みを不可とする一方で、セレク
タ６０によって画像データのラインメモリ５６からの読
み出しを可能とするとともにラインメモリ５８からの読
み出しができないように切り替える。このようにして、
ラインメモリ５６および５８を効率よく使うことができ
る。

【００２３】次にラインメモリ５６および５８の書き込
みアドレスおよび読み出しアドレスを行うアドレスライ
ンについて説明する。トグルコントローラ５２は、ライ
ンメモリ５６が入力側に、ラインメモリ５８が出力側に
接続されている時は、セレクタ５４を書込アドレス発生
部４８をラインメモリ５６に、読出アドレス発生部５０
をラインメモリ５８に接続するように切り替え、ライン
メモリ５６および５８の入出力側が切り替えられた時に
はセレクタ５４によって書込アドレス発生部４８をライ
ンメモリ５８側に、読出アドレス発生部５０をラインメ
モリ５６側に切り換える。

【００２４】入力画像データは、Ｙ，Ｍ，Ｃ，Ｋの点順
次データ、例えば８ビットの網％データであるが、図１
に示すように後段のシャープネス強調処理などを行うた
めには、Ｙ，Ｍ，Ｃ，Ｋの線順次データが必要であるた
め、点線変換を行う必要がある。このため、本発明にお
いては、ラインメモリ５６および５８の内部の構成を図
３に示すように４つに分割して、Ｙ，Ｍ，Ｃ，Ｋの４色
についてアドレスの上位２ビットに色信号を割り付け、
例えばＹ，Ｍ，Ｃ，Ｋをそれぞれ００，０１，１０，１
１として各色毎に同じ領域（アドレス領域）に書き込
む。

【００２５】このため、書込アドレス発生部４８は、図
２に示すように入力画像データの色信号および入力同期
信号を受けて、アドレスの発生を色信号を示す上位２ビ
ットを変化させて行う。図４はこのような機能を持つ書
込アドレス発生部４８の一実施例のブロック図である。
書込アドレス発生部４８には入力画像データの色信号が
入力同期信号に同期して入力され、書込アドレスの上位
２ビットを構成する。さらに、書込アドレス発生部４８
は、入力同期信号によりトリガされ、その１／４の周波
数（４倍の周期）を持つ画素同期信号を出力する、例え
ば２ビットのカウンタ（図示せず）と、この画素同期信
号に同期して書込アドレスの下位ビット、例えば１３ビ
ットを構成する出力値を連続して出力し、ライン同期信
号によってクリアされるカウンタ６６とを有し、書込ア
ドレスの下位１３ビットを発生する。

【００２６】こうして、書込アドレス発生部４８は、入
力された色信号とカウンタ６６の出力とを合わせ、例え
ば上位２ビットを色信号、下位１３ビットをカウンタ６
６の出力とする１５ビットの書き込みアドレスを発生す
る。なお、カウンタ６６は、ミラー選択信号によって、
アップカウント（正順）Ｕかダウンカウント（逆順）Ｄ
かを選択し、ノーマル／ミラーの設定を行うこともでき
る。書込アドレス発生部４８で発生された書き込みアド
レスに従って、ラインメモリ５６および５８に書き込む
ことにより、１ライン分のＹ，Ｍ，Ｃ，Ｋの点順次入力
画像データを図３に示すように各色毎に上位２ビットが
各色信号を示す４つの領域に分割して書き込むことがで
きる。

【００２７】このようにしてラインメモリ５６および５
８に書き込まれた１ライン分の画像データを倍率変換し
て１ライン分のＹ，Ｍ，Ｃ，Ｋの線順次画像データとし
て読み出すための読出アドレス発生部５０は以下のよう
に構成される。図５は読出アドレス発生部５０の一実施
例のブロック図である。同図に示すように読出アドレス
発生部５０は、出力同期信号に同期して、出力値が連続
して変化し、ライン同期信号でクリアされるカウンタ６
８と、カウンタ出力値を入力することにより、出力する
ことのできる読出アドレスデータが予め書き込まれたア
ドレスＲＡＭ７０および読出アドレスの増加値に対応し
て予め設定されている補間係数値が予め書き込まれた係
数ＲＡＭ７１からなるポインタＲＡＭ７２と、前の読出
アドレスの下位ビット、例えば下位１３ビットと読出ア
ドレスの増加値とを加算する加算器７４と、加算器７４
から出される読出アドレスの下位１３ビットを保持する
Ｄ型フリップフロップ（ＤＦＦ）７６とを有する。

【００２８】ポインタＲＡＭ７２はデータの副走査倍率
変換を行うためのポインタＲＡＭ０と、主走査倍率変換
と主走査位置の調整を行うためのポインタＲＡＭ１とか
らなり、ポインタＲＡＭ１およびポインタＲＡＭ０には
２種のコマンドからなるコマンドフォーマットとして、
所望の倍率に応じて下記表に示すようにデータが予め書
き込まれている。なお、本発明においてはポインタＲＡ
Ｍ７２は、変換倍率毎に予め書き変えられる。

【００２９】

【表１】

【００３０】ここで、コマンドは２種あり、ＬＯＡＤは
設定されたデータの１６ビット目（ｂ１５）の値が１
で、記憶データのｂ１４，ｂ１３の２ビットＣ１，Ｃ０
が色指定値であり、ｂ１２〜ｂ０の１３ビットＡ１２〜
Ａ０は、予め設定された主走査読み出し位置プリロード
値を示し、指定色Ｃ１，Ｃ０の読み出し開始位置をＤＦ
Ｆ７６にロードする。次に、コマンドＩＮＣはデータの
ｂ１５の値が０であり、次のｂ１４，ｂ１３は同様に２
ビットの色指定値Ｃ１，Ｃ０，次のｂ１１〜ｂ８の４ビ
ットｄＡ３〜ｄＡ０は読出アドレス増加値、最後のｂ７
〜ｂ０の８ビットＴ７〜Ｔ０は補間係数値を示し、指定
色の読出アドレス値をアドレス増加値ｄＡ３〜ｄＡ０の
分だけインクリメントするとともに得られた読出アドレ
スの画像データとこの読出アドレスより１つ多い（＋
１）アドレスの画像データとの間で補間係数値Ｔ７〜Ｔ
０を用いて直線補間計算を行って出力画像データとして
出力する。

【００３１】このように、ポインタＲＡＭ７２のアドレ
スＲＡＭ７０には始めに倍率に応じて予め設定された主
走査読み出し位置プリロード値Ａ１２〜Ａ０を含むＬＯ
ＡＤコマンドフォーマットの１６ビットが、次いで読出
アドレス増加値ｄＡ３〜ｄＡ０を含むＩＮＣコマンドフ
ォーマットの上位８ビットが倍率に応じた１ライン分予
め書き込まれている。また、係数ＲＡＭ７１には、ＩＮ
Ｃコマンドフォーマットの下位８ビットの補間係数値Ｔ
７〜Ｔ０が倍率に応じた１ライン分予め書き込まれてい
る。

【００３２】ポインタＲＡＭ７２のアドレスＲＡＭ７０
からは、カウンタ６８の出力値、すなわちポインタＲＡ
Ｍ７２のアドレスに従って、倍率に応じて予め記憶され
たデータが読み出され、このデータの最上位ビットのコ
マンドはＤＦＦ７６に出力され、次の２ビットの色指定
値は読出アドレスの上位２ビットとして出力され、コマ
ンドがＬＯＡＤ（１）の場合には次の１３ビットの主走
査読出プリロード値が、コマンドがＩＮＣ（０）の場合
には次の５ビットのうちの下位４ビットの読出アドレス
の増加値が加算器７４に出力される。同時にポインタＲ
ＡＭ７２の係数ＲＡＭ７１からはコマンドがＩＮＣ
（０）の場合にアドレスＲＡＭ７０からの読出アドレス
の増加値の読み出し、に応じてその下位８ビットの補間
係数値が出力され、後段の補間演算回路６４（図２参
照）において補間演算に用いられる。

【００３３】加算器７４ではまず始めにＬＯＡＤコマン
ドフォーマットデータから読み出された１３ビットの主
走査読出プリロード値Ａ１２〜Ａ０が、ライン同期信号
でクリアされたＤＦＦ７６にラッチされた値“０”と加
算されて出力され、ＤＦＦ７６にラッチされる。続い
て、次の出力同期信号のクロックに同期して、ＤＦＦ７
６は読出アドレスの下位１３ビットとしてプリロード値
Ａ１２〜Ａ０を出力するとともに、加算器７４へも出力
する。一方、加算器７４ではＩＮＣコマンドフォーマッ
トデータから４ビットの読出アドレス増加値ｄＡ３〜ｄ
Ａ０とＤＦＦ７６の出力値Ａ１２〜Ａ０とが入力され、
加算され、加算値がＤＦＦ７６に出力される。この後、
加算器７４およびＤＦＦ７６は、倍率に応じたアドレス
増加値が加算された読出アドレスの下位１３ビットを順
次出力する。

【００３４】なお、読出アドレス発生部５０において、
カウンタ６８は、出力同期信号に同期して、１つずつ増
加する出力値、すなわちポインタＲＡＭ７２のアドレス
値を１つの指定色について倍率変換された１ライン分ポ
インタＲＡＭ７２に出力するので、この１つの指定色、
例えばＹ色の１ライン分の画像データを読み出すための
読出アドレスの下位１３ビットが、順次、ポインタＲＡ
Ｍ７２のアドレスＲＡＭ７０、加算器７４を介して生成
され、ＤＦＦ７６から出力され、１ライン分に達する
と、ライン同期信号によってクリアされる。この後、読
出アドレス発生部５０は次の指定色、例えばＭ色につい
て、同様に１ライン分の読出アドレスを発生し、続いて
Ｃ色、Ｋ色について１ライン分の読出アドレスの発生を
続ける。こうして、読出アドレス発生部５０は１ライン
の画素分のラインメモリ５６（または５８）からの倍率
に応じた読出アドレスの発生を終了する。

【００３５】ところで、本発明の倍率変換回路３２にお
いては、このようにして読出アドレス発生部５０におい
て変換倍率に応じて発生される読出アドレスに対応して
読み出される画像データと、当該読出アドレスより１つ
大きいアドレス（読出アドレス＋１）の画像データとの
間で、アドレスＲＡＭ７０からの読出アドレス増加値の
読み出しと同時に係数ＲＡＭ７１から読み出される係数
を用いて補間演算回路６４で補間演算をしている。この
ため、本発明の読出アドレス発生部５０においては、図
６に示すように出力同期信号の２倍の周波数（１／２の
周期）の補間演算のための同期信号（補間同期信号）に
同期して動作するカウンタ７８によって出力同期信号に
同期してロード（ＬＯＡＤ）されるＤＦＦ７６から出力
された読出アドレスの下位１３ビットと、これに１加え
た読出アドレスの下位１３ビットとを発生し、上位２ビ
ットを加え、１５ビットの読出アドレスとこれに１加え
た１５ビットの読出アドレスを発生している。そして、
倍率変換回路３２ではこれらの２種の読出アドレスに対
する画像データをラインメモリ５６または５８から読み
出している。

【００３６】このようにして、読み出された２つの画像
データは、補間演算回路６４において補間演算された
後、出力画像データとされる。図７に補間演算回路６４
の一実施例を示す。同図に示すように補間演算回路６４
は、読出アドレス発生部５０において係数ＲＡＭ７１か
ら読み出された係数Ｔ７〜Ｔ０の８ビットデータから補
間演算のための２つの係数を発生する論理回路８０と、
これらの係数とラインメモリ５６または５８から読み出
された画像データとの積をとる乗算器８２と、加算器８
４とＤ型フリップフロップ８６とを有する。

【００３７】ここで補間演算回路６４は、出力画像デー
タをｙ_nとすると、ラインメモリ５６または５８から読
み出された所定読出アドレスの画像データｘ_nとこのア
ドレスに１加えたアドレスの画像データｘ_n+1との間で
２点直線補間を行うもので、以下の式を演算する。ｙ_n＝（１−ｔ）・ｘ_n＋ｔ・ｘ_n+1

【００３８】まず、論理回路８０には、出力同期信号に
応じて係数ｔ（Ｔ７〜Ｔ０の８ビットデータ）から出力
同期信号の２倍の周波数の補間同期信号に同期して係数
１−ｔを、続いて係数ｔを乗算器８２に出力する。乗算
器８２にはセレクタ６０によって選択されたラインメモ
リ５６または５８からはじめに画像データｘ_n、続いて
ｘ_n+1が同様に補間同期信号に同期して入力される。ま
ず、乗算器８２では係数１−ｔと画像データｘ_nとの乗
算を行い、乗算値（１−ｔ）・ｘ_nを加算器８４に出力
する。この時、加算器８４には出力同期信号によってク
リアされたＤＦＦ８６の出力“０”が入力されているの
で、加算器８４は入力された（１−ｔ）・ｘ_nを加算値
としてＤＦＦ８６に出力する。ここでＤＦＦ８６は補間
同期信号に同期して加算値（１−ｔ）・ｘ_nをラッチ
し、次のクロックで加算器８４に出力する。

【００３９】一方、乗算器８２では、係数（１−ｔ）と
画像データｘ_nとの乗算数、続いて、係数ｔと画像デー
タｘ_n+1との乗算が行われ、乗算値ｔ・ｘ_n+1が加算器
８４に出力される。この時、加算器８４にはＤＦＦ８６
から先にラッチされていた乗算値（１−ｔ）・ｘ_nが入
力されてくるので、加算器８４は２つの乗算値を加算
し、加算値（１−ｔ）・ｘ_n＋ｔ・ｘ_n+1をＤＦＦ８６
に出力し、ＤＦＦ８６はこの加算値をラッチする。この
後、次のクロックでＤＦＦ８６は、この加算値（１−
ｔ）・ｘ_n＋ｔ・ｘ_n+1を倍率変換処理出力画像データ
ｙ_nとして出力し、ＤＦＦ８６は出力同期信号によって
クリアされる。

【００４０】こうして、倍率変換回路３２では読出アド
レス発生部５０において、発生された各色の１ライン分
の読出アドレスの画像データがラインメモリ５６または
５８から読み出され、補間演算回路６４によって補間演
算されて出力画像データとして出力されるが、これらの
１ライン分の出力画像データは設定倍率に応じて設定さ
れたアドレスＲＡＭ７０の読出アドレス増加値によって
決定される所定間引率で間引かれ、あるいは所定補間率
で補完されているので、入力画像データに対して設定倍
率で倍率変換された画像データとなる。また、これらの
１ライン分の出力画像データは、同時に、８ビット点順
次画像データ（網％データ）から点線変換され、Ｙ，
Ｍ，Ｃ，Ｋの各色順に１ライン分ずつ出力される８ビッ
ト線順次画像データ（網％データ）である。

【００４１】こうして、倍率変換回路３２は、Ｙ，Ｍ，
Ｃ，Ｋの点順次入力画像データに対し、点線変換と主走
査方向の倍率変換と主走査方向の位置の調整（主走査方
向の切り出し位置やトリミング位置）とを同時に行うこ
とができる。また、倍率変換回路３２は、ポインタＲＡ
Ｍ７２のポインタＲＡＭ０に設定されたＩＮＣコマンド
フォーマットデータを用いることにより、同様にして読
み出しアドレスを制御し、ラインメモリ５６または５８
から読み出される画像データの副走査方向の倍率変換を
行うこともできる。

【００４２】本発明に係る画像処理装置は基本的に以上
のように構成されるが、本発明はこれに限定されるわけ
ではなく、本発明の要旨を逸脱しない範囲において、改
良および設計の変更が可能なことはもちろんである。

【００４３】

【発明の効果】以上詳述したように、本発明によれば、
倍率変換処理に用いるラインメモリを分割して画像デー
タの読み出しおよび書き込みを行うことができ、上位ビ
ットを色毎の識別信号として用い、ラインメモリへの書
き込み時には上位ビットを変化させて、画像データの点
順次−線順次変換を行い、倍率に応じたアドレスの差異
情報の他に領域情報を持たせるので、倍率・解像度変
換、点線変換および画像の切り出しやトリミングを同一
回路で行うことができ、これらを行う回路規模を縮小す
ることができる。

【図面の簡単な説明】

【図１】本発明に係る画像処理装置の一実施例のブロ
ック図である。

【図２】図１に示される画像処理装置に用いられる倍
率変換回路の一実施例のブロック図である。

【図３】図２に示される倍率変換回路に用いられるラ
インメモリの内部構成の一例を説明するための構成図で
ある。

【図４】図２に示される倍率変換回路に用いられる書
込アドレス発生部の一実施例のブロック図である。

【図５】図２に示される倍率変換回路に用いられる読
出アドレス発生部の一実施例のブロック図である。

【図６】図５に示される読出アドレス発生部の他の一
部の一実施例のブロック図である。

【図７】図１に示される画像処理回路に用いられる補
間演算回路の一実施例のブロック図である。

【符号の説明】

１０画像処理装置１４画像処理回路２２フォーマッタ２４バイパス回路２６色処理回路２８プレシャープネス回路３２倍率変換回路３６シャープネス強調回路３８階調変換回路４８書込アドレス発生部５０読出アドレス発生部５２トグルコントローラ５４，６０セレクタ（ｓｅｌ）５６，５８ラインメモリ６２ａ，６２ｂバッファ６４補間演算回路６６，６８，７８カウンタ７０アドレスＲＡＭ７１係数ＲＡＭ７２ポインタＲＡＭ７４，８４加算器７６，８６Ｄ型フリップフロップ（ＤＦＦ）８０論理回路８２乗算器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 1/46 Ｈ０４Ｎ 1/46 Ｚ

Claims

【特許請求の範囲】

【請求項１】カラー画像データを色別に色識別記号をつ
けて、入力クロックに同期して色別の領域に記憶する第
１の記憶手段と、前記第１の記憶手段から読み出すための初期アドレスと
アドレスの増加値、および画像データを処理するための
色別の補間係数値を記憶する第２の記憶手段と、前記第２の記憶手段から読み出した前記初期アドレスに
前記アドレスの増加値を累積した値を加算して、読み出
しクロックに同期して読み出しアドレスを発生する読み
出しアドレス発生手段と、前記読み出しアドレスを用いて、前記第１の記憶手段か
ら読み出した色別の前記カラー画像データを、前記第２
の記憶手段から読み出した前記色別の補間係数値を用い
て補間することにより倍率変換と解像度変換を行う倍率
変換回路とを有することを特徴とする画像処理装置。