JPH09107110A - Ｓｏｉｍｏｓトランジスタの製造方法 - Google Patents
Ｓｏｉｍｏｓトランジスタの製造方法Info
- Publication number
- JPH09107110A JPH09107110A JP24336896A JP24336896A JPH09107110A JP H09107110 A JPH09107110 A JP H09107110A JP 24336896 A JP24336896 A JP 24336896A JP 24336896 A JP24336896 A JP 24336896A JP H09107110 A JPH09107110 A JP H09107110A
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- JP
- Japan
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- drain
- source
- gate electrode
- region
- transistor
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- Pending
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Abstract
(57)【要約】
【課題】 プロセス制御の困難性、工程の増加を伴
うことなくソース抵抗が低くドレイン耐圧の高いＳＯＩ
ＭＯＳトランジスタを製造できる新規なＳＯＩＭＯＳト
ランジスタの製造方法を提供する。 【解決手段】 ＳＯＩ層１１上にゲート絶縁膜１６を介
してゲート電極１７を形成した後、該ゲート電極１７を
マスクとして上記ＳＯＩ層１１に不純物をドープしてソ
ース１２及びドレイン１３を形成する工程と、上記ＳＯ
Ｉ層１１中にドープされた上記不純物をサイド拡散によ
り上記ソース１２、ドレイン１３側から上記ゲート電極
１７の端部下に拡散させてライトドープソース領域１４
及びライトドープドレインソース領域１５を形成する熱
処理工程と、上記ゲート電極１７をマスクとして上記Ｓ
ＯＩ層１１に不純物をドープして上記ソース１２及びド
レイン１３の不純物濃度を高める工程と、を有する。
うことなくソース抵抗が低くドレイン耐圧の高いＳＯＩ
ＭＯＳトランジスタを製造できる新規なＳＯＩＭＯＳト
ランジスタの製造方法を提供する。 【解決手段】 ＳＯＩ層１１上にゲート絶縁膜１６を介
してゲート電極１７を形成した後、該ゲート電極１７を
マスクとして上記ＳＯＩ層１１に不純物をドープしてソ
ース１２及びドレイン１３を形成する工程と、上記ＳＯ
Ｉ層１１中にドープされた上記不純物をサイド拡散によ
り上記ソース１２、ドレイン１３側から上記ゲート電極
１７の端部下に拡散させてライトドープソース領域１４
及びライトドープドレインソース領域１５を形成する熱
処理工程と、上記ゲート電極１７をマスクとして上記Ｓ
ＯＩ層１１に不純物をドープして上記ソース１２及びド
レイン１３の不純物濃度を高める工程と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ソース抵抗が低く
ドレイン耐圧の高いＳＯＩＭＯＳトランジスタの製造方
法に関する。
ドレイン耐圧の高いＳＯＩＭＯＳトランジスタの製造方
法に関する。
【０００２】
【従来の技術】ドレイン耐圧を高めるためにＭＯＳトラ
ンジスタをＬＤＤ構造にすることが多く行われている。
図３はこのようなＬＤＤ構造のＭＯＳトランジスタを示
す。図面において１はｐ型半導体基板、２はｎ+ 型ソー
ス、３はｎ+ 型ドレイン、４はｎ- 型のライトドープソ
ース領域、５はｎ- 型のライトドープドレイン領域、６
はゲート絶縁膜、７はゲート電極、８はゲート電極の側
面に形成されたサイドウォールである。
ンジスタをＬＤＤ構造にすることが多く行われている。
図３はこのようなＬＤＤ構造のＭＯＳトランジスタを示
す。図面において１はｐ型半導体基板、２はｎ+ 型ソー
ス、３はｎ+ 型ドレイン、４はｎ- 型のライトドープソ
ース領域、５はｎ- 型のライトドープドレイン領域、６
はゲート絶縁膜、７はゲート電極、８はゲート電極の側
面に形成されたサイドウォールである。
【０００３】このＳＯＩＭＯＳトランジスタは、サイド
ウォール８の形成前にゲート電極７をマスクとして不純
物をイオン打込みすることによりライトドープソース領
域４、ライトドープドレイン領域５を形成し、その後、
サイドウォール８を形成し、しかる後、ゲート電極７及
びサイドウォール８をマスクとして不純物をイオン打込
みすることによりソース２及びドレイン３を形成してな
るもので、ライトドープ領域５を設けることによりチャ
ンネルのドレイン端側の部分で生じるインパクトアイオ
ナイゼーションを少なくすることができ、延いてはドレ
イン耐圧を高くすることができる。
ウォール８の形成前にゲート電極７をマスクとして不純
物をイオン打込みすることによりライトドープソース領
域４、ライトドープドレイン領域５を形成し、その後、
サイドウォール８を形成し、しかる後、ゲート電極７及
びサイドウォール８をマスクとして不純物をイオン打込
みすることによりソース２及びドレイン３を形成してな
るもので、ライトドープ領域５を設けることによりチャ
ンネルのドレイン端側の部分で生じるインパクトアイオ
ナイゼーションを少なくすることができ、延いてはドレ
イン耐圧を高くすることができる。
【０００４】しかしながら、このようなＭＯＳトランジ
スタには、ソース側の寄生抵抗が大きくなり、延いては
ｇｍが低くなるという問題があった。というのは、ＬＤ
Ｄ構造のＭＯＳトランジスタはライトドープ領域４、５
がゲート電極７下から外側に、即ちソース２、ドレイン
３側に逸れているからである。
スタには、ソース側の寄生抵抗が大きくなり、延いては
ｇｍが低くなるという問題があった。というのは、ＬＤ
Ｄ構造のＭＯＳトランジスタはライトドープ領域４、５
がゲート電極７下から外側に、即ちソース２、ドレイン
３側に逸れているからである。
【０００５】そこで、ソース抵抗を増大させることなく
ドレイン耐圧を高めるためにライトドープ領域４、５を
ゲート電極７下に位置させるようにする試みが為されて
いる。図４、図５はそのような試みをした各別の例を示
す断面図である。
ドレイン耐圧を高めるためにライトドープ領域４、５を
ゲート電極７下に位置させるようにする試みが為されて
いる。図４、図５はそのような試みをした各別の例を示
す断面図である。
【０００６】図４のＭＯＳトランジスタは、ゲート電極
としてソース側及びドレイン側の端部を薄くしたもの７
ａを形成し、該ゲート電極７ａをマスクとして不純物を
イオン打込みすることによりゲート電極７ａの膜厚の薄
いソース側及びドレイン側の端部下にライトドープ領域
４、５を有するソース２及びドレイン３を形成したもの
である。
としてソース側及びドレイン側の端部を薄くしたもの７
ａを形成し、該ゲート電極７ａをマスクとして不純物を
イオン打込みすることによりゲート電極７ａの膜厚の薄
いソース側及びドレイン側の端部下にライトドープ領域
４、５を有するソース２及びドレイン３を形成したもの
である。
【０００７】図５のＭＯＳトランジスタは斜め方向にイ
オン注入することにより熱処理によってゲート電極７下
に破線で示すように表面不純物濃度の低いライトドープ
領域が形成されるようにしたものである。
オン注入することにより熱処理によってゲート電極７下
に破線で示すように表面不純物濃度の低いライトドープ
領域が形成されるようにしたものである。
【０００８】
【発明が解決しようとする課題】しかしながら、図４に
示すＭＯＳトランジスタは、膜厚が部分的に異なるゲー
ト電極７ａを形成する必要があり、工程が複雑になると
いう問題があり、また、図５に示すＭＯＳトランジスタ
は、ソース２、ドレイン３の濃度分布を所望通りに制御
することが難しく（プロセス制御が難しく）、再現性も
悪いので、所望の特性を再現性良く得ることが難しいと
いう問題があった。
示すＭＯＳトランジスタは、膜厚が部分的に異なるゲー
ト電極７ａを形成する必要があり、工程が複雑になると
いう問題があり、また、図５に示すＭＯＳトランジスタ
は、ソース２、ドレイン３の濃度分布を所望通りに制御
することが難しく（プロセス制御が難しく）、再現性も
悪いので、所望の特性を再現性良く得ることが難しいと
いう問題があった。
【０００９】本発明はこのような問題点を解決すべく為
されたものであり、プロセス制御の困難性、工程の増加
を伴うことなくソース抵抗が低くドレイン耐圧の高いＳ
ＯＩＭＯＳトランジスタを製造できる新規なＳＯＩＭＯ
Ｓトランジスタの製造方法を提供するすることを目的と
する。
されたものであり、プロセス制御の困難性、工程の増加
を伴うことなくソース抵抗が低くドレイン耐圧の高いＳ
ＯＩＭＯＳトランジスタを製造できる新規なＳＯＩＭＯ
Ｓトランジスタの製造方法を提供するすることを目的と
する。
【００１０】
【課題を解決するための手段】請求項１のＳＯＩＭＯＳ
トランジスタの製造方法は、ＳＯＩ層上にゲート絶縁膜
を介してゲート電極形成した後、該ゲート電極をマスク
として上記ＳＯＩ層に不純物をドープしてソース及びド
レインを形成する工程と、上記ＳＯＩ層中にドープされ
た上記不純物をサイド拡散により上記ソース、ドレイン
側から上記ゲート電極の端部下に拡散させてライトドー
プソース領域及びライトドープドレインソース領域を形
成する熱処理工程と、上記ゲート電極をマスクとして上
記ＳＯＩ層に不純物をドープして上記ソース及びドレイ
ンの不純物濃度を高める工程と、を有することを特徴と
する。
トランジスタの製造方法は、ＳＯＩ層上にゲート絶縁膜
を介してゲート電極形成した後、該ゲート電極をマスク
として上記ＳＯＩ層に不純物をドープしてソース及びド
レインを形成する工程と、上記ＳＯＩ層中にドープされ
た上記不純物をサイド拡散により上記ソース、ドレイン
側から上記ゲート電極の端部下に拡散させてライトドー
プソース領域及びライトドープドレインソース領域を形
成する熱処理工程と、上記ゲート電極をマスクとして上
記ＳＯＩ層に不純物をドープして上記ソース及びドレイ
ンの不純物濃度を高める工程と、を有することを特徴と
する。
【００１１】従って、請求項１のＳＯＩＭＯＳトランジ
スタの製造方法によれば、ソース、ドレイン中の不純物
を横方向不純物拡散することによりゲート電極下に低不
純物濃度領域を設けてなるので、ソース抵抗を高めるこ
となくドレイン耐圧を高めることができる。そして、そ
れはゲート電極として特殊な形状を有するものを形成し
たり、サイドウォールを形成したり、斜めイオン打込み
をしたりすることなく簡単に実現できる。従って、プロ
セス制御の困難性や再現性の低下を伴うことなく低ソー
ス抵抗化、高ドレイン耐圧化を図ることができる。
スタの製造方法によれば、ソース、ドレイン中の不純物
を横方向不純物拡散することによりゲート電極下に低不
純物濃度領域を設けてなるので、ソース抵抗を高めるこ
となくドレイン耐圧を高めることができる。そして、そ
れはゲート電極として特殊な形状を有するものを形成し
たり、サイドウォールを形成したり、斜めイオン打込み
をしたりすることなく簡単に実現できる。従って、プロ
セス制御の困難性や再現性の低下を伴うことなく低ソー
ス抵抗化、高ドレイン耐圧化を図ることができる。
【００１２】
【発明の実施の形態】以下、本発明ＳＯＩＭＯＳトラン
ジスタの製造方法を図示実施例に従って詳細に説明す
る。
ジスタの製造方法を図示実施例に従って詳細に説明す
る。
【００１３】図１は本発明製造方法により製造されるＳ
ＯＩＭＯＳトランジスタの一例を示す断面図である。
ＯＩＭＯＳトランジスタの一例を示す断面図である。
【００１４】図面において、９は半導体基板、１０は絶
縁膜（厚さ０．１μｍ）、１１は該絶縁膜１０上に形成
されたＳＯＩ層（厚さ０．１μｍ）、１２はｎ+ 型のソ
ース、１３はｎ+ 型のドレイン、１４はｎ- 型のライト
ドープソース領域、１５はｎ- 型のライトドープドレイ
ン領域、１６はゲート絶縁膜（厚さ０．０１μｍ）、１
７は多結晶シリコンからなるゲート電極（厚さ０．３μ
ｍ）である。
縁膜（厚さ０．１μｍ）、１１は該絶縁膜１０上に形成
されたＳＯＩ層（厚さ０．１μｍ）、１２はｎ+ 型のソ
ース、１３はｎ+ 型のドレイン、１４はｎ- 型のライト
ドープソース領域、１５はｎ- 型のライトドープドレイ
ン領域、１６はゲート絶縁膜（厚さ０．０１μｍ）、１
７は多結晶シリコンからなるゲート電極（厚さ０．３μ
ｍ）である。
【００１５】本ＳＯＩＭＯＳトランジスタにおいて、ソ
ース１２及びドレイン１３は、ゲート電極１７をマスク
とする不純物イオン打込みにより形成されており、ゲー
ト電極１７下には入り込んでいない。それに対してライ
トドープソース領域１４、ライトドープドレイン領域１
５は、ソース１２及びドレイン１３中の不純物を横方向
に拡散（サイド拡散）させることにより形成されたもの
で、ゲート電極１７下に位置している。
ース１２及びドレイン１３は、ゲート電極１７をマスク
とする不純物イオン打込みにより形成されており、ゲー
ト電極１７下には入り込んでいない。それに対してライ
トドープソース領域１４、ライトドープドレイン領域１
５は、ソース１２及びドレイン１３中の不純物を横方向
に拡散（サイド拡散）させることにより形成されたもの
で、ゲート電極１７下に位置している。
【００１６】従って、本ＳＯＩＭＯＳトランジスタによ
れば、ソース抵抗を低く且つドレイン耐圧を高くでき
る。
れば、ソース抵抗を低く且つドレイン耐圧を高くでき
る。
【００１７】図２（Ａ）乃至（Ｃ）は本発明ＳＯＩＭＯ
Ｓトランジスタの製造方法の第１の実施の形態である、
図１に示したＳＯＩＭＯＳトランジスタの製造方法を工
程順に示すものである。
Ｓトランジスタの製造方法の第１の実施の形態である、
図１に示したＳＯＩＭＯＳトランジスタの製造方法を工
程順に示すものである。
【００１８】（Ａ）ＳＯＩ層１１上にゲート絶縁膜１６
を介してシリコンゲート電極１７を形成した後、図２
（Ａ）に示すように該ゲート電極１７をマスクとしてＳ
ＯＩ層１１にｎ型不純物をイオン打込みすることにより
ソース１２及びドレイン１３を形成する。尚、この段階
ではソース１２及びドレイン１３の不純物濃度はさほど
高くない。
を介してシリコンゲート電極１７を形成した後、図２
（Ａ）に示すように該ゲート電極１７をマスクとしてＳ
ＯＩ層１１にｎ型不純物をイオン打込みすることにより
ソース１２及びドレイン１３を形成する。尚、この段階
ではソース１２及びドレイン１３の不純物濃度はさほど
高くない。
【００１９】（Ｂ）次に、熱処理によりソース１２及び
ドレイン１３中の不純物をサイド拡散させることにより
図２（Ｂ）に示すようにソース１２、ドレイン１３から
内側に延びてゲート電極１７下に位置したライトドープ
ソースソース領域１４、ライトドープドレイン領域１５
を形成する。
ドレイン１３中の不純物をサイド拡散させることにより
図２（Ｂ）に示すようにソース１２、ドレイン１３から
内側に延びてゲート電極１７下に位置したライトドープ
ソースソース領域１４、ライトドープドレイン領域１５
を形成する。
【００２０】（Ｃ）その後、同図（Ｃ）に示すように再
びゲート電極１７をマスクとして不純物をＳＯＩ層１１
にイオン打込みすることによりソース１２、ドレイン１
３の不純物濃度を高める。
びゲート電極１７をマスクとして不純物をＳＯＩ層１１
にイオン打込みすることによりソース１２、ドレイン１
３の不純物濃度を高める。
【００２１】このようにプロセス制御の難しさを伴うこ
となく簡単に低ソース抵抗、高ドレイン耐圧のＳＯＩＭ
ＯＳトランジスタを得ることができる。本方法はバルク
ＭＯＳトランジスタの製造に用いるとソース１２、ドレ
イン１３の接合深さが深くなり、ショートチャンネル効
果が生じるので好ましくないが、ＳＯＩＭＯＳトランジ
スタでは半導体層１１の下が絶縁膜１０なのでショート
チャンネル効果が生じにくく問題がない。
となく簡単に低ソース抵抗、高ドレイン耐圧のＳＯＩＭ
ＯＳトランジスタを得ることができる。本方法はバルク
ＭＯＳトランジスタの製造に用いるとソース１２、ドレ
イン１３の接合深さが深くなり、ショートチャンネル効
果が生じるので好ましくないが、ＳＯＩＭＯＳトランジ
スタでは半導体層１１の下が絶縁膜１０なのでショート
チャンネル効果が生じにくく問題がない。
【００２２】
【発明の効果】請求項１のＳＯＩＭＯＳトランジスタの
製造方法によれば、ソース、ドレイン中の不純物を横方
向不純物拡散することによりゲート電極下に低不純物濃
度領域を設けてなるので、ソース抵抗を高めることなく
ドレイン耐圧を高めることができる。そして、それはゲ
ート電極として特殊な形状を有するものを形成したり、
サイドウォールを形成したり、斜めイオン打込みをした
りすることなく簡単に実現できる。従って、プロセス制
御の困難性や再現性の低下を伴うことなく低ソース抵抗
化、高ドレイン耐圧化を図ることができる。
製造方法によれば、ソース、ドレイン中の不純物を横方
向不純物拡散することによりゲート電極下に低不純物濃
度領域を設けてなるので、ソース抵抗を高めることなく
ドレイン耐圧を高めることができる。そして、それはゲ
ート電極として特殊な形状を有するものを形成したり、
サイドウォールを形成したり、斜めイオン打込みをした
りすることなく簡単に実現できる。従って、プロセス制
御の困難性や再現性の低下を伴うことなく低ソース抵抗
化、高ドレイン耐圧化を図ることができる。
【図１】本発明ＳＯＩＭＯＳトランジスタの製造方法に
より製造されるＳＯＩＭＯＳトランジスタの一例を示す
断面図である。
より製造されるＳＯＩＭＯＳトランジスタの一例を示す
断面図である。
【図２】（Ａ）乃至（Ｃ）は本発明ＳＯＩＭＯＳトラン
ジスタの製造方法の第１の実施の形態を工程順に示す断
面図である。
ジスタの製造方法の第１の実施の形態を工程順に示す断
面図である。
【図３】ＳＯＩＭＯＳトランジスタの第１の従来例を示
す断面図である。
す断面図である。
【図４】ＳＯＩＭＯＳトランジスタの第２の従来例を示
す断面図である。
す断面図である。
【図５】ＳＯＩＭＯＳトランジスタの第３の従来例を示
す断面図である。
す断面図である。
１１・・・ＳＯＩ層、１２・・・ソース、１３・・・ド
レイン、１４・・・ライトドープソース領域、ライトド
ープドレイン領域、１６・・・ゲート絶縁膜、１７・・
・ゲート電極。
レイン、１４・・・ライトドープソース領域、ライトド
ープドレイン領域、１６・・・ゲート絶縁膜、１７・・
・ゲート電極。
Claims (1)
- 【請求項１】 ＳＯＩ層上にゲート絶縁膜を介してゲー
ト電極を形成した後、該ゲート電極をマスクとして上記
ＳＯＩ層に不純物をドープしてソース及びドレインを形
成する工程と、 上記ＳＯＩ層中にドープされた上記不純物をサイド拡散
により上記ソース、ドレイン側から上記ゲート電極の端
部下に拡散させてライトドープソース領域及びライトド
ープドレインソース領域を形成する熱処理工程と、 上記ゲート電極をマスクとして上記ＳＯＩ層に不純物を
ドープして上記ソース及びドレインの不純物濃度を高め
る工程と、 を有することを特徴とするＳＯＩＭＯＳトランジスタの
製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24336896A JPH09107110A (ja) | 1996-09-13 | 1996-09-13 | Ｓｏｉｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24336896A JPH09107110A (ja) | 1996-09-13 | 1996-09-13 | Ｓｏｉｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107110A true JPH09107110A (ja) | 1997-04-22 |
Family
ID=17102811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24336896A Pending JPH09107110A (ja) | 1996-09-13 | 1996-09-13 | Ｓｏｉｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09107110A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142566A (ja) * | 1982-02-19 | 1983-08-24 | Seiko Epson Corp | 薄膜半導体装置 |
-
1996
- 1996-09-13 JP JP24336896A patent/JPH09107110A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142566A (ja) * | 1982-02-19 | 1983-08-24 | Seiko Epson Corp | 薄膜半導体装置 |
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