JPH09101982A - 半導体集積回路のｃａｄシステム - Google Patents
半導体集積回路のｃａｄシステムInfo
- Publication number
- JPH09101982A JPH09101982A JP7284617A JP28461795A JPH09101982A JP H09101982 A JPH09101982 A JP H09101982A JP 7284617 A JP7284617 A JP 7284617A JP 28461795 A JP28461795 A JP 28461795A JP H09101982 A JPH09101982 A JP H09101982A
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- JP
- Japan
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- circuit
- individual
- semiconductor integrated
- layers
- layer
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Abstract
(57)【要約】
〔課題〕 複数の類似の回路を作成して管理するのに適
した半導体集積回路のＣＡＤシステムを提供する。 〔解決手段〕 設計対象の半導体集積回路の共通部分を
共通のレイヤー上に作成して管理する手段と、複数の個
別部分のそれぞれを複数の個別のレイヤーのそれぞれの
上に作成して管理する手段と、管理中の複数の個別部分
の一つを選択し、共通部分と併合して可視化し、回路図
として表示し、出力する手段とを備える。
した半導体集積回路のＣＡＤシステムを提供する。 〔解決手段〕 設計対象の半導体集積回路の共通部分を
共通のレイヤー上に作成して管理する手段と、複数の個
別部分のそれぞれを複数の個別のレイヤーのそれぞれの
上に作成して管理する手段と、管理中の複数の個別部分
の一つを選択し、共通部分と併合して可視化し、回路図
として表示し、出力する手段とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
設計に利用されるＣＡＤシステムに関するものである。
設計に利用されるＣＡＤシステムに関するものである。
【０００２】
【従来の技術】半導体論理集積回路の設計に利用される
ＣＡＤシステムでは、回路の共通部分に複数の互いに異
なる個別部分を追加することによって回路構成が少しづ
つ異なる複数の類似の製品を開発することが多々ある。
従来のＣＡＤシステムでは、このような複数の類似の回
路を設計する場合、それぞれについて回路を作成し管理
している。
ＣＡＤシステムでは、回路の共通部分に複数の互いに異
なる個別部分を追加することによって回路構成が少しづ
つ異なる複数の類似の製品を開発することが多々ある。
従来のＣＡＤシステムでは、このような複数の類似の回
路を設計する場合、それぞれについて回路を作成し管理
している。
【０００３】
【発明が解決しようとする課題】上記従来のＣＡＤシス
テムでは、複数の類似の回路を設計する際にそれぞれに
ついて回路を作成し管理しているので、次のような問題
がある。 １．多数の回路を作成し管理しなければならないので労
力とメモリ容量がかさむ。 ２．各回路を対応のマスクレイアウトなどと照合する検
証作業の際に誤って選択した異なる回路を照合してしま
うおそれがある。 ３．回路の個別部分を変更する際に確定した共通部分を
誤って変更してしまうことによりデータを破壊してしま
うおそれがある。
テムでは、複数の類似の回路を設計する際にそれぞれに
ついて回路を作成し管理しているので、次のような問題
がある。 １．多数の回路を作成し管理しなければならないので労
力とメモリ容量がかさむ。 ２．各回路を対応のマスクレイアウトなどと照合する検
証作業の際に誤って選択した異なる回路を照合してしま
うおそれがある。 ３．回路の個別部分を変更する際に確定した共通部分を
誤って変更してしまうことによりデータを破壊してしま
うおそれがある。
【０００４】
【課題を解決するための手段】本発明に係わる半導体集
積回路のＣＡＤシステムは、回路の共通部分を共通のレ
イヤー上に作成し管理する手段と、回路の複数の個別部
分のそれぞれを複数の個別のレイヤー上に作成し管理す
る手段と、前記複数の個別のレイヤー上に管理中の複数
の個別部分の一つを選択し前記共通のレイヤー上に管理
中の共通部分と併合して可視化し、回路図として表示
し、出力する手段とを備えている。
積回路のＣＡＤシステムは、回路の共通部分を共通のレ
イヤー上に作成し管理する手段と、回路の複数の個別部
分のそれぞれを複数の個別のレイヤー上に作成し管理す
る手段と、前記複数の個別のレイヤー上に管理中の複数
の個別部分の一つを選択し前記共通のレイヤー上に管理
中の共通部分と併合して可視化し、回路図として表示
し、出力する手段とを備えている。
【０００５】
【発明の実施の形態】半導体集積回路の物理的な構造に
おける多層配線の概念と同様に、設計の段階においても
仮想的な層（レイヤー）を想定し、回路の共通部分はレ
イヤー０上に、複数の個別部分はそれぞれレイヤー１，
２，３・・・上にという具合に、分解して作成し管理す
る。各レイヤーには、異なる表示色や、実線、点線など
描画のための異なる線種などが割り当てられる。
おける多層配線の概念と同様に、設計の段階においても
仮想的な層（レイヤー）を想定し、回路の共通部分はレ
イヤー０上に、複数の個別部分はそれぞれレイヤー１，
２，３・・・上にという具合に、分解して作成し管理す
る。各レイヤーには、異なる表示色や、実線、点線など
描画のための異なる線種などが割り当てられる。
【０００６】
【実施例】図４は、本発明の一実施例に係わる半導体集
積回路のＣＡＤシステムの構成を示すブロック図であ
り、１は回路の作成・表示・プロットアウト処理を実行
するコンピュータ、２は作成済の回路が共通部分と個別
部分とに分離された状態で格納されるメモリ、３は作成
中や作成済みの回路を可視化し回路図として表示するＣ
ＲＴ、４はマウス、５はプロッタである。
積回路のＣＡＤシステムの構成を示すブロック図であ
り、１は回路の作成・表示・プロットアウト処理を実行
するコンピュータ、２は作成済の回路が共通部分と個別
部分とに分離された状態で格納されるメモリ、３は作成
中や作成済みの回路を可視化し回路図として表示するＣ
ＲＴ、４はマウス、５はプロッタである。
【０００７】図１に示すように、メモリ２内に想定され
た仮想的なレイヤー０上には回路の共通部分を可視化し
回路図として表示したり、プロットアウトしたりするた
めの配線や素子に関する情報から成る回路構成情報が作
成され、管理される。また、仮想的なレイヤー１，２，
３・・・上には回路の個別部分１，２，３・・・を可視
化し回路図として表示したり、プロットアウトしたりす
るための回路構成情報が作成され、管理される。
た仮想的なレイヤー０上には回路の共通部分を可視化し
回路図として表示したり、プロットアウトしたりするた
めの配線や素子に関する情報から成る回路構成情報が作
成され、管理される。また、仮想的なレイヤー１，２，
３・・・上には回路の個別部分１，２，３・・・を可視
化し回路図として表示したり、プロットアウトしたりす
るための回路構成情報が作成され、管理される。
【０００８】回路Ａの回路図をＣＲＴ３上に表示した
り、プロッタ５にプロットアウトしたりする場合、マウ
ス４からコンピュータ１に対して個別部分１の選択指令
が発せられる。コンピュータ１は、メモリ２に格納中の
共通部分と選択された個別部分１の構成情報とを読出
し、両者を併合して可視化することにより回路Ａの回路
図を作成し、これをＣＲＴ３上に表示したりプロッタ５
にプロットアウトしたりする。同様に、コンピュータ１
は、メモリ２に格納中の選択された個別部分２や３の回
路構成情報とを読出し、共通部分と選択された個別部分
２や３とを併合して可視化することにより回路Ｂや回路
Ｃの回路図を作成し、ＣＲＴ３上に表示したりプロッタ
５にプロットアウトしたりする。
り、プロッタ５にプロットアウトしたりする場合、マウ
ス４からコンピュータ１に対して個別部分１の選択指令
が発せられる。コンピュータ１は、メモリ２に格納中の
共通部分と選択された個別部分１の構成情報とを読出
し、両者を併合して可視化することにより回路Ａの回路
図を作成し、これをＣＲＴ３上に表示したりプロッタ５
にプロットアウトしたりする。同様に、コンピュータ１
は、メモリ２に格納中の選択された個別部分２や３の回
路構成情報とを読出し、共通部分と選択された個別部分
２や３とを併合して可視化することにより回路Ｂや回路
Ｃの回路図を作成し、ＣＲＴ３上に表示したりプロッタ
５にプロットアウトしたりする。
【０００９】次に、コンピュータ１による新規設計時の
処理内容を図２のフローチャートを参照して説明する。
新規設計モードの選択によってその実行が開始される
と、まず、回路の共通部分の名称、例えば「ＴＥＳＴ」
が入力され（ステップ２１）、続いて、レイヤー番号
０，１，２，３・・・が指定される（ステップ２２）。
例えば、前述のように、新規の設計対象が共通部分であ
ればレイヤー番号０が指定され、設計対象が個別部分
１，２，３・・・であればレイヤー番号１，２，３・・
・が指定される。続いて、各レイヤーで使用する表示
色、表示線種が指定される（ステップ２３）。
処理内容を図２のフローチャートを参照して説明する。
新規設計モードの選択によってその実行が開始される
と、まず、回路の共通部分の名称、例えば「ＴＥＳＴ」
が入力され（ステップ２１）、続いて、レイヤー番号
０，１，２，３・・・が指定される（ステップ２２）。
例えば、前述のように、新規の設計対象が共通部分であ
ればレイヤー番号０が指定され、設計対象が個別部分
１，２，３・・・であればレイヤー番号１，２，３・・
・が指定される。続いて、各レイヤーで使用する表示
色、表示線種が指定される（ステップ２３）。
【００１０】以下のステップ２４乃至２７においては、
従来と同様の回路設計が行われる。すなわち、配線の場
合について例示するように、配線番号、この配線の始
点、中継点、終点のそれぞれが（Ｘ，Ｙ）座標によって
指定される。（ステップ２４，２５，２６，２７）。設
計対象の共通部分や個別部分に含まれる全ての配線につ
いて上記一連の配線処理が反復され、最後の配線につい
ての処理の終了がステップ２８で判定されると、新規設
計処理は終了する。実際には、上記配線処理と並行し
て、論理素子の配列と結線なども行われる。
従来と同様の回路設計が行われる。すなわち、配線の場
合について例示するように、配線番号、この配線の始
点、中継点、終点のそれぞれが（Ｘ，Ｙ）座標によって
指定される。（ステップ２４，２５，２６，２７）。設
計対象の共通部分や個別部分に含まれる全ての配線につ
いて上記一連の配線処理が反復され、最後の配線につい
ての処理の終了がステップ２８で判定されると、新規設
計処理は終了する。実際には、上記配線処理と並行し
て、論理素子の配列と結線なども行われる。
【００１１】次に、コンピュータ１によるプロットアウ
ト時の処理内容を図３のフローチャートを参照して説明
する。指定されたプロットアウトの実行が開始される
と、まず、プロットアウトしようとする回路の共通部分
の名称、この例では「ＴＥＳＴ」が入力され（ステップ
３１）、続いて、レイヤー番号、例えばレイヤー１を指
定する番号「１」が入力される（ステップ３２）。次
に、この回路の名称、例えば、「ＴＥＳＴーＡ」が入力
される（ステップ３３）。
ト時の処理内容を図３のフローチャートを参照して説明
する。指定されたプロットアウトの実行が開始される
と、まず、プロットアウトしようとする回路の共通部分
の名称、この例では「ＴＥＳＴ」が入力され（ステップ
３１）、続いて、レイヤー番号、例えばレイヤー１を指
定する番号「１」が入力される（ステップ３２）。次
に、この回路の名称、例えば、「ＴＥＳＴーＡ」が入力
される（ステップ３３）。
【００１２】最後に実行コマンドが入力される（ステッ
プ３４）。コンピュータ１は、メモリ２に格納中の共通
部分と選択された個別部分１の構成情報とを読出し、両
者を併合して可視化することにより回路Ａの回路図を作
成し、これをプロッタ５にプロットアウトする。コンピ
ュータ１は、プロッタ５の動作の終了を判定すると（ス
テップ３５）、全ての処理が終了する。
プ３４）。コンピュータ１は、メモリ２に格納中の共通
部分と選択された個別部分１の構成情報とを読出し、両
者を併合して可視化することにより回路Ａの回路図を作
成し、これをプロッタ５にプロットアウトする。コンピ
ュータ１は、プロッタ５の動作の終了を判定すると（ス
テップ３５）、全ての処理が終了する。
【００１３】
【発明の効果】以上詳細に説明したように、本発明のＣ
ＡＤシステムは、半導体集積回路の物理的な構造におけ
る多層配線の概念と同様に、設計の段階においてもメモ
リ内に仮想的な層（レイヤー）を想定し、共通部分はレ
イヤー０上に、個別部分はそれぞれレイヤー１，２，３
・・・上にという具合に、分解して作成し管理する構成
であるから、共通部分を重複して作成し管理する必要が
なくなり、労力とメモリ容量が節減される。
ＡＤシステムは、半導体集積回路の物理的な構造におけ
る多層配線の概念と同様に、設計の段階においてもメモ
リ内に仮想的な層（レイヤー）を想定し、共通部分はレ
イヤー０上に、個別部分はそれぞれレイヤー１，２，３
・・・上にという具合に、分解して作成し管理する構成
であるから、共通部分を重複して作成し管理する必要が
なくなり、労力とメモリ容量が節減される。
【００１４】また、本発明のＣＡＤシステムは、共通部
分と個別部分とを分解して作成し、管理する構成である
から、マスクレイアウトなどと照合すべき対応の回路の
選択に誤りが生じにくくなると共に、個別の回路部分を
変更する際に確定した共通の回路部分を誤って変更して
しまうことによるデータの破壊も生じにくくなる。特
に、レイヤーごとに異なる表示色、線種を使用すれば、
そのような誤りの防止を一層有効に行える。
分と個別部分とを分解して作成し、管理する構成である
から、マスクレイアウトなどと照合すべき対応の回路の
選択に誤りが生じにくくなると共に、個別の回路部分を
変更する際に確定した共通の回路部分を誤って変更して
しまうことによるデータの破壊も生じにくくなる。特
に、レイヤーごとに異なる表示色、線種を使用すれば、
そのような誤りの防止を一層有効に行える。
【図１】本発明のＣＡＤシステムで作成され管理される
共通部分と、複数の個別部分とこれらを組合せた複数の
回路との関係を説明するための概念図である。
共通部分と、複数の個別部分とこれらを組合せた複数の
回路との関係を説明するための概念図である。
【図２】本発明のＣＡＤシステムによって半導体集積回
路を新規に設計する手順を説明するためのフローチャー
トである。
路を新規に設計する手順を説明するためのフローチャー
トである。
【図３】本発明のＣＡＤシステムによって作成され管理
されている回路をプロットアウトする手順を説明するた
めのフローチャートである。
されている回路をプロットアウトする手順を説明するた
めのフローチャートである。
【図４】本発明の一実施例のＣＡＤシステムの構成を示
すブロック図である。
すブロック図である。
１ コンピュータ ２ メモリ ３ ＣＲＴ ４ マウス ５ プロッタ
Claims (2)
- 【請求項１】半導体集積回路の共通部分を共通のレイヤ
ー上に作成して管理する手段と、 半導体集積回路の複数の個別部分のそれぞれを複数の個
別のレイヤーのそれぞれの上に作成して管理する手段
と、 前記複数の個別のレイヤー上に管理中の前記複数の個別
部分の一つを選択し、前記共通のレイヤー上に管理中の
共通部分と併合して可視化し、回路図として表示し、出
力する手段とを備えたことを特徴とする半導体集積回路
のＣＡＤシステム。 - 【請求項２】 請求項１において、 前記複数のレイヤーのそれぞれごとに異なる表示色、描
画のための線の種類が選択可能であることを特徴とする
半導体集積回路のＣＡＤシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7284617A JPH09101982A (ja) | 1995-10-05 | 1995-10-05 | 半導体集積回路のｃａｄシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7284617A JPH09101982A (ja) | 1995-10-05 | 1995-10-05 | 半導体集積回路のｃａｄシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09101982A true JPH09101982A (ja) | 1997-04-15 |
Family
ID=17680789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7284617A Pending JPH09101982A (ja) | 1995-10-05 | 1995-10-05 | 半導体集積回路のｃａｄシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09101982A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005114498A1 (ja) * | 2004-05-24 | 2005-12-01 | Honda Motor Co., Ltd. | Ｌｓｉレイアウト装置及びその方法並びにプログラム |
| US7420573B1 (en) * | 2001-11-09 | 2008-09-02 | The Mathworks, Inc. | System and method for merging electronic diagrams |
| US8140988B2 (en) | 2006-12-05 | 2012-03-20 | Fujitsu Limited | CAD apparatus, method of editing graphic data, and computer product |
-
1995
- 1995-10-05 JP JP7284617A patent/JPH09101982A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7420573B1 (en) * | 2001-11-09 | 2008-09-02 | The Mathworks, Inc. | System and method for merging electronic diagrams |
| US8823738B1 (en) | 2001-11-09 | 2014-09-02 | The Mathworks, Inc. | Merging electronic diagrams |
| US8830266B1 (en) | 2001-11-09 | 2014-09-09 | The Mathworks, Inc. | Merging electronic diagrams |
| WO2005114498A1 (ja) * | 2004-05-24 | 2005-12-01 | Honda Motor Co., Ltd. | Ｌｓｉレイアウト装置及びその方法並びにプログラム |
| US8140988B2 (en) | 2006-12-05 | 2012-03-20 | Fujitsu Limited | CAD apparatus, method of editing graphic data, and computer product |
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