JPH0896590A - 単一ビット用回路 - Google Patents
単一ビット用回路Info
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- JPH0896590A JPH0896590A JP22351795A JP22351795A JPH0896590A JP H0896590 A JPH0896590 A JP H0896590A JP 22351795 A JP22351795 A JP 22351795A JP 22351795 A JP22351795 A JP 22351795A JP H0896590 A JPH0896590 A JP H0896590A
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
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- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
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Abstract
(57)【要約】
【課題】 記憶されるべきデータとの比較ができなかっ
たビットのセルだけを再プログラミングするようにし
て，すでにプログラムされているビットに不必要なスト
レスをかけず，その寿命を延ばすことができる。 【解決手段】 各セルのために，比較器（２）の第１の
出力端子（１０）から駆動され，メモリー・ワードが再
プログラムされる必要性を示すための，少なくとも１つ
のトランジスタ（１１）と，比較器（２）に組み込ま
れ，その第２の出力端子（１３）で，比較器（２）によ
ってそのプログラミングが正しくないと認められたワー
ド内のｉ番目のセルを再プログラミングされるようにす
る信号（ＤＩＮＣＯＭＰ）を発生させる，少なくとも１
つの論理ゲート（ＰＬ４）と，を有し，不揮発性メモリ
ー電子デバイスのメモリー・ワードをプログラミングす
る。
たビットのセルだけを再プログラミングするようにし
て，すでにプログラムされているビットに不必要なスト
レスをかけず，その寿命を延ばすことができる。 【解決手段】 各セルのために，比較器（２）の第１の
出力端子（１０）から駆動され，メモリー・ワードが再
プログラムされる必要性を示すための，少なくとも１つ
のトランジスタ（１１）と，比較器（２）に組み込ま
れ，その第２の出力端子（１３）で，比較器（２）によ
ってそのプログラミングが正しくないと認められたワー
ド内のｉ番目のセルを再プログラミングされるようにす
る信号（ＤＩＮＣＯＭＰ）を発生させる，少なくとも１
つの論理ゲート（ＰＬ４）と，を有し，不揮発性メモリ
ー電子デバイスのメモリー・ワードをプログラミングす
る。
Description
【０００１】
【発明の属する技術分野】この発明は，不揮発性メモリ
ー電子デバイスのメモリー・ワードをプログラミングす
る単一ビット用回路に関するものである。
ー電子デバイスのメモリー・ワードをプログラミングす
る単一ビット用回路に関するものである。
【０００２】特に，この発明は，メモリー・ワード中に
含まれた各基本メモリー・セルのために，該ワードの内
容を読み出すための読出回路の後に接続された第２の入
力端子と，該ワードに記憶される１つのビットに対応す
るデータを受け取る第２の入力端子を有する，少なくと
も１つの比較器によって構成される単一ビット用回路に
関するものである。
含まれた各基本メモリー・セルのために，該ワードの内
容を読み出すための読出回路の後に接続された第２の入
力端子と，該ワードに記憶される１つのビットに対応す
るデータを受け取る第２の入力端子を有する，少なくと
も１つの比較器によって構成される単一ビット用回路に
関するものである。
【０００３】
【従来の技術】周知のように，半導体に組み込まれる不
揮発性メモリー回路は，非常に多数のメモリー・セルに
よって構成されている。これらのメモリー・セルは，基
本的には複数の行（ワード・ライン）と複数の列（ビッ
ト・ライン）を有するマトリックスに配列されている。
揮発性メモリー回路は，非常に多数のメモリー・セルに
よって構成されている。これらのメモリー・セルは，基
本的には複数の行（ワード・ライン）と複数の列（ビッ
ト・ライン）を有するマトリックスに配列されている。
【０００４】いずれか任意のセルをプログラムするため
には，その位置を特定するワード・ラインおよびビット
・ラインに沿って指定する必要があり，適切な正の電圧
をそのセルの端子に印加する必要がある。
には，その位置を特定するワード・ラインおよびビット
・ラインに沿って指定する必要があり，適切な正の電圧
をそのセルの端子に印加する必要がある。
【０００５】プログラミング・ステージにおいて，同時
にアドレスされたメモリー・セルは８ビットで構成され
るバイト，あるいは，１つ以上のバイトで構成されるメ
モリー・ワードを形成する。
にアドレスされたメモリー・セルは８ビットで構成され
るバイト，あるいは，１つ以上のバイトで構成されるメ
モリー・ワードを形成する。
【０００６】“フラッシュ”タイプなどのかなり複雑な
電子デバイスの場合にあっては，各プログラミング・サ
イクルには，第１の適切なプログラミング・ステップ
と，第２のテスト・ステップとが含まれている。
電子デバイスの場合にあっては，各プログラミング・サ
イクルには，第１の適切なプログラミング・ステップ
と，第２のテスト・ステップとが含まれている。
【０００７】要するに，記憶動作が成功したことを確認
するためには，第１のワード・プログラミングが行われ
（プログラミング・ステップ），続いて，いわゆるプロ
グラム確認ステップ，すなわち，個々のビットが実際に
プログラムされたことを確認するステップ（テスト・ス
テップ）が実行される。
するためには，第１のワード・プログラミングが行われ
（プログラミング・ステップ），続いて，いわゆるプロ
グラム確認ステップ，すなわち，個々のビットが実際に
プログラムされたことを確認するステップ（テスト・ス
テップ）が実行される。
【０００８】プログラム確認ステップは，バイトあるい
はワードによりアドレスされたメモリー・セルの内容を
データ・レジスタ内に記憶し，実際にプログラムされる
べきデータを含む信号と比較される。
はワードによりアドレスされたメモリー・セルの内容を
データ・レジスタ内に記憶し，実際にプログラムされる
べきデータを含む信号と比較される。
【０００９】現状の技術においては，比較の結果とし
て，アドレスされたバイト（あるいはワード）が外部デ
ータ・セットとは異なっていることが明らかになった場
合，さらにプログラム・パルスをそのメモリー・ワード
にトリガーする必要がある。
て，アドレスされたバイト（あるいはワード）が外部デ
ータ・セットとは異なっていることが明らかになった場
合，さらにプログラム・パルスをそのメモリー・ワード
にトリガーする必要がある。
【００１０】このような稀ではないケースにおいては，
記憶されたデータと設定されたデータとの間における差
が１バイトあるいは１ワード内の単一ビットに達しない
場合がある。
記憶されたデータと設定されたデータとの間における差
が１バイトあるいは１ワード内の単一ビットに達しない
場合がある。
【００１１】
【発明が解決しようとする課題】こうした場合，この追
加プログラム・パルスを比較することができなかったビ
ットだけに供給し，アドレスされたセル全体に供給しな
いようにして，それらのセルに対して再度，また，不必
要に比較的高いプログラミング電圧を印加しないように
しなければならない要求が生じる。
加プログラム・パルスを比較することができなかったビ
ットだけに供給し，アドレスされたセル全体に供給しな
いようにして，それらのセルに対して再度，また，不必
要に比較的高いプログラミング電圧を印加しないように
しなければならない要求が生じる。
【００１２】これを実行することにより，すでにプログ
ラムされているビットに不必要なストレスがかからず，
その寿命を延ばすことができるが，これまで，有効，か
つ，効率的な方法で，上記のような要求を充足するよう
な構成の回路は何ら提案されていなかったのが現状であ
る。
ラムされているビットに不必要なストレスがかからず，
その寿命を延ばすことができるが，これまで，有効，か
つ，効率的な方法で，上記のような要求を充足するよう
な構成の回路は何ら提案されていなかったのが現状であ
る。
【００１３】この発明の基礎となる技術的な課題は，一
定グループのメモリー・セルのプログラミング用確認回
路を提供し，その回路は記憶されるべきデータとの比較
ができなかったビットのセルだけを再プログラミングす
るようにして，すでにプログラムされているビットに不
必要なストレスをかけず，その寿命を延ばすことができ
る単一ビット用回路を得ることを目的とする。
定グループのメモリー・セルのプログラミング用確認回
路を提供し，その回路は記憶されるべきデータとの比較
ができなかったビットのセルだけを再プログラミングす
るようにして，すでにプログラムされているビットに不
必要なストレスをかけず，その寿命を延ばすことができ
る単一ビット用回路を得ることを目的とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係る単一ビット用回路にあっては，メ
モリー・ワード内に含まれている各１次メモリー・セル
のために，前記ワードの内容を読み出すための読出回路
（ＳＡ）の後に接続された第１の入力端子（３）と，前
記ワードに格納されたビットに対応するデータを受信す
る第２の入力端子（９）とを有する少なくとも１つの比
較器（２）を備えたタイプで，各セルのために，前記比
較器（２）の第１の出力端子（１０）からの信号により
駆動され，前記メモリー・ワードが再プログラムされる
必要性を示すための，少なくとも１つのトランジスタ
（１１）と，前記比較器（２）に組み込まれ，その第２
の出力端子（１３）を介して，前記比較器（２）によっ
てそのプログラミングが正しくないと認められた前記ワ
ード内のｉ番目のセルを再プログラミングする信号（Ｄ
ＩＮＣＯＭＰ）を発生させる，少なくとも１つの論理ゲ
ート（ＰＬ４）と，が設けられ，不揮発性メモリー電子
デバイスのメモリー・ワードをプログラミングするもの
である。
めに，請求項１に係る単一ビット用回路にあっては，メ
モリー・ワード内に含まれている各１次メモリー・セル
のために，前記ワードの内容を読み出すための読出回路
（ＳＡ）の後に接続された第１の入力端子（３）と，前
記ワードに格納されたビットに対応するデータを受信す
る第２の入力端子（９）とを有する少なくとも１つの比
較器（２）を備えたタイプで，各セルのために，前記比
較器（２）の第１の出力端子（１０）からの信号により
駆動され，前記メモリー・ワードが再プログラムされる
必要性を示すための，少なくとも１つのトランジスタ
（１１）と，前記比較器（２）に組み込まれ，その第２
の出力端子（１３）を介して，前記比較器（２）によっ
てそのプログラミングが正しくないと認められた前記ワ
ード内のｉ番目のセルを再プログラミングする信号（Ｄ
ＩＮＣＯＭＰ）を発生させる，少なくとも１つの論理ゲ
ート（ＰＬ４）と，が設けられ，不揮発性メモリー電子
デバイスのメモリー・ワードをプログラミングするもの
である。
【００１５】また，請求項２に係る単一ビット用回路に
あっては，前記比較器（２）の前記第１の入力端子
（３）と前記第１の出力端子（１０）との間において相
互に並列に接続されているＡＮＤタイプの第１の論理ゲ
ート（ＰＬ１）および第２の論理ゲート（ＰＬ２）と，
前記第１の論理ゲート（ＰＬ１）および第２の論理ゲー
ト（ＰＬ２）の出力端子の後に接続されたＮＯＲタイプ
の第３の論理ゲート（ＰＬ３）と，を含んでいるもので
ある。
あっては，前記比較器（２）の前記第１の入力端子
（３）と前記第１の出力端子（１０）との間において相
互に並列に接続されているＡＮＤタイプの第１の論理ゲ
ート（ＰＬ１）および第２の論理ゲート（ＰＬ２）と，
前記第１の論理ゲート（ＰＬ１）および第２の論理ゲー
ト（ＰＬ２）の出力端子の後に接続されたＮＯＲタイプ
の第３の論理ゲート（ＰＬ３）と，を含んでいるもので
ある。
【００１６】また，請求項３に係る単一ビット用回路に
あっては，イネーブル信号（ＣＯＭＰＲＥＣＨ）によっ
て制御され，前記第１の入力端子（３）と前記第２の論
理ゲート（ＰＬ２）の入力端子との間に接続されている
第１の単方向性素子（Ｔ１）を含んでいるものである。
あっては，イネーブル信号（ＣＯＭＰＲＥＣＨ）によっ
て制御され，前記第１の入力端子（３）と前記第２の論
理ゲート（ＰＬ２）の入力端子との間に接続されている
第１の単方向性素子（Ｔ１）を含んでいるものである。
【００１７】また，請求項４に係る単一ビット用回路に
あっては，前記第３の論理ゲート（ＰＬ３）の出力端子
に接続された第１の入力端子と，前記比較器（２）の前
記第２の入力端子（９）に接続された第２の入力端子と
を有するＮＯＲタイプの第４の論理ゲート（ＰＬ４）を
含んでいるものである。
あっては，前記第３の論理ゲート（ＰＬ３）の出力端子
に接続された第１の入力端子と，前記比較器（２）の前
記第２の入力端子（９）に接続された第２の入力端子と
を有するＮＯＲタイプの第４の論理ゲート（ＰＬ４）を
含んでいるものである。
【００１８】また，請求項５に係る単一ビット用回路に
あっては，第２のイネーブル信号（ＤＷＥＮ）によって
制御され，前記比較器（２）の前記第２の入力端子
（９）と前記第４の論理ゲート（ＰＬ４）の第２の入力
端子との間に接続された第２の単方向性素子（Ｔ２）を
含んでいるものである。
あっては，第２のイネーブル信号（ＤＷＥＮ）によって
制御され，前記比較器（２）の前記第２の入力端子
（９）と前記第４の論理ゲート（ＰＬ４）の第２の入力
端子との間に接続された第２の単方向性素子（Ｔ２）を
含んでいるものである。
【００１９】また，請求項６に係る単一ビット用回路に
あっては，前記第１の単方向性素子（Ｔ１）と第２の論
理ゲート（ＰＬ２）の入力端子との間にインバータ（Ｉ
４，Ｉ５）が直列に接続されているものである。
あっては，前記第１の単方向性素子（Ｔ１）と第２の論
理ゲート（ＰＬ２）の入力端子との間にインバータ（Ｉ
４，Ｉ５）が直列に接続されているものである。
【００２０】また，請求項７に係る単一ビット用回路に
あっては，第１の単方向性素子（Ｔ１）に対して否定さ
れるイネーブル信号（ＣＯＭＰＲＥＣＨＮ）によって制
御される，さらなる単方向性素子（Ｔ４）が，前記直列
構成のインバータ（Ｉ４，Ｉ５）と並列に接続されてい
るものである。
あっては，第１の単方向性素子（Ｔ１）に対して否定さ
れるイネーブル信号（ＣＯＭＰＲＥＣＨＮ）によって制
御される，さらなる単方向性素子（Ｔ４）が，前記直列
構成のインバータ（Ｉ４，Ｉ５）と並列に接続されてい
るものである。
【００２１】また，請求項８に係る単一ビット用回路に
あっては，前記第２の論理ゲート（ＰＬ２）の第２の入
力端子が少なくとも１つのインバータ（Ｉ２）を介して
前記比較器（２）の前記第２の入力端子（９）に接続さ
れているものである。
あっては，前記第２の論理ゲート（ＰＬ２）の第２の入
力端子が少なくとも１つのインバータ（Ｉ２）を介して
前記比較器（２）の前記第２の入力端子（９）に接続さ
れているものである。
【００２２】さらに，この発明の基礎となる解決のため
の技術的思想は，比較器と，その出力が再プログラミン
グを必要とするビット上でだけハイとなるような論理ネ
ットワークを含むようにプログラミング，確認，再プロ
グラミングを行う回路を構成することである。
の技術的思想は，比較器と，その出力が再プログラミン
グを必要とするビット上でだけハイとなるような論理ネ
ットワークを含むようにプログラミング，確認，再プロ
グラミングを行う回路を構成することである。
【００２３】こうした構成の唯一の目的は，プログラム
されるべきデータとの比較ができなかった一次セルだけ
に新たなプログラミング・パルスを発生することであ
る。
されるべきデータとの比較ができなかった一次セルだけ
に新たなプログラミング・パルスを発生することであ
る。
【００２４】こうした解決上の技術的思想に基づいて，
上記技術的課題は，上記特許請求の範囲における特徴付
け部分で定義されている回路によって解決される。
上記技術的課題は，上記特許請求の範囲における特徴付
け部分で定義されている回路によって解決される。
【００２５】この発明に係る回路の特徴と利点は，以下
の，例示のためであって，特許請求の範囲を限定するも
のではない実施例の詳細な説明と，関連図面を参照する
ことにより明らかになる。
の，例示のためであって，特許請求の範囲を限定するも
のではない実施例の詳細な説明と，関連図面を参照する
ことにより明らかになる。
【００２６】
【発明の実施の形態】以下，この発明に係る単一ビット
用回路の実施例を図面に基づいて詳細に説明する。図１
は，この発明に係る単一ビット用回路の構成を示す説明
図である。
用回路の実施例を図面に基づいて詳細に説明する。図１
は，この発明に係る単一ビット用回路の構成を示す説明
図である。
【００２７】図１において，１はこの発明を具体化した
単一ビット用回路であり，この回路１は，“フレッシ
ュ”タイプのセルなど，不揮発性メモリー・セルの単一
ビット・プログラミングの実行を可能にする。
単一ビット用回路であり，この回路１は，“フレッシ
ュ”タイプのセルなど，不揮発性メモリー・セルの単一
ビット・プログラミングの実行を可能にする。
【００２８】これらのセルは，複数の行および列を有す
るマトリックス形式により構成され，便宜上図示しない
半導体上に一体化されている電子回路に含まれる。
るマトリックス形式により構成され，便宜上図示しない
半導体上に一体化されている電子回路に含まれる。
【００２９】回路１は，複数の入力端子と，少なくとも
２つの出力端子を有する比較器２を含んでいる。比較器
２の第１の入力端子３はセンス・アンプ（ＳＡ），すな
わち，特に感度が高く，個別ベースでメモリー・セルを
読み出すように動作する差動アンプ８ａの出力端子８の
下流に接続されている。
２つの出力端子を有する比較器２を含んでいる。比較器
２の第１の入力端子３はセンス・アンプ（ＳＡ），すな
わち，特に感度が高く，個別ベースでメモリー・セルを
読み出すように動作する差動アンプ８ａの出力端子８の
下流に接続されている。
【００３０】差動アンプ（ＳＡ）８ａの構造と動作は，
例えば，米国特許Ｎｏ．５，２１８，５７０に詳細に説
明されているので，ここでの説明は省略する。
例えば，米国特許Ｎｏ．５，２１８，５７０に詳細に説
明されているので，ここでの説明は省略する。
【００３１】差動アンプ（ＳＡ）８ａから出力されるデ
ジタル信号“ＳＡＯＵＴ〈ｉ〉”はこの入力端子３によ
り受信される。
ジタル信号“ＳＡＯＵＴ〈ｉ〉”はこの入力端子３によ
り受信される。
【００３２】比較器２の第２の入力端子５は，基準信号
である“ＣＯＭＰＲＥＣＨ”と呼ばれるデジタル制御信
号を受信する。比較器２の他の入力端子４は，上記信号
“ＣＯＭＲＥＣＨ”と比較すると負の論理値を有してい
る信号“ＣＯＭＰＲＥＣＨＮ”を受信する。
である“ＣＯＭＰＲＥＣＨ”と呼ばれるデジタル制御信
号を受信する。比較器２の他の入力端子４は，上記信号
“ＣＯＭＲＥＣＨ”と比較すると負の論理値を有してい
る信号“ＣＯＭＰＲＥＣＨＮ”を受信する。
【００３３】第４の入力端子６は，第２の制御信号“Ｄ
ＷＥ”を受信する。第５の入力端子７は上記信号“ＤＷ
Ｅ”と比較すると負の論理値を有する信号“ＤＷＥＮ”
を受信する。
ＷＥ”を受信する。第５の入力端子７は上記信号“ＤＷ
Ｅ”と比較すると負の論理値を有する信号“ＤＷＥＮ”
を受信する。
【００３４】便宜上図示しないラッチは，ｉ番目のセル
にプログラムされるデータに対応した値“ＤＢＵＦ
〈ｉ〉”を含んでおり，比較器２の入力端子９に接続さ
れている。
にプログラムされるデータに対応した値“ＤＢＵＦ
〈ｉ〉”を含んでおり，比較器２の入力端子９に接続さ
れている。
【００３５】比較器２の第１の出力端子１０は，ＭＯＳ
タイプのトランジスタ１１のゲート端子に接続されてい
る。より具体的には，複数のこうしたトランジスタ１１
の，そのそれぞれがメモリー・ワードの１ビットに対応
するように回路１において配置されている。
タイプのトランジスタ１１のゲート端子に接続されてい
る。より具体的には，複数のこうしたトランジスタ１１
の，そのそれぞれがメモリー・ワードの１ビットに対応
するように回路１において配置されている。
【００３６】ここで開示されている実施例において，メ
モリー・ワードは１６ビット・ワードであり，したがっ
て，１６個のトランジスタ１１が相互に並列に接続さ
れ，それぞれ対応する比較器２から制御信号を受信する
ように構成されている。
モリー・ワードは１６ビット・ワードであり，したがっ
て，１６個のトランジスタ１１が相互に並列に接続さ
れ，それぞれ対応する比較器２から制御信号を受信する
ように構成されている。
【００３７】これらのトランジスタ１１は，ｎ−チャン
ネル・タイプで，それぞれ信号アースに接続されたソー
ス端子Ｓを有しており，そのドレイン端子Ｄは共通ライ
ン“ＣＯＭＰ”に接続されている。一方，各ゲート端子
Ｇは比較器２の対応する１つの出力端子１０に接続さ
れ，信号“ＣＯＭＰＮ〈ｉ〉”を受信するように構成さ
れている。
ネル・タイプで，それぞれ信号アースに接続されたソー
ス端子Ｓを有しており，そのドレイン端子Ｄは共通ライ
ン“ＣＯＭＰ”に接続されている。一方，各ゲート端子
Ｇは比較器２の対応する１つの出力端子１０に接続さ
れ，信号“ＣＯＭＰＮ〈ｉ〉”を受信するように構成さ
れている。
【００３８】トランジスタ１１の集合（aggregate)は，
静的および動的論理の両方で構成され，その出力端子が
ライン“ＣＯＭＰ”により示されている分散ＮＯＲとし
て見ることができる。
静的および動的論理の両方で構成され，その出力端子が
ライン“ＣＯＭＰ”により示されている分散ＮＯＲとし
て見ることができる。
【００３９】このライン“ＣＯＭＰ”には，ｐ−チャン
ネル・タイプのＭＯＳトランジスタなどの負荷１２を介
して供給電源Ｖｃｃが供給される。
ネル・タイプのＭＯＳトランジスタなどの負荷１２を介
して供給電源Ｖｃｃが供給される。
【００４０】比較器２の第２の出力端子１３には，アド
レスされたワードのｉ番目のビットが，比較器２による
比較に基づいて正しくなくプログラムされたことが分か
った場合に，論理ハイとなる信号“ＤＩＮＣＯＭＰ
〈ｉ〉”が発生する。
レスされたワードのｉ番目のビットが，比較器２による
比較に基づいて正しくなくプログラムされたことが分か
った場合に，論理ハイとなる信号“ＤＩＮＣＯＭＰ
〈ｉ〉”が発生する。
【００４１】単一ビット・プログラミング特性を有す
る，この発明に係る回路の動作を以下に説明する。
る，この発明に係る回路の動作を以下に説明する。
【００４２】信号“ＣＯＭＰＲＥＣＨ”が論理ハイの場
合，差動アンプ（ＳＡ）８ａからの出力“ＳＡＯＵＴ
〈ｉ〉”が比較器２に入力される。その結果，ライン
“ＣＯＭＰ”は供給電源Ｖｃｃからプリチャージされ
る。
合，差動アンプ（ＳＡ）８ａからの出力“ＳＡＯＵＴ
〈ｉ〉”が比較器２に入力される。その結果，ライン
“ＣＯＭＰ”は供給電源Ｖｃｃからプリチャージされ
る。
【００４３】一方，信号“ＤＷＥ”が論理ハイの場合，
比較器２は入力としてプログラムされるべきデータに対
応する値“ＤＢＵＦ〈ｉ〉”を受信する。しかし，信号
“ＣＯＭＰＲＥＣＨ”が論理ロウの場合，信号“ＤＢＵ
Ｆ〈ｉ〉”と信号“ＳＡＯＵＴ〈ｉ〉”との比較が実行
される。
比較器２は入力としてプログラムされるべきデータに対
応する値“ＤＢＵＦ〈ｉ〉”を受信する。しかし，信号
“ＣＯＭＰＲＥＣＨ”が論理ロウの場合，信号“ＤＢＵ
Ｆ〈ｉ〉”と信号“ＳＡＯＵＴ〈ｉ〉”との比較が実行
される。
【００４４】この比較の結果は，信号“ＤＩＮＣＯＭＰ
〈ｉ〉”で，この信号はメモリー・ワード内におけるど
のビットに対応するプログラム回路の起動（activatio
n) によって追加プログラミング・パルスを負荷される
べきかについての指示を与える。
〈ｉ〉”で，この信号はメモリー・ワード内におけるど
のビットに対応するプログラム回路の起動（activatio
n) によって追加プログラミング・パルスを負荷される
べきかについての指示を与える。
【００４５】比較の結果として望ましくない結果が与え
られた場合，ライン“ＣＯＭＰ”上の信号が論理ロウと
なり，正しくなくプログラムされたビットに対応する信
号“ＤＩＮＣＯＭＰ〈ｉ〉”は論理ハイとなる。
られた場合，ライン“ＣＯＭＰ”上の信号が論理ロウと
なり，正しくなくプログラムされたビットに対応する信
号“ＤＩＮＣＯＭＰ〈ｉ〉”は論理ハイとなる。
【００４６】要するに，この信号“ＤＩＮＣＯＭＰ
〈ｉ〉”には，メモリー・ワード内のセルに関連したプ
ログラム回路をイネーブルする機能が与えられており，
したがって追加プログラミング・パルスは記憶されてい
るデータとセットされたデータとの不一致が明らかにな
ったセルだけに負荷される。
〈ｉ〉”には，メモリー・ワード内のセルに関連したプ
ログラム回路をイネーブルする機能が与えられており，
したがって追加プログラミング・パルスは記憶されてい
るデータとセットされたデータとの不一致が明らかにな
ったセルだけに負荷される。
【００４７】図２に示す比較器２の内部構造の詳細な説
明は，この発明の特徴を十分に理解するために役立つ。
図２に示されている例の場合，比較器２は，相互に並列
関係にある２つの入力端子を有する，ＡＮＤタイプの２
つの論理ゲートである，ＰＬ１とＰＬ２によって構成さ
れている。これらの論理ゲートＰＬ１，ＰＬ２の出力端
子はＮＯＲタイプの第３の論理ゲートＰＬ３の対応する
入力端子に接続されている。
明は，この発明の特徴を十分に理解するために役立つ。
図２に示されている例の場合，比較器２は，相互に並列
関係にある２つの入力端子を有する，ＡＮＤタイプの２
つの論理ゲートである，ＰＬ１とＰＬ２によって構成さ
れている。これらの論理ゲートＰＬ１，ＰＬ２の出力端
子はＮＯＲタイプの第３の論理ゲートＰＬ３の対応する
入力端子に接続されている。
【００４８】この論理ゲートＰＬ３の出力端子Ｏ３はＭ
ＯＳトランジスタ１１の１つのゲート端子Ｇに直列接続
されているインバータＩ１に接続されている。
ＯＳトランジスタ１１の１つのゲート端子Ｇに直列接続
されているインバータＩ１に接続されている。
【００４９】論理ゲートＰＬ３の出力端子Ｏ３はＮＯＲ
タイプの論理ゲートＰＬ４の入力端子にも接続されてい
る。この論理ゲートＰＬ４は信号“ＤＩＮＣＯＭＰ
〈ｉ〉”がつくりだされる出力端子を有している。
タイプの論理ゲートＰＬ４の入力端子にも接続されてい
る。この論理ゲートＰＬ４は信号“ＤＩＮＣＯＭＰ
〈ｉ〉”がつくりだされる出力端子を有している。
【００５０】この論理ゲートＰＬ４の第２の入力端子は
直列構成の２つのインバータＩ２およびＩ３を介して信
号“ＤＢＵＦ〈ｉ〉”を受信する。
直列構成の２つのインバータＩ２およびＩ３を介して信
号“ＤＢＵＦ〈ｉ〉”を受信する。
【００５１】この信号“ＤＢＵＦ〈ｉ〉”は正論理“Ｄ
ＷＥ”信号および負論理“ＤＷＥＮ”信号によって制御
されるトランジスタ・スイッチなどの単方向性素子Ｔ２
を介してインバータＩ２の入力端子に出力される。
ＷＥ”信号および負論理“ＤＷＥＮ”信号によって制御
されるトランジスタ・スイッチなどの単方向性素子Ｔ２
を介してインバータＩ２の入力端子に出力される。
【００５２】この単方向性素子Ｔ２の後には，さらに単
方向性素子Ｔ３が接続されており，これは，信号“ＤＷ
Ｅ”および信号“ＤＷＥＮ”により制御され，インバー
タＩ２の入力端子とインバータＩ３の出力端子との間に
接続されている。
方向性素子Ｔ３が接続されており，これは，信号“ＤＷ
Ｅ”および信号“ＤＷＥＮ”により制御され，インバー
タＩ２の入力端子とインバータＩ３の出力端子との間に
接続されている。
【００５３】インバータＩ３の出力端子は，第１の論理
ゲートＰＬ１の第１の入力端子Ａにも接続されており，
この第１の論理ゲートＰＬ１の第２の入力端子Ｂはイン
バータＩ４の出力端子に接続されている。
ゲートＰＬ１の第１の入力端子Ａにも接続されており，
この第１の論理ゲートＰＬ１の第２の入力端子Ｂはイン
バータＩ４の出力端子に接続されている。
【００５４】このインバータＩ４は，単方向性要素Ｔ１
を介して信号“ＳＡＯＵＴ〈ｉ〉”を入力として受信
し，そして，それを他のインバータＩ５を介して第２の
論理ゲートＰＬ２の第２の入力端子Ｃに出力する。
を介して信号“ＳＡＯＵＴ〈ｉ〉”を入力として受信
し，そして，それを他のインバータＩ５を介して第２の
論理ゲートＰＬ２の第２の入力端子Ｃに出力する。
【００５５】上記単方向性素子Ｔ１は，例えば，正論理
“ＣＯＭＰＲＥＣＨ”信号および負論理“ＣＯＭＰＲＥ
ＣＨＮ”信号によって制御されるトランジスタ・スイッ
チである。
“ＣＯＭＰＲＥＣＨ”信号および負論理“ＣＯＭＰＲＥ
ＣＨＮ”信号によって制御されるトランジスタ・スイッ
チである。
【００５６】この単方向性素子Ｔ１の後には，さらに単
方向性素子Ｔ４が接続されており，これも信号“ＣＯＭ
ＲＰＥＣＨ”および“ＣＯＭＰＲＥＣＨＮ”により制御
され，インバータＩ４の入力端子とインバータＩ５の出
力端子との間に接続されている。
方向性素子Ｔ４が接続されており，これも信号“ＣＯＭ
ＲＰＥＣＨ”および“ＣＯＭＰＲＥＣＨＮ”により制御
され，インバータＩ４の入力端子とインバータＩ５の出
力端子との間に接続されている。
【００５７】第２のゲートＰＬ２の第２の入力端子Ｄは
インバータＩ２の出力端子に接続されている。
インバータＩ２の出力端子に接続されている。
【００５８】上記実施例に開示した回路構成にあって
は，まったく単純で，小さな回路面積しか必要とせず，
さらに，上記比較器２の特殊な構造は，上記記憶化ステ
ップがうまくいかなかったビットだけを有効に再プログ
ラミングすることができる。
は，まったく単純で，小さな回路面積しか必要とせず，
さらに，上記比較器２の特殊な構造は，上記記憶化ステ
ップがうまくいかなかったビットだけを有効に再プログ
ラミングすることができる。
【００５９】
【発明の効果】以上，説明したとおり，この発明に係る
単一ビット用回路は，記憶されるべきデータとの比較が
できなかったビットのセルだけを再プログラミングする
ことができるため，すでにプログラムされているビット
に不必要なストレスをかけず，その寿命を延ばすことが
できる。
単一ビット用回路は，記憶されるべきデータとの比較が
できなかったビットのセルだけを再プログラミングする
ことができるため，すでにプログラムされているビット
に不必要なストレスをかけず，その寿命を延ばすことが
できる。
【図１】この発明に係る単一ビット用回路の構成を示す
説明図である。
説明図である。
【図２】図１に示した比較器の構成を示す説明図であ
る。
る。
１ 単一ビット用回路 ２ 比較器 ８ａ 差動アンプ １１ ＭＯＳトランジスタ １２ 負荷 ＰＬ１，ＰＬ２ ＡＮＤタイプの論理ゲート ＰＬ３ ＮＯＲタイプの論理ゲート Ｉ１〜Ｉ４ インバータ Ｔ１〜Ｔ４ 単方向性素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シルビア パドアン イタリア国，イ−47037 フォルリ，リミ ーニ，ビア サン ベルナルド，35 (72)発明者 ルイージ パスクッチ イタリア国，イ−20099 ミラノ，セスト サン ジョバンニ，ビア フェッラー ラ，26
Claims (8)
- 【請求項１】 メモリー・ワード内に含まれている各１
次メモリー・セルのために，前記ワードの内容を読み出
すための読出回路の後に接続された第１の入力端子と，
前記ワードに格納されたビットに対応するデータを受信
する第２の入力端子とを有する少なくとも１つの比較器
を備えたタイプで，各セルのために，前記比較器の第１
の出力端子からの信号により駆動され，前記メモリー・
ワードが再プログラムされる必要性を示すための，少な
くとも１つのトランジスタと，前記比較器に組み込ま
れ，その第２の出力端子を介して，前記比較器によって
そのプログラミングが正しくないと認められた前記ワー
ド内のｉ番目のセルを再プログラミングする信号を発生
させる，少なくとも１つの論理ゲートと，が設けられ，
不揮発性メモリー電子デバイスのメモリー・ワードをプ
ログラミングすることを特徴とする単一ビット用回路。 - 【請求項２】 前記比較器の前記第１の入力端子と前記
第１の出力端子との間において相互に並列に接続されて
いるＡＮＤタイプの第１の論理ゲートおよび第２の論理
ゲートと，前記第１の論理ゲートおよび第２の論理ゲー
トの出力端子の後に接続されたＮＯＲタイプの第３の論
理ゲートと，を含んでいることを特徴とする請求項１に
記載の単一ビット用回路。 - 【請求項３】 イネーブル信号によって制御され，前記
第１の入力端子と前記第２の論理ゲートの入力端子との
間に接続されている第１の単方向性素子を含んでいるこ
とを特徴とする請求項２に記載の単一ビット用回路。 - 【請求項４】 前記第３の論理ゲートの出力端子に接続
された第１の入力端子と，前記比較器の前記第２の入力
端子に接続された第２の入力端子とを有するＮＯＲタイ
プの第４の論理ゲートを含んでいることを特徴とする請
求項２に記載の単一ビット用回路。 - 【請求項５】 第２のイネーブル信号によって制御さ
れ，前記比較器の前記第２の入力端子と前記第４の論理
ゲートの第２の入力端子との間に接続された第２の単方
向性素子を含んでいることを特徴とする請求項４に記載
の単一ビット用回路。 - 【請求項６】 前記第１の単方向性素子と第２の論理ゲ
ートの入力端子との間にインバータが直列に接続されて
いることを特徴とする請求項３に記載の単一ビット用回
路。 - 【請求項７】 第１の単方向性素子に対して否定される
イネーブル信号によって制御される，さらなる単方向性
素子が，前記直列構成のインバータと並列に接続されて
いることを特徴とする請求項６に記載の単一ビット用回
路。 - 【請求項８】 前記第２の論理ゲートの第２の入力端子
が，少なくとも１つのインバータを介して前記比較器の
前記第２の入力端子に接続されていることを特徴とする
請求項２に記載の単一ビット用回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830412A EP0700051A1 (en) | 1994-08-31 | 1994-08-31 | Circuit for single bit programming of non-volatile memory words |
| IT948304126 | 1994-08-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0896590A true JPH0896590A (ja) | 1996-04-12 |
Family
ID=8218514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22351795A Pending JPH0896590A (ja) | 1994-08-31 | 1995-08-31 | 単一ビット用回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5687124A (ja) |
| EP (1) | EP0700051A1 (ja) |
| JP (1) | JPH0896590A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4475194A (en) * | 1982-03-30 | 1984-10-02 | International Business Machines Corporation | Dynamic replacement of defective memory words |
| US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
| JPH0589687A (ja) * | 1991-09-27 | 1993-04-09 | Nec Corp | 不揮発性半導体記憶装置 |
| KR950000273B1 (ko) * | 1992-02-21 | 1995-01-12 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치 및 그 최적화 기입방법 |
-
1994
- 1994-08-31 EP EP94830412A patent/EP0700051A1/en not_active Withdrawn
-
1995
- 1995-08-30 US US08/521,304 patent/US5687124A/en not_active Expired - Lifetime
- 1995-08-31 JP JP22351795A patent/JPH0896590A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5687124A (en) | 1997-11-11 |
| EP0700051A1 (en) | 1996-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |