JPH0896312A - 情報記録再生装置及び信号処理回路 - Google Patents

Abstract

(57)【要約】 【目的】磁気記録再生装置において、等化回路の最適
化、記録及び再生時の各種条件の最適化などを短時間に
行う。及びそれを実現する信号処理回路をＬＳＩにて構
成する。 【構成】等化回路を有する磁気記録再生装置の信号処理
回路において、５タップ以上のトランスバーサル型の等
化回路を用い、このタップ係数をセンタータップから対
称位置で各々同一値とした。さらに特徴的な係数補正回
路、識別回路入力での誤差検出回路を設ける。また、Ｌ
ＳＩをアナログとデジタルの複数チップ構成とし、少な
くともＡＧＣ，ＰＬＬのＤＡＣ電流で両チップを接続す
る。 【効果】信号処理回路や磁気記録再生装置の高性能化、
調整時間等の短縮による回路および装置コストの大幅な
低減が期待できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、磁気ディスク装置や光
磁気ディスク装置の如き情報記録再生装置において利用
される信号処理回路に関し、特に、パーシャルレスポン
ス処理を用いる装置において、等化回路の最適化、記録
及び再生時の各種条件、例えば記録電流値、直流オフセ
ット補正量等の最適化など、識別性能を予測する機能を
有する等化回路における係数の最適化回路及び方法に関
する。

【０００２】

【従来の技術】この種の情報記録再生装置においては、
信号の記録、再生のために各種の制御パラメータを最適
に設定する必要がある。例えば、磁気ディスク装置の記
録電流値の最適化は、次のようにして行われているもの
がある。すなわち、ある記録電流値を設定して磁気ディ
スクに記録した後、再生信号処理回路の識別器である位
相弁別器の弁別窓の位相を変えながらビットエラーレー
ト（ＢＥＲ）を測定し、十分なＢＥＲ（例えば１．０Ｅ
−８以下）が得られる弁別窓の位相幅（位相マージン）
を測定する。図２にいわゆるバケットカーブを示す。こ
の測定は記録電流値を変える毎に実施され、各記録電流
値での位相マージンを測定する。各記録電流値と位相マ
ージンの関係を調べ（図３）、位相マージンが最大とな
る記録電流値を最適値とするものである。

【０００３】この種の位相弁別の装置でのＢＥＲでの評
価では、図２のようなバケットカーブを得るのに、少な
くとも分オーダーの時間を要する。従って、上記の記録
電流の最適化のみでも数分間を要することになる。

【０００４】実際には、記録電流値の他にも、記録電流
の反転位置の補正量（記録補正という）、等化回路の特
性、識別器の識別レベルなども最適化のパラメータとな
る。しかも、これらのパラメータはランダムパターンを
用いて評価するために互いに独立して評価できない。従
って、精度よく各パラメータの最適化を行うためには、
バケットカーブの測定を、パラメータの数と各パラメー
タの分割数の積だけ実施することが好ましく、最適化に
は膨大な時間を要する。磁気ヘッドや記録再生回路のバ
ラツキが大きい場合は、装置やヘッド毎の最適化が必要
となり、さらに膨大な時間が必要となる。

【０００５】また、振幅弁別で識別する場合について
は、特開平３−１４４９６９号記載の技術がある。この
方法は、装置の識別器入力のデジタル信号の系列と基準
信号の系列とを比較し、誤差値のヒストグラムを測定す
ることにより装置のＢＥＲを予測する。ヒストグラムを
十分な精度で測定するのに要するビット数は、高々数千
から数万ビットでよく、ＢＥＲを直接測定する前述の位
相弁別での従来例（１．０Ｅ＋８ビット以上）と比較し
て極めて少なくて良く、各種パラメータの最適化に要す
る時間も短時間で済む。

【０００６】しかし、特開平３−１４４９６９号記載の
技術の振幅弁別の装置でのＢＥＲの予測による評価で
は、誤差値のヒストグラムを測定するための比較的大規
模な評価機構が必要である。リアルタイムで誤差値を判
定すると共に、ヒストグラムの本数だけカウンタかメモ
リが必要となる。このヒストグラムの測定を装置内部で
実施する場合は、回路規模の増大が避けられない。ま
た、基板上で識別器入力信号をモニタしながら装置外部
でヒストグラムを測定する場合は、装置のビットレート
での測定を実施することから１００Ｍｂｐｓを越える高
速転送対応の装置では、実装上の極めて大きな困難が伴
う。

【０００７】一方、等化回路のタップ係数の最適化の方
法については、特開平２−１５０１１４号に記載されて
いる方法がある。これは、磁気ディスク装置や光磁気デ
ィスク装置の如き情報記録再生装置の、一つの磁化反転
に対応する再生波形（いわゆる孤立磁化再生波形）が、
ローレンツィアン波形で模擬できるように波形の前後の
裾野の引き方がほぼ対象であることから、３タップの対
称係数のトランスバーサル型の等化回路、いわゆる余弦
等化回路の係数補正手段と方法を示したもので、磁気デ
ィスク上のフォーマットにユーザーデータに先立って数
バイトのトレーニングエリアを設けて、リアルタイムに
係数補正するものである。

【０００８】余弦等化回路のような１つだけのタップ係
数を最適化する場合は、上記の特開平２−１５０１１４
に開示された手法が好ましい。しかし、より高密度に記
録しようとすると、再生波形の分解能が低下して、裾野
が長く尾を引くとともに、再生波形の対称性が崩れるた
めに、振幅特性だけを粗く調整する余弦等化回路では十
分な等化性能が得られなくなる。

【０００９】一方、複数のタップ係数の最適値を、比較
的高精度に得ることができる係数補正アルゴリズムとし
ては、ＣＬＭＳ（クリップトリーストミーンスクェア；
ＣＬＭＳ等の逐次補正型の係数補正アルゴリズム）が知
られる。しかし、等化回路のためのクロックを等化回路
の後段で得られる信号から復元する装置では、係数補正
過程において等化回路のタップ係数が非対称になること
による位相特性とクロックの位相との競合が発生し、等
化回路の特性は定まらない。また、等化回路と係数補正
回路部分の遅延やデジタル回路の有限ビット数の影響に
よって収束状態での係数の振動が避けられないといった
問題が生じ、十分な性能が得られない。

【００１０】また、上記係数補正動作を実行するために
は、ＨＤＣ４がデータ領域で正常にリードゲートをあげ
る必要があり、このためには最適化されていない等化回
路の条件でも少なくともＩＤは読めなければならない。
したがって、ＡＧＣ／ＰＬＬの引込みのためのエリアと
データ領域の区切りを示すデータパターン（ここではシ
ンクバイトという）は、識別しやすい特定のパターンと
する必要がある。

【００１１】さらには、こうした信号処理回路をＬＳＩ
化する場合、回路規模が膨大となることから、チップ面
積や消費電力、ピン数、コスト等を考慮することが重要
である。全ての構成要素を含む１チップのＬＳＩとして
実現できれば好ましい。しかし例えば消費電力が大きい
場合、２チップ以上に分割せざるを得ないなど、どの部
位で切り分けるかが重要となる。

【００１２】

【発明が解決しようとする課題】本発明の目的は、逐次
補正型の係数補正回路と等化回路との組合せにおいて、
高精度に振幅特性を補正すると共に、位相特性も補正で
きる高性能でより小規模な回路で実現できる信号処理回
路、或るいはこれを用いた情報記録再生装置を提供する
ことである。

【００１３】本発明の他の目的は、情報記録再生装置の
各種制御パラメータの最適化を比較的短時間で実現でき
る各種制御パラメータの最適化方法および装置を提供す
ることである。

【００１４】本発明の他の目的は、再生信号の処理回路
を複数チップのＬＳＩに分割して実現する場合のより効
率的なＬＳＩの構成を提供することである。

【００１５】

【課題を解決するための手段】上記本発明の目的は以下
の構成に係る等化回路および逐次補正型の係数補正回路
を含む信号処理回路により達成される。

【００１６】この信号処理回路は、５タップ以上のトラ
ンスバーサル型の等化回路が用いられ、等化回路のタッ
プ係数のうち、センタータップの両隣のタップ係数は同
一値に規定される。本発明者等によるシミュレーション
結果から、センタータップの両隣のタップ係数を同一値
とすれば、両端の２つのタップ係数をフリーにしても、
自動位相同期回路の位相特性との競合が避けられ、逐次
補正型の係数補正回路であっても、安定に係数補正が可
能となることがわかった。これは、最低でも両端に２つ
設けたタップ係数が異なる値をとることによって、等化
回路に入力される信号が位相歪を持っていても、等化後
の波形歪みを最小限にできるからである。この時、信号
の位相歪は孤立波形の前後対称性Ｔａｓとして現れ、 Ｔａｓ＝｜Ｔ１−Ｔ２｜／ＰＷ５０ （ＰＷ５０＝Ｔ１＋Ｔ２） として定義すると、本発明によればＴａｓ＝１１％で
も、ほぼウィナーフィルタ（自乗誤差を最小とする最適
フィルタ）と同等の等化性能が得られる。ここで、上式
における各記号は、ＰＷ５０が半値幅、ＰＷ５０の前縁
部をＴ１、後縁部をＴ２とする。尚、シミュレーション
結果から、等化回路に入力される信号の半値幅ＰＷ５０
とデータ周期をＴｂとの比（チャネル密度という）Ｓ
が、 Ｓ＝ＰＷ５０／Ｔｂ＞２ となる場合は、等化回路のタップ数は７タップ以上が好
ましい。５タップでは、等化回路の出力での誤差が大き
く、良好な装置性能が得られないからである。この場合
も、等化回路のタップ係数のうち、センタータップの両
隣のタップ係数が同一値に規定されるだけであり、他の
両端側４タップは、異なる係数値をとることができる。

【００１７】本発明では、５タップ以上のトランスバー
サル型の等化回路において、等化回路のタップ係数のう
ち、上述のようにセンタータップの両隣だけでなく、そ
のセンタタップから対称の位置のタップ係数をそれぞれ
同一値とするのが好ましい場合がある。等化回路に入力
される信号のインパルス応答の対称性が良ければ、分解
能が低くても高精度の等化が可能となるからである。こ
れによって、上述したように位相特性の競合が発生しな
いという効果に加え、全タップが対象タップ位置の２ビ
ットの平均的な相関信号によって係数の補正が行なわれ
るので、入力信号の雑音の大きさが約０．７倍に低減で
き安定性のよい係数補正が可能である。

【００１８】本発明はまた、トランスバーサル型の等化
回路を用いるものにおいて、等化回路の負の係数値の設
定をタップ遅延手段の出力を反転して用いることによ
り、正の係数値で設定できるようにするのが好ましい。
磁気記録の孤立磁化再生波形のように、比較的単調に裾
を引く波形の場合、この波形を等化するトランスバーサ
ル型の等化回路のタップ係数は、センタータップの係数
の符号を正とすると、その両サイドに向かって、負、
正、負、正、…と交互に符号が入れ替わる。従って、予
め負の係数になると推定されるタップ位置のデータを反
転して出力させることが可能となり、この結果、等化回
路の係数ビットの符号がなくなり、回路規模が削減され
る。

【００１９】本発明において、タップ係数はレジスタに
設定するのが好ましい。トランスバーサル型の等化回路
の特定のタップ位置で係数値を”０”とし、係数を補正
する動作を停止する。これによって、タップ数を小さく
設定した場合の、最良な係数補正が可能となり、さら
に、タップ係数が”０”部分での消費電力が減少する。

【００２０】等化回路の入力信号は、例えばパーシャル
レスポンス波形に処理されて係数補正回路に入力される
のが好ましい。これによって、係数補正回路の高精度化
が図られ、ランダム的な任意のデータパターンでの係数
補正が可能となり、ユーザーサイトでの係数補正が可能
である。例えば、磁気ディスク装置において、経時的に
磁気ヘッドやディスク媒体の特性が変化する場合でも、
装置上で常時最適な等化回路条件を保持できる。

【００２１】本発明に係る等化回路の係数補正は、例え
ば次の手段を備えて行われる。即ち、等化回路の入力信
号を簡易識別する簡易識別手段と、等化回路の出力信号
と識別手段とから誤差信号を算出する誤差算出手段と、
簡易識別手段の出力信号を遅延させる遅延手段と、遅延
手段の出力信号と誤差算出手段の出力信号との相関値を
算出する相関値算出手段と、相関値算出手段の出力信号
を逐次加算する相関値加算手段と、相関値加算手段の出
力信号を一定回数加算した信号から係数補正量を算出す
る係数補正量算出手段と、係数補正量算出手段の出力信
号で等化回路の係数値を補正する係数誤差補正手段を備
え、係数補正回路を、係数補正を実施した後、等化回路
に入力された信号が出力されるまでの遅延時間以上、相
関値の逐次加算を休止するようにしたものである。

【００２２】これによれば、係数を補正しながら相関デ
ータを得ることはせず、相関データの蓄積は、常に一定
のタップ係数値のもとで実施される。従って、本手段に
よる係数補正回路は、従来のＣＬＭＳ（クリップトリー
ストミーンスクェア）で生じうるループ遅延による誤差
が生じない。更に、本質的には開ループであり、平均化
（本手段では相関値算出手段に対応）等の信号処理を十
分に実施でき、有限ビット等の影響も小さくでき、より
高精度化が期待できる。

【００２３】さらに、上記遅延手段の遅延量を制御する
遅延量制御手段と、補正するタップ係数を該遅延量制御
手段と連動して選択する選択手段と、該係数誤差補正手
段の補正したタップ係数値を一時的に保持する係数一時
保持手段とを備えるようにし、該遅延量をタップ係数の
補正量算出時には一定とし、該選択手段を制御すること
によって各タップ係数の係数値が決定した時点で全タッ
プ係数を補正するようにしてもよい。上述したように、
本発明による係数補正手段は、基本的に開ループとな
る。従って、等化回路に入力される信号の線形性とラン
ダム性が保証できれば、各タップ係数を同一情報（信
号）で補正する必要はない。遅延量制御手段と選択手段
を用いてタップ係数を時分割で補正することが可能であ
り、これによって回路規模が大幅に削減される。

【００２４】更に上記構成において、等化回路の係数補
正回路の入力信号である等化回路の入力信号と等化回路
の出力信号とを間引いて入力することもできる。前述の
ように、係数補正手段では、タップ係数位置に対応した
等化回路入力信号と等化回路の出力信号の誤差信号が得
られればよい。従って、等化回路入力信号と等化回路の
出力信号の誤差信号は必ずしも連続して得る必要はな
く、このように間引いてもよい。間引くことによって、
係数補正回路の動作周波数を１／（間引き数＋１）にす
ることができ、回路規模を増加することなく、大幅な低
消費電力化が可能となる。

【００２５】また、外部で最適な係数値を算出する手段
として、トランスバーサル型等化回路に入力する信号
を、データクロックの周期で等化回路の全タップ数の２
倍以上の長さのデータ区間保持するデータ保持手段を設
け、該データ保持手段の保持データをデータクロックと
は別のクロック手段によって外部に出力するようにして
もよい。等化回路のタップ係数を求める手法としては、
前述の逐次修正型の他に、等化回路の入力信号をシリア
ルに相当量記憶し、これに対応した理想出力を与えるこ
とによって、一般的によく知られているウィナーフィル
ター解を得る方法がある。これを用いて、保持したデー
タを外部に取りだし、マトリクス演算によって最適解を
得ることが可能である。データ区間長はパターン等を工
夫することで、等化回路のタップ数の約２倍程度まで低
減できる。但しデータ区間長が長い方が雑音の影響を避
けられるので、より良好なタップ係数を得られる。

【００２６】本発明はまた、各パラメータの最適化のた
めの回路として、下記のように誤差検出回路を構成する
ことができる。

【００２７】例えば、識別回路の入力信号を入力信号と
する第２の識別回路の入力信号と第２の識別回路の出力
信号とから第２の識別回路での誤差信号を算出する誤差
算出手段と、一定の閾値を設定して閾値以上の誤差信号
でカウント信号を出力する判別手段と、カウント信号を
カウントするカウント手段とからなるように構成するも
のである。信号処理回路内の識別回路への入力信号と、
等化回路の目標振幅との誤差信号をこの第２の識別回路
と誤差算出回路とで求める。この誤差信号と上記判別手
段に設定された一定の閾値とを比較して、誤差信号が閾
値以上の場合に判別出力を”１”とし、そうでない場合
は”０”とする。上記カウント手段は判別手段の出力
が”１”の場合のみカウントアップする。

【００２８】上記第２の識別回路の入力信号及び誤差信
号は図４に示すようになり、誤差信号は”０”を中心に
正負に分布し、ほぼ正規分布とみなされる。従って、誤
差信号の分散値と上記判別手段の一定の閾値によって全
母数に対するカウントの比が決まる（統計で言うところ
の母比率）。すなわち、全母数と閾値とわかっているの
で、カウント数によって誤差信号の分散値が推定でき
る。一般に装置内の識別器の性能（ＢＥＲ）は、識別器
に入力される信号品質（例えば分散値）に依存するの
で、分散値を最小化することで、各種の装置パラメータ
の最適化が可能となる。

【００２９】さらに、上述したような誤差検出回路にお
いて、第２の識別回路の識別レベルをレジスタで設定す
ることも可能である。誤差検出回路の第２の識別回路の
識別レベルを任意に設定可能とすれば、閾値を変えての
識別が可能となり、この時以下のような利点が生じる。
通常第２の識別回路は＋１、０、−１の３値を識別する
ために、＋０．５、−０．５の２値の識別レベルを持
つ。ここで例えば、等化回路の出力データパターンとし
て、＋１と−１の２値しか取りえないデータパターンを
識別する場合、上記の識別レベルでは誤差や雑音の大き
さによっては識別誤りが生じやすい。このような場合
は、閾値を”０”と設定すれば、実質的に２値の識別回
路として動作させることができ、識別性能が向上する
（耐雑音性が２倍に向上）と共に、誤差信号もより正確
な値が得られる。より正確な装置の最適化が可能とな
る。

【００３０】さらに、上記した誤差検出回路において、
第２の識別回路の識別レベル数をレジスタで設定するこ
とも可能である。第２の識別回路を１つの閾値を持つ２
値出力の識別回路として動作させることができれば、特
定のデータパターン時に識別性能を向上させる（耐雑音
性が２倍に向上）ことが可能であり、誤差信号もより正
確な値が得られる。また、第２の識別回路の出力を常
に”０”とすれば、等化回路の出力値をそのまま判別手
段に入力できる。

【００３１】更には、上記誤差検出回路を下記のレジス
タ等と共に用いることもできる。例えば、信号処理回路
に、記録電流設定レジスタと記録電流出力端子を設ける
ようにしてもよい。情報記録再生装置の記録ヘッドの記
録電流値と信号処理回路に入力される再生出力振幅の関
係は、ほぼ図５に示すようになる。一般に再生ヘッドが
検出する再生出力振幅が大きいほど再生信号の品質は良
い。この時、例えば信号処理回路の識別手段の入力信号
が・・＋１，＋１，−１，−１，＋１，＋１・・パター
ンに対応した信号となるようにすると、自動利得調整回
路によって平均的な信号振幅は、正負の等化目標値の２
レベルのみとなり、”０”に対応するレベルは存在しな
い。再生出力振幅が小さな程、信号に対して雑音の比率
が増加するので、誤差信号が増大し、判別手段に入力さ
れる信号の分散も図５に示すように増加する。従って負
の適当な閾値で判別し、閾値以上となる場合を記録電流
値を変える毎にカウントすれば、カウント値が最大とな
る記録電流値が最適条件であることがわかる。

【００３２】本発明は、信号処理回路に、再生ヘッドの
センス電流を設定するレジスタと、センス電流出力端子
を設けることができる。磁気抵抗効果素子を情報記録再
生装置の再生ヘッドとする場合、ヘッドのバイアス磁化
が最適化されていないと、孤立磁化の極性の違いで再生
波形の振幅が異なる現象が生じる。この孤立波形は交流
結合して信号処理回路に入力されるため図７に示すよう
に識別信号の”０”レベルがずれる。従って、記録媒体
上の磁化状態として最も磁化密度が疎になるような記録
パターンで記録し、センス電流を変える毎に以下に示す
誤差検出する。

【００３３】第２の識別回路の出力を常に”０”とし、
等化回路の出力をそのまま判別手段に入力すると共に、
判別手段の閾値を”０”に設定して、センス電流を変え
る毎に、一定期間閾値”０”以上となる場合をカウント
する。センス電流によるバイアス磁化が最適化されてお
らず振幅比が異なる場合には、誤差信号の平均値が”
０”からずれるので、カウント値は全母数の１／２とは
ならない。この時の”０”からのずれが基準値以下であ
り、かつ一定の負の閾値でのカウント値が最大となるセ
ンス電流値を最適センス電流とする。

【００３４】さらに、信号処理回路に、直流オフセット
補正用のオフセット設定回路と、オフセット補正レジス
タを設け、無信号状態からオフセット量を補正するよう
にしてもよい。

【００３５】等化回路の出力信号がほぼランダム的な回
路雑音のみとなるようにし、オフセット補正量の設定を
変える毎に誤差検出を実施することによって、等化回路
出力の誤差信号の平均値の”０”からのずれが最も小さ
くなるオフセット補正量を最適オフセット補正量とす
る。

【００３６】尚、上記と同様の構成の信号処理回路にお
いて、単一周波数の信号からオフセット量を補正するよ
うにしてもよい。

【００３７】記録データを単一記録周波数状とし、オフ
セット補正量の設定を変える毎に誤差検出を実施するこ
とによって、等化回路出力の誤差の分散が最も小さいオ
フセット補正量を最適オフセット補正量とする。

【００３８】本発明はまた、上気した信号処理回路にお
いて、等化回路に特性を与える係数値レジスタを設け
る。記録データをランダム的なデータとし、係数値の設
定を変える毎に誤差検出を実施することによって、等化
回路出力の誤差の分散が最も小さい係数値を最適係数値
とする。

【００３９】また、データ記録時の磁化反転位置をデー
タシーケンスに応じて補正する記録補正回路の補正値レ
ジスタを設けるようにしてもよい。記録データをランダ
ム的なデータとし、補正値レジスタを変えて記録する度
に誤差検出を実施することによって、等化回路出力の誤
差の分散が、最も小さい記録補正値を最適補正値とす
る。

【００４０】本発明に係る誤差検出回路の他の例とし
て、識別回路の入力信号を入力信号とし、閾値以上の入
力信号でカウント信号を出力する判別手段と、該判別手
段から出力されるカウント信号をカウントするカウント
手段と、前記閾値を設定する手段とを有するように構成
できる。等化回路の出力信号（識別回路の入力信号）が
ほぼランダム的な回路雑音のみとなるようにし、オフセ
ット補正量の設定を変える毎に誤差検出を実施すること
によって、等化回路出力の誤差信号の平均値の”０”か
らのずれが最も小さいオフセット補正量を最適オフセッ
ト補正量とする。

【００４１】上記のオフセット調整や磁気抵抗効果型再
生ヘッドのセンス電流の最適化は第２の識別回路がなく
ても可能である。これを実現する信号処理回路の構成と
しては、識別回路の入力信号を入力信号とし、閾値未満
の入力信号でカウント信号を出力する第１の判別手段
と、第１の判別手段から出力されるカウント信号をカウ
ントする第１のカウント手段と、閾値を超える入力信号
でカウント信号を出力する第２の判別手段と、第２の判
別手段から出力されるカウント信号をカウントする第２
のカウント手段と、第１のカウント手段のカウント値か
ら第２のカウント手段のカウント値を減算するカウント
値算出手段と、前記閾値を設定する手段とを備える。

【００４２】この回路によれば、等化回路の出力信号を
そのまま誤差カウントすることによって、オフセット調
整の最適化や磁気抵抗効果型再生ヘッドのセンス電流の
最適化が可能である。

【００４３】尚、この回路において、識別回路の入力信
号のうち、符号ビットを除いた信号を入力信号とするこ
ともできる。識別回路の入力信号（等化回路の出力信
号）の符号ビットを除くと、この時の信号は、もとの信
号が負の場合正の信号に変換され、正の信号の場合変化
しない（もとの信号が２の補数表現の場合）。等化回路
の出力信号が＋１，＋１，−１，−１，＋１，＋１，−
１，−１，…というように単一周波数的である場合、こ
の時の符号ビットを除いた信号は図７に示すように変換
される。従って、判別手段の閾値を等化回路の等化目標
値付近に設定すれば、目標値からの誤差の分散を検出で
きる。

【００４４】さらに、上記回路において、識別回路の入
力信号のうち、符号ビットを除いた信号を入力信号とす
る第１のモードと符号ビットも入力信号とする第２のモ
ードとを有し、モードの切り替えをレジスタで設定する
ことができる。これによれば、前述した第２の識別回路
を用いるよりもより簡単な回路であり、ほとんど同一の
手法でオフセット調整、記録電流の最適化、センス電流
の最適化が可能である。

【００４５】また、これらの最適化に必要な特定の記録
データパターンの記録や、再生の信頼性を向上させるた
めに、データの記録時に、プリコード手段をデータ開始
を示すバイトであるシンクバイトの直前でリセットする
ことができる。これによって、シンクバイト以降のデー
タパターンの磁化状態が規定でき、上記各パラメータの
最適化に必要な特定のパターンが記録できる。

【００４６】本発明は、データ”１”で磁化反転を生
じ、データ”０”で記録電流方向を維持する記録方式で
あるとすると、データの先頭が”０”で始まると共に、
シリアルなデータ系列中にデータ”１”が連続して存在
しないシンクバイトとする手段を用いる。これによっ
て、先行して記録される自動利得調整回路と自動位相同
期回路のためのデータパターンと干渉せず、かつ記録時
の非線形歪も生じにくいシンクバイトとすることが可能
となる。従って、記録電流やセンス電流、等化回路の係
数が最適化されていなくとも比較的容易に検出できる。

【００４７】さらに、上記の構成に加えて、シンクバイ
トに対応する記録コードデータの”０”と”１”の系列
が、シンクバイト以前に連続的に記録されるデータの”
０”と”１”の系列に対して、シンクバイトのデータ系
列の１／２以上異なっているシンクバイトとする。これ
によって、先行して記録される自動利得調整回路と自動
位相同期回路のためのデータパターンを誤ってシンクバ
イトと検出する確率が大幅に減少する。

【００４８】本発明はまた、より劣化の少ない信号処理
回路を実現するために、自動利得調整回路の目標振幅値
を、レジスタ設定によって可変とする。これによって、
入力信号の分解能が低い場合、目標振幅値を小さくする
ことによって、信号処理回路の各部で信号が飽和するの
を防止することができ、例えばインパルス状の雑音にも
耐えうる。また、入力信号の分解能が高い場合は、逆に
目標振幅値を大きくすることによって、回路雑音等の回
路による劣化を小さくしＢＥＲを向上させる。

【００４９】本発明はまた、アナログ回路とデジタル回
路とが混在し、自動利得調整回路及び自動位相同期回路
の各制御回路をデジタル回路とする信号処理回路におい
て、大別してアナログチップとデジタルチップの２チッ
プ構成のＬＳＩとし、デジタルチップの自動利得調整回
路及び自動位相同期回路の各制御回路の出力を電流出力
型のＤ／Ａ変換回路を介してピン出力し、アナログチッ
プの可変利得増幅回路と電圧制御発振回路に入力する。
このように、デジタルチップから電流で出力することに
より、自身のチップから混入しうる雑音の影響を小さく
できると共に、数ビットのデジタル信号として出力する
場合に比べて、ピン数も大幅に削減できる。

【００５０】

【実施例】以下、本発明を磁気ディスク装置に適用した
実施例について説明する。

【００５１】図１に磁気ディスク装置の全体構成を示
す。

【００５２】本実施例による磁気ディスク装置（ＨＤ
Ｄ）７は、主にヘッドディスクアッセンブリ（ＨＤＡ）
１と、記録信号処理回路（ＷＳＰＣ）２と、再生信号処
理回路（ＲＳＰＣ）３と、信号処理インターフェイス
（ＳＰＩＦ）３３、ヘッドディスクコントローラ（ＨＤ
Ｃ）４と、サーボ信号処理回路（ＳＲＶＣ）５と、装置
コントローラ（ＣＮＴ）６の、７つの主要な機能ブロッ
クから構成されている。この装置には、例えば、パーシ
ャルレスポンスクラス４（ＰＲ４）と最尤復号（ＭＬ）
（あるいはビタビ復号ともいう）を用いた、いわゆるＰ
ＲＭＬ方式が採用される。

【００５３】各構成要素は具体的には次のようになって
いる。

【００５４】ＨＤＡ１は、磁気抵抗効果素子を用いた再
生ヘッド（ＭＲヘッド）８、薄膜記録ヘッド（ＩＮＤヘ
ッド）９、記録再生用プリアンプ（Ｒ／ＷＩＣ）１１、
磁気ディスク（ＤＩＳＫ）１０等が備えられる。情報の
記録時には、一定回転数で回転するＤＩＳＫ１０上に、
ＷＳＰＣ２からの情報に応じて反転する記録電流がＲ／
ＷＩＣ１１を介してＩＮＤヘッド９に供給され、磁化情
報として記録される。再生時には、ＭＲヘッド８で検出
した微弱な磁化情報をＲ／ＷＩＣを介して増幅し、ＲＳ
ＰＣ３に出力される。尚、ＩＮＤヘッドの記録電流とＭ
Ｒヘッドのセンス電流の大きさは、ＷＳＰＣ２とＲＳＰ
Ｃ３から制御され、ＤＩＳＫ１０の回転動作およびＩＮ
Ｄヘッド９とＭＲヘッド８のＤＩＳＫ１０上の位置決め
動作はＳＲＶＣ５によって制御される。

【００５５】ＷＳＰＣ２は、変調回路（ＥＮＣ）１５と
並列／直列データ変換回路（Ｐ／Ｓ）１４、記録補正回
路（ＷＰＣ）１２、プリコーダ（ＰＲＥＣＯＤＥＲ）１
３、シンセサイザ（ＷＶＣＯ）１６、記録電流設定回路
（ＩＷＣ）６０等を備える。ＨＤＣ４からの記録情報
は、ＥＮＣ１５で磁気記録に適した情報に変換され、更
にＰ／Ｓ１４でシリアルのビット列に変換され、更にプ
リコード処理をＰＲＥＣＯＤＥＲ１３で実施される。そ
の後ビット列が所定の位置に記録されるようにＷＰＣ１
２で記録電流の反転位置が補正されてＨＤＡ１に出力さ
れる。尚、ＩＷＣ６０の出力電流値は、ＳＰＩＦ３３の
レジスタ群（ＲＳＩＦ）で制御される。また、ＥＮＣ１
５は、ＨＤＣ４からの記録情報を監視し、プリアンブル
の直後かつユーザーデータの直前のシンクバイトが検出
されると、ＰＲＥＣＯＤＥＲ１３をシンクバイトの直前
でリセットさせ、いつも同じ磁化パターンでシンクバイ
トが記録されるようにする。

【００５６】ＲＳＰＣ３は、可変利得増幅回路（ＶＧ
Ａ）１７と利得制御回路（ＧＣＣ）２９と電流出力型Ａ
ＧＣ用ＤＡＣ（ＶＤＡＣ）３０とからなる自動利得調整
回路（ＡＧＣ）、電圧制御発振回路（ＲＶＣＯ）２８と
位相制御回路（ＰＣＣ）２６と電流出力型ＰＬＬ用ＤＡ
Ｃ（ＰＤＡＣ）２７とからなる自動位相同期回路（ＰＬ
Ｌ）、プログラマブルフィルタ（ＬＰＦ）１８、Ａ／Ｄ
変換器（ＡＤＣ）１９、デジタルトランスバーサル型等
化回路（ＴＲＥＱ）２０、（１＋Ｄ）処理回路（１＋
Ｄ）２１、最尤復号器（ＭＬ）２２、直列／並列データ
変換回路（Ｓ／Ｐ）２３、復調回路（ＤＥＣ）２４、シ
ンクバイト検出回路（ＳＹＮＣＤＥＴ）２５を有する。
さらに、係数補正回路（ＣＣＭＰ）３１、誤差検出回路
（ＥＲＲＣ）３２、センス電流設定回路（ＩＳＣ）６１
等が設けられる。ここで、とりわけＣＣＭＰ３１，ＥＲ
ＲＣ３２，ＴＲＥＱ２０等の構成およびこれらの関係が
本発明の特徴的なものとなる。

【００５７】通常の再生動作時にはＨＤＡ１からの再生
信号は、ＶＧＡ１７とＬＰＦ１８とＡＤＣ１９とＴＲＥ
Ｑ２０と（１＋Ｄ）２１を介してＰＲ４の出力波形に等
化される。この時同時に、（１＋Ｄ）２１の出力で一定
の信号振幅になるようにＡＧＣ制御が働き、同様に（１
＋Ｄ）２１の出力でのサンプル位相が正しくなるように
ＰＬＬ制御が働く。更にＰＲ４波形はＭＬ２２で識別さ
れ、Ｓ／Ｐ２３とＤＥＣ２４を介してユーザーデータに
再生される。ＳＹＮＣＤＥＴ２５は上述のシンクバイト
を検出した時点でＳ／Ｐ２３の変換タイミングを固定さ
せる。

【００５８】等化回路２０の詳細な構成、係数補正回路
３１と誤差検出回路３２の構成と動作については後述す
る。ここで、ＴＲＥＱ２０やＭＬ２２はデジタル回路で
構成されるが、本発明はアナログ方式の等化回路やＭＬ
を搭載した信号処理回路にも容易に適用可能である。し
かし、デジタル回路で構成されたものの方が演算等によ
る調整も含め実用的であり、好ましい。以降は、主にデ
ジタル方式を採用した例について実施例を説明する。ま
た、ＬＰＦ１８はブースト機構があっても、あるいはな
くとも良い。

【００５９】ＳＰＩＦ３３は、スクランブラやデスクラ
ンブラ、ＨＤＣ４とのインターフェイス回路、各回路の
レジスタインターフェイス（ＲＳＩＦ）３４等を含む。
この回路ブロックは、通常の記録再生時に、ＨＤＣ４と
の間で記録データや再生データを入出力する。また、Ｃ
ＮＴ６との間で上記各種回路ブロックのレジスタ内容を
設定したり、レジスタ値を出力したりする。

【００６０】ＨＤＣ４は、誤り訂正回路（ＥＣＣ）等を
含む。ユーザーデータにＥＣＣを付加して記録データと
してＤＩＳＫ１０に記録し、ユーザーデータと同様にＥ
ＣＣも再生する。再生したＥＣＣデータによって、ユー
ザーデータ中の誤りを検出したり、訂正したりする。

【００６１】ＳＲＶＣ５は、サーボ位置情報のピークホ
ールド回路（Ｐ／Ｈ）、ヘッドシークやディスク回転の
制御回路（ＳＣＮＴ）３６、サーボ関係のドライバ（Ｓ
ＤＲＶ）３５等を含む。ＣＮＴ６からの指示で、ＬＰＦ
１８の再生波形を解析し、ヘッドシークやディスクの回
転を制御する。

【００６２】ＣＮＴ６は、装置バスとの通信制御（ＢＵ
ＳＣ）や、ＨＤＡ１、ＷＳＰＣ２、ＲＳＰＣ３、ＳＲＶ
Ｃ５等の制御を含む。主に本実施例の磁気ディスク装置
（ＨＤＤ）７が接続される上位の計算機からの記録再生
命令に沿って、ＨＤＤ７内部の各回路ブロックを制御す
る。

【００６３】本実施例では、これらの回路のうち、ＷＳ
ＰＣ、ＲＳＰＣ、ＳＰＩＦの全てとＳＲＶＣの一部を、
信号処理ＬＳＩ（ＳＰＬＳＩ）３８に内蔵している。

【００６４】次に図８を参照して、等化回路２０と係数
補正回路３１の構成について説明する。

【００６５】等化回路２０のタップ係数を設定するレジ
スタ４２に着目する。７タップのトランスバーサル型の
等化回路（ＴＲＥＱ）２０を用い、等化回器２０のタッ
プ係数（Ｋ０，Ｋ±１，Ｋ±２，Ｋ±３）のうち、セン
タータップ（Ｋ０）は係数をＫ０＝”１”で固定とし、
両隣のタップ係数（Ｋ±１）を同一値（Ｋ＋１＝Ｋ−
１）、共通のレジスタとしている。なお、図８の実施例
は７タップの例について記述してあるが、前述のように
基本的には５タップ以上であれば良い。実施例では等化
回路に入力される信号のチャネル密度がＳ＝ＰＷ５０／
Ｔｂ＞２となる場合も考慮して７タップとしている。こ
こで３９は遅延素子、４０は乗算器、４１は加算器であ
る。なお、同一タップ係数に対応したタップ位置の２つ
のデータは、互いに加算した後に１個の乗算器にて係数
乗算してもよいことは明らかである。

【００６６】係数補正回路３１は、等化回路２０の入力
信号（ＡＤＣ出力）の正負の符号のみをビット毎に出力
する簡易識別回路４３と、１＋Ｄの出力信号と例えば比
較器からなる識別回路４４とから誤差信号ｅを算出する
誤差算出回路としての加算器４１と、簡易識別回路４３
の出力信号を遅延させる遅延素子３９と、遅延素子３９
の出力信号と誤差算出回路の出力信号ｅとの相関値から
係数補正量を補正する係数補正量算出回路（ＤＥＬＴＫ
ＣＡＬ）４５と、からなる。

【００６７】等化回路（ＴＲＥＱ）２０と係数補正回路
（ＣＣＭＰ）３１の係数補正時の動作について説明す
る。ここで、ＣＣＭＰ３１は、（１＋Ｄ）２１の出力で
ＰＲ４等化が正確に行えるように、ＴＲＥＱ２０のタッ
プ係数を補正する回路であり、通常の再生動作時には作
動させない。

【００６８】係数補正は、以下のような手順により行わ
れる。まず、磁気ディスク上の適当な領域にランダム的
なデータパターンを記録する。次に、ＣＣＭＰ３１を動
作状態にした上でこのランダム的なデータパターンを再
生する。これによって、等化回路２０の入力信号（ＡＤ
Ｃ出力信号）と等化回路２０を経て１＋Ｄ処理された信
号（１＋Ｄ出力信号）とが逐次ＣＣＭＰ３１に入力され
る。ＡＤＣ出力信号はＳＤＥＴ４３で符号化され、その
出力は遅延素子３９で順次シフトされる。この時、識別
回路４４と加算器４１で算出される誤差信号ｅと遅延素
子３９の出力がＤＥＬＴＫＣＡＬ４５に入力され係数レ
ジスタ４２のタップ係数が修正される。ＴＲＥＱ２０の
タップ係数補正動作は、ＣＣＭＰ３１の動作期間中、逐
次更新を続ける。

【００６９】この時、等化回路２０のタップ係数のう
ち、センタータップの両隣の係数（Ｋ±１）は振幅特性
と位相特性に大きな影響を与える。もし、係数値の逐次
補正過程でＫ＋１≠Ｋ−１を許容するように設定される
と、等化回路２０自体が位相特性を持つことになる。こ
の結果、図１に示す自動位相同期回路（ＰＬＬ）の同期
している位相（ＡＤＣ１９のサンプルタイミング）がず
れてくる。係数補正回路（ＣＣＭＰ）３１は、ＰＬＬと
は関係なく位相特性を与えることになるので、位相特性
が定まらずＣＣＭＰ３１が補正する係数値も安定しな
い。サンプルタイミングが極端にずれると等化回路の出
力での誤差も増大し、タップ係数Ｋ＋１とＫ−１のバラ
ンスが極端にずれた時点でＰＬＬの同期も外れる。

【００７０】本実施例によれば、Ｋ＋１＝Ｋ−１という
制約を付加することによって、係数補正過程においても
等化回路のタップ係数のアンバランスによって生じる位
相特性の変化がほとんど生じない。従って、自動位相同
期回路の位相特性との競合が避けられ、逐次補正型の係
数補正回路であっても、高精度に係数補正が可能とな
る。また、センタータップの係数を”１”に固定するこ
とで、自動利得調整回路（ＡＧＣ）との競合も避けられ
る。

【００７１】この係数補正アルゴリズムには、例えば通
常知られているＣＬＭＳ（クリップトリーストミーンス
クエア）等も可能である。

【００７２】本発明による等化回路２０の代替例を図９
を用いて説明する。

【００７３】この例では、７タップのトランスバーサル
型の等化回路２０が用いられる。等化回路２０のタップ
係数４２のうち、センタータップから対称位置のタップ
係数（Ｋ＋１とＫ−１，Ｋ＋２とＫ−２，Ｋ＋３とＫ−
３）は、それぞれ同一値とされる。後半タップ位置のデ
ータは、前半タップ位置のデータと加算器４１によって
加算され、乗算器４０にそれぞれ入力される。

【００７４】この例によれば、レジスタ４２の規模を低
減できる。また、等化回路２０の係数補正過程での、等
化回路２０とＰＬＬとの位相特性の競合が全く発生しな
い。またこの時のＣＣＭＰ３１は、遅延素子３９のラッ
チデータを複数加算することによる平均的な相関信号に
よって一つの係数の補正を行なえるので、安定性のよい
係数補正が可能である。ＣＣＭＰ３１の回路規模も、全
タップ非対称の場合と比較して補正対象となる係数が約
１／２となるので、その回路規模も約１／２で済む。等
化回路２０自体の回路規模も、最大構成要素である乗算
器４０の個数が約１／２となるので、その回路規模も約
１／２で済む。

【００７５】尚、本変形例が有効である孤立磁化に対応
した入力波形（孤立波形）の前後対称性Ｔａｓは７％以
下であり、これを超える場合はタップ数を増加しても十
分に等化回路の性能が発揮できないため、大きな装置性
能劣化が伴う。

【００７６】この時、孤立波形の前後対称性Ｔａｓは、
半値幅ＰＷ５０の前縁部をＴ１、後縁部をＴ２とする
と、 Ｔａｓ＝｜Ｔ１−Ｔ２｜／ＰＷ５０ （ＰＷ５０＝Ｔ１＋Ｔ２） として定義している。

【００７７】図１０に等化回路２０の更に他の実施例を
示す。

【００７８】本例では、７タップのトランスバーサル型
の等化回路２０を用い、等化回路２０の負の係数値の設
定をタップ遅延素子３９の出力を反転して用いることに
より、正の係数値で設定できるように構成している。

【００７９】磁気記録の孤立磁化再生波形のように、比
較的単調に裾を引く波形の場合、この波形を等化するト
ランスバーサル型の等化回路のタップ係数は、センター
タップの係数の符号を正とすると、その両サイドに向か
って、負、正、負、正、…と交互に符号が入れ替わるこ
とを利用している。

【００８０】本実施例によれば、予め負の係数になると
推定されるタップ位置のデータを反転して出力させるこ
とが可能となり、この結果、等化回路の係数ビットの符
号がなくなり、等化回路の回路規模が削減される。ま
た、係数設定用のレジスタの規模も削減される。尚、係
数値を反転させても同様の効果が得られることは明らか
である。

【００８１】次に図１１を用いて本実施例の係数補正回
路（ＣＣＭＰ）３１の構成および動作の詳細を説明す
る。

【００８２】本実施例によるＣＣＭＰ３１は、等化回路
２０の入力信号（ＡＤＣ出力）を（１＋Ｄ）処理回路２
１で（１＋Ｄ）処理した後に、正負の符号のみをビット
毎に出力する簡易識別回路４３と、１＋Ｄの出力信号と
例えば比較器から構成される識別回路４４とから誤差信
号ｅを算出する誤差算出回路としての加算器４１と、簡
易識別回路４３の出力信号を遅延させる遅延素子３９
と、遅延素子３９の出力信号と誤差算出手段の出力信号
ｅとの相関値を算出する相関値算出回路としての乗算器
４０と、乗算器４０の出力信号を逐次加算する相関値加
算回路としての加算器４１と、加算器４１の出力信号を
一定回数加算した信号から係数補正量を算出する係数補
正方向算出回路（ＣＣＡＬ）４８と、ＣＣＡＬ４８の出
力信号で等化回路の係数値を補正する例えばアップダウ
ンカウンタからなる係数誤差補正回路（ＣＯＵＮＴＥ
Ｒ）４９と係数値の入出力を制御するスイッチからなる
係数入出力制御回路（ＩＯＳＥＬ）５０と、タップ数設
定スイッチ（ＴＡＰＳＷ）４６とからなる。

【００８３】本実施例による相関値加算回路（加算器）
４１は、係数補正を実施した後、一定期間相関値の逐次
加算を休止するようにする。具体的には、加算器４１は
データ周期と同一レートの加算クロックＣＬＫ１で逐次
加算され、加算されたデータはＣＣＡＬ４８でＣＯＵＮ
ＴＥＲ４９のアップ／ダウン信号に変換される。ＣＬＫ
１で３２回の加算操作が実施された後、ＣＬＫ２によっ
てアップ／ダウン信号をＣＯＵＮＴＥＲ４９が受け取
り、ＩＯＳＥＬ５０を介してＣＯＵＮＴＥＲ４９に入力
されるタップ係数値が更新される。更新されたタップ係
数値は、ゲート信号ＳＧＴによってＩＯＳＥＬ５０を介
して等化回路２０に反映される。この時、ＣＣＭＰ３１
の入力信号である１＋Ｄ出力信号に、直ちに更新された
タップ係数値での出力はでないので、一定期間（例えば
等化回路２０と１＋Ｄ処理回路２１の遅延時間）経過し
た後、リセット信号ＲＳを相関値加算回路４１に入力し
て、更新前のタップ係数値での相関値の加算情報を捨て
るようにする。更に、タップ数設定レジスタ４７の設定
値によって、ＴＡＰＳＷ４６を制御し、５タップ設定時
には７タップのトランスバーサル型の等化回路２０の係
数（Ｋ±３）のタップ位置で係数補正しないようにす
る。この場合、係数（Ｋ±３）を常時”０”とし、係数
（Ｋ±３）に対応する係数補正部位の動作を停止させ
る。

【００８４】本実施例によれば、係数を補正しながら相
関データを得ることはせず、休止期間を設けることによ
り、相関データの蓄積は、常に一定のタップ係数値のも
とで実施される。従って、従来の係数補正アルゴリズム
であるＣＬＭＳ（クリップトリーストミーンスクェア）
やＬＭＳ（リーストミーンスクェア）で生じうるループ
遅延（ＴＲＥＱ２０や係数補正回路３１による遅延）に
よる振動的な誤差が生じない。本質的には開ループであ
り、ループ遅延を問題にすることなく、平均化（本手段
では相関値算出手段に対応）等の信号処理を十分に実施
でき（本実施例では３２回としたが任意である）、より
高精度化が期待できる。また、本実施例では、タップ係
数は複数のタップが同時に更新されるため、収束時間が
短い。加算回数にもよるが概ね１セクタ程度（数千ビッ
ト）の学習量で十分収束する。

【００８５】また、等化回路２０に入力される信号の分
解能が比較的高く、対称性のよい場合は、タップ数の低
減が可能である。本実施例によれば、７タップの係数補
正で得られた係数の両端の係数値のみを”０”として等
化回路に適用した場合に比較して、係数打切り誤差が生
じない良好な係数での等化が可能となる。さらに、タッ
プ係数を”０”とした部分でのゲートの出力が固定され
スイッチングしないので、この部分での消費電流が減少
し、回路の消費電力を低減できる。

【００８６】尚、本実施例では、等化回路２０の入力信
号（ＡＤＣ出力）をパーシャルレスポンス波形処理（１
＋Ｄ処理）２１して係数補正回路３１に用いたが、図８
と同様にこれを用いなくとも構成できることは明らかで
ある。また、簡易識別回路４３の出力は、符号のみでな
く複数ビットとしてもよい。

【００８７】ＤＥＴ４４によって得られる誤差信号と等
化回路２０の入力信号をパーシャルレスポンス波形処理
した信号の簡易識別（ＳＤＥＴ４３）後の信号との相関
信号から補正量を算出することにより、相関信号の信号
対雑音比が改善される。この結果、係数補正の収束性が
改善されるので、データパターンを記憶する手段は不要
である。

【００８８】この実施例によれば、ランダム的な任意の
データパターンでの係数補正が可能となり、ユーザーサ
イトでの係数補正が可能である。従って、経時的にヘッ
ド媒体の特性が変化する場合でも、例えば電源オン時に
係数補正を実施するようにすれば、装置上で常時最適な
等化回路条件を維持できる。また、係数補正回路が係数
補正を行なうのに必要なデータパターンを特定しないの
で、装置内や、装置外部にデータパターンを記憶する必
要がなく、回路規模も削減できる。

【００８９】一方、磁気ディスク装置では、一般にディ
スクとヘッドの組合せは変わらないので、ユーザーサイ
トでの係数補正を実施せず、装置の出荷時に係数補正動
作をするのみで十分な性能を維持できる場合がある。こ
の場合、係数補正時に使用した磁気ディスク上の係数補
正用のランダムデータパターンを消去した上で出荷する
ことが可能である。この領域をユーザーデータの記憶領
域として使用できるので、装置のフォーマット効率が向
上できる。

【００９０】更に、係数補正回路（ＣＣＭＰ）３１の代
替変形例について図１２を用いて説明する。

【００９１】本実施例では、補正するタップ係数を選択
するためのスイッチからなる選択回路（ＴＡＰＳＥＬ）
５１と、図１１で詳細に説明した係数補正量算出回路
（ＤＥＬＴＫＣＡＬ）４５と、補正したタップ係数値を
一時的に保持するレジスタからなる係数一時保持回路
（ＣＯＥＦＴＥＭＰＲＳＳ）５２とを有する。選択回路
５１と係数一時保持回路５２とは連動し、各タップ係数
値の補正量算出時には選択回路５１は一定のタップ位置
を選択する。タップ位置の選択順は、センタに近い方か
らの順とした（基本的には順番は不問）。選択回路５１
を制御することによって各タップ係数の係数値が係数一
時保持回路５２に決定した時点で全タップ係数を係数レ
ジスタ４２にセットする（信号ＫＳによる）。

【００９２】本実施例によれば、図１１を参照して説明
したように、本発明による係数補正回路３１は、基本的
に開ループとなる。従って、等化回路２０に入力される
信号の線形性とランダム性が保証できれば、各タップ係
数を同一情報で（同時に）補正する必要はない。本手段
に示すように、選択回路５１と係数一時保持回路５２と
を用いてタップ係数を時分割で補正することが可能であ
り、これによって回路規模が大幅に削減される。

【００９３】更に、係数補正回路（ＣＣＭＰ）３１の他
の実施例について図１３を用いて説明する。

【００９４】本例では、等化回路２０の係数補正回路３
１の入力信号であるＡＤＣ１９の出力信号と１＋Ｄ出力
信号とを入力し、間引いたクロックで動作させる。本実
施例での間引き数は１であり、間引きクロックの周波数
は、データクロック周波数の１／２である。ＳＤＥＴ４
３の出力を、データクロックでラッチした後に間引きす
る系列と、直接間引きする系列との２系列を用いる。こ
れによって、ＴＲＥＱ２０の各タップ位置に対応した入
力信号を間引きクロックで得ることができる。

【００９５】前述のように、本発明による係数補正回路
では、タップ係数位置に対応した等化回路入力信号と等
化回路の出力信号の誤差信号が得られればよい。従っ
て、等化回路入力信号と等化回路の出力信号の誤差信号
は必ずしも連続して得る必要はなく、本手段のように間
引くことが可能である。

【００９６】本実施例によれば、間引くことによって、
係数補正回路の動作周波数を１／（間引き数＋１）にす
ることができ、回路規模を増加することなく、係数補正
動作時の大幅な低消費電力化が可能となる。

【００９７】更に図１４を用いて、係数を求める手段の
代替例を説明する。

【００９８】この例では、等化回路の係数補正を外部で
実施する構成であり、係数補正回路３１は用いない。

【００９９】本実施例では、トランスバーサル型等化回
路２０に入力する信号（ＡＤＣ１９の出力）を、データ
クロックの周期で等化回路２０の全タップ数の２倍以上
の長さのデータ区間保持するためのラッチからなるデー
タ保持回路５３を有すると共に、データ保持回路５３の
保持データをデータクロックとは別のクロック（読み出
しクロック）と切り変えることによって外部に出力する
スイッチからなる選択回路（ＣＬＫＳＥＬ）５４を用い
る。

【０１００】等化回路２０のタップ係数を求める手法と
しては、前述の逐次修正型の他に、等化回路の入力信号
をシリアルに相当量を記憶し、これらの入力信号列に対
応した理想出力列を与えることによって、一般的によく
知られているウィナーフィルタ（２乗誤差を最小とする
タップ係数を持つフィルタ）係数を得る方法がある。本
実施例を用いて、保持したデータを外部に取りだし、外
部のパソコンや、磁気ディスク装置内のコントローラＣ
ＮＴ６等で、マトリクス演算によって最適解を得ること
が可能である。

【０１０１】本実施例によれば、データ保持回路５３の
データ区間長はパターン等を工夫することで、等化回路
のタップ数の約２倍程度まで低減でき、係数補正回路を
構成する場合よりも回路規模を削減できる可能性があ
る。但しデータ区間長が長い方が雑音の影響を避けられ
るので、より良好なタップ係数を得られるのは明らかで
ある。

【０１０２】次に本実施例の各パラメータの最適化のた
めの回路である誤差検出回路（ＥＲＲＣ）３２について
図１５を用いて説明する。

【０１０３】この回路３２は、識別回路（ＭＬ）２２の
入力と同じ入力信号とする例えば比較器からなる第２の
識別回路（ＤＥＴ２）５５と、入力信号と第２の識別回
路５５の出力信号とから第２の識別回路での誤差信号を
算出する誤差算出回路としての加算器４１と、一定の閾
値を設定（レジスタ５７）して閾値以上の誤差信号でカ
ウント信号を出力する例えば比較器からなる判別回路
（ＤＩＳＴ）５６と、カウント信号をカウントするカウ
ンタ（ＣＯＵＮＴＥＲ）４９とからなる。

【０１０４】信号処理回路内の識別回路への入力信号と
等化回路の目標振幅との誤差信号を上記第２の識別回路
と誤差算出回路（即ち加算器４１）とで求める。この誤
差信号と上記判別手段に設定された一定の閾値とを比較
して、誤差信号が閾値以上の場合に判別出力を”１”と
し、そうでない場合は”０”とする。上記カウンタは判
別回路の出力が”１”の場合のみカウントアップする。
なお、本実施例では、ＤＥＴ２をビット毎の識別器とし
たが、図１のＭＬ２２をＤＥＴ２の代りに用いても良
い。

【０１０５】上記誤差検出回路内の誤差信号は図４に示
すように”０”を中心に正負に分布し、ほぼ正規分布と
みなされる。従って、誤差信号の分散値と上記判別回路
の閾値によって全母数に対するカウントの比が決まる。
すなわち、全母数と閾値とカウント数が決まれば誤差信
号の分散値が求められる。一般に装置内の識別回路の性
能（ＢＥＲ）は、識別回路に入力される信号品質（例え
ば分散値）で決まるので、分散値を求めることで装置の
ＢＥＲが推定できる。

【０１０６】また、各パラメータを最適化する場合、各
パラメータの設定値を変えることよる分散値の違いを検
出できれば十分である。装置性能を支配する個々の要因
を個別に抽出して誤差（分散）が最小となるパラメータ
値を求めることで、各パラメータの最適化が可能とな
る。

【０１０７】本実施例によれば、母比率の精度を誤差１
〜２％にするために必要な母数（サンプル数）は数千で
あり、数百バイト（概ね１セクタ）の情報量で十分であ
る。従って、従来のＢＥＲの測定による最適化と比較し
て、１０万分の１程度の時間で済む。このため、より多
くの最適化を要するパラメータの最適化が比較的容易に
短時間で実施でき、装置性能の向上が期待できる。更に
は調整時間の短縮による装置コストの低減も期待でき
る。

【０１０８】なお、誤差検出回路は等化回路に出力モニ
タ等を設けることによって、磁気ディスク装置の調整用
の治具として装置外部に設けることも容易に実施でき
る。

【０１０９】上記実施例では、識別回路５５で比較の対
象とされる識別レベルは、固定的なものとしたが、図１
６に示す第２の識別回路（ＤＥＴ２）５５の識別レベル
を識別レベルレジスタ５８で任意に設定できるように変
形してもよい。

【０１１０】誤差検出回路の第２の識別回路の識別レベ
ルを任意に設定可能とすれば、閾値を変えての識別が可
能となり、この時以下のような利点が生じる。通常第２
の識別回路は＋１、０、−１の３値を識別するために、
＋０．５、−０．５の２値の識別レベルを持つ。ここで
例えば、等化回路の出力データパターンとして、＋１と
−１の２値しか取りえないデータパターンを識別する場
合、上記の識別レベルでは誤差や雑音の大きさによって
は識別誤りが生じやすい。

【０１１１】本実施例によれば、閾値（識別レベルレジ
スタ値）を”０”に近く設定すれば、実質的に２値の識
別回路として動作させることができ、識別性能が向上す
る（耐雑音性が約２倍に向上）と共に、誤差信号もより
正確な値が得られる。従って、より正確な装置の最適化
が可能となる。

【０１１２】更に、レジスタ５９を付加して、第２の識
別回路（ＤＥＴ２）５５の識別レベル数を設定するよう
にすることも可能である。

【０１１３】第２の識別回路を１つの閾値（０）を持つ
２値出力（＋１，−１）の識別回路として動作させるこ
とができれば、特定のデータパターン時に識別性能を向
上させる（耐雑音性が２倍に向上）ことが可能である。
本実施例では、レジスタ５９で第２の識別回路の識別レ
ベル数（０，１，２）を設定する。ＤＥＴ２は、識別レ
ベル数、即ちレジスタ５９の値が”２”の時は、レジス
タ５８で設定される値を正負の閾値（レジスタ５８の値
が０．５なら、閾値は−０．５と＋０．５）とする３値
の出力（＋１，０，−１）の識別回路として動作し、識
別レベル数が”１”の時は、レジスタ５８に関係なく閾
値は”０”で２値の出力（＋１，−１）の識別回路、レ
ジスタ５９が”０”の時は、ＤＥＴ２の出力は”０”と
なるように動作する。

【０１１４】本実施例によれば、レジスタ５８のみによ
って識別レベルを任意に設定することができる。更にレ
ジスタ５８と５９を併用することよって、誤差信号がさ
らに正確に得られる。また、識別レベル数を”０”に設
定した時、ＭＬへの入力信号をそのまま判別手段に入力
できる。

【０１１５】本発明による実施例の誤差検出回路３２を
用いた記録電流値の最適化について説明する。

【０１１６】本実施例を用いた記録電流値の最適化で
は、信号処理回路３８の記録電流設定レジスタと記録電
流設定回路６０と記録電流出力端子を用いる。

【０１１７】磁気ディスク装置７の記録ヘッド９の記録
電流値と信号処理回路３８に入力される再生出力振幅の
関係は、ほぼ図５に示すようになる。一般に再生ヘッド
８が検出する再生出力振幅が大きいほど再生信号の品質
は良い。この時、例えば信号処理回路３８の識別手段
（ＭＬ）２２の入力信号が・・＋１，＋１，−１，−
１，＋１，＋１・・パターンに対応した信号となるよう
な繰り返しデータを記録すると、自動利得調整回路（Ａ
ＧＣ）によって平均的な信号振幅は、正負の等化目標値
の２レベルのみとなり、”０”に対応するレベルは存在
しない。再生出力振幅が小さな程、信号に対して雑音の
比率が増加するので、誤差信号が増大し、誤差検出回路
３２の判別手段に入力される信号の分散も図５に示すよ
うに増加する。

【０１１８】従って、誤差検出回路３２の判別手段で負
の適当な閾値で判別し、閾値以上となる場合を、記録電
流値を変えて記録する毎に実施することによって、カウ
ント値が最大となる（即ち信号対雑音比が最大となる）
場合の記録電流値を求めることが可能である。なお、上
記特定パターンとなる記録信号の再生では、信号がほぼ
単一の周波数成分しか持たないことから、等化回路等の
誤差や、記録補正回路の誤差、再生ヘッドの非線形性な
どが影響しにくくなり、精度の高い記録電流の最適化が
可能となる。また、判別手段の閾値を変えて複数回測定
した結果を用いれば、例えば直流オフセットによる精度
劣化を回避できるなど、高性能化が図れることは明らか
である。

【０１１９】次に本発明による実施例の誤差検出回路３
２を用いたセンス電流値の最適化について説明する。

【０１２０】本実施例を用いたセンス電流値の最適化で
は、信号処理回路３８に再生ヘッド８のセンス電流設定
レジスタとセンス電流設定回路６１とセンス電流出力端
子を用いる。

【０１２１】磁気抵抗効果素子を磁気ディスク装置７の
再生ヘッド８とする場合、ヘッド８のバイアス磁化が最
適化されていないと、孤立磁化の極性の違いで再生波形
の振幅が異なる現象が生じる。この孤立波形は交流結合
して信号処理回路３８に入力されるため図６に示すよう
に識別信号の０レベルがずれる。従って、磁気ディスク
上の磁化状態として最も磁化密度が疎になるような記録
パターンで記録し、センス電流を変える毎に下記に示す
ＥＲＲＣ３２による誤差検出を実施する。

【０１２２】即ち、第２の識別回路の識別レベル数を”
０”とし、識別回路の入力信号がそのまま判別手段に出
力するようにすると共に、判別手段の閾値を”０”に設
定して、一定期間閾値”０”以上となる場合をカウント
する。センス電流によるバイアス磁化が最適化されてお
らず振幅比が異なる場合には、誤差信号の平均値が”
０”からずれるので、全母数に対するカウント値の比率
が１／２からずれる。なお、識別回路２２の入力信号が
量子化されている場合、前記のカウント比率は最適なセ
ンス電流の設定において、やや大きめにシフトするた
め、量子化のビット数を考慮する必要があることは明ら
かである。

【０１２３】本実施例によれば、誤差信号の平均値の”
０”からのずれが基準値以下であり、かつ分散が最も小
さいセンス電流値を選択することにより、センス電流の
最適化が可能となる。また、この時、等化回路の係数値
や、記録補正量は最適化されている必要はない。

【０１２４】次に本発明による実施例の誤差検出回路３
２を用いたＡＤＣの直流オフセット補正量の最適化につ
いて説明する。

【０１２５】本実施例を用いたＡＤＣの直流オフセット
補正量の最適化では、ＡＤＣ１９に直流オフセット補正
用のオフセット設定回路６２とオフセット補正レジスタ
を用い、無信号状態のオフセット量を、誤差検出回路３
２で検出する。

【０１２６】識別回路２２の入力信号がほぼランダム的
な小さな回路雑音のみとなるようにし、オフセット補正
量の設定を変える毎に誤差検出回路３２で誤差検出を実
施することによって、誤差信号の平均値の”０”からの
ずれが最も小さいオフセット補正量を最適オフセット補
正量とする。なお、等化回路２０や識別回路（ＭＬ）２
２がアナログ回路の場合、ＭＬ２２の入力部分にオフセ
ット設定回路６２を設けるのが適切であることは明らか
である。

【０１２７】本実施例によれば、比較的容易に回路部の
オフセット調整が可能となる。なお、等化回路の係数値
などは基本的には任意で良い。

【０１２８】更に他の代替例として、上述のものとはオ
フセットの検出方法を異なるようにしてもよい。

【０１２９】本実施例を用いたＡＤＣの直流オフセット
補正量の最適化では、信号処理回路３８に直流オフセッ
ト補正用のオフセット設定回路６２とオフセット補正レ
ジスタを用い、単一周波数の信号を入力して誤差検出回
路３２を用いるようにしている。

【０１３０】記録データを単一記録周波数状とし、前述
の実施例で示した記録電流値の最適化での説明と同様な
誤差検出を行なう。オフセットが生じると、それを識別
回路入力での等化目標値に補正するようにＡＧＣやＰＬ
Ｌの制御がかかるが、ＡＧＣやＰＬＬには基本的にオフ
セットを補正する機能がないので、制御動作の結果とし
てジッタ（雑音）が増加するか、等化目標値からのずれ
が生じる。従って、オフセット補正量の設定を変える毎
に誤差検出を実施することによって、識別回路２２の入
力の誤差の分散が最も小さくなるオフセット補正量を探
索し、この時のオフセット補正量を最適オフセット補正
量とする。

【０１３１】本実施例によれば、前述の記録電流値の最
適化と同一手段をとれる。従って、記録電流の最適化に
先立って、本実施例で示したオフセット調整が実施で
き、調整時間の短縮が図れる。なお、等化回路の係数値
や記録補正量、記録電流値、センス電流値などは基本的
には任意で良い。

【０１３２】次に本発明による実施例の誤差検出回路３
２を用いた等化回路２０のタップ係数値の最適化につい
て説明する。

【０１３３】本実施例を用いた等化回路２０のタップ係
数値の最適化では、等化回路２０に特性を与える係数値
レジスタと誤差検出回路３２とを用い、係数補正回路３
１を用いない。特定の記録再生領域で、係数補正回路３
１を用いた係数補正を実施した時、近接した他の領域の
係数値がおおよそ推定できる場合がある。この場合、係
数値レジスタにセットした推定した係数値で誤差検出を
実施し、誤差値によって推定した係数値を採用するかど
うかを判断する。

【０１３４】この時、記録データをランダム的なデータ
とし、第２の識別回路の識別レベル数は”２”とする。

【０１３５】本実施例によれば、通常のユーザデータの
再生時においても、係数値レジスタに係数値をセットし
て、誤差検出回路３２で誤差量をチェックすることによ
って、係数値が適当かどうかを判定できる。さらには、
とりうる係数値の組合せを数種類用意しておき、これら
の中から等化誤差の分散が最も小さい係数値を選択して
採用することも可能となる。

【０１３６】次に本発明による実施例の誤差検出回路３
２を用いた記録補正量の最適化について説明する。

【０１３７】本実施例を用いた記録補正量の最適化で
は、データ記録時の磁化反転位置をデータシーケンスに
応じて補正する記録補正回路１２の補正値レジスタを用
いる。記録密度が高くなって、ビット間隔が近接する
と、磁化の反転位置が近接するといった現象が生じる。
このために、記録補正回路１２では予め磁化が移動する
量を記録データシーケンスから推定して、磁化の反転位
置を補正しながら記録する。この時、正確に補正できた
かどうかを、誤差検出回路を用いて判断する。

【０１３８】この時、記録データをランダム的なデータ
とし、記録補正回路１２の補正値レジスタを変えて記録
し、記録したデータを再生する度に誤差検出を実施す
る。識別回路の入力の誤差の分散が最も小さい記録補正
値を選択することにより、記録補正量の最適化が可能で
ある。

【０１３９】上述した誤差検出回路３２の更に他の変形
例を図１７を用いて説明する。

【０１４０】本例では、識別回路２２の入力信号を入力
信号とし、閾値以上の入力信号でカウント信号を出力す
る判別回路５６と、判別回路５６から出力されるカウン
ト信号をカウントするカウンタ４９と、前記閾値を設定
するレジスタ５７とを備えて構成される。

【０１４１】本実施例によれば、識別回路の入力信号が
ほぼランダム的な回路雑音のみとなるようにし、オフセ
ット補正量の設定を変える毎に誤差検出を実施すること
によって、等化回路出力の誤差信号の平均値の”０”か
らのずれが最も小さいオフセット補正量を選択すること
により、オフセット補正量を最適化できる。同様にし
て、磁気抵抗効果型再生ヘッドのセンス電流の最適化が
可能である。

【０１４２】本発明の図１７に示した誤差検出回路３２
の他の変形例を図１８を用いて説明する。

【０１４３】誤差検出回路３２は、識別回路２２の入力
信号を入力信号とし、閾値未満の入力信号でカウント信
号を出力する第１の判別回路５６と、第１の判別回路５
６から出力されるカウント信号をカウントする第１のカ
ウンタ４９と、閾値を超える入力信号でカウント信号を
出力する第２の判別回路５６１と、第２の判別回路５６
１から出力されるカウント信号をカウントする第２のカ
ウンタ４９１と、第１のカウント手段４９のカウント値
から第２のカウンタ４９１のカウント値を減算する加算
器４１と、前記閾値を設定するレジスタ５７とを有す
る。

【０１４４】本実施例によれば、等化回路の出力信号を
そのまま誤差カウントすることによって、オフセット調
整の最適化や磁気抵抗効果型再生ヘッドのセンス電流の
最適化が可能である。

【０１４５】本発明の図１７に示した誤差検出回路３２
の更に他の変形例を図１９を用いて説明する。

【０１４６】本例では、図１７もしくは図１８の実施例
に示した誤差検出回路３２を用い、更に識別回路２２の
入力信号のうち、符号ビット（ＳＢ）を除いた信号を入
力信号とする。

【０１４７】識別回路の入力信号（等化回路の出力信
号）の符号ビットを除くと、この時の信号は、もとの信
号が負の場合正の信号に変換され、正の信号の場合変化
しない（もとの信号が２の補数表現の場合）。等化回路
の出力信号が＋１，＋１，−１，−１，＋１，＋１，−
１，−１，‥というようにほぼ単一の周波数成分である
場合、この時の符号ビットを除いた信号は図７に示すよ
うに変換される。

【０１４８】本実施例によれば、判別手段の閾値を等化
回路の等化目標値付近に設定すれば、目標値からの誤差
の分散を検出できる。

【０１４９】本発明の図１７に示した誤差検出回路３２
の更に他の変形例を図２０を用いて説明する。

【０１５０】この例では、上記の誤差検出回路と異なる
もう一つの誤差検出回路を用いる。図１８もしくは図１
９と図２０の実施例に示した誤差検出回路３２を用い
る。識別回路２２の入力信号のうち、符号ビット（Ｓ
Ｂ）を除いた信号を入力信号とする第１のモードと符号
ビット（ＳＢ）も入力信号とする第２のモードとを有
し、モードの切り替えをレジスタ６４で設定する。

【０１５１】本実施例によれば、上記第２の識別回路を
用いるよりも、より簡単な回路となり、ほとんど同一の
手法でオフセット調整、記録電流の最適化、センス電流
の最適化が可能である。

【０１５２】次に本発明のＰＲＥＣＯＤＥＲ１３のリセ
ット手段について説明する。

【０１５３】本実施例では、各種パラメータの最適化に
必要な特定の記録データパターンの記録や再生の信頼性
を向上させるために、データの記録時に、プリコーダ１
３をデータ開始を示すバイトである”シンクバイト”の
直前でリセットする回路を用いる。

【０１５４】本実施例によれば、シンクバイト以降のデ
ータパターンの磁化状態が規定でき、上記各パラメータ
の最適化に必要な特定のパターンの記録が可能となる。
また、磁気ディスク装置７の出荷時のチェック時に記録
する特定のパターンも、磁化状態を規定しながら記録す
ることができ、装置の信頼性向上が期待できる。

【０１５５】本発明のシンクバイト符号列について図２
１と図２２を用いて説明する。

【０１５６】本実施例では、各種パラメータの最適化に
必要な特定の記録データパターンの記録や再生の信頼性
を向上させるために、シンクバイト検出回路２５に本発
明によるシンクバイトに対応する符号列を適用する。シ
ンクバイトに対応する符号列はレジスタ６８にセットさ
れ、これとＭＬ出力の符号列とを論理素子ＥＯＲ回路
（ＥＯＲ）６６で比較し、その全出力ビットを論理素子
ＮＯＲ回路（ＮＯＲ）６７で処理することによって、シ
ンクバイトの検出信号を構成し、検出結果をＳＰＩＦ３
３を介してＨＤＣ４へ出力する。ここで、図２２に示す
ように、データ”１”で磁化反転を生じ、データ”０”
で記録電流方向を維持する記録方式を用い、シリアルデ
ータの先頭が”０”で始まると共に、シリアルなデータ
系列中にデータ”１”が連続して存在しないシンクバイ
トの符号列とする。さらには、上記実施例に加えて、シ
ンクバイトに対応するＭＬ出力での符号列の”０”と”
１”の系列が、シンクバイト以前に連続的に記録される
先行バイトに対応するＭＬ出力での符号列の”０”と”
１”の系列に対して、データ系列の１／２以上異なって
いるシンクバイトの符号列とする。ここでは、符号列
（ＮＲＺＩ）では、”００１０００１００”とし、ＭＬ
出力に対応したレジスタ６８には”００１１００１１
０”をセットしている。

【０１５７】本実施例によれば、先行して記録される自
動利得調整回路と自動位相同期回路のための先行バイト
のデータパターンと干渉せず、かつ記録時の非線形歪も
生じにくいシンクバイトとすることが可能となる。従っ
て、記録電流やセンス電流、等化回路の係数が最適化さ
れていなくとも比較的容易にシンクバイトを検出でき
る。

【０１５８】本発明の他の実施例として、図１に示すよ
うに自動利得調整回路（ＡＧＣ）の目標振幅値を、レジ
スタ設定によって可変とする目標振幅値設定手段をＧＣ
Ｃ２９に用いる。

【０１５９】本実施例によれば、入力信号の分解能が低
い場合、ＡＧＣの目標振幅値を小さくすることによっ
て、信号処理回路の各部で信号が飽和するのを防止する
ことができ、例えばインパルス状の雑音にも耐えうる。
また、入力信号の分解能が高い場合は、逆にＡＧＣの目
標振幅値を大きくすることによって、ＡＤＣ１９の量子
化雑音、ＶＧＡ１７やＬＰＦ１８等が発生する回路雑音
等が信号雑音に対する比率を小さくでき、装置性能（例
えばＢＥＲ）を向上させることができる。

【０１６０】本発明の他の実施例を図２３を用いて説明
する。

【０１６１】この例は、本発明を２チップ信号処理ＬＳ
Ｉとして磁気ディスク装置に適用したものである。

【０１６２】全ての信号処理の構成要素を含む１チップ
のＬＳＩとして実現できるのが好ましいが、消費電力が
大きい場合には２チップ以上に分割するのが好ましい。

【０１６３】このような問題を解決するために、本実施
例では、大別してアナログチップ３８−Ａとデジタルチ
ップ３８−Ｄの２チップ構成のＬＳＩとし、デジタルチ
ップ３８−Ｄの自動利得調整回路（ＡＧＣ）及び自動位
相同期回路（ＰＬＬ）の各制御回路の出力を電流出力型
のＡＤＡＣ３０及びＰＤＡＣ２７を介してピン出力し、
アナログチップ３８−Ａの可変利得増幅回路（ＶＧＡ）
１７と電圧制御発振回路（ＲＶＣＯ）２８に入力してい
る。他にもアナログチップ３８−Ａには、ＶＧＡ１７，
ＬＰＦ１８，ＡＤＣ１９，ＲＶＣＯ２８，ＷＶＣＯ１
６，Ｐ／Ｈ６９，サーボ信号のグレイコードのコンパレ
ータ（ＣＭＰ）７０等を含む。

【０１６４】本実施例によれば、デジタルチップからＤ
ＡＣの電流で出力することにより、自身のチップから混
入しうる雑音の影響を小さくできると共に、数ビットの
デジタル信号として出力する場合に比べてピン数も大幅
に削減できる。また、アナログ的設計法、レイアウト法
を必要とするＡＤＣ，ＲＶＣＯ，ＷＶＣＯはアナログチ
ップに配置する方が、性能上あるいは回路規模や消費電
力の観点から望ましい。もちろんこれらをデジタルチッ
プに配置することも可能であり、その場合には、アナロ
グ、デジタルチップ間の信号ピン数を更に削減できる。

【０１６５】本実施例において、信号処理ＬＳＩと磁気
ディスク装置の他の回路部分との信号インターフェイス
に以下のような特徴がある。

【０１６６】第１に、アナログ信号であるＲ／ＷＩＣか
らの再生信号や、記録電流、センス電流の設定信号、及
びＰ／Ｈの出力信号はアナログＬＳＩに入出力となる。
第２に、デジタル信号であるＨＤＣ，ＣＮＴとの間の信
号はデジタル入出力となる。第３に、アナログＬＳＩと
デジタルＬＳＩの間の信号は、ＡＤＣ後のデジタル信
号、ＲＶＣＯ，ＶＧＡの制御信号であるＤＡＣ電流信号
である。

【０１６７】２チップ構成とすることにより、それぞれ
のチップで、プロセス設計法、製作法等を別々に選定す
ることが可能になり、個々の性能アップ及び開発効率の
向上が期待できる。例えば、アナログチップはアナログ
特性として良好でかつ実績のあるバイポーラやＢｉＣＭ
ＯＳプロセスで製作し、デジタルチップは低消費電力化
が容易なＣＭＯＳプロセスで作成することが可能であ
る。もちろん同一のプロセス、例えばＢｉＣＭＯＳ、あ
るいはＣＭＯＳプロセスで作成することも可能である。
また、設計、製作法の一つとして、レイアウトに関し
て、アナログ部はマニュアルで、デジタル部は自動レイ
アウトでというようにそれぞれに最適な手法で実施する
ことが可能である。また、消費電力が分散することによ
る低価格パッケージの使用、個々のチップサイズが小さ
くなることによる歩留まり向上、などによってＬＳＩチ
ップとしての低コスト化が期待できる。さらには、それ
を用いた磁気ディスク装置の低コスト化が期待できる。
なお、上記実施例では２チップの例を示したが、本発明
はこれに限らず３チップ以上の構成としてもよい。

【０１６８】尚、本発明は最尤復号やＰＲ４に限定され
るものではなく、他の公知の振幅弁別方式を用いるもの
でもよい。ＥＰＲ，ＥＥＰＲといったパーシャルレスポ
ンスの波形処理と最尤復号との組合せ、さらにトレリス
符号化変調方式との組合せにも適用できる。

【０１６９】

【発明の効果】高速転送対応の信号処理回路または磁気
記録再生装置に、本発明による等化回路の係数補正回路
や誤差検出回路等を適用することにより、回路や装置の
各種パラメータの最適化が比較的容易に、しかも短時間
に行える。このため、信号処理回路や磁気記録再生装置
の高性能化はもちろん、調整時間の短縮の効果もあり、
回路および装置コストの大幅な低減が期待できる。

【図面の簡単な説明】

【図１】 本発明を磁気ディスク装置に適用した実施例
を示す図。

【図２】 磁気ディスク装置の位相マージン測定結果を
示す図。

【図３】 磁気ディスク装置の位相マージン測定結果か
ら最適記録電流を決定する方法を示す図。

【図４】 本発明による識別回路入力信号のヒストグラ
ムと誤差信号のヒストグラム。

【図５】 記録電流による再生出力振幅と、振幅の差に
よる誤差分布の違いを示す図。

【図６】 孤立波形の極性の違いで振幅が異なる場合の
信号処理回路への入力波形。

【図７】 符号ビットの除去による信号変換を示す図。

【図８】 本発明の実施例の等化回路と係数補正回路を
示す図。

【図９】 本発明の実施例の等化回路の代替例を示す
図。

【図１０】 本発明の実施例の等化回路の他の例を示す
図。

【図１１】 本発明の実施例の係数補正回路の詳細を示
す図。

【図１２】 本発明の実施例の係数補正回路の代替変形
例を示す図。

【図１３】 本発明の実施例の係数補正回路の他の例を
示す図。

【図１４】 本発明の実施例の係数補正回路の代替例を
示す図。

【図１５】 本発明の実施例の誤差検出回路を示す図。

【図１６】 本発明の実施例の誤差検出回路の変形例を
示す図。

【図１７】 本発明の実施例の誤差検出回路の変形例を
示す図。

【図１８】 本発明の実施例の誤差検出回路の変形例を
示す図。

【図１９】 本発明の実施例の誤差検出回路の変形例を
示す図。

【図２０】 本発明の実施例の誤差検出回路の変形例を
示す図。

【図２１】 本発明の実施例のシンクバイト検出回路を
示す図。

【図２２】 本発明の実施例のシンクバイト検出回路を
説明する図。

【図２３】 本発明の他の実施例を示す図。

【符号の説明】

１：ＨＤＡ，２：記録信号処理回路（ＷＳＰＣ），３：
再生信号処理回路（ＲＳＰＣ），４：ＨＤＣ，５：サー
ボ信号処理回路（ＳＲＶＣ），６：装置コントローラ
（ＣＮＴ），７：磁気ディスク装置（ＨＤＤ），８：Ｍ
Ｒヘッド，９：ＩＮＤヘッド，１１：Ｒ／ＷＩＣ，１
７：ＶＧＡ，１８：プログラマブルフィルタ（ＬＰ
Ｆ），１９：Ａ／Ｄ変換器（ＡＤＣ），２０：トランス
バ−サル型フィルタ（ＴＲＥＱ），２２：ビタビ復号器
（ＭＬ），２５：シンクバイト検出回路（ＳＹＮＣＤＥ
Ｔ），３１：係数補正回路（ＣＣＭＰ），３２：誤差検
出回路（ＥＲＲＣ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高師 輝実 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 堀 洋介 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 渡部 善寿 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 平野 章彦 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 美濃島 智 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 宮坂 秀樹 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 新田 敏裕 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 平井 智明 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 下川 龍志 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 志田 光司 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 大内 康英 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内

Claims (36)

【特許請求の範囲】
1. 【請求項１】少なくとも等化回路と、該等化回路の係数
   値を逐次的に補正する係数補正回路と、等化回路以降の
   信号で信号位相を逐次的に検出する位相検出回路とを有
   する信号処理回路において、 ５タップ以上のトランスバーサル型の等化回路を用い、
   該等化回器のタップ係数のうち、センタータップの両隣
   のタップ係数を同一値とすることを特徴とする信号処理
   回路。
2. 【請求項２】少なくとも等化回路と、該等化回路の係数
   値を逐次的に補正する係数補正回路と、等化回路以降の
   信号で信号位相を逐次的に検出する位相検出回路とを有
   する信号処理回路において、 ５タップ以上のトランスバーサル型の等化回路を用い、
   該等化回路のタップ係数のうち、センタータップから対
   称位置のタップ係数をそれぞれ同一値とすることを特徴
   とする信号処理回路。
3. 【請求項３】請求項１または２に記載の信号処理回路を
   有する情報記録再生装置において、 ランダム的な任意のデータパターンの再生波形を信号処
   理回路に入力し、等化回路の係数補正回路を動作させ、
   補正の完了したタップ係数を該信号処理回路から読み取
   り、情報記録再生装置の不揮発の記憶領域に記憶するこ
   とを特徴とする係数最適化方法。
4. 【請求項４】等化回路の負の係数値を、タップ遅延手段
   の出力値か係数値かの何れか一方を反転して用いること
   により、正の係数値で設定できるようにしたことを特徴
   とする請求項１または２の信号処理回路。
5. 【請求項５】少なくとも等化回路と、該等化回路の係数
   値を逐次的に補正する係数補正回路と、等化回路以降の
   信号で信号位相を逐次的に検出する位相検出回路とを有
   する信号処理回路において、 タップ数を設定するレジスタを備え、該レジスタに設定
   された内容によって等化回路の特定のタップ位置で係数
   値を”０”にすると共に、該当するタップ位置の係数補
   正回路の動作を停止するようにしたことを特徴とする信
   号処理回路。
6. 【請求項６】請求項１、２、４乃至５に記載の信号処理
   回路において、 等化回路の入力信号をパーシャルレスポンス波形処理し
   て係数補正回路に入力することを特徴とする信号処理回
   路。
7. 【請求項７】請求項１、２、４、５乃至６に記載の信号
   処理回路において、 等化回路の入力信号を識別する第１の識別手段と、等化
   回路の出力信号と第２の識別手段とから誤差信号を算出
   する誤差算出手段と、第１の識別手段の出力信号を遅延
   させる遅延手段と、遅延手段の出力信号と誤差算出手段
   の出力信号との相関値を算出する相関値算出手段と、相
   関値算出手段の出力信号を逐次加算する相関値加算手段
   と、相関値加算手段の出力信号を一定回数加算した信号
   から係数補正量を算出する係数補正量算出手段と、係数
   補正量算出手段の出力信号で等化回路の係数値を補正す
   る係数誤差補正手段により係数補正回路を構成し、係数
   補正回路の係数補正後、該等化回路に入力された信号が
   出力されるまでの遅延時間以上、相関値の逐次加算を休
   止するようにしたことを特徴とする信号処理回路。
8. 【請求項８】請求項７に記載の信号処理回路において、 該遅延手段の遅延量を制御する遅延量制御手段と、補正
   するタップ係数を該遅延量制御手段と連動して選択する
   選択手段と、該係数誤差補正手段の補正したタップ係数
   値を一時的に保持する係数一時保持手段とを有し、該遅
   延量をタップ係数の補正量算出時には一定とし、該選択
   手段を制御することによって各タップ係数の係数値が決
   定した時点で全タップ係数を補正するようにしたことを
   特徴とする信号処理回路。
9. 【請求項９】請求項７または８に記載の信号処理回路に
   おいて、 該等化回路の係数補正回路の入力信号である等化回路の
   入力信号と等化回路の出力信号とを間引いて該係数補正
   回路に入力し、間引いた信号周波数で該係数補正回路を
   動作させることを特徴とする信号処理回路。
10. 【請求項１０】請求項１、２、４乃至９に記載の信号処
    理回路を有する情報記録再生装置において、 情報記録再生装置の記録媒体上に記録された係数補正の
    ためのトレーニング領域は消去され、ユーザーデータの
    記録再生領域として規定されることを特徴とする情報記
    録再生装置。
11. 【請求項１１】少なくとも等化回路と、等化回路以降の
    信号で信号位相を逐次的に検出する位相検出回路とを有
    する信号処理回路において、 等化回路に入力する信号を、データクロックの周期で等
    化回路の全タップ数の２倍以上の長さのデータ区間保持
    するデータ保持手段を有すると共に、該データ保持手段
    の保持データをデータクロックとは別のクロック手段に
    よって出力することを特徴とする信号処理回路。
12. 【請求項１２】請求項１１に記載の信号処理回路を用い
    た情報記録再生装置において、 該信号処理回路から出力される保持データを、該信号処
    理回路以外の記憶手段に記憶し、該記憶手段に記憶した
    保持データをもとに、該信号処理回路の等化回路のタッ
    プ係数値を算出し、該係数値を不揮発性記憶手段に記憶
    することを特徴とする係数最適化方法および情報記録再
    生装置。
13. 【請求項１３】等化回路と、等化回路以降の信号で信号
    振幅を逐次的に検出する振幅検出回路とを有する信号処
    理回路において、 等化回路の出力信号を入力信号とする第２の識別手段の
    入力信号と第２の識別手段の出力信号とから第２の識別
    手段での振幅の誤差信号を算出する誤差算出手段と、閾
    値を設定して閾値以上の誤差信号でカウント信号を出力
    する判別手段と、カウント信号をカウントするカウント
    手段とからなる誤差検出手段を有することを特徴とする
    信号処理回路。
14. 【請求項１４】請求項１３に記載の信号処理回路におい
    て、 第２の識別手段の識別レベルをレジスタで設定できるよ
    うにしたことを特徴とする信号処理回路。
15. 【請求項１５】請求項１３乃至１４に記載の信号処理回
    路において、 第２の識別手段の識別レベル数をレジスタで設定できる
    ようにしたことを特徴とする信号処理回路。
16. 【請求項１６】請求項１４に記載の信号処理回路におい
    て、 振幅検出回路の目標振幅値を、レジスタ設定によって可
    変とする目標振幅値設定手段を有することを特徴とする
    信号処理回路。
17. 【請求項１７】請求項１６に記載の信号処理回路を有す
    る情報記録再生装置において、 記録媒体上に複数の記録再生領域を備え、各記録再生領
    域に好適な目標振幅値を信号処理回路以外の不揮発性記
    憶手段に記憶し、記録再生領域が選択された時に、該当
    する記録再生領域の目標振幅値を、信号処理回路に設定
    することを特徴とする情報記録再生装置。
18. 【請求項１８】請求項１３乃至１５のいずれかに記載の
    信号処理回路と、記録ヘッドとを有する情報記録再生装
    置において、 記録ヘッドの記録電流設定レジスタと記録電流出力端子
    を設けると共に、記録データを単一記録周波数状とし、
    第２の識別手段の識別レベル数を”１”とし、記録電流
    設定を変える毎に判別手段の１つ以上の閾値でのカウン
    ト手段のカウント値をそれぞれ記憶し、該カウント値か
    ら最も誤差分布が小さくなる時の記録電流値を算出し、
    該記録ヘッドの記録電流値を最適記録電流とすることを
    特徴とする情報記録再生装置。
19. 【請求項１９】請求項１３乃至１５のいずれかに記載の
    信号処理回路を有し、磁気抵抗効果素子を再生ヘッドと
    する情報記録再生装置において、 再生ヘッドのセンス電流設定レジスタとセンス電流出力
    端子を設けると共に、記録データを磁化の反転密度が最
    も小さくなるようにし、該誤差検出手段の第２の識別手
    段の出力を常時”０”とし、センス電流設定を変える毎
    に、判別手段の１つ以上の閾値でのカウント値をそれぞ
    れ記憶し、該カウント値から最も誤差分布が小さくなる
    時のセンス電流値を算出し、該センス電流値を最適セン
    ス電流値とすることを特徴とする情報記録再生装置。
20. 【請求項２０】請求項１３乃至１５のいずれかに記載の
    信号処理回路を有する情報記録再生装置において、 信号処理回路に直流オフセット補正用のオフセット設定
    手段とオフセット補正レジスタを設けると共に、信号処
    理回路の入力を無信号とし、該誤差検出手段の第２の識
    別手段の出力を常時”０”とし、判別手段の１つ以上の
    閾値でカウントするカウント手段を用い、オフセット補
    正量の設定を変える毎にカウント値をそれぞれ記憶し、
    該カウント値から最適オフセット補正量を算出すること
    を特徴とする情報記録再生装置。
21. 【請求項２１】請求項１３乃至１５のいずれかに記載の
    信号処理回路を有する情報記録再生装置において、 信号処理回路に直流オフセット補正用のオフセット設定
    回路とオフセット補正レジスタを設けると共に、信号処
    理回路の入力を単一周波数状とし、第２の識別手段の識
    別レベル数を”１”とし、判別手段の１つ以上の閾値
    で、オフセット補正量の設定を変える毎に該誤差検出手
    段のカウント手段のカウント値をそれぞれ記憶し、該カ
    ウント値から最適オフセット補正量を算出することを特
    徴とする情報記録再生装置。
22. 【請求項２２】請求項１３乃至１５のいずれかに記載の
    信号処理回路を有する情報記録再生装置において、 等化回路の特性を与える係数値レジスタを設けると共
    に、記録データをランダム的なデータとし、第２の識別
    手段の識別レベル数を”２”とし、判別手段の１つ以上
    の閾値で、係数値の設定を変える毎にカウント手段のカ
    ウント値をそれぞれ記憶し、該カウント値から最も誤差
    の分布が小さくなる時の係数値を算出し、該係数値を最
    適係数値とすることを特徴とする情報記録再生装置。
23. 【請求項２３】請求項１３乃至１５のいずれかに記載の
    信号処理回路を有する情報記録再生装置において、 データ記録時の磁化反転位置をデータシーケンスに応じ
    て補正する記録補正手段の補正値レジスタを設けると共
    に、記録データをランダム的なデータとし、第２の識別
    手段の識別レベル数を”２”とし、判別手段の１つ以上
    の閾値で、補正値レジスタの設定を変える毎にカウント
    手段のカウント値をそれぞれ記憶し、該カウント値から
    最も誤差の分布が小さくなる時のレジスタ値を算出し、
    これを最適補正値とすることを特徴とする情報記録再生
    装置。
24. 【請求項２４】請求項１８乃至２３の少なくともいずれ
    か１つに記載の情報記録再生装置において、 記録再生媒体の記録再生に好適な、記録電流設定値、セ
    ンス電流設定値、直流オフセット設定値、等化回路の係
    数値、記録補正手段の補正値のうち、少なくともいずれ
    か１つ設定値を、信号処理回路以外の不揮発性記憶手段
    に記憶する手段を有し、該情報記録再生装置の電源投入
    時、或るいは該情報記録再生装置の記録再生領域の選択
    時に、上記の少なくともいずれか１つの設定値を該不揮
    発性記憶手段から読み出し、信号処理回路に設定する手
    段を有することを特徴とする情報記録再生装置。
25. 【請求項２５】等化回路と、等化回路以降の信号で信号
    振幅を逐次的に検出する振幅検出回路とを有する信号処
    理回路において、 等化回路の出力信号を入力信号とし、閾値以上の入力信
    号でカウント信号を出力する判別手段と、該判別手段か
    ら出力されるカウント信号をカウントするカウント手段
    と、前記閾値を設定するレジスタ手段とからなる誤差検
    出手段を有することを特徴とする信号処理回路。
26. 【請求項２６】等化回路と、等化回路以降の信号で信号
    振幅を逐次的に検出する振幅検出回路とを有する信号処
    理回路において、 等化回路の出力信号を入力信号とし、閾値未満の入力信
    号でカウント信号を出力する第１の判別手段と、第１の
    判別手段から出力されるカウント信号をカウントする第
    １のカウント手段と、閾値を超える入力信号でカウント
    信号を出力する第２の判別手段と、第２の判別手段から
    出力されるカウント信号をカウントする第２のカウント
    手段と、第１のカウント手段のカウント値から第２のカ
    ウント手段のカウント値を減算するカウント値算出手段
    と、前記閾値を設定する手段とからなる誤差検出手段を
    有することを特徴とする信号処理回路。
27. 【請求項２７】請求項２５乃至２６のいずれかに記載の
    信号処理回路において、 等化回路の出力信号のうち、符号を除いた信号を入力信
    号とすることを特徴とする信号処理回路。
28. 【請求項２８】請求項２５乃至２７に記載の信号処理回
    路において、 等化回路の出力信号のうち、符号を除いた信号を入力信
    号とする第１のモードと、符号も入力信号とする第２の
    モードとを有し、モードの切り替えをレジスタで設定す
    ることを特徴とする信号処理回路。
29. 【請求項２９】請求項２８に記載の信号処理回路を有す
    る情報記録再生装置において、 記録媒体上に複数の記録再生領域を備え、各記録再生領
    域に最適な各種記録再生パラメータ値を、信号処理回路
    以外の不揮発性記憶手段に記憶し、記録再生領域が選択
    された時に、該当する記録再生領域の最適な各種記録再
    生パラメータを、信号処理回路に設定することを特徴と
    する情報記録再生装置。
30. 【請求項３０】少なくともシリアルな記録コードデータ
    列をプリコードして、プリコードデータ列を生成するプ
    リコード手段を有する情報記録再生装置において、 データの記録時に、プリコード手段をデータ開始を示す
    バイトであるシンクバイトの直前でリセットあるいはプ
    リセットし、プリコードデータ列として特定のデータパ
    ターンが記録できるようにしたことを特徴とする情報記
    録再生装置。
31. 【請求項３１】請求項３０に記載の情報記録再生装置に
    おいて、 データ”１”で記録電流の反転を生じ、データ”０”で
    記録電流方向を維持する記録方式とすると、シンクバイ
    トに対応する記録コードデータ列を、データの先頭が”
    ０”で始まり、シリアルなデータ系列中にデータ”１”
    が連続して存在しないように設定することを特徴とする
    情報記録再生装置。
32. 【請求項３２】請求項３１の情報記録再生装置におい
    て、 シンクバイトに対応する記録コードデータの”０”と”
    １”の系列が、シンクバイト以前に連続的に記録される
    記録コードデータの”０”と”１”の系列に対して、１
    ／２バイト以上異なっていることを特徴とする情報記録
    再生装置。
33. 【請求項３３】少なくとも等化回路と、等化回路以降の
    信号で信号位相を逐次的に検出する位相検出回路と、等
    化回路以降の信号で信号振幅を逐次的に検出する振幅検
    出回路とを有し、アナログ信号処理手段とデジタル信号
    処理手段とが混在する信号処理回路において、 大別して主にアナログ信号処理手段から構成されるアナ
    ログチップと主にデジタル信号処理手段から構成される
    デジタルチップの２チップ以上の構成のＬＳＩとし、デ
    ジタルチップに位相検出回路及び振幅検出回路を有し、
    該２つの検出回路出力を電流出力型のＤ／Ａ変換回路を
    介してピン出力し、アナログチップの位相制御手段と振
    幅制御手段にそれぞれ入力することを特徴とする信号処
    理回路。
34. 【請求項３４】少なくとも位相検出回路及び振幅検出回
    路をデジタル信号処理手段で構成し、アナログ信号処理
    手段とデジタル信号処理手段とが混在すると共に、パー
    シャルレスポンス波形等化と最尤復号の機能を有する信
    号処理回路において、 大別して主にアナログ信号処理手段から構成されるアナ
    ログチップと主にデジタル信号処理手段から構成される
    デジタルチップの２チップ以上の構成のＬＳＩとし、デ
    ジタルチップに位相検出回路及び振幅検出回路を有し、
    該２つの検出回路出力を電流出力型のＤ／Ａ変換回路を
    介してピン出力し、アナログチップの位相制御手段と振
    幅制御手段にそれぞれ入力することを特徴とする信号処
    理回路。
35. 【請求項３５】少なくとも位相検出回路及び振幅検出回
    路をデジタル信号処理手段で構成し、アナログ信号処理
    手段とデジタル信号処理手段とが混在すると共に、トレ
    リスコード変調とパーシャルレスポンス波形等化と最尤
    復号の機能を有する信号処理回路において、主にアナロ
    グ信号処理手段から構成されるアナログチップと主にデ
    ジタル信号処理手段から構成されるデジタルチップの２
    チップ以上の構成のＬＳＩとし、デジタルチップに位相
    検出回路及び振幅検出回路を有し、該２つの検出回路出
    力を電流出力型のＤ／Ａ変換回路を介してピン出力し、
    アナログチップの位相制御手段と振幅制御手段にそれぞ
    れ入力することを特徴とする信号処理回路。
36. 【請求項３６】請求項３３乃至３５のいずれかに記載の
    信号処理回路を有する情報記録再生装置において、 記録媒体から検出された信号を増幅する前置増幅回路の
    再生信号をアナログチップに入力し、復号後のデジタル
    信号をデジタルチップから出力し、記録媒体に記録する
    データのデジタル信号をデジタルチップに入力すること
    を特徴とする情報記録再生装置。